CN104769843B - 具有高抗干扰性的高速缓冲器 - Google Patents

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Abstract

本公开提供用于提供具有高抗干扰性的高速操作的电路、装置、系统和方法的示例。在一实现方式中，电路包括第一缓冲器，其被配置为接收输入信号并产生第一输出信号。所述电路还包括第二缓冲器，其被配置为接收所述输入信号并产生第二输出信号。所述第二缓冲器显现具有下和上阈值的滞后。所述电路还包括输出块，其被配置为接收所述第一和第二输出信号并产生第三输出信号。所述输出块被配置为响应于所述第一输出信号的逻辑状态的转变切换所述第三输出信号的逻辑状态，并且锁定所述第三输出信号的逻辑状态直到所述输出块接收所述第二输出信号的逻辑状态的转变。

Description

具有高抗干扰性的高速缓冲器
相关申请的交叉引用
本申请要求2012年11月5日提交的“具有抗干扰性的高速缓冲器(High SpeedBuffer with Noise Immunity)”美国专利申请No.13/669,298的优先权，其公开的全部内容为了所有的目的通过引用结合于此。
技术领域
本公开一般地涉及输入/输出(I/O)电路，并且更具体地涉及实现高速操作以及高度抗干扰性两者的缓冲器。
背景技术
诸如输入缓冲器的I/O电路被用在多种装置和系统中。例如，I/O电路和输入缓冲器可以被用在多种非易失性存储器系统中并用于多种应用。一些非易失性存储器系统例如作为固态硬盘(SSD)被嵌入在诸如个人计算机的更大的系统中。其它可移动的非易失性存储器系统被连接到主机系统并且可以在不同的主机系统之间互换。非易失性存储器系统的示例包括存储器卡、USB闪存驱动器和可移动的SSD。电子电路卡，包括非易失性存储器卡，已经根据多个众所周知的标准被商业化地实现。存储器卡与个人计算机、蜂窝电话、个人数字助理(PDA)、数字照相机、数字摄像机、便携式音频播放器以及其它主机电子装置一起被使用以贮存大量数据。这样的卡通常包含可重新编程的非易失性半导体存储器单元阵列，以及控制并支持存储器单元阵列和所述卡所连接到的主机的接口的操作的控制器。相同类型的卡中的一些可以在被设计为容纳该类型的卡的主机卡槽中互换。存储器卡标准包括PC卡、CompactFlashTM卡(CFTM卡)、SmartMediaTM卡、MultiMedia卡(MMCTM)、安全数字(SD)卡、miniSDTM卡、用于标识模块(SIM)、Memory StickTM、Memory Stick Duo卡以及microSD/TransFlashTM存储器模块标准。
发明内容
本公开提供用于提供具有高抗干扰性的高速操作的电路、装置、系统和方法的示例。在一些实现方式中，电路包括第一缓冲器，其被配置为接收输入信号并基于所述输入信号产生第一输出信号。所述电路还包括第二缓冲器，其被配置为接收所述输入信号并基于所述输入信号产生第二输出信号。所述第二缓冲器显现具有下阈值和上阈值的滞后。所述电路还包括输出块，其被配置为接收所述第一输出信号和所述第二输出信号并基于所述第一和第二输出信号产生第三输出信号。所述输出块被配置为响应于所述第一输出信号的逻辑状态的转变切换所述第三输出信号的逻辑状态，并且锁定所述第三输出信号的逻辑状态直到所述输出块接收所述第二输出信号的逻辑状态的转变。
在一些实现方式中，所述第一缓冲器也显现具有下阈值和上阈值的滞后。在这样的实现方式中，所述第二缓冲器的上阈值可以比所述第一缓冲器的上阈值更正，而所述第二缓冲器的下阈值可以比所述第一缓冲器的下阈值更负。在一些这样的实现方式中，在初始状态中，所述输入信号为低，所述第一输出信号在第一逻辑状态中，所述第二输出信号在第二逻辑状态中，并且所述第三输出信号在第三逻辑状态中。从该状态开始，当所述输入信号升到所述第一缓冲器的上阈值之上时，所述第一缓冲器将所述第一输出信号转变为第四逻辑状态，所述输出块基于所述第四逻辑状态将所述第三输出信号转变为第六逻辑状态，并且所述输出块基于所述第四逻辑状态将所述第三输出信号锁定在所述第六逻辑状态中。在一些这样的实现方式中，当所述输入信号升到所述第二缓冲器的上阈值之上时，所述第二缓冲器将所述第二输出信号转变为第五逻辑状态，并且所述输出块基于所述第五逻辑状态解锁所述第三输出信号。在一些这样的实现方式中，当所述输入信号降到所述所述第一缓冲器的下阈值之下时，所述第一缓冲器将所述第一输出信号转变到所述第一逻辑状态，所述输出块基于所述第一逻辑状态将所述第三输出信号转变到所述第三逻辑状态，并且所述输出块基于所述第一逻辑状态将所述第三输出信号锁定在所述第三逻辑状态中。在一些这样的实现方式中，当所述输入信号降到所述第二缓冲器的下阈值之下时，所述第二缓冲器将所述第二输出信号转变为所述第二逻辑状态，并且所述输出块基于所述第二逻辑状态解锁所述第三输出信号。
在一些其它的实现方式中，所述第一缓冲器基本上具有零滞后并且所述第一缓冲器具有第一阈值。一些这样的实现方式中，在初始状态中，所述输入信号为低，所述第一输出信号在第一逻辑状态中，所述第二输出信号在第二逻辑状态中，并且所述第三输出信号在第三逻辑状态中。在一些这样的实现方式中，当所述输入信号升到所述第一阈值之上时，所述第一缓冲器将所述第一输出信号转变为第四逻辑状态，所述输出块基于所述第四逻辑状态将所述第三输出信号转变为第六逻辑状态，并且所述输出块基于所述第四逻辑状态将所述第三输出信号锁定在所述第六逻辑状态中。在一些这样的实现方式中，当所述输入信号升到所述第二缓冲器的上阈值之上时，所述第二缓冲器将所述第二输出信号转变为第五逻辑状态，并且所述输出块基于所述第五逻辑状态解锁所述第三输出信号。在一些这样的实现方式中，当所述输入信号降到所述第一阈值之下时，所述第一缓冲器将所述第一输出信号转变到所述第一逻辑状态，所述输出块基于所述第一逻辑状态将所述第三输出信号转变到所述第三逻辑状态，并且所述输出块基于所述第一逻辑状态将所述第三输出信号锁定在所述第三逻辑状态中。在一些这样的实现方式中，当所述输入信号降到所述第二缓冲器的下阈值之下时，所述第二缓冲器将所述第二输出信号转变为所述第二逻辑状态，并且所述输出块基于所述第二逻辑状态解锁所述第三输出信号。
在一些实现方式中，所述第一缓冲器和所述第二缓冲器之一或两者是施密特触发器电路或者包含施密特触发器电路。在一些实现方式中，所述输出块被配置为分别通过锁存和解锁存将所述第三输出信号锁定和解锁，所述第三输出信号响应于所述第二缓冲器的转变。在一些实现方式中，所述电路是存储器装置的一部分。在一些实现方式中，所述输入信号是数据信号。在一些实现方式中，所述输入信号是时钟信号。
附图说明
图1示出了缓冲器。
图2A示出了描述示例输入信号In和作为将输入信号In传送通过图1的缓冲器的结果而产生的相应的输出信号Out的时间图。
图2B示出了描述示例干扰的输入信号In和作为将输入信号In传送通过图1的缓冲器的结果而产生的相应的输出信号Out的时间图。
图3示出了具有滞后的缓冲器。
图4A示出了描述示例输入信号In和作为将输入信号In传送通过图3的缓冲器的结果而产生的相应的输出信号Out的时间图。
图4B示出了描述示例干扰的输入信号In和作为将输入信号In传送通过图3的缓冲器的结果而产生的相应的输出信号Out的时间图。
图5A示出了显现滞后并且用三个反相器实现的缓冲器的一简单示例。
图5B示出了图5A的缓冲器的示例，在所述缓冲器中强反相器和弱反相器用MOS晶体管实现。
图6A示出了描述当有大的过载时的示例输入信号In和作为将输入信号In传送通过图3的缓冲器的结果而产生的相应的输出信号Out的时间图。
图6B示出了描述当有小的过载时的示例输入信号In和作为将输入信号In传送通过图3的缓冲器的结果而产生的相应的输出信号Out的时间图。
图7示出了根据本发明的一示例实现方式的缓冲电路。
图8A示出了描述示例输入信号In和作为将输入信号In传送通过图7的电路的结果而产生的相应的输出信号Out 3的时间图。
图8B示出了描述示例干扰的输入信号In和作为将输入信号In传送通过图7的电路的结果而产生的相应的输出信号Out 3的时间图。
图9示出了可以被用于实现图7的输出块的示例电路。
在各个附图中的相似的参考标号和称号表示相似的元件。
具体实施方式
本公开提供用于提供具有高抗干扰性的高速操作的电路、装置、系统和方法的示例。这里所述的特定的实现方式涉及包括具有不同的滞后的两个缓冲器的电路。在一些实现方式中，第一个的缓冲器具有窄滞后或者没有滞后，而第二个的缓冲器具有宽滞后。电路还包括接收来自第一和第二缓冲器的输出信号并基于来自第一和第二缓冲器的所述输出信号产生输出信号的输出块。如将在下文中描述的，缓冲器和输出块可以被布置或配置为在输入信号中提供高度的抗干扰性，同时保持整体电路的高速操作。
这里所述的电路可以被用在多种应用中。在一些实现方式中，这里所述的电路被用在数字电子装置或系统中。例如，在一些实现方式中，这里所述的电路可以被用在存储器装置中。例如，电路可以被用在诸如存储器卡、USB闪存驱动器以及可移动的SSD的固态存储器装置中。在一些实现方式中，电路可以是用于控制器的输入/输出I/O电路(或接口)，所述控制器诸如存储器控制器。在一些实现方式中，存储器控制器可以被用在用于存储器卡的主机接口中，所述存储器卡诸如，例如，PC卡、CFTM卡、SmartMediaTM卡、MMCTM卡、SD卡、miniSDTM卡、SIM卡、Memory StickTM卡、Memory Stick Duo卡、microSD/TransFlashTM卡、Compact Flash卡或iNAND卡。在一些其它的实现方式中，电路可以被用在其它装置或系统中。通常，这里所述的各种实现方式可以被用在期望速度和抗干扰性的任何电路中，包括非存储器电路。
图1示出了传统的缓冲器100。缓冲器100是被配置为接收输入信号In并基于输入信号In产生输出信号Out的电路(例如，输入缓冲器)。图2A示出了描述示例输入信号In和作为将输入信号In传送通过图1的缓冲器100的结果而产生的相应的输出信号Out的时间图。如所示，当输入信号In升到阈值(例如，通常VDD/2)之上时，输出信号Out从低(例如，在一些实现方式中，逻辑“0”或“零”或接地)转变为高(例如，在一些实现方式中，逻辑“1”或“一”或VDD)，而当输入信号In降到阈值(例如，VDD/2)之下时，输出信号Out从高转变为低。
图2B示出了描述示例干扰的输入信号In和作为将干扰的输入信号In传送通过图1的缓冲器100的结果而产生的相应的输出信号Out的时间图。图2B突出了可能由干扰导致的不利效应。例如，在输入信号In中或在输入信号In上的干扰可以导致输出信号Out中的错误的或非计划的转变。例如，尽管输出信号Out在时间t0处正确地从低转变为高，但由于干扰，输出信号Out在时间t1处错误地从高转变为低。类似地，尽管输出信号Out在时间t2处正确地从高转变为低，但由于干扰，输出信号Out在时间t3处错误地从低转变为高。这样所导致的输出信号Out中的干扰或错误可能然后被传播通过其它电路或整个系统。作为输入信号表示数据的另一示例，采样器可能在当输出信号值是错误地高或错误地低的时间期间采样数据。作为输入信号表示时钟信号的另一示例，输出时钟信号的接收器可能在非计划的时间处执行诸如采样的功能，这可能然后导致错误的数据被读取。
在一些应用或实现方式中，输出信号Out可以被配置为被转变为输入信号In的相反的极性或者与输入信号In的方向相反。就是说，任何这里所述的电路可以被配置为反相输入信号In；例如，当输入信号In转变为高时，将输出信号Out转变为低，并且相反地，当输入信号In转变为低时，将输出信号Out转变为高。
具有滞后特征或表现出滞后的电路可以被用于提供一些程度的抗干扰性。图3示出了具有滞后的缓冲器300。缓冲器300被配置为接收输入信号In并基于输入信号In产生输出信号Out。图4A示出了描述示例输入信号In和作为将输入信号In传送通过图3的缓冲器300的结果而产生的相应的输出信号Out的时间图。如所示，当输入信号In升到滞后范围(而不是例如处于VDD/2)的上阈值420之上时，输出信号Out从低转变为高，而当输入信号In降到滞后范围(而不是例如处于VDD/2)的下阈值422之下时，输出信号Out从高转变为低。如所示，滞后在当输出信号Out应该没有滞后(例如，在VDD/2处)地转变和当输出信号Out由于滞后(例如，在上阈值420处)而转变之间引入了延迟τ。图4B示出了描述示例干扰的输入信号In以及作为将干扰的输入信号In传送通过图3的缓冲器300的结果而产生的相应的输出信号Out的时间图。图4B突出了使用滞后可以实现的抗干扰性。
图5A示出了显现滞后并且用三个反相器实现的缓冲器500的一个简单示例。由于反相器的配置，缓冲器500输出与输入信号In相同极性的输出信号Out(例如，当In为低时，Out为低，并且当In为高时，Out为高)。缓冲器500包括第一“强”反相器502、第二强反相器504以及第三"弱"反相器506。图5B示出了图5A的缓冲器500的示例，其中强反相器502和504以及弱反相器506用MOS晶体管实现。例如，假设一初始状态，其中在输入节点501上的输入信号In为低。在该状态中，第一强反相器502的NMOS晶体管507截止(非传导)，而强反相器502的PMOS晶体管508导通(传导)。因此，PMOS晶体管508将输出节点503保持在VDD处；就是说，输出信号Out为高。第一强反相器502的输出节点503与第二强反相器504的输出节点连接。由于输出节点503为高，第二强反相器504的NMOS晶体管509导通，而第二强反相器504的PMOS晶体管510截止。因此，NMOS晶体管509将缓冲器500的输出节点505保持在接地处，因为接地516拉低输出节点505；就是说，输出信号Out为低。输出节点505也与弱反相器506的输入节点连接。由于输出信号Out为低，弱反相器506的NMOS晶体管511截止，而弱反相器504的PMOS晶体管512导通。因此，PMOS晶体管512也将节点503保持在高。
现在，由于在输入节点501上的输入信号In从低转变为高，第一强反相器502的PMOS晶体管508截止，而第一强反相器502的NMOS晶体管507导通，导致从节点503到接地514的路径。这具有将节点503下拉到低的效应。由于节点503被拉到低，第二强反相器504的NMOS晶体管509截止，而第二强反相器504的PMOS晶体管510导通，导致从VDD到缓冲器500的输出节点505的路径。这具有将输出节点505上拉到高的效应。由于输出节点505被拉到高，弱反相器506的PMOS晶体管512截止，而弱反相器506的NMOS晶体管511导通，导致从节点503到接地518的路径。
强反相器502和504被这样命名是因为强反相器的PMOS和NMOS晶体管例如比弱反相器506的PMOS和NMOS晶体管大或者大得多(例如，具有大得多或宽得多的栅极)。例如在一些实现方式中，强反相器502和504的PMOS和NMOS晶体管大致分别是弱反相器506的PMOS和NMOS晶体管的2、5、10或更多倍。由于因为强反相器相对于弱反相器506的更大的载流能力强反相器502和504可以更快地动作，强反相器502和504的PMOS和NMOS晶体管可以比弱反相器506的PMOS和NMOS晶体管更快地关断和接通。其结果是，例如，在初始转变期间随着输入信号In升高，第一强反相器502比弱反相器506切换地更快。因此，尽管第一强反相器502将节点503拉低，弱反相器506继续将节点503拉高减少强反相器502的效应并延迟输出节点505上的输出信号Out的转变。这将滞后带入到电路中，并且具体地，增加缓冲器500的滞后的上阈值。以此方式，当输入信号In上升时，仅当达到上阈值电压时，输出信号Out转变为高。第二强反相器504还可以影响缓冲器500的滞后，因为它也比弱反相器506切换得快。
相反地，一旦缓冲器500处于在输入节点501上的输入信号In为高的状态中，第一强反相器502的NMOS晶体管507导通而强反相器502的PMOS晶体管508截止。因此，强反相器502的NMOS晶体管507将节点503保持在低。因为在节点503上的信号为低，第二强反相器504的NMOS晶体管509截止，而第二强反相器504的PMOS晶体管510导通，将输出节点505上的输出信号Out上拉到高。因为输出节点505为高，弱反相器506的PMOS晶体管512截止，而弱反相器504的NMOS晶体管511导通。现在，由于在输入节点501上的输入信号In从高转变为低，第一强反相器502的NMOS晶体管507截止，而第一强反相器502的PMOS晶体管508导通，导致从VDD到节点503的路径。这具有将节点503上拉到高的效应。由于节点503被拉到高，第二强反相器504的PMOS晶体管510截止，而第二强反相器504的NMOS晶体管509导通，导致从缓冲器500的输出节点505到接地516的路径。这具有将输出节点505下拉到低的效应。由于输出节点505被拉到低，弱反相器506的NMOS晶体管511截止，而弱反相器506的PMOS晶体管512导通，导致从VDD到节点503的路径。
再一次，由于因为强反相器相对于弱反相器506的更大的载流能力强反相器502和504可以更快地动作，强反相器502和504的PMOS和NMOS晶体管可以比弱反相器506的PMOS和NMOS晶体管更快地关断和接通。其结果是在初始转变期间，随着输入信号In降低，第一强反相器502比弱反相器506更快地切换。因此，尽管第一强反相器502将节点503拉高，弱反相器506继续将节点503拉低减少强反相器502的效应并延迟输出节点505上的输出信号Out的转变。这再一次将滞后带入到电路中，并且具体地，增加缓冲器500的滞后的下阈值。以此方式，当输入信号In降低时，仅当达到下阈值电压时，输出信号Out转变为低。再一次，第二强反相器504还可以影响缓冲器500的滞后，因为它也比弱反相器506切换得快。
在这个意义上，电路的滞后可以被认为是输出信号Out不会从其现在的状态或值转变的上和下阈值(例如，阈值420和422)之间的电压值的范围。如可以从该示例中看到的，滞后越宽，可以实现越多的抗干扰性；就是说，缓冲器500可以容忍越多的干扰而不错误地转变。但是，由滞后引入的延迟τ随着滞后宽度的增加而增加。尽管期望抗干扰性，但延迟τ可能限制了用在高速通信中的电路中的宽滞后的使用。因此，在速度和抗干扰性之间通常需要折衷。
此外，尽管缓冲器500为说教的目的提供了可以如何利用包括简单的反相器的电路实现滞后的简单示例，其中反相器的每一个用一对NMOS和PMOS晶体管实现，但是存在可以被用在本发明的实现方式中的具有滞后的多种其它电路。例如，施密特触发器是这样的一个示例。其它示例包括其它缓冲器或电路，所述电路包括双稳态电路(例如，锁存器)和具有反馈(例如，正反馈)的电路。此外，任何这里所述的电路可以容易地适应于与单端以及差分(互补)信号两者协作。
此外，诸如电压过载的其它因素对确定缓冲器(例如，图3的缓冲器300)是否将达到整个电路或系统的速度要求是关键的。例如，图6A示出了描述当有大的过载时的示例输入信号In和作为将输入信号In传送通过缓冲器的结果而产生的相应的输出信号Out的时间图；即是，当输入信号In的高和低是大体上轨到轨的(例如，0V到VDD、或-VDD/2到VDD/2、或一些其它范围)。过载可以被认为是当输入信号In上升时高逻辑状态的电压值和上阈值620之间的电压差或者当输入信号In下降时低逻辑状态的电压值和下阈值622之间的电压差。如图6A中所示，仅有与输出转变相关联的小的速度损失。就是说，在缓冲器中有固有延迟(例如，在切换NMOS和PMOS晶体管中或是激活和转变诸如反相器的电路元件)。该延迟可以通过更大的过载被减少使得在逻辑状态之间的转变发生的更快。
图6B示出了描述当有小的过载时的示例输入信号In和作为将输入信号In传送通过缓冲器的结果而产生的相应的输出信号Out的时间图。例如，当输入信号In小于或者远小于轨到轨时，导致小的过载。如图6B所示，因为由于缺乏过载而放大或加重了固有延迟，所以可能存在与反相器的固有延迟相关联的显著的速度损失。
图7示出了根据本发明的一示例实现方式的缓冲电路700(下文中“电路700”或“缓冲器700”)。电路700包括第一缓冲器724、第二缓冲器726以及输出块728。例如，在一些实现方式中，第一缓冲器724和第二缓冲器726的一个或两者可以与上述缓冲器300或500相同或相似。在一些实现方式中，第一缓冲器724和第二缓冲器726的一个或两者相对于上述缓冲器300和500可以具有一个或多个变化和修改。在一些实现方式中，第一缓冲器724和第二缓冲器726的一个或两者可以实现为反相的或非反相的施密特触发器缓冲器或者其变化。
在一些实现方式中，第一缓冲器724可以是具有小滞后或无滞后的任何高速缓冲器。在一些实现方式中，第一缓冲器724的滞后是窄的(小的)、基本上为零或者为零。例如，第一缓冲器的滞后可以被选择或调谐以达到因应用而异的定时、速度或其它要求。因此，在一些实现方式中，第一缓冲器724可以被认为相对较快地使得第一缓冲器满足高速系统的速度要求，但可能具有小的抗干扰性或基本上没有抗干扰性。
相反，第二缓冲器726具有相对较宽的滞后。在一些实现方式中，第二缓冲器726可以是具有相对较宽的滞后的任何缓冲器。例如，在一些示例实现方式中，第二缓冲器726具有根据应用并且特别是根据满足特定应用的要求所期望的抗干扰性的水平而变化的滞后。因此，在一些实现方式中，第二缓冲器726可以被认为是提供高度的抗干扰性而相比于第一缓冲器724相对较慢。
在图7所述的实现方式中，第一缓冲器724和第二缓冲器726两者被配置为接收输入信号In。第一缓冲器724还被配置为产生输出信号Out 1而第二缓冲器726还被配置为产生输出信号Out 2。输出块728被配置为接收输出信号Out 1和Out 2并且产生输出信号Out3。在一些实现方式中，输出块728可以是组合器(或组合电路)或者选择器(或选择电路)。例如，在一些实现方式中，输出块728可以具有组合来自输出信号Out 1和Out 2的信息以产生输出信号Out 3的特征。在一些实现方式中，输出块728可以具有基于来自Out 2的信息选择来自输出信号Out 1的信息以产生输出信号Out 3的特征。在一些实现方式中，输出块728可以包括组合的逻辑。在一些替换实现方式中，输出块728可以包括顺序的或其它类型的逻辑。
图8A示出了描述输入信号In和作为将输入信号In传送通过图7的电路700的结果而产生的相应的输出信号Out 3的示例的时间图。如所示，在该实现方式中，当升高的输入信号In在t0处升到第一缓冲器724的上阈值730之上时，输出信号Out 3从低转变为高。更具体地，当升高的输入信号In在t0时刻处升到第一缓冲器724的上阈值730之上时，第一缓冲器724的输出信号Out 1转变为高。输出块728，响应于接收高输出信号Out 1，产生高输出信号Out 3。输出块728被配置为使得当In第一次升到第一缓冲器724的滞后的上阈值730之上时，Out 3被锁定在高状态中。就是说，无论Out 1的值如何变化，在t0之后输出块728将Out3锁定为高。例如，输出信号Out 3可以被锁存在高处。在这样的实现方式中，当In在t1处升到第二缓冲器726的上阈值732之上时，输出信号Out 2转变为高并且输出块728释放对输出信号Out 3上的锁定。
当输入信号In在t2时刻处降到第一缓冲器724的下阈值734之下时，第一缓冲器724的输出信号Out 1转变为低。输出块728然后将输出信号Out 3锁定为低。例如，输出信号Out 3可以被锁存在低处。在这样的实现方式中，当In在t3降到第二缓冲器726的下阈值736之下时，输出信号Out 2转变为低并且输出块728释放对输出信号Out 3上的锁定。现在，为了便于Out 3再一次转变，输入信号In必须再一次穿过第一缓冲器724的上阈值730。以此方式，电路700实现窄滞后缓冲器724的速度同时受益于宽滞后缓冲器726的高度的抗干扰性。将会理解的是，在一些实现方式中，第一缓冲器724可以不具有滞后使得上和下阈值730和732相同或基本上相同，导致零或者基本上零延迟。
还应理解的是，电路700也可以被配置为使得当升高的输入信号In在t0处升到第一缓冲器724的滞后的上阈值730之上时，输出信号Out 3从高转变为低，在这样的实现方式中，电路700也可以被配置为使得当降低的输入信号In在t2降到第一缓冲器724的滞后的下阈值734之下时，输出信号Out 3从低转变为高。例如，在这样的实现方式中，第一缓冲器724可以被配置为反相输入信号In。在这些或其它实现方式中，输出块728也可以被配置为反相输出信号Out 1，使得Out 3与Out 1极性相反并且与In的极性相同或相反(取决于第一缓冲器724是否反相输入信号In)。
图8B示出了描述示例干扰的输入信号In和作为将输入信号In传送通过图7的电路700的结果而产生的相应的输出信号Out 3的时间图。图8B示出了利用电路700的布置可以实现的抗干扰性。再一次，由于第一缓冲器724的窄的(或零)滞后，与滞后相关联的时间延迟是小的或者是最小的，并且此外，由于产生的大的过载缓冲器724中的固有延迟被减少。如图8B中所示，因为当输入信号In在t0穿过第一缓冲器724的滞后的上阈值730之后，输出块728将输出信号Out 3锁定为高，即使当输入信号In在t1处下降并在t2降到第一缓冲器的下阈值734之下时，输出信号Out 3保持锁定在高处。直到t3输出块728解锁输出信号Out 3使得在t4处，当输入信号In降到下阈值734之下时，输出信号Out 3转变为低。如所示，因为当输入信号In在t4处穿过第一缓冲器724的滞后的下阈值734之后，输出块728将输出信号Out 3锁定为低，即使当输入信号In在t5上升并在t6升到第一缓冲器的上阈值730之上，输出信号Out 3保持锁定在低处。
尽管输出块728的实现方式可能变化，例如，关于NAND栅极或NOR栅极是否被用于使用这样的逻辑栅极的实现方式中，图9示出了可以被用于实现图7的输出块728的电路928的示例。如所示，在该示例实现方式中，电路928基于NAND技术并包括四个NAND栅极938、940、942和944，以及反相器946。更具体地，电路928包括两个级948和950，其中每个级包括两个交叉耦合的NAND栅极。两个级948和950的每一个用作锁存器。两个锁存器948和950串联连接。在第一缓冲器724和第二缓冲器726不反相输入信号In的一些实现方式中，在输入信号In为低的初始状态中，输出信号Out 1、Out 2和Out 3为低(并且锁存器948和950在重置状态)。因为Out 2为低，节点954和958为高。因为节点954为高，输出信号Out 1可以穿过栅极938(尽管反相的)，并且接着穿过栅极942(其再次反相)。
当Out 1转变为高时，节点952转变为低并且输出信号Out 3转变为高。由于Out 3现在为高并且由于节点958为高，节点956转变为低并且锁存器950将输出信号Out 3锁存(或者“锁定”)在高状态中。而在该锁存的状态中，即使Out 1转变为低，输出信号Out 3也不会转变。从该锁存的状态开始，当Out 1转变为高时，节点958将转变为低并且节点956将转变为高。因此，由于锁存条件被释放，在节点952上的信号可以穿过栅极942。因此，输出信号Out 3不再被锁定为高。从该状态开始，当Out 1从高转变为低时，节点952转变为高并且输出信号Out 3从高转变为低。在该状态中，由于Out 2和在节点952上的信号两者为高，节点954转变为低。因此，锁存器948将节点952锁存(或者“锁定”)在高状态中。因此，输出信号Out 3通过锁存器948变为被锁定的。当在该锁存的状态中时，即使Out 1转变为高，节点952也不会改变。因此，输出信号Out 3不会改变。但是从该状态开始，当Out 1转变为低，节点954将转变为高并且节点958将转变为高。在该状态中，由于锁存条件被释放，Out 1信号可以穿过栅极938。因此，输出信号Out 3不再被锁定为低。
对在本公开中描述的实现方式的各种修改对本领域技术人员来说是显而易见的，并且这里所定义的一般原理可以被应用到其它实现方式而不脱离本公开的精神或范围。因此，权利要求不意欲被限制在这里所示的实现方式中，而与符合这里所公开的内容、原理和新颖特征的最宽的范围相一致。

Claims (13)

1.一种电路，包括：
第一缓冲器，其被配置为接收输入信号并基于所述输入信号产生第一输出信号；
第二缓冲器，其被配置为接收所述输入信号并基于所述输入信号产生第二输出信号，所述第二缓冲器显现具有下阈值和上阈值的滞后；以及
输出块，其被配置为接收所述第一输出信号和所述第二输出信号并基于所述第一输出信号和第二输出信号产生第三输出信号，所述输出块被配置为响应于所述第一输出信号的逻辑状态的转变而切换所述第三输出信号的逻辑状态，并且锁定所述第三输出信号的逻辑状态直到所述输出块接收所述第二输出信号的逻辑状态的转变为止，
其中，所述第一缓冲器显现具有下阈值和上阈值的滞后，所述第二缓冲器的上阈值比所述第一缓冲器的上阈值更正，并且所述第二缓冲器的下阈值比所述第一缓冲器的下阈值更负。
2.如权利要求1所述的电路，其中，从输入信号为低的初始状态开始，所述第一输出信号在第一逻辑状态中，所述第二输出信号在第二逻辑状态中，并且所述第三输出信号在第三逻辑状态中：
当所述输入信号升到所述第一缓冲器的上阈值之上时，所述第一缓冲器将所述第一输出信号转变为第四逻辑状态，所述输出块基于所述第四逻辑状态将所述第三输出信号转变为第六逻辑状态，并且所述输出块基于所述第四逻辑状态将所述第三输出信号锁定在所述第六逻辑状态中；并且
当所述输入信号升到所述第二缓冲器的上阈值之上时，所述第二缓冲器将所述第二输出信号转变为第五逻辑状态，并且所述输出块基于所述第五逻辑状态解锁所述第三输出信号。
3.如权利要求2所述的电路，其中：
当所述输入信号降到所述第一缓冲器的下阈值之下时，所述第一缓冲器将所述第一输出信号转变到所述第一逻辑状态，所述输出块基于所述第一逻辑状态将所述第三输出信号转变到所述第三逻辑状态，并且所述输出块基于所述第一逻辑状态将所述第三输出信号锁定在所述第三逻辑状态中；以及
当所述输入信号降到所述第二缓冲器的下阈值之下时，所述第二缓冲器将所述第二输出信号转变为所述第二逻辑状态，并且所述输出块基于所述第二逻辑状态解锁所述第三输出信号。
4.如权利要求1所述的电路，其中，所述第一缓冲器具有零滞后并且其中所述第一缓冲器具有第一阈值。
5.如权利要求4所述的电路，其中，从输入信号为低的初始状态开始，所述第一输出信号在第一逻辑状态中，所述第二输出信号在第二逻辑状态中，并且所述第三输出信号在第三逻辑状态中：
当所述输入信号升到所述第一阈值之上时，所述第一缓冲器将所述第一输出信号转变为第四逻辑状态，所述输出块基于所述第四逻辑状态将所述第三输出信号转变为第六逻辑状态，并且所述输出块基于所述第四逻辑状态将所述第三输出信号锁定在所述第六逻辑状态中；并且
当所述输入信号升到所述第二缓冲器的上阈值之上时，所述第二缓冲器将所述第二输出信号转变为第五逻辑状态，并且所述输出块基于所述第五逻辑状态解锁所述第三输出信号。
6.如权利要求5所述的电路，其中：
当所述输入信号降到所述第一阈值之下时，所述第一缓冲器将所述第一输出信号转变到所述第一逻辑状态，所述输出块基于所述第一逻辑状态将所述第三输出信号转变到所述第三逻辑状态，并且所述输出块基于所述第一逻辑状态将所述第三输出信号锁定在所述第三逻辑状态中；以及
当所述输入信号降到所述第二缓冲器的下阈值之下时，所述第二缓冲器将所述第二输出信号转变为所述第二逻辑状态，并且所述输出块基于所述第二逻辑状态解锁所述第三输出信号。
7.如权利要求1到6的任一个所述的电路，其中，所述第一缓冲器和所述第二缓冲器之一或两者是施密特触发器电路或者包含施密特触发器电路。
8.如权利要求1到6的任一个所述的电路，其中，所述输出块被配置为通过响应于所述第二缓冲器的转变分别锁存和解锁存所述第三输出信号来锁定和解锁所述第三输出信号。
9.一种存储器装置，包括：
第一缓冲器，其被配置为接收输入信号并基于所述输入信号产生第一输出信号，所述第一缓冲器显现具有下阈值和上阈值的滞后；
第二缓冲器，其被配置为接收所述输入信号并基于所述输入信号产生第二输出信号，所述第二缓冲器显现具有下阈值和上阈值的滞后；以及
输出块，其被配置为接收所述第一输出信号和所述第二输出信号并基于所述第一和第二输出信号产生第三输出信号，所述输出块被配置为响应于所述第一输出信号的逻辑状态的转变而切换所述第三输出信号的逻辑状态并且锁定所述第三输出信号的逻辑状态直到所述输出块接收所述第二输出信号的逻辑状态的转变为止；
其中，从输入信号为低的初始状态开始，所述第一输出信号在第一逻辑状态中，所述第二输出信号在第二逻辑状态中，并且所述第三输出信号在第三逻辑状态中：
当所述输入信号升到所述第一缓冲器的上阈值之上时，所述第一缓冲器将所述第一输出信号转变为第四逻辑状态，所述输出块基于所述第四逻辑状态将所述第三输出信号转变为第六逻辑状态，并且所述输出块基于所述第四逻辑状态将所述第三输出信号锁定在所述第六逻辑状态中；以及
当所述输入信号升到所述第二缓冲器的上阈值之上时，所述第二缓冲器将所述第二输出信号转变为第五逻辑状态，并且所述输出块基于所述第五逻辑状态解锁所述第三输出信号；
其中，从输入信号为高的初始状态开始，所述第一输出信号在所述第四逻辑状态中，所述第二输出信号在所述第五逻辑状态中，并且所述第三输出信号在所述第六逻辑状态中：
当所述输入信号降到所述第一缓冲器的下阈值之下时，所述第一缓冲器将所述第一输出信号转变到所述第一逻辑状态，所述输出块基于所述第一逻辑状态将所述第三输出信号转变到所述第三逻辑状态，并且所述输出块基于所述第一逻辑状态将所述第三输出信号锁定在所述第三逻辑状态中；并且
当所述输入信号降到所述第二缓冲器的下阈值之下时，所述第二缓冲器将所述第二输出信号转变为所述第二逻辑状态，并且所述输出块基于所述第二逻辑状态解锁所述第三输出信号，
所述第二缓冲器的上阈值比所述第一缓冲器的上阈值更正，并且所述第二缓冲器的下阈值比所述第一缓冲器的下阈值更负。
10.如权利要求9所述的存储器装置，其中，所述第一缓冲器具有零滞后。
11.如权利要求9所述的存储器装置，其中，所述第一缓冲器和所述第二缓冲器之一或两者是施密特触发器电路或者包含施密特触发器电路。
12.如权利要求9到11的任一个所述的存储器装置，其中，所述输入信号是数据信号。
13.如权利要求9到11的任一个所述的存储器装置，其中，所述输入信号是时钟信号。
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