KR101903841B1 - 고 노이즈 면역을 가진 고속 버퍼 - Google Patents

고 노이즈 면역을 가진 고속 버퍼 Download PDF

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샌디스크 테크놀로지스 엘엘씨
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    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
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Abstract

이 발명은 고 노이즈 면역을 가진 고속 동작을 제공하기 위한 회로, 장치, 시스템, 및 방법의 예를 제공한다. 일 구현예에서, 회로는 인커밍 신호를 수신하고 제1 출력 신호를 발생하게 구성된 제1 버퍼를 포함한다. 회로는 또한 인커밍 신호를 수신하고 제2 출력 신호를 발생하게 구성된 제2 버퍼를 포함한다. 제2 버퍼는 하측 임계 및 상측 임계를 가진 히스테리시스를 나타낸다. 회로는 또한 제1 출력 신호 및 제2 출력 신호를 수신하고, 제3 출력 신호를 발생하게 구성된 출력 블록을 포함한다. 출력 블록은 제1 출력 신호의 논리 상태의 천이에 응하여 제3 출력 신호의 논리 상태를 스위치하고, 출력 블록이 제2 출력 신호의 논리 상태의 천이를 수신할 때까지 제3 출력 신호의 논리 상태를 록하게 구성된다.

Description

고 노이즈 면역을 가진 고속 버퍼{HIGH SPEED BUFFER WITH HIGH NOISE IMMUNITY}
관련출원 데이터
본 출원은 전체 개시된 바를 모든 목적을 위해 참조로 본원에 포함시키는 2012년 11월 5일에 출원된 노이즈 면역을 가진 고속 버퍼에 대한 미국특허출원번호 13/669,298에 대한 우선권을 주장한다.
본 발명은 일반적으로 입력/출력(I/O) 회로에 관한 것으로, 특히 고 노이즈 면역도뿐만 아니라 고속 동작을 달성하는 버퍼에 관한 것이다.
입력 버퍼와 같은 I/O 회로는 다양한 장치 및 시스템에서 이용된다. 예를 들면, I/O 회로 및 입력 버퍼는 다양한 비휘발성 메모리 시스템에서 그리고 다양한 응용을 위해 사용될 수 있다. 일부 비휘발성 메모리 시스템은 개인용 컴퓨터, 예를 들면, 고체상태 드라이브(SSD)와 같은 더 큰 시스템에 내장된다. 이외 다른 착탈가능한 비휘발성 메모리 시스템은 호스트 시스템에 연결되고 서로 상이한 호스트 시스템들 간에 상호교환될 수 있다. 비휘발성 메모리 시스템의 예는 메모리 카드, USB 플래시 드라이브, 및 착탈가능한 SSD을 포함한다. 비휘발성 메모리 카드를 포함한, 전자 회로 카드는 다수의 공지된 표준에 따라 상업적으로 구현되어졌다. 메모리 카드는 개인용 컴퓨터, 셀룰라 전화, 개인용 디지털 보조장치(PDA), 디지털 스틸 카메라, 디지털 무비 카메라, 휴대 오디오 플레이어 및 다량의 데이터의 저장을 위한 이외 다른 호스트 전자 장치에 사용된다. 이러한 카드는 일반적으로 메모리 셀 어레이의 동작을 제어하고 지원하며 카드가 연결되는 호스트와 인터페이스하는 제어기와 함께 재프로그램가능한 비휘발성 반도체 메모리 셀 어레이를 내포한다. 동일 유형의 카드 중 몇가지는이 유형의 카드를 받아들이게 설계된 호스트 카드 슬롯 내에서 상호교환될 수 있다. 메모리 카드 표준은 PC 카드, 콤팩트플래시™ 카드(CF™ 카드), 스마트미디어™ 카드, 멀티미디어카드(MMC™), 시큐어 디지털(SD) 카드, 미니SD™ 카드, 서브스크라이버 아이덴티 모듈(SIM), 메모리 스틱™, 메모리 스틱 듀오 카드 및 마이크로SD/트랜스플래시™ 메모리 모듈 표준을 포함한다.
미국특허출원등록공보 6,326,816 B1 유럽특허출원공개공보 0 951 145 A1 미국특허출원등록공보 4,542,525 A
이 발명은 고 노이즈 면역을 가진 고속 동작을 제공하기 위한 회로, 장치, 시스템, 및 방법의 예를 제공한다. 일부 구현예에서, 회로는 인커밍 신호를 수신하고 인커밍 신호에 기초하여 제1 출력 신호를 발생하게 구성된 제1 버퍼를 포함한다. 회로는 또한 인커밍 신호를 수신하고 인커밍 신호에 기초하여 제2 출력 신호를 발생하게 구성된 제2 버퍼를 포함한다. 제2 버퍼는 하측 임계 및 상측 임계를 가진 히스테리시스를 나타낸다. 회로는 또한 제1 출력 신호 및 상기 제2 출력 신호를 수신하고, 제1 및 제2 출력 신호들에 기초하여 제3 출력 신호를 발생하게 구성된 출력 블록을 포함한다. 출력 블록은 제1 출력 신호의 논리 상태의 천이에 응하여 제3 출력 신호의 논리 상태를 스위치하고, 출력 블록이 제2 출력 신호의 논리 상태의 천이를 수신할 때까지 제3 출력 신호의 논리 상태를 록 하게 구성된다.
일부 구현예에서, 제1 버퍼는 또한 하측 임계 및 상측 임계를 가진 히스테리시스를 나타낸다. 이러한 구현예에서, 제2 버퍼의 상측 임계는 제1 버퍼의 상측 임계보다 더 포지티브할 수 있고, 제2 버퍼의 하측 임계는 제1 버퍼의 하측 임계보다 더 네거티브할 수 있다. 일부 이러한 구현예에서, 초기 상태에서, 인커밍 신호는 로우이고, 제1 출력 신호는 제1 논리 상태에 있고, 제2 출력 신호는 제2 논리 상태에 있고, 제3 출력 신호는 제3 논리 상태에 있다. 이 상태로부터, 인커밍 신호가 제1 버퍼의 상측 임계 이상으로 상승할 때, 제1 버퍼는 제1 출력 신호를 제4 논리 상태로 천이하고, 출력 블록은 제4 논리 상태에 기초하여 제3 출력 신호를 제6 논리 상태로 천이하고, 출력 블록은 제4 논리 상태에 기초하여 제3 출력 신호를 제6 논리 상태에 록 한다. 일부 이러한 구현예에서, 인커밍 신호가 제2 버퍼의 상측 임계 이상으로 상승할 때, 제2 버퍼는 제2 출력 신호를 제5 논리 상태로 천이하고, 출력 블록은 제5 논리 상태에 기초하여 제3 출력 신호를 언록 한다. 일부 이러한 구현예에서, 인커밍 신호가 제1 버퍼의 하측 임계 미만으로 하강할 때, 제1 버퍼는 제1 출력 신호를 제1 논리 상태로 천이하고, 출력 블록은 제1 논리 상태에 기초하여 제3 출력 신호를 제3 논리 상태로 천이하고, 출력 블록은 제1 논리 상태에 기초하여 제3 출력 신호를 제3 논리 상태에 록 한다. 일부 이러한 구현예에서, 인커밍 신호가 제2 버퍼의 하측 임계 미만으로 하강할 때, 제2 버퍼는 제2 출력 신호를 제2 논리 상태로 천이하고, 출력 블록은 제2 논리 상태에 기초하여 제3 출력 신호를 언록한다.
일부 다른 구현예에서, 제1 버퍼는 실질적으로 제로 히스테리시스를 가지며, 제1 버퍼는 제1 임계를 갖는다. 일부 이러한 구현예에서, 초기 상태에서, 인커밍 신호는 로우이고, 제1 출력 신호는 제1 논리 상태에 있고, 제2 출력 신호는 제2 논리 상태에 있고, 제3 출력 신호는 제3 논리 상태에 있는다. 일부 이러한 구현예에서, 인커밍 신호가 제1 임계 이상으로 상승할 때, 제1 버퍼는 제1 출력 신호를 제4 논리 상태로 천이하고, 출력 블록은 제4 논리 상태에 기초하여 제3 출력 신호를 제6 논리 상태로 천이하고, 출력 블록은 제4 논리 상태에 기초하여 제3 출력 신호를 제6 논리 상태에 록 한다. 일부 이러한 구현예에서, 인커밍 신호가 제2 버퍼의 상측 임계 이상으로 상승할 때, 제2 버퍼는 제2 출력 신호를 제5 논리 상태로 천이하고, 출력 블록은 제5 논리 상태에 기초하여 제3 출력 신호를 언록한다. 일부 이러한 구현예에서, 인커밍 신호가 제1 임계 미만으로 하강할 때, 제1 버퍼는 제1 출력 신호를 제1 논리 상태로 천이하고, 출력 블록은 제1 논리 상태에 기초하여 제3 출력 신호를 제3 논리 상태로 천이하고, 출력 블록은 제1 논리 상태에 기초하여 제3 출력 신호를 제3 논리 상태에 록한다. 일부 이러한 구현예에서, 인커밍 신호가 제2 버퍼의 하측 임계 미만으로 하강할 때, 제2 버퍼는 제2 출력 신호를 제2 논리 상태로 천이하고, 출력 블록은 제2 논리 상태에 기초하여 제3 출력 신호를 언록한다.
일부 구현예에서, 제1 버퍼 및 제2 버퍼 중 하나 혹은 둘 다는 슈미트 트리거 회로이거나 이를 포함한다. 일부 구현예에서, 출력 블록은 제2 버퍼의 천이들에 응하여 제3 출력 신호를, 각각, 래치 및 언래치함으로써 제3 출력 신호를 록 및 언록하게 구성된다. 일부 구현예에서, 회로는 메모리 장치의 부분이다. 일부 구현예에서, 인커밍 신호는 데이터 신호이다. 일부 구현예에서, 인커밍 신호는 클록 신호이다.
도 1은 버퍼를 도시한 것이다.
도 2a는 예시적 인커밍 신호(In), 및 인커밍 신호(In)가 도 1의 버퍼를 통과한 결과로서 발생된 대응하는 출력 신호(Out)를 도시한 타이밍도이다.
도 2b는 예시적 노이즈성 인커밍 신호(In), 및 노이즈성 인커밍 신호(In)가 도 1의 버퍼를 통과한 결과로서 발생된 대응하는 출력 신호(Out)를 도시한 타이밍도이다.
도 3은 히스테리시스를 가진 버퍼를 도시한 것이다.
도 4a는 예시적 인커밍 신호(In), 및 인커밍 신호(In)가 도 3의 버퍼를 통과한 결과로서 발생된 대응하는 출력 신호(Out)를 도시한 타이밍도이다.
도 4b는 예시적 노이즈성 인커밍 신호(In), 및 노이즈성 인커밍 신호(In)가 도 3의 버퍼를 통과한 결과로서 발생된 대응하는 출력 신호(Out)를 도시한 타이밍도이다.
도 5a는 히스테리시스를 나타내고 3개의 인버터로 구현되는 버퍼의 한 간단한 예를 도시한 것이다.
도 5b는 강 인버터 및 약 인버터가 MOS 트랜지스터들로 구현되는 도 5a의 버퍼의 예를 도시한 것이다.
도 6a는 예시적 인커밍 신호(In), 및 큰 오버드라이브가 존재할 때, 인커밍 신호(In)가 도 3의 버퍼를 통과한 결과로서 발생된 대응하는 출력 신호(Out)를 도시한 타이밍도이다.
도 6b는 예시적 인커밍 신호(In), 및 작은 오버드라이브가 존재할 때 인커밍 신호(In)가 도 3의 버퍼를 통과한 결과로서 발생된 대응하는 출력 신호(Out)를 도시한 타이밍도이다.
도 7은 본 발명의 한 예시적 구현예에 따른 버퍼링 회로를 도시한 것이다.
도 8a는 예시적 인커밍 신호(In), 및 인커밍 신호(In)가 도 7의 회로를 통과한 결과로서 발생된 대응하는 출력 신호(Out3)를 도시한 타이밍도이다.
도 8b는 예시적 노이즈성 인커밍 신호(In), 및 인커밍 신호(In)가 도 7의 회로를 통과한 결과로서 발생된 대응하는 출력 신호(Out3)를 도시한 타이밍도이다.
도 9는 도 7의 출력 블록을 구현하기 위해 사용될 수 있는 예시적 회로를 도시한 것이다.
여러 도면에서 유사한 참조부호 및 표시는 유사한 요소들을 나타낸다.
이 발명은 고 노이즈 면역을 가진 고속 동작을 제공하기 위한 회로, 장치, 시스템, 및 방법의 예를 제공한다. 본원에서 기술되는 특정 구현예는 서로 상이한 히스테리시스를 가진 두 버퍼를 포함하는 회로에 관한 것이다. 일부 구현예에서, 버퍼 중 제1 버퍼는 좁은 히스테리시스를 갖거나 히스테리시스가 없지만 버퍼 중 제2 버퍼는 넓은 히스테리시스를 갖는다. 회로는 제1 버퍼 및 제2 버퍼로부터 출력 신호를 수신하고 제1 버퍼 및 제2 버퍼로부터 출력 신호에 기초하여 출력 신호를 발생하는 출력 블록을 더 포함한다. 이하 기술되는 바와 같이, 버퍼 및 출력 블록은 회로 전체의 고속 동작을 유지하면서 인커밍 신호 내 노이즈로부터 고 면역도를 제공하게 배열되거나 구성될 수 있다.
본원에서 기술되는 회로는 다양한 응용에서 이용될 수 있다. 일부 구현예에서, 본원에서 기술되는 회로는 디지털 전자 장치 또는 시스템에서 사용된다. 예를 들면, 일부 구현예에서, 본원에서 기술되는 회로는 메모리 장치에서 사용될 수 있다. 예를 들면, 회로는 메모리 카드, USB 플래시 드라이브, 및 착탈가능한 SSD와 같은 고체상태 메모리 장치에서 사용될 수 있다. 일부 구현예에서, 회로는 메모리 제어기와 같은 제어기를 위한 입력/출력 I/O 회로(또는 인터페이스)일 수 있다. 일부 구현예에서, 메모리 제어기는 예를 들면, PC 카드, CF™ 카드, 스마트미디어™ 카드, MMC™ 카드, SD 카드, 미니SD™ 카드, SIM 카드, 메모리 스틱™ 카드, 메모리 스틱 듀오 카드, 마이크로SD/트랜스플래시™ 카드, 콤팩트 플래시 카드, 또는 iNAND 카드와 같은 메모리 카드를 위한 호스트 인터페이스에서 사용될 수 있다. 일부 다른 구현예에서, 회로는 다른 장치 또는 시스템에서 사용될 수 있다. 일반적으로, 본원에서 기술되는 여러 구현예들은 비-메모리 회로를 포함하여, 속도 및 노이즈 면역이 요망되는 임의의 회로에서 사용될 수 있다.
도 1은 통상의 버퍼(100)를 도시한 것이다. 버퍼(100)는, 인커밍 신호(In)를 수신하고 인커밍 신호(In)에 기초하여 출력 신호(Out)를 발생하게 구성된 회로(예를 들면, 입력 버퍼)이다. 도 2a는 예시적 인커밍 신호(In), 및 인커밍 신호(In)가 도 1의 버퍼(100)를 통과한 결과로서 발생된 대응하는 출력 신호(Out)를 도시한 타이밍도이다. 도시된 바와 같이, 출력 신호(Out)는 인커밍 신호(In)가 임계(예를 들면, 일반적으로 VDD/2) 이상으로 상승할 때 로우(예를 들면, 논리 "0" 또는 "제로", 혹은 일부 구현예에서 그라운드)에서 하이(예를 들면, 논리 "1" 또는 "1", 혹은 일부 구현예에서 VDD)로 천이하고, 출력 신호(Out)는 인커밍 신호(In)가 임계(예를 들면, VDD/2) 미만으로 떨어질 때 하이에서 로우로 천이한다.
도 2b는 예시적 노이즈성 인커밍 신호(In), 및 노이즈성 인커밍 신호(In)가 도 1의 버퍼(100)를 통과한 결과로서 발생된 대응하는 출력 신호(Out)를 도시한 타이밍도이다. 도 2b는 노이즈로부터 비롯될 수 있는 악영향을 하이라이트한다. 예를 들면, 인커밍 신호(In) 상에 혹은 내에 노이즈는 출력 신호(Out)에서 오류 혹은 의도되지 않은 천이를 초래할 수 있다. 예를 들면, 출력 신호(Out)가 로우에서 하이로, 정확하게 시간 t0에서 천이할지라도 출력 신호(Out)는 노이즈의 결과로서 시간 t1에서 오류로 하이에서 로우로 천이한다. 유사하게, 출력 신호(Out)가 정확하게 시간 t2에서 하이에서 로우로 천이할지라도, 출력 신호(Out)는 시간 t3에서 오류로 로우에서 하이로 천이한다. 출력 신호(Out)에서 이러한 결과적인 노이즈 또는 오류는 이어 다른 회로 또는 전체 시스템을 통해 전파될 수 있다. 인커밍 신호가 데이터를 나타내는 또 다른 예로서, 샘플러는 출력 신호 값이 오류로 하이 또는 오류로 로우일 때의 시간 동안에 데이터를 샘플링할 수 있다. 인커밍 신호가 클록 신호를 나타내는 또 다른 예로서, 출력 클록 신호의 수신기는 의도되지 않은 시간에, 샘플링과 같은 기능을 수행할 수 있는데, 이는 이어 오류 데이터가 판독되는 결과를 초래할 수 있다.
일부 응용 또는 구현예에서, 출력 신호(Out)는 반대 극성으로 혹은 인커밍 신호(In)의 반대 방향으로 천이하게 구성될 수 있다. 즉, 본원에서 기술되는 회로 중 어느 것은 인커밍 신호(In)를 반전하게 구성될 수 있는데; 인커밍 신호(In)가 하이로 천이할 때 출력 신호(Out)를 로우로 천이하게, 그리고 반대로, 인커밍 신호(In)가 로우로 천이할 때 출력 신호(Out)를 하이로 천이하게, 구성될 수 있다.
히스테리시스에 의해 특징지워지거나 이를 나타내는 회로는 얼마간의 노이즈 면역도를 제공하기 위해 사용될 수 있다. 도 3은 히스테리시스를 가진 버퍼(300)를 도시한 것이다. 버퍼(300)는 인커밍 신호(In)를 수신하고 인커밍 신호(In)에 기초하여 출력 신호(Out)를 발생하게 구성된다. 도 4a는 예시적 인커밍 신호(In), 및 인커밍 신호(In)가 도 3의 버퍼(300)를 통과한 결과로서 발생된 대응하는 출력 신호(Out)를 도시한 타이밍도이다. 도시된 바와 같이, 출력 신호(Out)는 인커밍 신호(In)가 히스테리시스 범위의 상측 임계(420) 이상으로 상승할 때(예를 들면, VDD/2에서보다는) 로우에서 하이로 천이하고, 출력 신호(Out)는 인커밍 신호(In)가 히스테리시스 범위의 하측 임계(422) 미만으로 떨어질 때(예를 들면, VDD/2에서보다는) 하이에서 로우로 천이한다. 도시된 바와 같이, 히스테리시스는 출력 신호(Out)가 히스테리시스가 없이 천이하였을 수 있을 때(예를 들면, VDD/2에서)와 출력 신호(Out)가 히스테리시스 때문에 천이하였을 때의(예를 들면, 상측 임계(420)에서) 사이에 지연 τ을 유발한다. 도 4b는 예시적 노이즈성 인커밍 신호(In), 및 노이즈성 인커밍 신호(In)가 도 3의 버퍼(300)를 통과한 결과로서 발생된 대응하는 출력 신호(Out)를 도시한 타이밍도이다. 도 4b는 히스테리시스를 사용하여 달성될 수 있는 노이즈 면역을 하이라이트한다.
도 5a는 히스테리시스를 나타내고 3개의 인버터로 구현되는 버퍼(500)의 한 간단한 예를 도시한 것이다. 인버터의 구성 때문에, 버퍼(500)는 극성이 인커밍 신호(In)(예를 들면, In이 로우일 때, Out는 로우이고, In이 하이일 때, Out은 하이)와 동일한 출력 신호(Out)를 출력한다. 버퍼(500)는 제1 "강" 인버터(502), 제2 강 인버터(504), 및 제3 "약" 인버터(506)를 포함한다. 도 5b는 강 인버터(502, 504) 및 약 인버터(506)가 MOS 트랜지스터들로 구현되는 도 5a의 버퍼(500)의 예를 도시한 것이다. 예를 들면, 입력 노드(501) 상에 인커밍 신호(In)가 로우인 초기 상태를 가정한다.이 상태에서, 제1 강 인버터(502)의 NMOS 트랜지스터(507)는 오프(비-도통)이고 강 인버터(502)의 PMOS 트랜지스터(508)는 온이다(도통). 결국, PMOS 트랜지스터(508)는 출력 노드(503)를 VDD에 유지하는데, 즉, 출력 신호(Out)는 하이이다. 제1 강 인버터(502)의 출력 노드(503)는 제2 강 인버터(504)의 입력 노드에 연결된다. 출력 노드(503)가 하이이기 때문에, 제2 강 인버터(504)의 NMOS 트랜지스터(509)는 온이고, 제2 강 인버터(504)의 PMOS 트랜지스터(510)는 오프이다. 결국, NMOS 트랜지스터(509)는 그라운드(516)가 출력 노드(505)를 풀다운하기 때문에 버퍼(500)의 출력 노드(505)를 그라운드에 유지하는데, 즉, 출력 신호(Out)는 로우이다. 출력 노드(505)는 또한 약 인버터(506)의 입력 노드에 연결된다. 출력 신호(Out)가 로우이기 때문에, 약 인버터(506)의 NMOS 트랜지스터(511)는 오프이고 약 인버터(504)의 PMOS 트랜지스터(512)는 온이다. 결국, PMOS 트랜지스터(512)는 또한 노드(503)를 하이에 유지한다.
이제, 입력 노드(501) 상에 인커밍 신호(In)가 로우에서 하이로 천이할 때, 제1 강 인버터(502)의 PMOS 트랜지스터(508)는 턴 오프하고, 제1 강 인버터(502)의 NMOS 트랜지스터(507)는 턴 온하여 노드(503)에서 그라운드(514)로의 경로를 야기한다. 이것은 노드(503)를 로우로 풀다운하는 효과를 갖는다. 노드(503)가 로우가 되었을 때, 제2 강 인버터(504)의 NMOS 트랜지스터(509)는 턴 오프하고, 제2 강 인버터(504)의 PMOS 트랜지스터(510)는 턴 온하여 VDD에서 버퍼(500)의 출력 노드(505)로의 경로를 야기한다. 이것은 출력 노드(505)를 하이로 풀업하는 효과를 갖는다. 출력 노드(505)가 하이가 되었을 때, 약 인버터(506)의 PMOS 트랜지스터(512)는 턴 오프하고, 약 인버터(506)의 NMOS 트랜지스터(511)는 턴 온하여 노드(503)에서 그라운드(518)로의 경로를 야기한다.
강 인버터(502, 504)는 강 인버터들의 PMOS 및 NMOS 트랜지스터들이 약 인버터(506)의 PMOS 및 NMOS 트랜지스터들보다 예를 들면, 더 큰 혹은 훨씬 더 크기 때문에(예를 들면, 훨씬 더 큰 혹은 더 넓은 게이트를 갖는다) 그와 같이 명명된다. 예를 들면, 일부 구현예에서, 강 인버터(502, 504)의 PMOS 및 NMOS 트랜지스터들은 각각 약 인버터(506)의 PMOS 및 NMOS 트랜지스터들보다 대략 2, 5, 10배, 또는 그 이상으로 더 크다. 강 인버터(502, 504)는 약 인버터(506)에 비해 강 인버터의 더 큰 전류 수송 능력때문에 더 빠르게 동작할 수 있기 때문에, 강 인버터(502, 504)의 PMOS 및 NMOS 트랜지스터들은 약 인버터(506)의 PMOS 및 NMOS 트랜지스터들이 스위치 오프 및 온할 수 있는 것보다 더 빠르게 스위치 오프 및 온할 수 있다. 결과는 예를 들면, 인커밍 신호(In)가 상승하고 있는 초기 천이 기간 동안, 제1 강 인버터(502)는 약 인버터(506)보다 더 빠르게 스위치한다는 것이다. 이에 따라, 제1 강 인버터(502)가 노드(503)를 풀다운하고 있을지라도, 약 인버터(506)는 계속하여 노드(503)를 풀업하여 강 인버터(502)의 영향을 감소시키고 출력 노드(505) 상에 출력 신호(Out)의 천이를 지연시킨다. 이것은 회로에 히스테리시스를 형성하고, 특히, 버퍼(500)의 히스테리시스의 상측 임계를 추가한다. 이러한 식으로 하여, 인커밍 신호(In)가 상승하고 있을 때, 상측 임계 전압에 도달될 때만이 출력 신호(Out)를 하이로 천이한다. 또한, 제2 강 인버터(504) 역시 약 인버터(506)보다 더 빠르게 스위치하기 때문에 버퍼(500)의 히스테리시스에 영향을 미칠 수 있다.
반대로, 일단 버퍼(500)가 입력 노드(501) 상에 인커밍 신호(In)가 하이인 상태에 있게 되면, 제1 강 인버터(502)의 NMOS 트랜지스터(507)는 온되고 강 인버터(502)의 PMOS 트랜지스터(508)는 오프된다. 결국, 강 인버터(502)의 NMOS 트랜지스터(507)는 노드(503)를 로우에 유지한다. 노드(503) 상에 신호가 로우이기 때문에, 제2 강 인버터(504)의 NMOS 트랜지스터(509)는 오프이고, 제2 강 인버터(504)의 PMOS 트랜지스터(510)는 온되어 출력 노드(505) 상에 출력 신호(Out)를 하이에 풀업한다. 출력 노드(505)는 하이이기 때문에, 약 인버터(506)의 PMOS 트랜지스터(512)는 오프이고, 약 인버터(504)의 NMOS 트랜지스터(511)는 온이다. 이제, 입력 노드(501) 상에 인커밍 신호(In)가 하이에서 로우로 천이하였을 때, 제1 강 인버터(502)의 NMOS 트랜지스터(507)는 턴 오프하고, 제1 강 인버터(502)의 PMOS 트랜지스터(508)는 턴 온 하여 VDD　에서 노드(503)로의 경로를 야기한다. 이것은 노드(503)를 하이로 풀업하는 효과를 갖는다. 노드(503)가 하이가 되었을 때, 제2 강 인버터(504)의 PMOS 트랜지스터(510)는 턴 오프하고, 제2 강 인버터(504)의 NMOS 트랜지스터(509)는 턴 온 하여 버퍼(500)의 출력 노드(505)에서 그라운드(516)로의 경로를 야기한다. 이것은 출력 노드(505)를 로우로 풀다운하는 효과를 갖는다. 출력 노드(505)가 로우가 되었을 때, 약 인버터(506)의 NMOS 트랜지스터(511)는 턴 오프하고, 약 인버터(506)의 PMOS 트랜지스터(512)는 VDD에서 노드(503)로의 경로를 야기한다.
다시, 강 인버터(502, 504)는 약 인버터(506)에 비해 강 인버터의 더 큰 전류 수송 능력 때문에 더 빠르게 동작할 수 있기 때문에, 강 인버터(502, 504)의 PMOS 및 NMOS 트랜지스터들은 약 인버터(506)의 PMOS 및 NMOS 트랜지스터들이 스위치 오프 및 온할 수 있는 것보다 더 빠르게 스위치 오프 및 온할 수 있다. 결과는 인커밍 신호(In)이 하강하고 있는 초기 천이 기간 동안, 제1 강 인버터(502)은 약 인버터(506)보다 더 빠르게 스위치한다는 것이다. 이에 따라, 제1 강 인버터(502)가 노드(503)를 풀업하고 있을지라도, 약 인버터(506)는 계속하여 노드(503)를 풀다운하여 강 인버터(502) 영향을 감소시키고 출력 노드(505) 상에 출력 신호(Out)의 천이를 지연시킨다. 이것은 다시, 회로에 히스테리시스를 형성하고, 특히, 버퍼(500)의 히스테리시스의 하측 임계를 추가한다. 이러한 식으로 하여, 인커밍 신호(In)가 하강하고 있을 때, 하측 임계 전압에 도달될 때만이 출력 신호(Out)를 로우로 천이한다. 다시, 제2 강 인버터(504) 역시 약 인버터(506)보다 더 빠르게 스위치하기 때문에 버퍼(500)의 히스테리시스에 영향을 미칠 수 있다.
이러한 면에서, 회로의 히스테리시스는 상측 임게 및 하측 임계(예를 들면, 임계(420)와 임계(422) 사이에 일 범위의 전압값들인 것으로 간주될 수 있고, 이 동안에 출력 신호(Out)는 이의 현재 상태 또는 값으로부터 천이하지 않을 것이다. 이 예로부터 알 수 있는 바와 같이, 히스테리시스가 넓을수록, 노이즈 면역은 더 달성될 수 있는데, 즉, 노이즈가 많을수록 버퍼(500)는 오류로 천이함이 없이 온전(tolerate)할 수 있다. 그러나, 히스테리시스에 의해 유발되는 지연 τ는 히스테리시스의 폭이 증가함에 따라 증가한다. 노이즈 면역이 요망될지라도, 지연 τ는 고속 통신에서 사용되는 회로에서 넓은 히스테리시스의 사용을 금지시킬 수 있다. 이에 따라, 일반적으로 속도와 노이즈 면역 간에 절충이 존재한다.
또한, 버퍼(500)가 각각이 한쌍의 NMOS 및 PMOS 트랜지스터들로 구현되는 간단한 인버터를 포함하는 회로를 사용하여 히스테리시스가 어떻게 달성될 수 있는가를 기술하는 교시 목적을 위한 간단한 예를 제공할지라도, 발명의 구현에서 사용될 수 있는 히스테리시스를 가진 매우 다양한 다른 회로들이 존재한다. 예를 들면, 슈미트 트리거는 한 이러한 예이다. 다른 예는 쌍안정 회로(예를 들면, 래치) 및 피드백(예를 들면, 포지티브 피드백)을 가진 회로를 포함하는 다른 버퍼 또는 회로를 포함한다. 또한, 본원에서 기술되는 회로들 중 어느 것이든 차동(상보) 신호들뿐만 아니라 단일단(single-ended)으로 동작하게 쉽게 개조될 수 있다.
또한, 전압 오버드라이브와 같은 다른 인자는 버퍼(예를 들면, 도 3의 버퍼(300))가 전체 회로 또는 시스템의 속도 요건을 충족할지를 판정하는데 있어 결정적일 수 있다. 예를 들면, 도 6a는 예시적 인커밍 신호(In), 및 큰 오버드라이브가 존재할 때, 즉 인커밍 신호(In)의 하이 및 로우가 실질적으로 레일에서 레일까지일 때(예를 들면, 0V 내지 VDD, 혹은 -VDD/2 내지 VDD/2, 혹은 이외 어떤 다른 범위)일 때, 인커밍 신호(In)가 버퍼를 통과한 결과로서 발생된 대응하는 출력 신호(Out)를 도시한 타이밍도이다. 오버드라이브는 하이 논리 상태의 전압값과 인커밍 신호(In)가 상승하고 있을 때 상측 임계(620) 간에 전압차, 혹은 로우 논리 상태의 전압값과 인커밍 신호(In)가 하강하고 있을 때 하측 임계(622) 간에 전압차인 것으로 간주될 수 있다. 도 6a에 도시된 바와 같이, 출력 천이에 연관된 작은 속도 페널티만이 존재한다. 즉, 버퍼에 내재적 지연이 존재한다(예를 들면, NMOS 및 PMOS 트랜지스터들을 스위치할 때 혹은 아니면 인버터와 같은 회로 요소들을 작동 천이할 때). 이 지연은 논리 상태들 간 천이가 더 빠르게 일어나게 더 큰 오버드라이브를 갖고 감소될 수 있다.
도 6b는 예시적 인커밍 신호(In), 및 작은 오버드라이브가 존재할 때 인커밍 신호(In)가 버퍼를 통과한 결과로서 발생된 대응하는 출력 신호(Out)를 도시한 타이밍도이다. 예를 들면, 인커밍 신호(In)가 레일-대-레일보다 적거나 훨씬 적을 때 작은 오버드라이브를 초래한다. 도 6b에 도시된 바와 같이, 오버드라이브의 부재에 의해 내재적 지연이 확대 또는 과장되기 때문에 인버터의 내재적 지연에 연관된 현저한 속도 페널티가 존재할 수 있다.
도 7은 본 발명의 한 예시적 구현예에 따른 버퍼링 회로(700)(이하 "회로(700)" 또는 "버퍼(700)")를 도시한 것이다. 회로(700)는 제1 버퍼(724), 제2 버퍼(726), 및 출력 블록(728)를 포함한다. 예를 들면, 일부 구현예에서, 제1 버퍼(724) 및 제2 버퍼(726) 중 하나 혹은 둘 다는 위에 기술된 버퍼(300 또는 500) 와 같거나 유사할 수 있다. 일부 구현예에서, 제1 버퍼(724) 및 제2 버퍼(726) 중 하나 혹은 둘 다는 위에 기술된 버퍼(300, 500)에 관하여 하나 이상의 변형예 또는 수정예를 가질 수 있다. 일부 구현예에서, 제1 버퍼(724) 및 제2 버퍼(726) 중 하나 혹은 둘 다는 반전 또는 비-반전 슈미트 트리거 버퍼 또는 이의 변형으로서 구현될 수 있다.
일부 구현예에서, 제1 버퍼(724)는 히스테리시스가 거의 없거나 없는 임의의 고속 버퍼일 수 있다. 일부 구현예에서, 제1 버퍼(724)의 히스테리시스는 좁고너(거의 없거나), 실질적으로 제로, 또는 제로이다. 예를 들면, 제1 버퍼의 히스테리시스는 응용마다 다를 수 있는 타이밍, 속도, 또는 그외 다른 요건을 달성하기 위해 선택 또는 튜닝될 수 있다. 이에 따라, 일부 구현예에서, 제1 버퍼(724)는 고속 시스템의 속도 요건을 충족시키기 위해 제1 버퍼를 비교적 빠르게 활성화하는 것으로 간주될 수 있는데, 그러나 노이즈 면역이 거의 없거나 실질적으로 전혀 없을 수 있다.
반대로, 제2 버퍼(726)는 비교적 넓은 히스테리시스를 갖는다. 일부 구현예에서, 제2 버퍼(726)는 비교적 넓은 히스테리시스를 가진 임의의 버퍼일 수 있다. 예를 들면, 일부 예시적 구현예에서, 제2 버퍼(726)는 응용에 따라 그리고 특히 특정 응용의 요건을 충족시키는데 있어 요망되는 노이즈 면역 레벨에 따라 다른 히스테리시스를 갖는다. 이에 따라, 일부 구현예에서, 제2 버퍼(726)는 제1 버퍼(724)와 비교했을 때 비교적 느리지만 고 노이즈 면역도를 제공하는 것으로서 간주될 수 있다.
도 7에 도시된 구현예에서, 제1 버퍼(724) 및 제2 버퍼(726) 둘 다는 인커밍 신호(In)를 수신하게 구성된다. 제1 버퍼(724)는 출력 신호(Out1)를 발생하게 더욱 구성되고 제2 버퍼(726)는 출력 신호(Out2)를 발생하게 더욱 구성된다. 출력 블록(728)은 출력 신호(Out1, Out2)를 수신하고 출력 신호(Out3)를 발생하게 구성된다. 일부 구현예에서, 출력 블록(728)은 조합기(또는 조합 회로) 또는 선택기(또는 선택 회로)일 수 있다. 예를 들면, 일부 구현예에서, 출력 블록(728)은 출력 신호(Out1, Out2)로부터 정보를 조합하여 출력 신호(Out3)를 발생하는 것으로서 특징지워질 수 있다. 일부 구현예에서, 출력 블록(728)은 Out2로부터 정보에 기초하여 출력 신호(Out1)로부터 정보를 선택하여 출력 신호(Out3)를 발생하는 것으로서 특징지워질 수 있다. 일부 구현예에서, 출력 블록(728)은 조합 논리를 포함할 수 있다. 일부 대안적 구현예에서, 출력 블록(728)은 순차적 또는 이외 다른 유형의 논리를 포함할 수 있다.
도 8a는 인커밍 신호(In)의 예, 및 인커밍 신호(In)가 도 7의 회로(700)를 통과한 결과로서 발생된 대응하는 출력 신호(Out3)를 도시한 타이밍도이다. 도시된 바와 같이,이 구현예에서, 출력 신호(Out3)는 상승하는 인커밍 신호(In)가 t0에서 제1 버퍼(724)의 상측 임계(730) 이상으로 상승할 때 로우에서 하이로 천이한다. 구체적으로, 상승하는 인커밍 신호(In)가 시간 t0에서 제1 버퍼(724)의 상측 임계(730) 이상으로 상승할 때, 제1 버퍼(724)의 출력 신호(Out1)는 하이로 천이한다. 출력 블록(728)는 하이 출력 신호(Out1)를 수신한 것에 응하여, 하이 출력 신호(Out3)를 발생한다. 출력 블록(728)은 In이 먼저 제1 버퍼(724)의 히스테리시스의 상측 임계(730) 이상으로 상승할 때 Out3이 하이 상태에 록되게 구성된다. 즉, Out1의 값에 변동이 무엇일지라도, t0 후에 출력 블록(728)은 Out3을 하이에 록한다. 예를 들면, 출력 신호(Out3)는 하이에 래치될 수 있다. 이러한 구현예에서, In이 t1에서 제2 버퍼(726)의 상측 임계(732) 이상으로 상승할 때, 출력 신호(Out2)는 하이로 천이하고 출력 블록(728)은 출력 신호(Out3) 상에 록을 해제한다.
인커밍 신호(In)가 시간 t2에서 제1 버퍼(724)의 하측 임계(734) 미만으로 하강할 때, 제1 버퍼(724)의 출력 신호(Out1)는 로우로 천이한다. 이어, 출력 블록(728)은 출력 신호(Out3)를 로우에 록한다. 예를 들면, 출력 신호(Out3)는 로우에 래치될 수 있다. 이러한 구현예에서, In이 t3에서 제2 버퍼(726)의 하측 임계(736) 미만으로서 하강하였을 때, 출력 신호(Out2)는 로우로 천이하고 출력 블록(728)은 출력 신호(Out3) 상에 록을 해제한다. 이제, Out3이 다시 천이하기 위해서, 인커밍 신호(In)는 제1 버퍼(724)의 상측 임계(730)를 다시 지나야 한다. 이러한 식으로, 회로(700)는 넓은 히스테리시스 버퍼(726)의 고 노이즈 면역도의 이익을 얻으면서 좁은 히스테리시스 버퍼(724)의 속도를 달성한다. 일부 구현예에서, 제1 버퍼(724)는 상측 및 하측 임계(730, 732)가 동일 또는 실질적으로 동일하여 제로 또는 실질적으로 제로 지연을 초래하게 히스테리시스를 전혀 갖지 않을 수 있음을 알 것이다.
또한, 회로(700)는 상승하는 인커밍 신호(In)가 t0에서 제1 버퍼(724)의 히스테리시스의 상측 임계(730) 이상으로 상승할 때 하이에서 로우로 천이하게 구성될 수 있음을 알 것이다. 이러한 구현예에서, 회로(700)는 또한 하강하는 인커밍 신호(In)가 t2에서 제1 버퍼(724)의 히스테리시스의 하측 임계(734) 미만으로 하강할 때 로우에서 하이로 천이하게 구성될 수 있다. 예를 들면, 이러한 구현예에서, 제1 버퍼(724)는 인커밍 신호(In)를 반전하게 구성될 수 있다. 이들 또는 다른 구현예에서, 출력 블록(728)은 또한 Out3이 Out1과는 반대 극성을 갖고 In의 극성과는 동일하거나 반대되게(제1 버퍼(724)가 인커밍 신호(In)를 반전할지 여부에 따라) 출력 신호(Out1)를 반전시키게 구성될 수 있다.
도 8b는 예시적 노이즈성 인커밍 신호(In), 및 인커밍 신호(In)가 도 7의 회로(700)를 통과한 결과로서 발생된 대응하는 출력 신호(Out3)를 도시한 타이밍도이다. 도 8b은 회로(700)의 배열을 사용하여 달성될 수 있는 노이즈 면역을 도시한다. 다시, 제1 버퍼(724)의 좁은(또는 제로) 히스테리시스 때문에, 히스테리시스에 연관된 시간 지연은 작거나 최소이고, 또한, 버퍼(724) 내 내재적 지연은 결과적인 큰 오버드라이브 때문에 감소된다. 도 8b에 도시된 바와 같이, 출력 블록(728)은 t0에서 인커밍 신호(In)가 제1 버퍼(724)의 히스테리시스의 상측 임계(730)를 지난 후에 출력 신호(Out3)를 하이에 록 하기 때문에, 인커밍 신호(In)가 t1에서 하강하고 t2에서 제1 버퍼의 하측 임계(734) 미만으로 갈 때라도, 출력 신호(Out3)는 하이에 머물러 있는다. t3 후에야 출력 블록(728)은 출력 신호(Out3)을 언록하고, 따라서 t4에서 인커밍 신호(In)가 하측 임계(734) 미만으로 하강할 때, 출력 신호(Out3)는 로우로 천이한다. 도시된 바와 같이, 출력 블록(728)은 인커밍 신호(In)가 t4에서 제1 버퍼(724)의 히스테리시스의 하측 임계(734)를 지난 후에 출력 신호(Out3)를 로우에 록하기 때문에, 인커밍 신호(In)가 t5에서 상승하여 t6에서 제1 버퍼의 상측 임계(730) 이상으로 갈 때라도, 출력 신호(Out3)는 로우에 록된 채로 있는다.
출력 블록(728)의 구현이 예를 들면 이러한 논리 게이트들을 사용하는 구현예에서 NAND 게이트 또는 NOR 게이트가 사용될지 여부에 관하여 다를 수 있을지라도, 도 9는 도 7의 출력 블록(728)을 구현하기 위해 사용될 수 있는 회로(928)의 예를 도시한다. 도시된 바와 같이, 이 예시적 구현예에서, 회로(928)는 NAND 기술에 기초하며, 인버터(946)뿐만 아니라, 4개의 NAND 게이트(938, 940, 942, 944)를 포함한다. 구체적으로, 회로(928)는 각각이 2개의 교차결합된 NAND 게이트들을 포함하는 두 스테이지(948, 950)를 포함한다. 두 스테이지(948, 950) 각각은 래치로서 기능한다. 두 래치(948, 950)는 직렬로 연결된다. 제1 버퍼(724) 및 제2 버퍼(726)가 입력 신호(In)를 반전하지 않는 일부 구현예들에서, 입력 신호(In)가 로우인 초기 상태에서, 출력 신호(OutI, Out2, Out3)은 로우(및 래치(948, 950)은 리셋 상태에 있다)이다. Out2이 로우이기 때문에, 노드(954, 958)는 하이이다. 노드(954)가 하이이기 때문에, 출력 신호(Out1)는 게이트(938)(반전될지라도)를 통과하고 이어서 게이트(942)(여기에서 다시 반전된다)를 통과할 수 있다.
Out1가 하이로 천이할 때, 노드(952)는 로우로 천이하고 출력 신호(Out3)는 하이로 천이한다. Out3은 이제 하이이기 때문에, 그리고 노드(958)가 하이이기 때문에, 노드(956)는 로우로 천이하고 래치(950)는 출력 신호(Out3)를 하이 상태에 래치한다(또는 "록한다"). 이 래치된 상태에 있는 동안, Out1이 로우로 천이할지라도, 출력 신호(Out3)는 천이하지 않을 것이다. 이 래치된 상태로부터, Out2이 하이로 천이할 때, 노드(958)는 로우로 천이할 것이며, 노드(956)는 하이로 천이할 것이다. 결국, 노드(952) 상에 신호는 래치 조건이 해제되기 때문에, 게이트(942)를 통과할 수 있다. 이에 따라, 출력 신호(Out3)는 더 이상 하이에 록되지 않는다. 이 상태로부터, Out1은 하이에서 로우로 천이할 때, 노드(952)는 하이로 천이하고 출력 신호(Out3)는 하이에서 로우로 천이한다. 이 상태에서, Out2 및 노드(952) 상에 신호 둘 다 하이이기 때문에, 노드(954)는 로우로 천이한다. 결국, 래치(948)는 노드(952)를 하이 상태에 래치(또는 "록한다")한다. 이에 따라, 출력 신호(Out3)는 래치(948)에 의해 록된다. 이 래치된 상태에 있는 동안, Out1이 하이로 천이할지라도, 노드(952)는 변하지 않을 것이다. 이에 따라, 출력 신호(Out3)는 변하지 않을 것이다. 그러나, 이 상태로부터, Out1이 로우로 천이할 때, 노드(954)는 하이로 천이할 것이며, 노드(958)는 하이로 천이할 것이다. 이 상태에서, Out1 신호는 래치 조건이 해제되기 때문에, 게이트(938)를 통과할 수 있다. 이에 따라, 출력 신호(Out3)는 더 이상 로우에 록되지 않는다.
이 발명에 기술된 구현예에 대한 다양한 수정은 당업자에게 쉽게 명백해질 것이며, 본원에 정의된 일반적 원리는이 발명의 정신 또는 범위 내에서 다른 구현예에 적용될 수 있다. 이에 따라, 청구항은 본원에 제시된 구현예로 제한되게 한 것이 아니라, 이 발명에 일관된 가장 넓은 범위, 본원에 개시된 원리 및 신규한 특징에 따르게 한 것이다.

Claims (20)

  1. 인커밍 신호를 수신하고 상기 인커밍 신호에 기초하여 제1 출력 신호를 발생하도록 구성된 제1 버퍼;
    상기 인커밍 신호를 수신하고 상기 인커밍 신호에 기초하여 제2 출력 신호를 발생하도록 구성되고, 하측 임계 및 상측 임계를 가진 히스테리시스를 나타내는, 제2 버퍼; 및
    상기 제1 출력 신호 및 상기 제2 출력 신호를 수신하고, 상기 제1 및 제2 출력 신호들에 기초하여 제3 출력 신호를 발생하게 구성된 출력 블록으로서, 상기 출력 블록은 상기 제1 출력 신호의 논리 상태의 천이에 응하여 상기 제3 출력 신호의 논리 상태를 스위치하고, 상기 출력 블록이 상기 제2 출력 신호의 논리 상태의 천이를 수신할 때까지 상기 제3 출력 신호의 상기 논리 상태를 록(lock) 하게 구성되는, 상기 출력 블록을 포함하고,
    상기 제1 버퍼는 하측 임계 및 상측 임계를 가진 히스테리시스를 나타내고,
    상기 제2 버퍼의 상기 상측 임계는 상기 제1 버퍼의 상기 상측 임계보다 더 포지티브하고, 상기 제2 버퍼의 상기 하측 임계는 상기 제1 버퍼의 상기 하측 임계보다 더 네거티브한, 회로.
  2. 제1항에 있어서, 상기 인커밍 신호가 로우이고, 상기 제1 출력 신호가 제1 논리 상태에 있고, 상기 제2 출력 신호가 제2 논리 상태에 있고, 상기 제3 출력 신호가 제3 논리 상태에 있는 초기 상태로부터:
    상기 인커밍 신호가 상기 제1 버퍼의 상기 상측 임계 이상으로 상승할 때, 상기 제1 버퍼는 상기 제1 출력 신호를 제4 논리 상태로 천이하고, 상기 출력 블록은 상기 제4 논리 상태에 기초하여 상기 제3 출력 신호를 제6 논리 상태로 천이하고, 상기 출력 블록은 상기 제4 논리 상태에 기초하여 상기 제3 출력 신호를 상기 제6 논리 상태에 록 하고;
    상기 인커밍 신호가 상기 제2 버퍼의 상기 상측 임계 이상으로 상승할 때, 상기 제2 버퍼는 상기 제2 출력 신호를 제5 논리 상태로 천이하고, 상기 출력 블록은 상기 제5 논리 상태에 기초하여 상기 제3 출력 신호를 언록(unlock) 하는, 회로.
  3. 제2항에 있어서, 상기 인커밍 신호가 상기 제1 버퍼의 상기 하측 임계 미만으로 하강할 때, 상기 제1 버퍼는 상기 제1 출력 신호를 상기 제1 논리 상태로 천이하고, 상기 출력 블록은 상기 제1 논리 상태에 기초하여 상기 제3 출력 신호를 상기 제3 논리 상태로 천이하고, 상기 출력 블록은 상기 제1 논리 상태에 기초하여 상기 제3 출력 신호를 상기 제3 논리 상태에 록 하며;
    상기 인커밍 신호가 상기 제2 버퍼의 상기 하측 임계 미만으로 하강할 때, 상기 제2 버퍼는 상기 제2 출력 신호를 상기 제2 논리 상태로 천이하고, 상기 출력 블록은 상기 제2 논리 상태에 기초하여 상기 제3 출력 신호를 언록하는, 회로.
  4. 제1항에 있어서, 상기 제1 버퍼는 제로 히스테리시스를 가지며, 상기 제1 버퍼의 상기 하측 임계 및 상기 상측 임계는 모두 제1 임계 근방에 있는, 회로.
  5. 제4항에 있어서, 상기 인커밍 신호가 로우이고, 상기 제1 출력 신호가 제1 논리 상태에 있고, 상기 제2 출력 신호가 제2 논리 상태에 있고, 상기 제3 출력 신호가 제3 논리 상태에 있는 초기 상태로부터:
    상기 인커밍 신호가 상기 제1 임계 이상으로 상승할 때, 상기 제1 버퍼는 상기 제1 출력 신호를 제4 논리 상태로 천이하고, 상기 출력 블록은 상기 제4 논리 상태에 기초하여 상기 제3 출력 신호를 제6 논리 상태로 천이하고, 상기 출력 블록은 상기 제4 논리 상태에 기초하여 상기 제3 출력 신호를 상기 제6 논리 상태에 록 하고;
    상기 인커밍 신호가 상기 제2 버퍼의 상기 상측 임계 이상으로 상승할 때, 상기 제2 버퍼는 상기 제2 출력 신호를 제5 논리 상태로 천이하고, 상기 출력 블록은 상기 제5 논리 상태에 기초하여 상기 제3 출력 신호를 언록하는, 회로.
  6. 제5항에 있어서, 상기 인커밍 신호가 상기 제1 임계 미만으로 하강할 때, 상기 제1 버퍼는 상기 제1 출력 신호를 상기 제1 논리 상태로 천이하고, 상기 출력 블록은 상기 제1 논리 상태에 기초하여 상기 제3 출력 신호를 상기 제3 논리 상태로 천이하고, 상기 출력 블록은 상기 제1 논리 상태에 기초하여 상기 제3 출력 신호를 상기 제3 논리 상태에 록 하며;
    상기 인커밍 신호가 상기 제2 버퍼의 상기 하측 임계 미만으로 하강할 때, 상기 제2 버퍼는 상기 제2 출력 신호를 상기 제2 논리 상태로 천이하고, 상기 출력 블록은 상기 제2 논리 상태에 기초하여 상기 제3 출력 신호를 언록하는, 회로.
  7. 제1항에 있어서, 상기 제1 버퍼 및 상기 제2 버퍼 중 하나 혹은 둘 다는 슈미트 트리거 회로이거나 슈미트 트리거 회로를 포함하는, 회로.
  8. 제1항에 있어서, 상기 출력 블록은 상기 제2 버퍼의 천이들에 응하여 상기 제3 출력 신호를, 각각, 래치(latching) 및 언래치(unlatching)함으로써 상기 제3 출력 신호를 록 및 언록하게 구성된, 회로.
  9. 인커밍 신호를 수신하고 상기 인커밍 신호에 기초하여 제1 출력 신호를 발생하게 구성되고, 하나 이상의 제1 임계들을 가진, 제1 버퍼;
    상기 인커밍 신호를 수신하고 상기 인커밍 신호에 기초하여 제2 출력 신호를 발생하게 구성되고, 하측 임계 및 상측 임계를 가진 히스테리시스를 나타내는, 제2 버퍼; 및
    상기 제1 출력 신호 및 상기 제2 출력 신호를 수신하고, 상기 제1 및 제2 출력 신호들에 기초하여 제3 출력 신호를 발생하게 구성된 출력 블록으로서, 상기 출력 블록은 상기 제1 출력 신호의 논리 상태의 천이에 응하여 상기 제3 출력 신호의 논리 상태를 스위치하고, 상기 출력 블록이 상기 제2 출력 신호의 논리 상태의 천이를 수신할 때까지 상기 제3 출력 신호의 상기 논리 상태를 록 하게 구성된 것인, 상기 출력 블록을 포함하고;
    상기 인커밍 신호가 로우이고, 상기 제1 출력 신호가 제1 논리 상태에 있고, 상기 제2 출력 신호가 제2 논리 상태에 있고, 상기 제3 출력 신호가 제3 논리 상태에 있는 초기 상태로부터:
    상기 인커밍 신호가 상기 하나 이상의 제1 임계들 이상으로 상승할 때, 상기 제1 버퍼는 상기 제1 출력 신호를 제4 논리 상태로 천이하고, 상기 출력 블록은 상기 제4 논리 상태에 기초하여 상기 제3 출력 신호를 제6 논리 상태로 천이하고, 상기 출력 블록은 상기 제4 논리 상태에 기초하여 상기 제3 출력 신호를 상기 제6 논리 상태에 록 하고;
    상기 인커밍 신호가 상기 제2 버퍼의 상기 상측 임계 이상으로 상승할 때, 상기 제2 버퍼는 상기 제2 출력 신호를 제5 논리 상태로 천이하고, 상기 출력 블록은 상기 제5 논리 상태에 기초하여 상기 제3 출력 신호를 언록 하며,
    상기 인커밍 신호가 하이이고, 상기 제1 출력 신호가 제4 논리 상태에 있고, 상기 제2 출력 신호가 제5 논리 상태에 있고, 상기 제3 출력 신호가 제6 논리 상태에 있는 초기 상태로부터:
    상기 인커밍 신호가 상기 하나 이상의 제1 임계들 미만으로 하강할 때, 상기 제1 버퍼는 상기 제1 출력 신호를 상기 제1 논리 상태로 천이하고, 상기 출력 블록은 상기 제1 논리 상태에 기초하여 상기 제3 출력 신호를 상기 제3 논리 상태로 천이하고, 상기 출력 블록은 상기 제1 논리 상태에 기초하여 상기 제3 출력 신호를 상기 제3 논리 상태에 록 하며;
    상기 인커밍 신호가 상기 제2 버퍼의 상기 하측 임계 미만으로 하강할 때, 상기 제2 버퍼는 상기 제2 출력 신호를 상기 제2 논리 상태로 천이하고, 상기 출력 블록은 상기 제2 논리 상태에 기초하여 상기 제3 출력 신호를 언록하는, 회로.
  10. 제9항에 있어서, 상기 제1 버퍼는 하측 임계 및 상측 임계를 가진 히스테리시스를 나타내며, 상기 하나 이상의 제1 임계들은 상기 제1 버퍼의 상기 하측 임계 및 상기 제1 버퍼의 상기 상측 임계로 구성된, 회로.
  11. 제10항에 있어서, 상기 제2 버퍼의 상기 상측 임계는 상기 제1 버퍼의 상기 상측 임계보다 더 포지티브하고, 상기 제2 버퍼의 상기 하측 임계는 상기 제1 버퍼의 상기 하측 임계보다 더 네거티브한, 회로.
  12. 제9항에 있어서, 상기 제1 버퍼는 제로 히스테리시스를 가지며, 상기 하나 이상의 제1 임계들은 단일 제1 임계로 구성된, 회로.
  13. 제9항에 있어서, 상기 제1 버퍼 및 상기 제2 버퍼 중 하나 혹은 둘 다는 슈미트 트리거 회로이거나 슈미트 트리거 회로를 포함하는, 회로.
  14. 메모리 장치에 있어서,
    인커밍 신호를 수신하고 상기 인커밍 신호에 기초하여 제1 출력 신호를 발생하게 구성되고, 하나 이상의 제1 임계들을 가진, 제1 버퍼;
    상기 인커밍 신호를 수신하고 상기 인커밍 신호에 기초하여 제2 출력 신호를 발생하게 구성되고, 하측 임계 및 상측 임계를 가진 히스테리시스를 나타내는, 제2 버퍼; 및
    상기 제1 출력 신호 및 상기 제2 출력 신호를 수신하고, 상기 제1 및 제2 출력 신호들에 기초하여 제3 출력 신호를 발생하게 구성된 출력 블록으로서, 상기 출력 블록은 상기 제1 출력 신호의 논리 상태의 천이에 응하여 상기 제3 출력 신호의 논리 상태를 스위치하고, 상기 출력 블록이 상기 제2 출력 신호의 논리 상태의 천이를 수신할 때까지 상기 제3 출력 신호의 상기 논리 상태를 록 하게 구성된 것인, 상기 출력 블록을 포함하고;
    상기 인커밍 신호가 로우이고, 상기 제1 출력 신호가 제1 논리 상태에 있고, 상기 제2 출력 신호가 제2 논리 상태에 있고, 상기 제3 출력 신호가 제3 논리 상태에 있는 초기 상태로부터:
    상기 인커밍 신호가 상기 하나 이상의 제1 임계들 이상으로 상승할 때, 상기 제1 버퍼는 상기 제1 출력 신호를 제4 논리 상태로 천이하고, 상기 출력 블록은 상기 제4 논리 상태에 기초하여 상기 제3 출력 신호를 제6 논리 상태로 천이하고, 상기 출력 블록은 상기 제4 논리 상태에 기초하여 상기 제3 출력 신호를 상기 제6 논리 상태에 록 하고;
    상기 인커밍 신호가 상기 제2 버퍼의 상기 상측 임계 이상으로 상승할 때, 상기 제2 버퍼는 상기 제2 출력 신호를 제5 논리 상태로 천이하고, 상기 출력 블록은 상기 제5 논리 상태에 기초하여 상기 제3 출력 신호를 언록 하며,
    상기 인커밍 신호가 하이이고, 상기 제1 출력 신호가 제4 논리 상태에 있고, 상기 제2 출력 신호가 제5 논리 상태에 있고, 상기 제3 출력 신호가 제6 논리 상태에 있는 초기 상태로부터:
    상기 인커밍 신호가 상기 하나 이상의 제1 임계들 미만으로 하강할 때, 상기 제1 버퍼는 상기 제1 출력 신호를 상기 제1 논리 상태로 천이하고, 상기 출력 블록은 상기 제1 논리 상태에 기초하여 상기 제3 출력 신호를 상기 제3 논리 상태로 천이하고, 상기 출력 블록은 상기 제1 논리 상태에 기초하여 상기 제3 출력 신호를 상기 제3 논리 상태에 록 하며;
    상기 인커밍 신호가 상기 제2 버퍼의 상기 하측 임계 미만으로 하강할 때, 상기 제2 버퍼는 상기 제2 출력 신호를 상기 제2 논리 상태로 천이하고, 상기 출력 블록은 상기 제2 논리 상태에 기초하여 상기 제3 출력 신호를 언록하는, 메모리 장치.
  15. 제14항에 있어서, 상기 제1 버퍼는 제로 히스테리시스를 갖는, 메모리 장치.
  16. 제14항에 있어서, 상기 제1 버퍼 및 상기 제2 버퍼 중 하나 혹은 둘 다는 슈미트 트리거 회로이거나 슈미트 트리거 회로를 포함하는, 메모리 장치.
  17. 제14항에 있어서, 상기 인커밍 신호는 데이터 신호인, 메모리 장치.
  18. 제14항에 있어서, 상기 인커밍 신호는 클록 신호인, 메모리 장치.
  19. 삭제
  20. 삭제
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