KR100613458B1 - 플립플롭 - Google Patents

플립플롭 Download PDF

Info

Publication number
KR100613458B1
KR100613458B1 KR1020050026149A KR20050026149A KR100613458B1 KR 100613458 B1 KR100613458 B1 KR 100613458B1 KR 1020050026149 A KR1020050026149 A KR 1020050026149A KR 20050026149 A KR20050026149 A KR 20050026149A KR 100613458 B1 KR100613458 B1 KR 100613458B1
Authority
KR
South Korea
Prior art keywords
signal
node
pull
response
control signal
Prior art date
Application number
KR1020050026149A
Other languages
English (en)
Inventor
김재일
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020050026149A priority Critical patent/KR100613458B1/ko
Application granted granted Critical
Publication of KR100613458B1 publication Critical patent/KR100613458B1/ko

Links

Images

Classifications

    • A—HUMAN NECESSITIES
    • A43—FOOTWEAR
    • A43B—CHARACTERISTIC FEATURES OF FOOTWEAR; PARTS OF FOOTWEAR
    • A43B23/00—Uppers; Boot legs; Stiffeners; Other single parts of footwear
    • A43B23/02—Uppers; Boot legs
    • A43B23/04—Uppers made of one piece; Uppers with inserted gussets
    • A43B23/045—Uppers with inserted gussets
    • A43B23/047—Uppers with inserted gussets the gusset being elastic
    • A—HUMAN NECESSITIES
    • A43—FOOTWEAR
    • A43B—CHARACTERISTIC FEATURES OF FOOTWEAR; PARTS OF FOOTWEAR
    • A43B23/00—Uppers; Boot legs; Stiffeners; Other single parts of footwear
    • A43B23/02—Uppers; Boot legs
    • A43B23/0245—Uppers; Boot legs characterised by the constructive form
    • A—HUMAN NECESSITIES
    • A43—FOOTWEAR
    • A43B—CHARACTERISTIC FEATURES OF FOOTWEAR; PARTS OF FOOTWEAR
    • A43B3/00—Footwear characterised by the shape or the use
    • A43B3/10—Low shoes, e.g. comprising only a front strap; Slippers
    • A43B3/101—Slippers, e.g. flip-flops or thong sandals

Landscapes

  • Logic Circuits (AREA)

Abstract

본 발명은 입력신호를 인가받고 소정 제 1 제어신호에 응답하여 출력신호를 출력하는 플립플롭에 있어서, 상기 제 1 제어신호에 응답하여 제 1 노드 및 제 2 노드를 프리차지시키는 프리차지부와; 상기 제 1 제어신호의 지연신호인 제 2 제어신호와 상기 출력신호를 논리연산한 신호에 응답하여 상기 제 1 노드를 풀-다운 구동하는 제 1 스위치소자와; 상기 입력신호에 응답하여 동작하고 상기 제 1 스위치소자와 접지단 간에 설치되는 제 2 스위치소자와; 상기 제 2 제어신호 및 상기 출력신호의 반전신호를 논리연산한 신호에 응답하여 상기 제 2 노드를 풀-다운 구동하는 제 3 스위치소자와; 상기 입력신호의 반전신호에 응답하여 동작하고 상기 제 3 스위치소자와 접지단 간에 설치되는 제 4 스위치소자와; 상기 제 1 노드로부터의 신호에 응답하여 출력단을 풀-업구동하는 풀-업부와; 상기 제 2 노드로부터의 신호를 버퍼링한 신호에 응답하여 상기 출력단을 풀-다운 구동하는 풀-다운부를 포함하여 구성되는 플립플롭에 관한 것이다.
플립플롭, 반도체 장치

Description

플립플롭{Flip Flop}
도 1은 종래 기술에 의한 플립플롭의 구성을 도시한 것이다.
도 2는 본 발명에 의한 일 실시예에 따른 플립플롭의 구성을 도시한 것이다.
도 3은 본 발명에 의한 일 실시예에 따른 플립플롭에 사용되는 신호생성부의 구성을 도시한 것이다.
도 4는 상기 신호생성부로부터 출력되는 제 1 제어신호의 파형도를 도시한 것이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 프리차지부 200 : 제 1 래치부
300 : 제 2 래치부 400 : 제 3 래치부
500, 600 : 지연부
700 : 신호생성부
본 발명은 플립플롭에 관한 것으로, 더욱 구체적으로는 종래에 비하여 낮은 클럭 주파수 환경 하에서도 동일한 동작을 수행함으로써 전력 소모량을 감소시킬 수 있고, 입력신호의 레벨이 출력신호의 레벨과 동일한 상태에서는 프리차지와 방전 동작을 수행하지 않도록 함으로써 전류 소모 및 전력소모를 감소시킬 수 있는 플립플롭에 관한 것이다.
최근 노트북 컴퓨터 등 모바이장치(mobile device)가 주요제품으로 대두되면서, 반도체 메모리 칩에 있어 저전력 소모 특성에 대한 중요성은 날로 커지고 있다. 이러한 상황에서 현재 어드레스신호 등의 입력을 받을 사용되는 종래 반도체 메모리 장치의 플립플롭(flip flop)은 전력 소모 측면에서 매우 취약한 구조로 되어 있었다.
도 1은 종래 반도체 장치에 사용되는 플립플롭의 구성을 도시한 것으로서, 이를 참조하여 종래 기술에 의한 플립플롭의 동작 및 그에 따른 문제점을 설명하면 다음과 같다.
도 1에서, 우선, 클럭신호(CLK)가 로우레벨일 때에는 노드(SB)와 노드(RB)는 하이레벨로 프리차지(precharge)된다. 이 때 노드(SB)와 노드(RB)는 하이레벨이므로 PMOS(P16)와 NMOS(N16)는 턴-오프상태에 있고 출력노드는 인버터(IV13)와 인버터(IV14)로 된 래치부에 의하여 원래의 상태를 유지한다.
여기서, 만약 입력신호(in)가 하이레벨로 인가되고 클럭신호(CLK)가 하이레벨로 천이되면, PMOS(P11), PMOS(P12) 및 PMOS(P13)는 턴-오프되고 NMOS(N11), NMOS(N12) 및 NMOS(15)는 턴-온되므로 노드(SB)는 풀-다운구동되어 로우레벨로 천이되고 PMOS(P16)는 턴-온된다. 그리고, PM0S(P15)는 노드(SB)로부터의 로우레벨의 신호에 응답하여 턴-온되고 노드(RB)는 하이레벨로 풀-업구동되므로, NMOS(N16)는 턴-오프 상태를 유지한다. 따라서, 출력단으로는 하이레벨의 신호가 출력된다.
그리고, 일단 노드(SB)가 로우레벨로 풀-다운되면 NMOS(N13)가 턴-오프상태를 유지하므로, 이후 입력신호(in)가 레벨 천이되더라도 출력신호(OUT)의 레벨은 영향을 받지 않는다. 이 상태에서 이후 클럭신호(CLK)가 로우레벨로 천이되면 노드(SB)와 노드(RB)는 다시 하이레벨의 프리차지 상태로 복귀한다.
한편, 만약 상기에서 입력신호(in)가 로우레벨로 인가되고 클럭신호(CLK)가 하이레벨로 천이되면, PMOS(P11), PMOS(P12) 및 PMOS(P13)는 턴-오프되고 NMOS(N13), NMOS(N14) 및 NMOS(15)는 턴-온되므로 노드(RB)는 풀-다운구동되어 로우레벨로 천이되고 NMOS(N16)는 턴-온된다. 그리고, PM0S(P14)는 노드(RB)로부터의 로우레벨의 신호에 응답하여 턴-온되고 노드(SB)는 하이레벨로 풀-업구동되므로, PMOS(P16)는 턴-오프 상태로 된다. 따라서, 출력단으로는 로우레벨의 신호가 출력된다.
그리고, 일단 노드(RB)가 로우레벨로 풀-다운되면 NMOS(N11)가 턴-오프상태를 유지하므로, 이후 입력신호(in)가 레벨 천이되더라도 출력신호(OUT)의 레벨은 영향을 받지 않는다. 이 상태에서 이후 클럭신호(CLK)가 로우레벨로 천이되면 노드(SB)와 노드(RB)는 다시 하이레벨의 프리차지 상태로 복귀한다.
그런데, 상기와 같은 종래 기술에 의한 플립플롭은 전류소모가 많은 문제점 이 있었다. 이를 자세히 살펴 보면, 상기에서 노드(SB)와 노드(RB) 중의 어느 한 노드는 입력신호와 출력신호의 상태에 관계없이 클럭신호(CLK)의 매 상승에지(rising edge)마다 프리차지(precharge)와 방전(discharge)를 반복한다는 것을 알 수 있다. 따라서, 종래 플립플롭은 클럭신호(CLK)의 매 상승에지마다 불필요한 전류의 소모가 발생하게 되며 이러한 이유로 인하여 전력소비적인 특성이 매우 나빠지는 문제점이 있었다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 상대적으로 낮은 클럭 주파수 환경 하에서도 양호한 동작을 수행함으로써 전력 소모량이 증가하는 것을 방지하고, 입력신호의 레벨이 출력신호의 레벨과 동일한 상태에서는 프리차지 동작을 수행하지 않도록 함으로써 전류 소모 및 전력소모를 감소시킬 수 있도록 하는 플립플롭을 제공하는데 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명은 입력신호를 인가받고 소정 제 1 제어신호에 응답하여 출력신호를 출력하는 플립플롭에 있어서, 상기 제 1 제어신호에 응답하여 제 1 노드 및 제 2 노드를 프리차지시키는 프리차지부와; 상기 제 1 제어신호의 지연신호인 제 2 제어신호와 상기 출력신호를 논리연산한 신호에 응답하여 상기 제 1 노드를 풀-다운 구동하는 제 1 스위치소자와; 상기 입력신호에 응답하여 동작하고 상기 제 1 스위치소자와 접지단 간에 설치되는 제 2 스위치소자와; 상기 제 2 제어신호 및 상기 출력신호의 반전신호를 논리연산한 신호에 응답하여 상기 제 2 노드를 풀-다운 구동하는 제 3 스위치소자와; 상기 입력신호의 반전신호에 응답하여 동작하고 상기 제 3 스위치소자와 접지단 간에 설치되는 제 4 스위치소자와; 상기 제 1 노드로부터의 신호에 응답하여 출력단을 풀-업구동하는 풀-업부와; 상기 제 2 노드로부터의 신호를 버퍼링한 신호에 응답하여 상기 출력단을 풀-다운 구동하는 풀-다운부를 포함하여 구성되는 플립플롭을 제공한다.
본 발명에서, 상기 제 2 스위치소자와 제 4 스위치 소자의 공통노드와 접지단 간에 설치되는 제 5 스위치소자를 더 포함하는 것이 바람직하다.
본 발명에서, 상기 제 5 스위치 소자는 상기 제 1 제어신호에 응답하여 동작하는 것이 바람직하다.
본 발명에서, 상기 제 1 제어신호는 반도체 장치의 클럭신호의 상승 및 하강 에지에 동기하여 소정 구간 인에이블되는 신호인 것이 바람직하다.
본 발명에서, 상기 플립플롭은 신호생성부를 더 포함하며, 상기 신호생성부는 상기 클럭신호 및 상기 클럭신호의 지연신호를 논리연산하여 상기 제 1 제어신호를 출력하는 제 1 논리부와. 상기 제 1 제어신호를 소정시간 지연시켜 상기 제 2 제어신호를 출력하는 지연부를 포함하는 것이 바람직하다.
본 발명에서, 상기 제 1 논리부는 배타적 논리합연산(exclusive OR)을 수행하는 것을 특징으로 한다.
본 발명에서, 상기 제 1 노드와 풀-업부 간에 설치되어 상기 제 1 노드의 레 벨을 소정시간 래치시키는 제 1 래치부를 더 포함하는 것이 바람직하다.
본 발명에서, 상기 제 2 노드와 풀-다운부 간에 설치되어, 상기 제 2 노드의 레벨을 소정시간 래치시키는 제 2 래치부를 더 포함하는 것이 바람직하다.
본 발명에서, 상기 풀-업부와 풀-다운부로부터의 신호를 반전버퍼링하는 인버터와, 상기 인버터와 상기 출력단 간에 설치되어 상기 출력단의 레벨을 소정시간 래치시키는 제 3 래치부를 더 포함하는 것이 바람직하다.
본 발명에서, 상기 제 2 제어신호와 상기 출력신호를 논리연산하여 제 1 스위치소자로 공급하는 제 2 논리부를 더 포함하는 것이 바람직하다.
본 발명에서, 상기 제 2 논리부는 부정논리합 연산을 수행하는 것이 바람직하다.
본 발명에서, 상기 제 2 제어신호와 상기 출력신호의 반전신호를 논리연산하여 제 3 스위치소자로 공급하는 제 3 논리부를 더 포함하는 것이 바람직하다.
본 발명에서, 상기 제 3 논리부는 부정논리합 연산을 수행하는 것이 바람직하다.
본 발명에서, 상기 프리차지부는 상기 제 1 제어신호에 응답하여 상기 제 1 노드를 풀-업구동하는 제 1 풀-업소자와, 상기 제 1 제어신호에 응답하여 상기 제 2 노드를 풀-업구동하는 제 2 풀-업소자를 포함하여 구성되는 것이 바람직하다.
본 발명에서, 상기 제 1 풀-업 소자 및 제 2 풀-업 소자는 PMOS소자인 것이 바람직하다.
본 발명에서, 상기 제 1 내지 제 4 스위치 소자는 NMOS 소자인 것이 바람직 하다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 2는 본 발명에 의한 일 실시예에 따른 플립플롭의 구성을 도시한 것이고, 도 3은 본 실시예에 따른 플립플롭에 사용되는 신호생성부의 구성을 도시한 것으로서, 이를 참조하여 본 발명을 설명하면 다음과 같다.
도 2에 도시된 바와 같이, 본 실시예에 따른 플립플롭은 입력신호(in)를 인가받고 제어신호(P)에 응답하여 출력신호(Q)를 출력하는 플립플롭에 있어서, 제어신호(P)에 응답하여 노드(SB) 및 노드(RB)를 프리차지시키는 프리차지부(100)와; 제어신호(P)의 지연신호인 제어신호(PD)와 출력신호(Q)를 부정논리합연산한 신호에 응답하여 노드(SB)를 풀-다운 구동하는 NMOS(N21)와; 입력신호(in)에 응답하여 동작하고 NMOS(N21)와 접지단(VSS) 간에 설치되는 NMOS(N22)와; 제어신호(PD) 및 출력신호의 반전신호(QB)를 부정논리합연산한 신호에 응답하여 노드(RB)를 풀-다운 구동하는 NMOS(N23)와; 입력신호의 반전신호(inb)에 응답하여 동작하고 NMOS(N23)와 접지단(VSS) 간에 설치되는 NMOS(N24)와; 노드(SB)로부터의 신호에 응답하여 출력단(Q)을 풀-업구동하는 PMOS(P26)와; 노드(RB)로부터의 신호를 반전버퍼링한 신호에 응답하여 출력단(Q)을 풀-다운 구동하는 NMOS(N26)를 포함하여 구성된다. 여 기서, 플립플롭은 NMOS(N22)와 NMOS(N24)의 공통노드와 접지단(VSS) 간에 설치되는 NMOS(N25)를 더 포함한다.
상기 프리차지부(100)는 제어신호(P)에 응답하여 노드(SB)를 풀-업구동하는 PMOS(P21)와, 제어신호(P)에 응답하여 노드(RB)를 풀-업구동하는 PMOS(P22)를 포함하여 구성된다. 그리고, 상기에서, 제어신호(P)는 도 4에 도시된 바와 같이 반도체 장치의 클럭신호(CLK)의 상승 및 하강 에지에 동기하여 소정 구간 인에이블되는 신호인 것을 특징으로 한다.
그리고, 도 3에 도시된 바와 같이, 상기 플립플롭은 클럭신호(CLK) 및 클럭신호의 지연신호(CLKD)를 배타적 논리합연산하여 제어신호(P)를 출력하는 배타적 논리합 게이트(EO21)와, 제어신호(P)를 소정시간 지연시켜 제어신호(PD)를 출력하는 지연부(600)를 더 포함한다.
이와 같이 구성된 본 실시예의 동작을 도 2 내지 도 4를 참조하여 구체적으로 설명한다.
본 실시예의 플립플롭은 제어신호(P)에 응답하여 동작하므로, 도 3 및 도 4를 참조하여 제어신호(P)를 생성하는 신호생성부(700)의 동작 및 그에 따른 제어신호(P)의 파형에 대하여 먼저 살펴 본다.
도 3에 도시된 바와 같이, 클럭신호(CLK)는 배타적 논리합게이트(EO21)의 일측단 및 지연부(500)에 입력되며, 이 때 클럭신호(CLK) 및 지연부(500)에 의하여 지연된 신호인 지연클럭신호(CLKD)의 파형은 도 4에 도시된 바와 같다. 여기서, 배 타적 논리합게이트(E021)는 입력되는 신호들 중 어느 하나만 하이레벨일 때 하이레벨의 신호를 출력하는 논리소자로서, 입력되는 신호 둘 다 하이레벨이거나 둘 다 로우레벨일 경우에는 로우레벨의 신호를 출력한다. 따라서, 배타적 논리합 게이트(E021)로부터 출력되는 제어신호(P)는 클럭신호(CLK)와 지연클럭신호(CLKD) 중 어느 하나만 하이레벨인 구간에서 하이레벨의 신호를 출력하므로, 도 4에 도시된 바와 같이 클럭신호(CLK)의 상승 또는 하강에지에서 인에이블되어 이어지는 지연클럭신호(CLKD)의 상승 또는 하강에지에서 디스에이블되는 신호가 된다. 그리고, 이러한 제어신호(P)와 지연부(600)에 의하여 소정 시간 동안 지연된 신호인 제어신호(PD)는 각각의 플립플롭에 입력된다.
이어서, 도 2에 도시된 플립플롭은 상기 제어신호(P)와 제어신호(PD)를 입력받아 동작한다. 이를 자세히 살펴 보면, 먼저 제어신호(P)가 아직 로우레벨로 디스에이블된 상태에서는 PMOS(P21)와 PMOS(P22)가 턴-온되어 있으므로 노드(SB)와 노드(RB)는 하이레벨로 풀-업구동되어 프리차지 상태에 있다. 이에 따라, PMOS(P26)와 NMOS(N26)는 턴-오프 상태에 있으므로 출력신호(Q)는 래치부(400)에 의하여 이전 값을 계속 유지한다. 이 때, 노드(SB)와 노드(RB)의 상태는 래치부(200)와 래치부(300)에 의하여 각각 유지된다.
이어서, 제어신호(P)가 하이레벨로 천이되는 경우에 대하여 살펴 보되, 출력신호(Q)와 입력신호(in)가 서로 다른 레벨의 값을 가지는 경우에 대하여 먼저 살펴 본다.
먼저, 출력신호(Q)가 로우레벨인 상태에서 하이레벨의 입력신호(in)가 인가 되는 경우에 대하여 살펴 본다. 제어신호(P)가 로우레벨에서 하이레벨로 천이되면 PMOS(P21)와 PMOS(P22)는 턴-오프된다. 그리고, NMOS(N22)는 하이레벨의 입력신호(in)에 응답하여 턴-온되고, NMOS(N24)는 입력신호의 반전신호(inb)에 응답하여 턴-오프된다. 한편, 이 때 제어신호(P)의 지연신호인 제어신호(PD)는 아직 로우레벨인 상태이므로, 노어게이트(NR21)의 출력은 하이레벨이 되어 NMOS(N21)는 턴-온되고, 출력신호(Q)의 반전신호인 신호(QB)를 인가받는 노어게이트(NR22)의 출력은 로우레벨이 되어 NMOS(N23)는 턴-오프된다. 그리고, NMOS(N25)는 제어신호(P)에 응답하여 턴-온된다.
이에 따라, 노드(SB)는 로우레벨로 풀-다운구동되어 PMOS(P26)를 턴-온시키고, 출력신호(Q)는 하이레벨로 천이된다. 한편, 노드(RB)는 래치부(300)에 의하여 이전 레벨인 하이레벨을 계속 유지한다.
이어서, 제어신호(PD)가 하이레벨로 천이되면, 노어게이트(NR21)와 노어게이트(NR22)는 로우레벨의 신호를 출력하므로 NMOS(N21)와 NMOS(N23)는 턴-오프되어 노드(SB)와 노드(RB)의 방전에 따른 전류 소모를 막는다. 이 때에도, 노드(SB)와 노드(RB)의 레벨은 래치부(200)와 래치부(300)에 의하여 유지되므로 출력신호(Q)는 하이레벨로 유지된다.
결국, 출력신호(Q)가 로우레벨인 상태에서 하이레벨의 입력신호(in)가 입력되는 경우, 이후 제어신호(P)가 하이레벨로 천이되면 출력신호(Q)는 로우레벨에서 하이레벨로 천이된다.
다음으로, 출력신호(Q)가 하이레벨인 상태에서 로우레벨의 입력신호(in)가 인가되는 경우에 대하여 살펴 본다. 제어신호(P)가 로우레벨에서 하이레벨로 천이되면 PMOS(P21)와 PMOS(P22)는 턴-오프된다. 그리고, NMOS(N22)는 로우레벨의 입력신호(in)에 응답하여 턴-오프되고, NMOS(N24)는 입력신호의 반전신호(inb)에 응답하여 턴-온된다. 한편, 이 때 아직 로우레벨인 제어신호(PD)와 로우레벨인 신호(QB)를 인가받는 노어게이트(NR22)의 출력은 하이레벨이 되어 NMOS(N23)는 턴-온되고, 하이레벨인 출력신호(Q)를 인가받는 노어게이트(NR21)의 출력은 로우레벨이 되어 NMOS(N21)는 턴-오프된다. 그리고, NMOS(N25)는 제어신호(P)에 응답하여 턴-온된다.
이에 따라, 노드(RB)는 로우레벨로 풀-다운구동되어 NMOS(N26)를 턴-온시키고, 출력신호(Q)는 로우레벨로 천이된다. 한편, 노드(SB)는 래치부(200)에 의하여 이전 레벨인 하이레벨을 계속 유지한다.
이어서, 제어신호(PD)가 하이레벨로 천이되면, 노어게이트(NR21)와 노어게이트(NR22)는 로우레벨의 신호를 출력하므로 NMOS(N21)와 NMOS(N23)는 턴-오프되어 노드(SB)와 노드(RB)의 방전에 따른 전류 소모를 막는다. 이 때에도, 노드(SB)와 노드(RB)의 레벨은 래치부(200)와 래치부(300)에 의하여 유지되므로 출력신호(Q)는 로우레벨로 유지된다.
결국, 출력신호(Q)가 하이레벨인 상태에서 로우레벨의 입력신호(in)가 입력되는 경우, 이후 제어신호(P)가 하이레벨로 천이되면 출력신호(Q)는 하이레벨에서 로우레벨로 천이된다.
다음으로, 이하에서는 제어신호(P)가 하이레벨로 천이되되, 출력신호(Q)와 입력신호(in)가 서로 같은 레벨의 값을 가지는 경우에 대하여 먼저 살펴 본다.
먼저, 출력신호(Q)가 로우레벨인 상태에서 로우레벨의 입력신호(in)가 인가되는 경우에 대하여 살펴 본다. 제어신호(P)가 로우레벨에서 하이레벨로 천이되면 PMOS(P21)와 PMOS(P22)는 턴-오프된다. 그리고, NMOS(N22)는 로우레벨의 입력신호(in)에 응답하여 턴-오프되고, NMOS(N24)는 입력신호의 반전신호(inb)에 응답하여 턴-온된다. 한편, 이 때 제어신호(PD)는 아직 로우레벨인 상태이므로, 노어게이트(NR21)의 출력은 하이레벨이 되어 NMOS(N21)는 턴-온되고, 출력신호(Q)의 반전신호인 신호(QB)를 인가받는 노어게이트(NR22)의 출력은 로우레벨이 되어 NMOS(N23)는 턴-오프된다.
따라서, 이 경우에는, NMOS(N22)와 NMOS(N23)가 턴-오프되므로 노드(SB)와 노드(RB)는 이전의 상태를 계속 유지하고, 출력신호(Q)도 이전 상태인 로우레벨을 유지한다. 결국, 출력신호(Q)가 로우레벨인 상태에서 로우레벨의 입력신호(in)가 인가되는 경우에는 노드(SB)와 노드(RB)는 레벨의 천이 없이 이전 상태를 그대로 유지하므로, 상기 노드에 대한 프리차지와 방전이 발생하지 않아 불필요한 전류의 소모가 발생하지 않는다.
이어서, 출력신호(Q)가 하이레벨인 상태에서 하이레벨의 입력신호(in)가 인가되는 경우에 대하여 살펴 본다. 제어신호(P)가 로우레벨에서 하이레벨로 천이되 면 PMOS(P21)와 PMOS(P22)는 턴-오프된다. 그리고, NMOS(N22)는 하이레벨의 입력신호(in)에 응답하여 턴-온되고, NMOS(N24)는 입력신호의 반전신호(inb)에 응답하여 턴-오프된다. 한편, 이 때 제어신호(PD)는 아직 로우레벨인 상태이므로, 노어게이트(NR21)의 출력은 로우레벨이 되어 NMOS(N21)는 턴-오프되고; 출력신호(Q)의 반전신호인 신호(QB)를 인가받는 노어게이트(NR22)의 출력은 하이레벨이 되어 NMOS(N23)는 턴-온된다.
따라서, 이 경우에는, NMOS(N21)와 NMOS(N24)가 턴-오프되므로 노드(SB)와 노드(RB)는 이전의 상태를 계속 유지하고, 출력신호(Q)도 이전 상태인 하이레벨을 유지한다. 결국, 출력신호(Q)가 하이레벨인 상태에서 하이레벨의 입력신호(in)가 인가되는 경우에도 노드(SB)와 노드(RB)는 레벨의 천이 없이 이전 상태를 그대로 유지하므로, 상기 노드에 대한 프리차지와 방전이 발생하지 않아 불필요한 전류의 소모가 발생하지 않는다.
이상 살펴 본 바와 같이, 본 발명에 따르면, 플립플롭의 제어신호(P)가 클럭신호(CLK)의 상승 및 하강 에지에서 인에이블되므로 종래 플립플롭의 경우와 비교하여 동일한 데이터 처리속도를 실현하면서도 클럭 주파수는 절반으로 줄일 수 있다. 따라서, 클럭 동기식 회로에서 동적(dynamic) 전력소모는 클럭 주파수에 선형적으로 비례하여 증가한다는 점을 고려할 때, 클럭 주파수를 절반으로 줄일 수 있는 본 발명에 따른 플립플롭은 전력소모를 획기적으로 줄일 수 있는 효과를 가진다. 아울러, 본 발명에 따른 플립플롭은 출력신호와 입력신호가 동일한 레벨인 경 우에는 노드(SB)와 노드(RB)에 대한 프리차지와 방전이 발생하지 않도록 함으로써 불필요한 전류의 소모가 발생하지 않도록 하는 효과도 가진다.
이상 설명한 바와 같이, 본 발명에 따른 플립플롭은 종래에 비하여 낮은 클럭 주파수 환경 하에서도 동일한 동작을 수행함으로써 전력 소모량을 감소시킬 수 있고, 입력신호의 레벨이 출력신호의 레벨과 동일한 상태에서는 프리차지와 방전 동작을 수행하지 않도록 함으로써 전류 소모 및 전력소모를 감소시킬 수 있는 효과가 있다.

Claims (16)

  1. 입력신호를 인가받고 소정 제 1 제어신호에 응답하여 출력신호를 출력하는 플립플롭에 있어서,
    상기 제 1 제어신호에 응답하여 제 1 노드 및 제 2 노드를 프리차지시키는 프리차지부와;
    상기 제 1 제어신호의 지연신호인 제 2 제어신호와 상기 출력신호를 논리연산한 신호에 응답하여 상기 제 1 노드를 풀-다운 구동하는 제 1 스위치소자와;
    상기 입력신호에 응답하여 동작하고 상기 제 1 스위치소자와 접지단 간에 설치되는 제 2 스위치소자와;
    상기 제 2 제어신호 및 상기 출력신호의 반전신호를 논리연산한 신호에 응답하여 상기 제 2 노드를 풀-다운 구동하는 제 3 스위치소자와;
    상기 입력신호의 반전신호에 응답하여 동작하고 상기 제 3 스위치소자와 접지단 간에 설치되는 제 4 스위치소자와;
    상기 제 1 노드로부터의 신호에 응답하여 출력단을 풀-업구동하는 풀-업부와;
    상기 제 2 노드로부터의 신호를 버퍼링한 신호에 응답하여 상기 출력단을 풀-다운 구동하는 풀-다운부를 포함하여 구성되는 플립플롭.
  2. 제 1 항에 있어서,
    상기 제 2 스위치소자와 제 4 스위치 소자의 공통노드와 접지단 간에 설치되는 제 5 스위치소자를 더 포함하는 플립플롭.
  3. 제 2항에 있어서,
    상기 제 5 스위치 소자는 상기 제 1 제어신호에 응답하여 동작하는 NMOS소자인 플립플롭.
  4. 제 1 항에 있어서,
    상기 제 1 제어신호는 반도체 장치의 클럭신호의 상승 및 하강 에지에 동기하여 소정 구간 인에이블되는 신호인 것을 특징으로 하는 플립플롭.
  5. 제 4 항에 있어서,
    상기 플립플롭은 신호생성부를 더 포함하며,
    상기 신호생성부는 상기 클럭신호 및 상기 클럭신호의 지연신호를 논리연산하여 상기 제 1 제어신호를 출력하는 제 1 논리부와. 상기 제 1 제어신호를 소정시간 지연시켜 상기 제 2 제어신호를 출력하는 지연부를 포함하는 플립플롭.
  6. 제 5항에 있어서,
    상기 제 1 논리부는 배타적 논리합연산(exclusive OR)을 수행하는 것을 특징으로 하는 플립플롭.
  7. 제 1 항에 있어서,
    상기 제 1 노드와 풀-업부 간에 설치되어 상기 제 1 노드의 레벨을 소정시간 래치시키는 제 1 래치부를 더 포함하는 플립플롭.
  8. 제 1 항에 있어서,
    상기 제 2 노드와 풀-다운부 간에 설치되어, 상기 제 2 노드의 레벨을 소정시간 래치시키는 제 2 래치부를 더 포함하는 플립플롭.
  9. 제 1 항에 있어서,
    상기 풀-업부와 풀-다운부로부터의 신호를 반전버퍼링하는 인버터와,
    상기 인버터와 상기 출력단 간에 설치되어 상기 출력단의 레벨을 소정시간 래치시키는 제 3 래치부를 더 포함하는 플립플롭.
  10. 제 1항에 있어서,
    상기 제 2 제어신호와 상기 출력신호를 논리연산하여 제 1 스위치소자로 공급하는 제 2 논리부를 더 포함하는 플립플롭.
  11. 제 10항에 있어서,
    상기 제 2 논리부는 부정논리합 연산을 수행하는 플립플롭.
  12. 제 1항에 있어서,
    상기 제 2 제어신호와 상기 출력신호의 반전신호를 논리연산하여 제 3 스위치소자로 공급하는 제 3 논리부를 더 포함하는 플립플롭.
  13. 제 12항에 있어서,
    상기 제 3 논리부는 부정논리합 연산을 수행하는 플립플롭.
  14. 제 1 항에 있어서,
    상기 프리차지부는
    상기 제 1 제어신호에 응답하여 상기 제 1 노드를 풀-업구동하는 제 1 풀-업소자와,
    상기 제 1 제어신호에 응답하여 상기 제 2 노드를 풀-업구동하는 제 2 풀-업소자를 포함하여 구성되는 플립플롭.
  15. 제 14항에 있어서,
    상기 제 1 풀-업 소자 및 제 2 풀-업 소자는 PMOS소자인 플립플롭.
  16. 제 1항에 있어서,
    상기 제 1 내지 제 4 스위치 소자는 NMOS 소자인 플립플롭.
KR1020050026149A 2005-03-29 2005-03-29 플립플롭 KR100613458B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050026149A KR100613458B1 (ko) 2005-03-29 2005-03-29 플립플롭

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050026149A KR100613458B1 (ko) 2005-03-29 2005-03-29 플립플롭

Publications (1)

Publication Number Publication Date
KR100613458B1 true KR100613458B1 (ko) 2006-08-17

Family

ID=37602759

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050026149A KR100613458B1 (ko) 2005-03-29 2005-03-29 플립플롭

Country Status (1)

Country Link
KR (1) KR100613458B1 (ko)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06195974A (ja) * 1992-10-19 1994-07-15 Nec Corp ダイナミックｒａｍ
WO2002049214A2 (en) 2000-12-15 2002-06-20 Koninklijke Philips Electronics N.V. Pulsed d-flip-flop using differential cascode switch
JP2004007821A (ja) 2000-02-10 2004-01-08 Matsushita Electric Ind Co Ltd レベルシフト回路
JP2004343570A (ja) 2003-05-16 2004-12-02 Sony Corp フリップフロップ回路

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06195974A (ja) * 1992-10-19 1994-07-15 Nec Corp ダイナミックｒａｍ
JP2004007821A (ja) 2000-02-10 2004-01-08 Matsushita Electric Ind Co Ltd レベルシフト回路
WO2002049214A2 (en) 2000-12-15 2002-06-20 Koninklijke Philips Electronics N.V. Pulsed d-flip-flop using differential cascode switch
JP2004343570A (ja) 2003-05-16 2004-12-02 Sony Corp フリップフロップ回路

Similar Documents

Publication Publication Date Title
US7701257B2 (en) Data receiver and semiconductor device including the data receiver
US5867049A (en) Zero setup time flip flop
US6486719B2 (en) Flip-flop circuits having digital-to-time conversion latches therein
US20070146034A1 (en) True single phase clock flip-flop
KR101120047B1 (ko) 단일 신호-차동 신호 변환기 및 변환 방법
US20080074151A1 (en) Dual-edge-triggered, clock-gated logic circuit and method
US6573775B2 (en) Integrated circuit flip-flops that utilize master and slave latched sense amplifiers
JP4575300B2 (ja) ダイナミック・フリップ・フロップの信号レベル置換を備えたマスタ・ラッチ回路
KR102445169B1 (ko) 파워 게이팅 스킴을 구비한 반도체 장치
US7528630B2 (en) High speed flip-flop
EP1622271A1 (en) Electronic circuit for RFID transponder
KR100416379B1 (ko) 고속 방전-억제 디 플립플롭
EP4195506A1 (en) Clock gating cells
US20050083093A1 (en) Flip-flop
US7164293B2 (en) Dynamic latch having integral logic function and method therefor
KR100613458B1 (ko) 플립플롭
US7961009B2 (en) Domino logic block having data holding function and domino logic including the domino logic block
KR100609048B1 (ko) 적은 전력 소모를 위한 컨디셔녈-캡쳐 플립플롭
US6708261B1 (en) Multi-stage data buffers having efficient data transfer characteristics and methods of operating same
KR100300050B1 (ko) 비동기센싱차동로직회로
WO2012061799A2 (en) Latch circuits with synchronous data loading and self-timed asynchronous data capture
US6404253B1 (en) High speed, low setup time voltage sensing flip-flop
KR102674627B1 (ko) 레벨 쉬프터
KR100712986B1 (ko) 래치회로
KR100400042B1 (ko) Ｃｐ 플립플롭

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20100726

Year of fee payment: 5

LAPS Lapse due to unpaid annual fee