JPH06195974A - ダイナミックｒａｍ - Google Patents

ダイナミックｒａｍ

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JPH06195974A
JPH06195974A JP4279720A JP27972092A JPH06195974A JP H06195974 A JPH06195974 A JP H06195974A JP 4279720 A JP4279720 A JP 4279720A JP 27972092 A JP27972092 A JP 27972092A JP H06195974 A JPH06195974 A JP H06195974A
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達哉 俣野
Naohiko Sugibayashi
直彦 杉林
Hiroshi Takada
弘 高田
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    • G11C—STATIC STORES
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    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
    • G—PHYSICS
    • G11—INFORMATION STORAGE
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    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
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    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
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Abstract

(57)【要約】 【目的】 ダイナミックＲＡＭでセンスアンプから電流
読み出しデータアンプまでのデータ線の動作を高速化
し、消費電力も低減する。 【構成】 読み出し回路１０でメモリセルからの情報を
ビット線対ＢＬ、バーＢＬを介してデータ線対ＤＬ、バ
ーＤＬに伝える際、ＰＹＳ信号でデータ線プリチャージ
用ＭＯＳトランジスタＱ１、Ｑ２を導通させ、ＤＬ、バ
ーＤＬの電位を引き上げる。データ線電位がプリチャー
ジレベルまで上昇したらＰＹＳ信号を切ってプリチャー
ジを止める。そのあとＲＳ信号を入力しデータ線ＤＬの
電荷を放電し、電流読み出しデータアンプ１４のフリッ
プフロップ（ＦＦ）回路でＤＬとバーＤＬの間の電流差
を検知する。データ出力されるまでプリチャージを続け
ずＰＹＳ信号で制御するのでＦＦが誤動作しない電流差
を速く得ることができ高速化し、しかも消費電力が低減
する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、半導体メモリに関し、
特にダイナミックＲＡＭに関する。
【０００２】
【従来の技術】最近のダイナミックＲＡＭは、メモリセ
ルが複数個のセル・ブロックに分割されてマトリックス
配列となっている。図４に示すように、ＹＳＥＬ信号を
入力してＹデコーダ４２を選ぶことでセル・ブロックを
選択する。セルブロック内のデータ線対ＤＬ、バーＤＬ
は、電源電圧よりＮチャンネルＭＯＳトランジスタのし
きい値分低い電位に常にプリチャージされている。そし
て、読み出し回路４０でＲＳ信号を入力する事により各
々のデータ線のビット読みだしゲートＱ５、Ｑ６にはＭ
ＯＳトランジスタが飽和電流領域に達するまで十分ドレ
イン電圧がかかる。センスされたビット線ＢＬ、バーＢ
Ｌの電位がビット線読みだしゲートＱ５、Ｑ６に伝達さ
れると、ハイレベルのビット線電位が読みだしゲートへ
接続されている側のデータ線電位は、図５に示すように
プリチャージ電位よりも少しづつ低く引き落とされてい
く（ここでは、ＤＬ側）。
【０００３】データ線ＤＬ、バーＤＬ間に生じる電流差
は、電流読みだしデータアンプ４４内のカレントミラー
回路に伝達される。カレントミラー回路Ｑ４、Ｑ８から
出力される電流差は、ＭＯＳトランジスタＱ１１を動作
させることで電流読みだしデータアンプ内のフリップフ
ロップ回路Ｑ９、１０により検知され、データ線を流れ
る電流が少ない側の出力データ線の電位が引き落とされ
る。
【０００４】しかし、データ線対はデータが出力される
までプリチャージされ続けており、そのためデータ線対
の電位差は少しずつ開いていくので、電流読みだしデー
タアンプ内のフリップフロップ回路が誤動作しない電流
差を得るまで電流読みだしデータアンプの動作を遅らせ
ねばならない。
【０００５】
【発明が解決しようとする課題】従来のダイナミックＲ
ＡＭでは、選択されたメモリセル・ブロック内のデータ
線対はデータが出力されるまでプリチャージされてい
る。
【０００６】センスされたビット線の電位がビット線読
みだしゲートに伝達されると、ハイレベルのビット線電
位が読みだしゲートへ接続されている側のデータ線電位
がプリチャージ電位よりも低く引き落とされる。しか
し、データ線はプリチャージされ続けているため、デー
タ線間の電位差がつきにくく、そのためフリップフロッ
プ回路が誤動作しない電流差を得るまで、電流読みだし
データアンプの動作を遅らせねばならない。
【０００７】本発明の目的は、選択されたデータ線の電
位を引き上げるデータ線プリチャージ用ＭＯＳトランジ
スタを用いてセンスアンプから電流読みだしデータアン
プまでのデータ線を高速化するダイナミックＲＡＭを提
供することを目的とする。
【０００８】
【課題を解決するための手段】データ線プリチャージ用
ＭＯＳトランジスタにより、選択されたデータ線のみを
電源電圧からＭＯＳトランジスタのしきい値電圧の大き
さ分引いた値までプリチャージし（他のデータ線はロー
レベルになっている）、ビット線読みだしゲートに十分
ドレイン電圧をかける。
【０００９】その後、データ線プリチャージ用ＭＯＳト
ランジスタをＯＦＦする事により電流読みだしデータア
ンプ内のカレントミラー回路間を流れる電流差を急激に
増やし電流読みだしデータアンプを高速化する。
【００１０】
【実施例】図１に本発明の実施例を示す。ＹＳＥＬ信号
を入力してＹデコーダ１２を選択した後、ＰＹＳ信号に
よりデータ線プリチャージ用ＭＯＳトランジスタＱ１、
Ｑ２を導通させ、選択したデータ線対ＤＬ、バーＤＬの
電位を引き上げる。
【００１１】そして、読み出し回路１０にＲＳ信号を入
力すると、ビット線読み出し用ＭＯＳトランジスタＱ
５、Ｑ６のドレイン電圧が引き上げられる。データ線の
電位が、データ線のプリチャージレベル（電源電圧から
ＮチャンネルＭＯＳトランジスタのしきい値電圧分を引
いた電位）まで引き上げられた後、ＰＹＳ信号をＯＦＦ
し、プリチャージを止める。
【００１２】図２の実施例の波形図が示すように、ビッ
ト線バーＢＬがローレベルになると、ＭＯＳトランジス
タＱ６はＯＦＦとなり、データ線バーＤＬは、プリチャ
ージレベルのままである。ビット線ＢＬがハイレベルに
なるとデータ線ＤＬにたまった電荷は、ＭＯＳトランジ
スタＱ５により放出され、ＤＬの電位が急激に下がる。
ＭＯＳトランジスタＱ５、Ｑ６を流れる電流差は、カレ
ントミラー回路へ移される。データ線ＤＬ側のカレント
ミラー回路Ｑ３、Ｑ４を流れる電流は、ＤＬの電位が下
がることにより増加する。
【００１３】そのため、電流読みだしデータアンプ１４
内のフリップフロップ回路が誤動作しない電流差を速く
得ることができ、ＤＡＥ信号を速めてＱ１１を導通させ
ることによりＱ９、Ｑ１０のフリップフロップ回路にデ
ータ線間の電流差を検知させ、電流読みだしデータアン
プの動作を高速化することができる。
【００１４】また、図３に示すようにデータ線プリチャ
ージ用ＭＯＳトランジスタＱ１、Ｑ２をＹデコーダ部３
２に配置することにより、配線負荷による電流読みだし
データアンプ３４までのデータ線のプリチャージの遅延
時間を短縮でき、電流読みだしデータアンプの高速化が
できる。
【００１５】
【発明の効果】以上、説明したように本発明では、デー
タ読みだし時、選択されたデータ線をプリチャージする
データ線プリチャージ用ＭＯＳトランジスタを用いるこ
とで、センスアンプから電流読みだしデータアンプまで
のデータ線の高速化ができる。
【００１６】そして、前記ＭＯＳトランジスタは選択さ
れたデータ線を第１の電位までプリチャージする時だけ
導通させるので消費電力を低減できる。
【００１７】また、前記ＭＯＳトランジスタをＹデコー
ダ部に配置することができるので電流読みだしデータア
ンプまでの選択的プリチャージの高速化が可能になる等
の効果がある。
【図面の簡単な説明】
【図１】本発明の実施例の回路図である。
【図２】実施例の読み出しの波形図である。
【図３】他の実施例の回路図である。
【図４】従来例の回路図である。
【図５】従来例の読みだしの波形図である。
【符号の説明】
ＢＬ、バーＢＬ ビット線 ＤＬ、バーＤＬ 読みだしデータ線 ＲＷＢ、バーＲＷＢ 出力データ線 ＹＳＥＬ Ｙデコーダ選択線 ＲＳ 読みだしスイッチ線 ＤＡＥ データアンプ駆動線 Ｑ１、Ｑ２ データ線プリチャージ用ＮＭＯＳトランジ
スタ Ｑ３、Ｑ４、Ｑ７、Ｑ８ ＰＭＯＳトランジスタ Ｑ５、Ｑ６、Ｑ９〜Ｑ１１ ＮＭＯＳトランジスタ

Claims (4)

    【特許請求の範囲】
  1. 【請求項１】 複数のメモリセルが接続されたビット
    線、前記メモリセルからの情報を前記ビット線を介して
    データ線に伝達するための読みだし回路、前記データ線
    を選択的に電流読みだしデータアンプと接続するＹデコ
    ーダを有するダイナミックＲＡＭにおいて、選択された
    データ線を第１の電位まで引き上げるデータ線プリチャ
    ージ用ＭＯＳトランジスタを第１の信号により導通させ
    ることを特徴とするダイナミックＲＡＭ。
  2. 【請求項２】 第１の信号は、選択されたデータ線の電
    位が第１の電位まで引き上がる間だけ前記ＭＯＳトラン
    ジスタを駆動させる信号である請求項１に記載のダイナ
    ミックＲＡＭ。
  3. 【請求項３】 第１の電位は、電源電圧から前記ＭＯＳ
    トランジスタのしきい値電圧の大きさ分引いた値とする
    請求項１または２に記載のダイナミックＲＡＭ。
  4. 【請求項４】 前記ＭＯＳトランジスタがＹデコーダ部
    に配置されている事を特徴とする請求項１、２、または
    ３に記載のダイナミックＲＡＭ。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100613458B1 (ko) * 2005-03-29 2006-08-17 주식회사 하이닉스반도체 플립플롭

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
USRE36532E (en) * 1995-03-02 2000-01-25 Samsung Electronics Co., Ltd. Synchronous semiconductor memory device having an auto-precharge function
KR0172345B1 (ko) * 1995-11-27 1999-03-30 김광호 반도체 메모리 장치의 하이퍼 페이지 모드의 데이터 출력신호 제어회로
JPH10112183A (ja) * 1996-10-08 1998-04-28 Nec Corp 半導体記憶装置
US5828610A (en) * 1997-03-31 1998-10-27 Seiko Epson Corporation Low power memory including selective precharge circuit
JP3088340B2 (ja) * 1997-06-18 2000-09-18 日本電気アイシーマイコンシステム株式会社 半導体記憶装置
US6279071B1 (en) 1998-07-07 2001-08-21 Mitsubishi Electric And Electronics Usa, Inc. System and method for column access in random access memories
JP2000231791A (ja) * 1998-12-10 2000-08-22 Fujitsu Ltd 半導体記憶装置及びデータバスのリセット方法
KR100505710B1 (ko) * 2003-09-15 2005-08-02 삼성전자주식회사 임베디드 메모리 장치의 저전력 소비형 데이터 입출력회로 및 이에 대한 데이터 입출력 방법
US7295481B2 (en) * 2003-10-16 2007-11-13 International Business Machines Corporation Power saving by disabling cyclic bitline precharge
US6965534B2 (en) * 2003-12-16 2005-11-15 Infineon Technologies Ag Random access memory using precharge timers in test mode
US7443714B1 (en) * 2007-10-23 2008-10-28 Juhan Kim DRAM including segment read circuit

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62112419A (ja) * 1985-11-12 1987-05-23 Mitsubishi Electric Corp 論理回路
JPS63253425A (ja) * 1987-04-09 1988-10-20 Nec Ic Microcomput Syst Ltd バスドライブ回路
JPS63304491A (ja) * 1987-06-04 1988-12-12 Mitsubishi Electric Corp 半導体メモリ
JPH03154287A (ja) * 1989-11-13 1991-07-02 Toshiba Corp 半導体記憶装置
JPH03156793A (ja) * 1989-11-14 1991-07-04 Mitsubishi Electric Corp 半導体記憶装置

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0344752B1 (en) * 1988-06-01 1993-03-10 Nec Corporation Semiconductor memory device with high speed sensing facility
JP3313383B2 (ja) * 1991-06-27 2002-08-12 日本電気株式会社 読み出し専用記憶装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62112419A (ja) * 1985-11-12 1987-05-23 Mitsubishi Electric Corp 論理回路
JPS63253425A (ja) * 1987-04-09 1988-10-20 Nec Ic Microcomput Syst Ltd バスドライブ回路
JPS63304491A (ja) * 1987-06-04 1988-12-12 Mitsubishi Electric Corp 半導体メモリ
JPH03154287A (ja) * 1989-11-13 1991-07-02 Toshiba Corp 半導体記憶装置
JPH03156793A (ja) * 1989-11-14 1991-07-04 Mitsubishi Electric Corp 半導体記憶装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100613458B1 (ko) * 2005-03-29 2006-08-17 주식회사 하이닉스반도체 플립플롭

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JP2658768B2 (ja) 1997-09-30

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