JPS62112419A - 論理回路 - Google Patents
論理回路Info
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- JPS62112419A JPS62112419A JP60253972A JP25397285A JPS62112419A JP S62112419 A JPS62112419 A JP S62112419A JP 60253972 A JP60253972 A JP 60253972A JP 25397285 A JP25397285 A JP 25397285A JP S62112419 A JPS62112419 A JP S62112419A
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- JP
- Japan
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- capacitors
- period
- voltage level
- gate
- capacitance
- Prior art date
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- Pending
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/096—Synchronous circuits, i.e. using clock signals
- H03K19/0963—Synchronous circuits, i.e. using clock signals using transistors of complementary type
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- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は論理回路、特にダイナミック型論理回路に関
するものである。
するものである。
従来のこの棟の装置としては第３図に示すものがあった
。第３図はダイナミック型りロック制御ＮＡＮＤゲート
（ｄｙｎａｍｉｃ−ｔｙｐｅ ｃｌｏｃｋｅｄ ＮＡＮ
Ｄ ｇａｔｅ）を２段重ねた従来の論理回路であり、図
においてｆｉｌ 、 ［２１、１３１はそれぞれダイナ
ミック型クロック制御ＣＭＯ８ＮＡＮＤゲート（以下、
この明細書では（１）。
。第３図はダイナミック型りロック制御ＮＡＮＤゲート
（ｄｙｎａｍｉｃ−ｔｙｐｅ ｃｌｏｃｋｅｄ ＮＡＮ
Ｄ ｇａｔｅ）を２段重ねた従来の論理回路であり、図
においてｆｉｌ 、 ［２１、１３１はそれぞれダイナ
ミック型クロック制御ＣＭＯ８ＮＡＮＤゲート（以下、
この明細書では（１）。
（２）を前段ゲート、（３）を後段デートという）、（
４）。
４）。
＋５１ 、 ＋６１はそれぞれのゲートのプリチャージ
を受けもつＰＭＯ８ｌ−ランジスタ、＋７１ 、 ＋８
１ 、 ＋９１はそれぞれのゲートのディスチャージの
タイミングを定めるＮＭＯＳ ）ランジスタ、（１０）
、 （１１） 、 （１２） 、 （１３） 、 （
１４） 、 （１５）はそれぞれ寄生的に存在する靜［
理容量、又、信号Ａ、Ｂ、Ｃ，Ｄによってディスチャー
ジ用ＮＭＤＳトランジスタ＋７１ 、１８１に直列に接
続された各ＮＭＯ８トランジスタのグートヲ制御し、Ｎ
ＡＮＤゲート（１）の出力信号Ｅ、 ＮＡＮＤゲート（
２）の出力信号Ｆによってディスチャージ用ＮＭＯ８ト
ランジスタ（９）に直列に接続されたＮＭＯＳ トラン
ジスタのグートヲ制御する。
を受けもつＰＭＯ８ｌ−ランジスタ、＋７１ 、 ＋８
１ 、 ＋９１はそれぞれのゲートのディスチャージの
タイミングを定めるＮＭＯＳ ）ランジスタ、（１０）
、 （１１） 、 （１２） 、 （１３） 、 （
１４） 、 （１５）はそれぞれ寄生的に存在する靜［
理容量、又、信号Ａ、Ｂ、Ｃ，Ｄによってディスチャー
ジ用ＮＭＤＳトランジスタ＋７１ 、１８１に直列に接
続された各ＮＭＯ８トランジスタのグートヲ制御し、Ｎ
ＡＮＤゲート（１）の出力信号Ｅ、 ＮＡＮＤゲート（
２）の出力信号Ｆによってディスチャージ用ＮＭＯ８ト
ランジスタ（９）に直列に接続されたＮＭＯＳ トラン
ジスタのグートヲ制御する。
第４図は第３図に示す論理回路のタイミング波形を示し
ており、図において破線はダイナミックに電圧を保持し
ている信号レベル、実線はそれぞれＮＭＯＳ トランジ
スタｆ７１ 、 ＋８１がオンしたスタティックな状態
を示す。ここでいうスタティックな状態とは、出力電圧
が何等かの原因で変化しようとしても、オン状態にある
ＮＭＯＳ Ｉ−ランジスタ（７）。
ており、図において破線はダイナミックに電圧を保持し
ている信号レベル、実線はそれぞれＮＭＯＳ トランジ
スタｆ７１ 、 ＋８１がオンしたスタティックな状態
を示す。ここでいうスタティックな状態とは、出力電圧
が何等かの原因で変化しようとしても、オン状態にある
ＮＭＯＳ Ｉ−ランジスタ（７）。
（８）のため必ず電圧ＶＳＳに固定される状態上いう。
次に第３図に示す装置の動作について説明する。
又、説明においてはクロックのタイミング動作音第２図
の様に定める。
の様に定める。
前段ゲ−トｉｌ＋はφ、 ＝ ｒＯＪ のプリチャー
ジ期間においてｌ）ＭＯＳ ｌ−ランジスタ（４）がオ
ンし、又、ＮＭＯＳトランジスタ（７）がオフ状態であ
るため静１容量（１０）を論理レベル「１」に充ルする
。このプリチャージ期間中に決定している入力信号Ａお
よびＢがともに「ｌ」の場合、プリチャージ期間に続く
φ ＝「１」 のディスチャージ期間において、前段ゲ
ート（１）内のトランジスタ（７）ヲ含む全ＮＭＯ８ｌ
−ランジスタがオンするため前段ゲート（１）の出力で
ある信号Ｅは論理レベルｒＯＪとなり、ＮＭＯＳ トラ
ンジスタがオン状態にあるためＥのレベルＩ”ＯＪはス
タティックなレベル出力である。
ジ期間においてｌ）ＭＯＳ ｌ−ランジスタ（４）がオ
ンし、又、ＮＭＯＳトランジスタ（７）がオフ状態であ
るため静１容量（１０）を論理レベル「１」に充ルする
。このプリチャージ期間中に決定している入力信号Ａお
よびＢがともに「ｌ」の場合、プリチャージ期間に続く
φ ＝「１」 のディスチャージ期間において、前段ゲ
ート（１）内のトランジスタ（７）ヲ含む全ＮＭＯ８ｌ
−ランジスタがオンするため前段ゲート（１）の出力で
ある信号Ｅは論理レベルｒＯＪとなり、ＮＭＯＳ トラ
ンジスタがオン状態にあるためＥのレベルＩ”ＯＪはス
タティックなレベル出力である。
一方、Ａ又はＢのいずれかが「ｌ」でない場合は、ディ
スチャージ期間においてトランジスタ（７）はオンする
もののＡおよびＢを入力とする直列に接続されたＮＭＯ
Ｓ ）ランジスタの一方、もしくは両方がオフ状態にあ
るためＮＭＯＳ Ｉ’ランジスタ（７）によるディスチ
ャージは行なわれず、プリチャージ期間にたくわえられ
た靜４谷量（１ｏ）の論理レベルである「１」が出力Ｅ
として保持される。すなわちこのディスチャージ期間＋
／（おいて出力Ｅはダイナミックに保持されていると言
い、このような状態で長い時間が経過すると静電容量（
１０）にたくゎ見られている４荷が自然数、處して出力
Ｅは論理「０」に変化することがあること全意味する。
スチャージ期間においてトランジスタ（７）はオンする
もののＡおよびＢを入力とする直列に接続されたＮＭＯ
Ｓ ）ランジスタの一方、もしくは両方がオフ状態にあ
るためＮＭＯＳ Ｉ’ランジスタ（７）によるディスチ
ャージは行なわれず、プリチャージ期間にたくわえられ
た靜４谷量（１ｏ）の論理レベルである「１」が出力Ｅ
として保持される。すなわちこのディスチャージ期間＋
／（おいて出力Ｅはダイナミックに保持されていると言
い、このような状態で長い時間が経過すると静電容量（
１０）にたくゎ見られている４荷が自然数、處して出力
Ｅは論理「０」に変化することがあること全意味する。
もう一方の前段ゲートであるダイナミック型りロック制
御ＮＡＮＤゲート（２）に関しても信号Ｃ，Ｄにより同
様な動作を行なう。即ち、２つの信号Ａ、Ｂ又は２つの
信号Ｃ，Ｄが共に論理「１」である場合にだけ出力の論
理がｒＯＪになるという点で論理回路ｆｉｌ 、 ＋２
１は共にＮＡＮＤゲートであり、ａｓ理回路（３）も同
様である。
御ＮＡＮＤゲート（２）に関しても信号Ｃ，Ｄにより同
様な動作を行なう。即ち、２つの信号Ａ、Ｂ又は２つの
信号Ｃ，Ｄが共に論理「１」である場合にだけ出力の論
理がｒＯＪになるという点で論理回路ｆｉｌ 、 ＋２
１は共にＮＡＮＤゲートであり、ａｓ理回路（３）も同
様である。
後段ゲートであるダイナミック型りロック制御ＮＡＮＤ
ゲート（３）においてはφ２＝ｏ のプリチャージ期間
内に前段ゲート［１１、（２］の出力ＥおよびＦの論理
レベルが決定している為、φ２−１ であるディスチャ
ージ期間に人力ＥおよびＦＫ応じた出力Ｇが得られる。
ゲート（３）においてはφ２＝ｏ のプリチャージ期間
内に前段ゲート［１１、（２］の出力ＥおよびＦの論理
レベルが決定している為、φ２−１ であるディスチャ
ージ期間に人力ＥおよびＦＫ応じた出力Ｇが得られる。
上記のような従来の装置イでは以上のように構成されて
おり、又、後段ゲート（３）内には静１イ容１住（１２
）。
おり、又、後段ゲート（３）内には静１イ容１住（１２
）。
（１３） 、 （１４） 、 （１５）が存在し、φ２
が「０」から「１」 に変化する時点において信号Ｅ
およびＦはそれぞれ静電容量（１２）および（１３）、
靜ｄ容艙（１４）および（１５）で後段ゲート（３）に
接続される。この場合信号Ｅ。
が「０」から「１」 に変化する時点において信号Ｅ
およびＦはそれぞれ静電容量（１２）および（１３）、
靜ｄ容艙（１４）および（１５）で後段ゲート（３）に
接続される。この場合信号Ｅ。
Ｆがスタティックな出力である「０」全示している場合
には問題はないが、ダイナミックに「１」？出力してい
る場合にはそのダイナミックな出力である静電容量（１
０）の４荷が、静、を容ｆｔ （１０）と（１２） 。
には問題はないが、ダイナミックに「１」？出力してい
る場合にはそのダイナミックな出力である静電容量（１
０）の４荷が、静、を容ｆｔ （１０）と（１２） 。
（１３）とに、又、静電容量（１］）の４荷が静電容ｔ
１１）と（１４） 、 （１５）とに分割され、Ｅ、Ｆ
の出力レベルｒｌＪが低下する場合があり、後段ゲート
（３）のＮＭＯＳトランジスタのゲインが予定通り得ら
れず、動作速度を低下させたり、又、正しくＧが出力式
れなくなるという問題点があった。
１１）と（１４） 、 （１５）とに分割され、Ｅ、Ｆ
の出力レベルｒｌＪが低下する場合があり、後段ゲート
（３）のＮＭＯＳトランジスタのゲインが予定通り得ら
れず、動作速度を低下させたり、又、正しくＧが出力式
れなくなるという問題点があった。
すなわち、第４図でφ が「０」の期間は出力Ｇもプリ
チャージされるので静電容量（１，２） 、 （１３）
、 （１４） 。
チャージされるので静電容量（１，２） 、 （１３）
、 （１４） 。
（１５）の両側の成極電圧はほぼ同じになり、これらの
静電容量には４荷が蓄積されてない。この状態のときφ
２が１０」から「１」に変化し、出力ＧのＪｔ圧がディ
スチャージされると静電容量（１２） 、 （１３）
。
静電容量には４荷が蓄積されてない。この状態のときφ
２が１０」から「１」に変化し、出力ＧのＪｔ圧がディ
スチャージされると静電容量（１２） 、 （１３）
。
（１４） 、 （１５）の両側の電極にべ位差が生じ、
静電容量（１２） 、 （１３） 、 （１４） 、
（１５）に電荷が流入することになる。
静電容量（１２） 、 （１３） 、 （１４） 、
（１５）に電荷が流入することになる。
この流入する電荷は静電容ｔ （１０）、（１１）に蓄
積された電荷が流出したものであり、そのためダイナミ
ックな出力であるＥ、Ｆの電圧が低下し論理回路（３）
のＮＭＯＳトラン°ジスタのゲートを制御するのに不充
分な電圧となる。
積された電荷が流出したものであり、そのためダイナミ
ックな出力であるＥ、Ｆの電圧が低下し論理回路（３）
のＮＭＯＳトラン°ジスタのゲートを制御するのに不充
分な電圧となる。
この発明は、かかる問題点を解決するためになされたも
ので動作速度の低下をきたさず、又、安定した動作をす
る論理回路を得ることを目的としている。
ので動作速度の低下をきたさず、又、安定した動作をす
る論理回路を得ることを目的としている。
この発明に係る論理回路は後段ゲートのプリチャージ期
間を前段ゲートのディスチャージ期間内に設けることに
したものである。
間を前段ゲートのディスチャージ期間内に設けることに
したものである。
この発明においては後段ゲートのプリチャージ期間を前
段ゲートのディスチャージ期間内に設けたので、前段ゲ
ートの出力の論理レベルは後段ゲートの寄生容量による
影響を受けない。即ち、前段ゲートのプリチャージ期間
中は後段ゲートはディスチャージ状態にあるので前段ゲ
ートの静電容量（１０） 、 （１１）が充（されると
きには後段ゲートの靜′成容量（１２） 、（１３）
、 （１４） 、 （１５）も同時に充電されており、
前段ゲートのプリチャージ期間が終って後、後段ゲート
のプリチャージが開始されると靜１容量（１２）。
段ゲートのディスチャージ期間内に設けたので、前段ゲ
ートの出力の論理レベルは後段ゲートの寄生容量による
影響を受けない。即ち、前段ゲートのプリチャージ期間
中は後段ゲートはディスチャージ状態にあるので前段ゲ
ートの静電容量（１０） 、 （１１）が充（されると
きには後段ゲートの靜′成容量（１２） 、（１３）
、 （１４） 、 （１５）も同時に充電されており、
前段ゲートのプリチャージ期間が終って後、後段ゲート
のプリチャージが開始されると靜１容量（１２）。
（１３） 、 （１４） 、 （１５）の片側の″成極
の電圧が上昇し、これらの静（容量から電荷を流出させ
て静電容量（１０） 。
の電圧が上昇し、これらの静（容量から電荷を流出させ
て静電容量（１０） 。
（１１） ｔ−充電し、次に後段ゲートがディスチャー
ジ期間に入ると、先に充電しただけの４荷が静電容量（
１０） 、 （１１）から静電容量（１２） 、 （１
３） 、 （１４） 、 （１５）に流出することにな
るので、出力ＥとＦの電圧は差し引き変化しないことに
なる。
ジ期間に入ると、先に充電しただけの４荷が静電容量（
１０） 、 （１１）から静電容量（１２） 、 （１
３） 、 （１４） 、 （１５）に流出することにな
るので、出力ＥとＦの電圧は差し引き変化しないことに
なる。
以下、この発明の実施例を図について説明する。
第１図はこの軸間の一実施例を示すブロック図、第２図
は第１図に示す論理回路のタイミング波形を示す図であ
り、それぞれ第３図、第４図と同一符号は同−又は相当
部分全示し、後段ゲートであるダイナミック型りロック
制御ＮＡＮＤゲート（３）のプリチャージ用ＰＭＯ３ト
ランジスタ（６）とディスチャージのタイミング用のＮ
ＭＯＳトランジスタ（９）の入力クロックφＪとし、そ
のタイミング波形を第２図に示す様にφ３＝「０」の期
間をφ、＝ｒＯＪの期間と重ならず、φ□＝「１」のデ
ィスチャージ期間内に設けている。
は第１図に示す論理回路のタイミング波形を示す図であ
り、それぞれ第３図、第４図と同一符号は同−又は相当
部分全示し、後段ゲートであるダイナミック型りロック
制御ＮＡＮＤゲート（３）のプリチャージ用ＰＭＯ３ト
ランジスタ（６）とディスチャージのタイミング用のＮ
ＭＯＳトランジスタ（９）の入力クロックφＪとし、そ
のタイミング波形を第２図に示す様にφ３＝「０」の期
間をφ、＝ｒＯＪの期間と重ならず、φ□＝「１」のデ
ィスチャージ期間内に設けている。
次にこの発明の動作について説明する。φ□イ０」のプ
リチャージ期間中及びそのプリチャージ期間が終り、φ
□＝「１」となった後しばらくの間φ３＝ｒｌＪに保た
れ、出力信号Ｇはディスチャージがすでに行なわれてお
り ７６埋「０」である。従って静電容量（１０） 、
（１１）がＰＭＯＳトランジスタ＋４１ 、 ＋５１
から充電されるとき静電容量（１２） 、 （１３）
、 （１４） 、 （１５）も１ｃｉＪ様に充電される
。
リチャージ期間中及びそのプリチャージ期間が終り、φ
□＝「１」となった後しばらくの間φ３＝ｒｌＪに保た
れ、出力信号Ｇはディスチャージがすでに行なわれてお
り ７６埋「０」である。従って静電容量（１０） 、
（１１）がＰＭＯＳトランジスタ＋４１ 、 ＋５１
から充電されるとき静電容量（１２） 、 （１３）
、 （１４） 、 （１５）も１ｃｉＪ様に充電される
。
その後、信号φ３が「１」から「０」に変化するとＰＭ
Ｏ８トランジスタ（６）がオンし、出力信号Ｇは一度”
Ｈ”レベルにプリチャージされる。このことは静電容量
（１２） 、 （１３） 、 （１４） 、 （１５）
の両側の゛電極の電圧がほぼ等しくなること全意味し、
従って静置容量（１２）。
Ｏ８トランジスタ（６）がオンし、出力信号Ｇは一度”
Ｈ”レベルにプリチャージされる。このことは静電容量
（１２） 、 （１３） 、 （１４） 、 （１５）
の両側の゛電極の電圧がほぼ等しくなること全意味し、
従って静置容量（１２）。
（１３） 、 （１４） 、 （１５）に充電されてい
た電荷が静電容量（１，０）。
た電荷が静電容量（１，０）。
（１１）え流出してその電圧を上昇させることになる。
但し、Ｅ、Ｆからの入力が論理「０」である場合にはＮ
ＭＯ８ｔ−ランジスタｆ７１ 、 ＋８１がオンになっ
ていることを意味し、静電容量（１２） 、 （１３）
、 （１４） 、 （１５）から流出した電荷はＮＭ
ＯＳトランジスタｆ７＋ 、 ［８１を経てｖｓｓに流
れるので静電容量（１０） 、 （１１）のべ荷には影
響を与えない。
ＭＯ８ｔ−ランジスタｆ７１ 、 ＋８１がオンになっ
ていることを意味し、静電容量（１２） 、 （１３）
、 （１４） 、 （１５）から流出した電荷はＮＭ
ＯＳトランジスタｆ７＋ 、 ［８１を経てｖｓｓに流
れるので静電容量（１０） 、 （１１）のべ荷には影
響を与えない。
次に入力檜号ＥまたはＦが論理レベル「１」をダイナミ
ックに保持している場合について説明する。
ックに保持している場合について説明する。
信号φ３が「１」から「０」に変化すると、ＰＭＯ８ト
ランジスタ（６）がオンするため信号Ｇは「０」から「
１」となり静電容量（１２） 、 （１３）の両側の電
極の電圧がほぼ等しくなり、靜′成容量（１２） 、
（１３）から追い出された電荷が静電容量（ｌＯ）に流
入し、静電容量（１２） 。
ランジスタ（６）がオンするため信号Ｇは「０」から「
１」となり静電容量（１２） 、 （１３）の両側の電
極の電圧がほぼ等しくなり、靜′成容量（１２） 、
（１３）から追い出された電荷が静電容量（ｌＯ）に流
入し、静電容量（１２） 。
（１３）と靜（容量（ｌＯ）との容量分割による電圧レ
ベルのもち上りが起る。
ベルのもち上りが起る。
入力信号Ｆも同様に論理レベル「１」全保持している場
合には静電容量（１４） 、 （１５）からの電荷の流
入によジ靜成容ｔ （１１）との容量分割の結果の電圧
のレベルのもち上りが起る。
合には静電容量（１４） 、 （１５）からの電荷の流
入によジ靜成容ｔ （１１）との容量分割の結果の電圧
のレベルのもち上りが起る。
次に信号φ がプリチャージを完了しｒＯＪから「ｌ」
に変化すると静電容量（１２） 、 （１３） 、 （
１４） 、 （１５）の信号Ｇ側の成極の電圧が低下し
静電容量（１０） 、 （１１）がら静電容量（１，２
） 、 （１３） 、 （１４） 、（１５）へ電荷が
流出し、今度は逆に信号ＥおよびＦは容量分割によるレ
ベルの低下を受けることとなるが、プリチャージ開始時
のレベルのもち上りと同等の低下量になるので、論理レ
ベル「１」が正しく保持され全体として信号Ｇのディス
チャージは正常に行なわれ、又、ディスチャージスピー
ドが低下することはない。信号Ｅ又はＦのいずれか一方
だけが論理レベル「ｌ」の場合にも同様にして正常の動
作が行なわれる。
に変化すると静電容量（１２） 、 （１３） 、 （
１４） 、 （１５）の信号Ｇ側の成極の電圧が低下し
静電容量（１０） 、 （１１）がら静電容量（１，２
） 、 （１３） 、 （１４） 、（１５）へ電荷が
流出し、今度は逆に信号ＥおよびＦは容量分割によるレ
ベルの低下を受けることとなるが、プリチャージ開始時
のレベルのもち上りと同等の低下量になるので、論理レ
ベル「１」が正しく保持され全体として信号Ｇのディス
チャージは正常に行なわれ、又、ディスチャージスピー
ドが低下することはない。信号Ｅ又はＦのいずれか一方
だけが論理レベル「ｌ」の場合にも同様にして正常の動
作が行なわれる。
なお上記実施例では２人力のダイナミック型りロック制
御ＮＡＮＤゲートを２段重ねた論理回路に対しこの発明
を実施しているが、この発明は人当数によって限定され
るものではないし、又、限団ゲート以外にも応用できる
。さらにディスチャージトランジスタ（９）全省略した
常時ディスチャージタイプの論理回路にも実施できる。
御ＮＡＮＤゲートを２段重ねた論理回路に対しこの発明
を実施しているが、この発明は人当数によって限定され
るものではないし、又、限団ゲート以外にも応用できる
。さらにディスチャージトランジスタ（９）全省略した
常時ディスチャージタイプの論理回路にも実施できる。
〔発明の効果」
この発明は以上説明したとおり、回路が動作する場合に
静電容量の影響を受けないので、安定動作を行なわせる
ための容量の付加が不要となり、素子数を減らして回路
全小型安価にしても安定した動作を保持できるという効
果がある。
静電容量の影響を受けないので、安定動作を行なわせる
ための容量の付加が不要となり、素子数を減らして回路
全小型安価にしても安定した動作を保持できるという効
果がある。
第１図はこの発明の一実施例を示すブロック図、第２図
は第１図に示す論理回路のタイミング波形を示す動作タ
イムチャート図、第３図は従来の論理回路の一例を示す
ブロック図、第４図は＠３図に示す調理回路のタイミン
グ波形金示す動作タイムチャート図である。 図においてｉｌ＋ 、 １２＋ 、 ＋３１はそれぞれ
ダイナミック型クロック制御ＣＭＯ８ＮＡＮＤゲート、
１４１ 、 ＋５１ 、 ＋６１はそれぞれのゲートの
プリチャージ全労けもつＰＭＯＳトランジスタ、＋７１
、１８１ 、 ［９１はそれぞれのゲートのディスチ
ャージのタイミングを定めるＮＭＯＳトランジスタ、（
１０） 、 （１１） 、 （１２） 、 （１３）
、 （１４） 、 （１５）はそれぞれ寄生的に存在す
る静１１１１信号Ｅ、Ｆはそれぞれ前段ゲートの出力で
ある。 なお、各図中同一符号は同−又は相当部分を示す。
は第１図に示す論理回路のタイミング波形を示す動作タ
イムチャート図、第３図は従来の論理回路の一例を示す
ブロック図、第４図は＠３図に示す調理回路のタイミン
グ波形金示す動作タイムチャート図である。 図においてｉｌ＋ 、 １２＋ 、 ＋３１はそれぞれ
ダイナミック型クロック制御ＣＭＯ８ＮＡＮＤゲート、
１４１ 、 ＋５１ 、 ＋６１はそれぞれのゲートの
プリチャージ全労けもつＰＭＯＳトランジスタ、＋７１
、１８１ 、 ［９１はそれぞれのゲートのディスチ
ャージのタイミングを定めるＮＭＯＳトランジスタ、（
１０） 、 （１１） 、 （１２） 、 （１３）
、 （１４） 、 （１５）はそれぞれ寄生的に存在す
る静１１１１信号Ｅ、Ｆはそれぞれ前段ゲートの出力で
ある。 なお、各図中同一符号は同−又は相当部分を示す。
Claims (1)
- 【特許請求の範囲】 クロック信号により制御されるプリチャージ期間とディ
スチャージ期間とを有し、上記プリチャージ期間には出
力点を第１の電圧レベルの電源に接続し、上記ディスチ
ャージ期間には上記第１の電圧レベルの電源と上記出力
点との接続をしゃ断し、かつ複数の入力信号の論理の組
み合せに応じて、上記出力点を上記第１の電圧レベルと
は異なる第２の電圧レベルの電源に接続するか、又は上
記出力点の上記第２の電圧レベルの電源への接続を阻止
して上記出力点を上記第１の電圧レベルに充電したまま
の状態をダイナミックに保持するクロック制御論理回路
、 前段回路としての複数のクロック制御論理回路の各出力
点の電圧を複数の入力信号とするクロック制御論理回路
により構成される後段回路を有する論理回路において、 上記後段回路のプリチャージ期間は上記前段回路のディ
スチャージ期間内に行なわれるよう上記後段回路のクロ
ック信号と上記前段回路のクロック信号のタイミングを
設定したことを特徴とする論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60253972A JPS62112419A (ja) | 1985-11-12 | 1985-11-12 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60253972A JPS62112419A (ja) | 1985-11-12 | 1985-11-12 | 論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62112419A true JPS62112419A (ja) | 1987-05-23 |
Family
ID=17258488
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60253972A Pending JPS62112419A (ja) | 1985-11-12 | 1985-11-12 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62112419A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06195974A (ja) * | 1992-10-19 | 1994-07-15 | Nec Corp | ダイナミックｒａｍ |
| WO2005006555A2 (de) * | 2003-07-08 | 2005-01-20 | Infineon Technologies Ag | Integrierter schaltkreis in mehrphasenlogik |
| US8552797B2 (en) | 2011-08-04 | 2013-10-08 | St-Ericsson Sa | High accuracy RC calibradion circuit |
-
1985
- 1985-11-12 JP JP60253972A patent/JPS62112419A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06195974A (ja) * | 1992-10-19 | 1994-07-15 | Nec Corp | ダイナミックｒａｍ |
| WO2005006555A2 (de) * | 2003-07-08 | 2005-01-20 | Infineon Technologies Ag | Integrierter schaltkreis in mehrphasenlogik |
| WO2005006555A3 (de) * | 2003-07-08 | 2005-08-18 | Infineon Technologies Ag | Integrierter schaltkreis in mehrphasenlogik |
| US7649130B2 (en) | 2003-07-08 | 2010-01-19 | Infineon Technologies Ag | Integrated circuit |
| US8552797B2 (en) | 2011-08-04 | 2013-10-08 | St-Ericsson Sa | High accuracy RC calibradion circuit |
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