JP2798641B2 - 半導体集積回路 - Google Patents
半導体集積回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路に関
し、特にパルスデータの入出力を安定化させるデータ出
力回路に関する。
し、特にパルスデータの入出力を安定化させるデータ出
力回路に関する。
【０００２】
【従来の技術】従来の半導体集積回路、例えばメモリセ
ルからの読み出しデータを出力するデータ出力回路など
においては、アドレスが切り換わることにより、読み出
されたデータを出力回路へ伝達するまでの間に、かかる
出力回路の出力レベルを″Ｈ″レベルと″Ｌ″レベルと
の中間レベルに一旦セットしている。しかる後、読み出
しデータを出力回路より出力することにより、出力電圧
を″Ｈ″レベルあるいは″Ｌ″レベルに変化ささるため
に要する時間を短縮し、これによってデータ読み出しの
高速化を実現している。
ルからの読み出しデータを出力するデータ出力回路など
においては、アドレスが切り換わることにより、読み出
されたデータを出力回路へ伝達するまでの間に、かかる
出力回路の出力レベルを″Ｈ″レベルと″Ｌ″レベルと
の中間レベルに一旦セットしている。しかる後、読み出
しデータを出力回路より出力することにより、出力電圧
を″Ｈ″レベルあるいは″Ｌ″レベルに変化ささるため
に要する時間を短縮し、これによってデータ読み出しの
高速化を実現している。
【０００３】このようなデータ読み出しの高速化を実現
するにあたり、従来は出力回路における出力電圧を一旦
中間電圧にプリチャージするためのトランジスタからな
るプリチャージ回路やそのプリチャージ回路のトランジ
スタをコントロールするための制御回路等を備えてい
る。また、データの出力や出力端子のプリセットのタイ
ミングおよびプリセット期間をコントロールするための
制御パルスが必要になるが、その場合にはアドレスの切
り換わりを検出してプリセット制御パルス発生させるパ
ルス発生回路を用い、その出力パルスによって上述した
制御を行うようにしている。
するにあたり、従来は出力回路における出力電圧を一旦
中間電圧にプリチャージするためのトランジスタからな
るプリチャージ回路やそのプリチャージ回路のトランジ
スタをコントロールするための制御回路等を備えてい
る。また、データの出力や出力端子のプリセットのタイ
ミングおよびプリセット期間をコントロールするための
制御パルスが必要になるが、その場合にはアドレスの切
り換わりを検出してプリセット制御パルス発生させるパ
ルス発生回路を用い、その出力パルスによって上述した
制御を行うようにしている。
【０００４】図５はかかる従来の一例を示す半導体集積
回路としてのデータ出力回路図である。図５に示すよう
に、従来のデータ出力回路は、データ入力端子ＤＩから
の入力データを出力バッファ８の接続点、つまり出力端
子ＤＯに出力するための出力部２０と、この出力端子Ｄ
Ｏの電位を電源および接地間の中間電圧にプリセットす
るためのプリセット部２１とで構成している。この出力
部２０は、メモリセル（図示省略）からの読み出しデー
タをデータ入力端子ＤＩへ供給するとともに、アドレス
検知入力Ａにより、それぞれインバータ３を介したＮＯ
Ｒ論理，直接入力したＮＡＮＤ論理をとるＮＯＲゲート
１およびＮＡＮＤゲート２と、これらＮＯＲゲート１，
ＮＡＮＤゲート２の出力をそれぞれえ反転させるインバ
ータ１３および１４と、これらインバータ１３，１４の
出力で駆動される出力バッファ８とを備えている。この
出力バッファ８はそれぞれのゲートにインバータ１３お
よび１４の反転信号を供給されるＰチャネルＭＯＳトラ
ンジスタＰ１およびＮチャネルＭＯＳトランジスタＮ１
とで形成している。なお、ＮＯＲゲート１，ＮＡＮＤゲ
ート２の出力を反転させるインバータ１３，１４は、出
力バッファ８の各ＭＯＳＰ１，Ｎ１を駆動させるための
時間をとる必要から用いられている。例えば、ＭＯＳＰ
１をＯＮさせる際、ＭＯＳＮ１をＯＦＦさせた後に駆動
する目的で挿入されており、抵抗手段で置き換えること
もできる。そのときは、論理的にＮＯＲゲート１，ＮＡ
ＮＤゲート２に変えて、ＯＲゲート，ＡＮＤゲートが用
いられる。
回路としてのデータ出力回路図である。図５に示すよう
に、従来のデータ出力回路は、データ入力端子ＤＩから
の入力データを出力バッファ８の接続点、つまり出力端
子ＤＯに出力するための出力部２０と、この出力端子Ｄ
Ｏの電位を電源および接地間の中間電圧にプリセットす
るためのプリセット部２１とで構成している。この出力
部２０は、メモリセル（図示省略）からの読み出しデー
タをデータ入力端子ＤＩへ供給するとともに、アドレス
検知入力Ａにより、それぞれインバータ３を介したＮＯ
Ｒ論理，直接入力したＮＡＮＤ論理をとるＮＯＲゲート
１およびＮＡＮＤゲート２と、これらＮＯＲゲート１，
ＮＡＮＤゲート２の出力をそれぞれえ反転させるインバ
ータ１３および１４と、これらインバータ１３，１４の
出力で駆動される出力バッファ８とを備えている。この
出力バッファ８はそれぞれのゲートにインバータ１３お
よび１４の反転信号を供給されるＰチャネルＭＯＳトラ
ンジスタＰ１およびＮチャネルＭＯＳトランジスタＮ１
とで形成している。なお、ＮＯＲゲート１，ＮＡＮＤゲ
ート２の出力を反転させるインバータ１３，１４は、出
力バッファ８の各ＭＯＳＰ１，Ｎ１を駆動させるための
時間をとる必要から用いられている。例えば、ＭＯＳＰ
１をＯＮさせる際、ＭＯＳＮ１をＯＦＦさせた後に駆動
する目的で挿入されており、抵抗手段で置き換えること
もできる。そのときは、論理的にＮＯＲゲート１，ＮＡ
ＮＤゲート２に変えて、ＯＲゲート，ＡＮＤゲートが用
いられる。
【０００５】また、プリセット部２１は、出力端子ＤＯ
および接地間に接続されたコンデンサＣ１と、出力端子
ＤＯの電位をプリセットするにあたり、コンデンサＣ１
をプリチャージしたり、ディスチャージするためのＰチ
ャネルＭＯＳトランジスタＰ２およびＮチャネルＭＯＳ
トランジスタＮ２と、これらのＭＯＳＰ２，Ｎ２を制御
するため、出力データＤＯ，パルス制御回路（図示省
略）からのプリセット制御信号ＰＳＢおよびチップイネ
ーブル信号ＣＥＢを入力してそれぞれＮＯＲ論理をとる
ＮＯＲゲート１５および１６と、これらＮＯＲゲート１
５，１６の出力やプリセット制御信号ＰＳＢをインバー
タ１７を介するか、あるいは直接入力し、その出力を前
述したＭＯＳＰ２，Ｎ２のゲートに供給するＮＡＮＤゲ
ート１８およびＮＯＲゲート１９とより形成している。
および接地間に接続されたコンデンサＣ１と、出力端子
ＤＯの電位をプリセットするにあたり、コンデンサＣ１
をプリチャージしたり、ディスチャージするためのＰチ
ャネルＭＯＳトランジスタＰ２およびＮチャネルＭＯＳ
トランジスタＮ２と、これらのＭＯＳＰ２，Ｎ２を制御
するため、出力データＤＯ，パルス制御回路（図示省
略）からのプリセット制御信号ＰＳＢおよびチップイネ
ーブル信号ＣＥＢを入力してそれぞれＮＯＲ論理をとる
ＮＯＲゲート１５および１６と、これらＮＯＲゲート１
５，１６の出力やプリセット制御信号ＰＳＢをインバー
タ１７を介するか、あるいは直接入力し、その出力を前
述したＭＯＳＰ２，Ｎ２のゲートに供給するＮＡＮＤゲ
ート１８およびＮＯＲゲート１９とより形成している。
【０００６】このように、出力データＤＯがトリガーと
なって、ＮＯＲゲート１５，１６を制御することによ
り、プリセット部２１を駆動して、出力データＤＯ自体
を制御している。
なって、ＮＯＲゲート１５，１６を制御することによ
り、プリセット部２１を駆動して、出力データＤＯ自体
を制御している。
【０００７】図６は図５における各種信号のタイミング
図である。図６に示すように、ここではアドレス検知入
力Ａおよびプリセット制御信号ＰＳＢ共に、全てアドレ
ス信号の切り換わりを検知してパルスを発生させるパル
ス発生回路より出力される信号であるとし、またチップ
イネーブル信号ＣＥＢは″Ｌ″レベルにあるものとす
る。
図である。図６に示すように、ここではアドレス検知入
力Ａおよびプリセット制御信号ＰＳＢ共に、全てアドレ
ス信号の切り換わりを検知してパルスを発生させるパル
ス発生回路より出力される信号であるとし、またチップ
イネーブル信号ＣＥＢは″Ｌ″レベルにあるものとす
る。
【０００８】まず、アドレスの切り換わり後、アドレス
検知入力Ａが″Ｌ″レベルになると、出力部２０の出力
ＤＯを制御する出力バッファ８のＭＯＳＰ１，Ｎ１はＯ
ＦＦ状態になる。このため、アドレス検知入力Ａが″
Ｌ″レベルである期間ｔ１において、入力データＤＩに
どのようなデータが入力されても、ＭＯＳＰ１，Ｎ１は
ＯＦＦ状態を維持する。
検知入力Ａが″Ｌ″レベルになると、出力部２０の出力
ＤＯを制御する出力バッファ８のＭＯＳＰ１，Ｎ１はＯ
ＦＦ状態になる。このため、アドレス検知入力Ａが″
Ｌ″レベルである期間ｔ１において、入力データＤＩに
どのようなデータが入力されても、ＭＯＳＰ１，Ｎ１は
ＯＦＦ状態を維持する。
【０００９】しかる後、期間ｔ１の間にプリセット制御
信号ＰＳＢが″Ｌ″レベルになる期間ｔ２において、デ
ータ出力ＤＯが仮に″Ｈ″レベルの場合、そのＤＯ＝″
Ｈ″レベルを入力するＮＯＲゲート１６は″Ｌ″レベル
となり、その結果ＮＯＲゲート１９は″Ｈ″レベルを出
力する。このため、ＭＯＳＮ２がＯＮ状態になり、出力
ＤＯは″Ｈ″レベルから次第に″Ｌ″レベルにディスチ
ャージされていき、その出力ＤＯのレベルがＮＯＲゲー
ト１６の出力を″Ｈ″レベルに反転させるまで下がる。
このＮＯＲゲート１６の出力が″Ｈ″レベルになると、
ＮＯＲゲート１９の出力が″Ｌ″レベル、ＭＯＳＮ２が
ＯＦＦ状態になり、この時点でデータ出力ＤＯのレベル
は中間電圧に保持される。
信号ＰＳＢが″Ｌ″レベルになる期間ｔ２において、デ
ータ出力ＤＯが仮に″Ｈ″レベルの場合、そのＤＯ＝″
Ｈ″レベルを入力するＮＯＲゲート１６は″Ｌ″レベル
となり、その結果ＮＯＲゲート１９は″Ｈ″レベルを出
力する。このため、ＭＯＳＮ２がＯＮ状態になり、出力
ＤＯは″Ｈ″レベルから次第に″Ｌ″レベルにディスチ
ャージされていき、その出力ＤＯのレベルがＮＯＲゲー
ト１６の出力を″Ｈ″レベルに反転させるまで下がる。
このＮＯＲゲート１６の出力が″Ｈ″レベルになると、
ＮＯＲゲート１９の出力が″Ｌ″レベル、ＭＯＳＮ２が
ＯＦＦ状態になり、この時点でデータ出力ＤＯのレベル
は中間電圧に保持される。
【００１０】逆に、期間ｔ２において、データ出力ＤＯ
が″Ｌ″レベルの場合、ＮＯＲゲート１５の出力は″
Ｈ″レベルとなり、ＮＡＮＤゲート１８は″Ｌ″レベル
を出力する。このため、ＭＯＳＰ２がＯＮ状態になり、
出力ＤＯは″Ｌ″レベルから次第に″Ｈ″レベルに変化
し始め、その出力ＤＯのレベルがＮＯＲゲート１５の出
力を″Ｌ″レベルに反転させるまで上がりつづける。こ
のＮＯＲゲート１５の出力が″Ｌ″レベルになると、Ｎ
ＡＮＤゲート１８の出力が″Ｌ″レベル、ＭＯＳＰ２が
ＯＦＦ状態になり、この時点でデータ出力ＤＯのレベル
は中間電圧に保持される。
が″Ｌ″レベルの場合、ＮＯＲゲート１５の出力は″
Ｈ″レベルとなり、ＮＡＮＤゲート１８は″Ｌ″レベル
を出力する。このため、ＭＯＳＰ２がＯＮ状態になり、
出力ＤＯは″Ｌ″レベルから次第に″Ｈ″レベルに変化
し始め、その出力ＤＯのレベルがＮＯＲゲート１５の出
力を″Ｌ″レベルに反転させるまで上がりつづける。こ
のＮＯＲゲート１５の出力が″Ｌ″レベルになると、Ｎ
ＡＮＤゲート１８の出力が″Ｌ″レベル、ＭＯＳＰ２が
ＯＦＦ状態になり、この時点でデータ出力ＤＯのレベル
は中間電圧に保持される。
【００１１】このように、期間ｔ２の間に、データ出力
ＤＯの中間電位へのプリセット動作は終了し、ついで期
間ｔ１の後、アドレス検知入力Ａが″Ｈ″レベルになる
ことにより、入力データＤＩの反転データが出力データ
ＤＯとして出力される。
ＤＯの中間電位へのプリセット動作は終了し、ついで期
間ｔ１の後、アドレス検知入力Ａが″Ｈ″レベルになる
ことにより、入力データＤＩの反転データが出力データ
ＤＯとして出力される。
【００１２】なお、ここでのＡＤはアドレス信号であ
り、またその期間ｔ３はアドレス切り換わりサイクルで
ある。
り、またその期間ｔ３はアドレス切り換わりサイクルで
ある。
【００１３】
【発明が解決しようとする課題】上述した従来の半導体
集積回路は、出力レベルを一旦中間電圧にプリセットす
る場合、出力容量負荷Ｃ１が小さいときには、発振して
しまうという問題がある。以下、その理由を具体的に説
明する。
集積回路は、出力レベルを一旦中間電圧にプリセットす
る場合、出力容量負荷Ｃ１が小さいときには、発振して
しまうという問題がある。以下、その理由を具体的に説
明する。
【００１４】まず、データ出力端子ＤＯに対し出力部と
並列に接続されるプリセット部がプリセット動作する
際、データ出力端子が中間電圧に達した時点から、その
電圧レベルを供給されるＮＯＲゲート１５の出力は″
Ｌ″レベルになり、ＭＯＳＰ２がＯＮ状態からＯＦＦ状
態になるか、もしくはその電圧レベルを供給されるＮＯ
Ｒゲート１６の出力が″Ｈ″レベルに反転し、ＭＯＳＮ
２がＯＮ状態からＯＦＦ状態になる。
並列に接続されるプリセット部がプリセット動作する
際、データ出力端子が中間電圧に達した時点から、その
電圧レベルを供給されるＮＯＲゲート１５の出力は″
Ｌ″レベルになり、ＭＯＳＰ２がＯＮ状態からＯＦＦ状
態になるか、もしくはその電圧レベルを供給されるＮＯ
Ｒゲート１６の出力が″Ｈ″レベルに反転し、ＭＯＳＮ
２がＯＮ状態からＯＦＦ状態になる。
【００１５】そこで、プリセット動作が停止するのに要
する時間、すなわち出力ＤＯが中間電位に達したときか
ら、ＭＯＳＰ２もしくはＭＯＳＮ２がＯＮ状態からＯＦ
Ｆ状態になるまでの時間をｔ４とし、さらにＮＯＲゲー
ト１５の出力が″Ｈ″レベルを出力するための出力端子
ＤＯの電圧レベルをＶ１、ＮＯＲゲート１６の出力が″
Ｌ″レベルを出力するための出力端子ＤＯの電圧レベル
をＶ２としたとき、これら２つの電位の関係はＶ１〈Ｖ
２であり、しかもプリセット動作停止時間ｔ４の経過
後、出力端子ＤＯの電位が電圧レベルＶ１とＶ２の間か
ら外れないように、これらの電圧レベルＶ１とＶ２の間
隔を設定する必要がある。
する時間、すなわち出力ＤＯが中間電位に達したときか
ら、ＭＯＳＰ２もしくはＭＯＳＮ２がＯＮ状態からＯＦ
Ｆ状態になるまでの時間をｔ４とし、さらにＮＯＲゲー
ト１５の出力が″Ｈ″レベルを出力するための出力端子
ＤＯの電圧レベルをＶ１、ＮＯＲゲート１６の出力が″
Ｌ″レベルを出力するための出力端子ＤＯの電圧レベル
をＶ２としたとき、これら２つの電位の関係はＶ１〈Ｖ
２であり、しかもプリセット動作停止時間ｔ４の経過
後、出力端子ＤＯの電位が電圧レベルＶ１とＶ２の間か
ら外れないように、これらの電圧レベルＶ１とＶ２の間
隔を設定する必要がある。
【００１６】しかし、出力端子ＤＯに接続される出力容
量負荷Ｃ１が小さいと、プリセット動作停止時間ｔ４に
おける出力電圧の変化は大きくなる。極端なときには、
この時間ｔ４の経過後、出力電位がＶ１とＶ２の間にと
どまらず、再度プリセット動作を開始してしまう場合が
ある。
量負荷Ｃ１が小さいと、プリセット動作停止時間ｔ４に
おける出力電圧の変化は大きくなる。極端なときには、
この時間ｔ４の経過後、出力電位がＶ１とＶ２の間にと
どまらず、再度プリセット動作を開始してしまう場合が
ある。
【００１７】このような動作が繰り返され、出力端子Ｄ
Ｏにおける出力電位をＶ１とＶ２の間にセットできない
ときには、出力電圧ＤＯが発振状態となってしまう。ま
た、かかる発振状態のとき、パルス発生回路から送出さ
れてくる制御パルスＰＳＢが″Ｈ″レベルとなってＭＯ
ＳＰ２，Ｎ２がＯＦＦ状態となった場合に、出力電圧は
その時点での電位レベルにセットされ、安定した中間電
位へのセットが出来なくなる。
Ｏにおける出力電位をＶ１とＶ２の間にセットできない
ときには、出力電圧ＤＯが発振状態となってしまう。ま
た、かかる発振状態のとき、パルス発生回路から送出さ
れてくる制御パルスＰＳＢが″Ｈ″レベルとなってＭＯ
ＳＰ２，Ｎ２がＯＦＦ状態となった場合に、出力電圧は
その時点での電位レベルにセットされ、安定した中間電
位へのセットが出来なくなる。
【００１８】さらに、この発振状態が原因となってＭＯ
ＳＰ２，Ｎ２を介した充放電電流が流れ、それにより電
源およびＧＮＤにノイズが発生すると、内部回路などに
悪影響を及ぼすだけでなく、ひいては誤動作を引き起こ
す原因となる。
ＳＰ２，Ｎ２を介した充放電電流が流れ、それにより電
源およびＧＮＤにノイズが発生すると、内部回路などに
悪影響を及ぼすだけでなく、ひいては誤動作を引き起こ
す原因となる。
【００１９】上述した出力電圧の発振という問題の他
に、従来の半導体集積回路は、プリセット部を必要とす
るため、使用素子数が多くなり、チップ面積を大きくし
てしまうという問題もある。
に、従来の半導体集積回路は、プリセット部を必要とす
るため、使用素子数が多くなり、チップ面積を大きくし
てしまうという問題もある。
【００２０】すなわち、従来の回路では、データ出力
（ＤＯ）を″Ｈ″レベル出力と″Ｌ″レベル出力の中間
の任意の電位にプリセットするための余分なＭＯＳＰ
２，Ｎ２を必要としているからである。
（ＤＯ）を″Ｈ″レベル出力と″Ｌ″レベル出力の中間
の任意の電位にプリセットするための余分なＭＯＳＰ
２，Ｎ２を必要としているからである。
【００２１】本発明の目的は、かかるプリセット動作を
安定に行い、ノイズの発生や誤動作を防止するととも
に、チップ面積を小さくすることのできる半導体集積回
路を提供することにある。
安定に行い、ノイズの発生や誤動作を防止するととも
に、チップ面積を小さくすることのできる半導体集積回
路を提供することにある。
【００２２】
【課題を解決するための手段】本発明の半導体集積回路
は、データ入力およびアドレス検知信号を２入力とする
ＮＡＮＤゲートと、前記データ入力および前記アドレス
検知信号の反転信号を２入力とするＮＯＲゲートと、前
記ＮＡＮＤゲートおよび前記ＮＯＲゲートの出力を第１
の出力プリセット制御信号および前記第１の出力プリセ
ット制御信号とは異なる動作タイミングの第２の出力プ
リセット制御信号によりハイおよびロウの中間電位にプ
リセットするプリセット部と、電源およびＧＮＤ間に直
列接続されたＰチャネルＭＯＳトランジスタおよびＮチ
ャネルＭＯＳトランジスタを備え且つ両トランジスタの
接続点に出力容量素子を設けた出力バッファ部とを有
し、前記両トランジスタのゲートを前記プリセット部の
異なった出力により制御することにより、前記両トラン
ジスタの接続点におけるデータ出力をハイからロウへ、
またロウの場合はそのままに保持し、さらに中間電位を
経てロウもしくはハイへ変化させるように構成される。
は、データ入力およびアドレス検知信号を２入力とする
ＮＡＮＤゲートと、前記データ入力および前記アドレス
検知信号の反転信号を２入力とするＮＯＲゲートと、前
記ＮＡＮＤゲートおよび前記ＮＯＲゲートの出力を第１
の出力プリセット制御信号および前記第１の出力プリセ
ット制御信号とは異なる動作タイミングの第２の出力プ
リセット制御信号によりハイおよびロウの中間電位にプ
リセットするプリセット部と、電源およびＧＮＤ間に直
列接続されたＰチャネルＭＯＳトランジスタおよびＮチ
ャネルＭＯＳトランジスタを備え且つ両トランジスタの
接続点に出力容量素子を設けた出力バッファ部とを有
し、前記両トランジスタのゲートを前記プリセット部の
異なった出力により制御することにより、前記両トラン
ジスタの接続点におけるデータ出力をハイからロウへ、
またロウの場合はそのままに保持し、さらに中間電位を
経てロウもしくはハイへ変化させるように構成される。
【００２３】この半導体集積回路における前記プリセッ
ト部は、前記ＮＡＮＤゲートおよび前記ＮＯＲゲートの
出力をそれぞれ入力し、前記２つの異なった出力プリセ
ット制御信号により動作タイミングを制御されるＮＡＮ
ＤゲートおよびＮＯＲゲートで構成される。
ト部は、前記ＮＡＮＤゲートおよび前記ＮＯＲゲートの
出力をそれぞれ入力し、前記２つの異なった出力プリセ
ット制御信号により動作タイミングを制御されるＮＡＮ
ＤゲートおよびＮＯＲゲートで構成される。
【００２４】また、本発明の半導体集積回路は、データ
入力およびアドレス検知信号を２入力とする第１のＮＡ
ＮＤゲートと、前記データ入力および前記アドレス検知
信号の反転信号を２入力とする第１のＮＯＲゲートと、
前記第１のＮＡＮＤゲートの出力および第１の出力プリ
セット制御信号を２入力とする第２のＮＡＮＤゲート
と，チップイネーブル信号，前記第１の出力プリセット
制御信号とは異なる動作タイミングの第２の出力プリセ
ット制御信号およびデータ出力を入力する第２のＮＯＲ
ゲートと，前記第１のＮＯＲゲートの出力および前記第
２のＮＯＲゲートの出力を２入力とする第３のＮＯＲゲ
ートとで形成したプリセット部と、電源およびＧＮＤ間
に直列接続されたＰチャネルＭＯＳトランジスタおよび
ＮチャネルＭＯＳトランジスタを備え且つそれぞれのゲ
ートに前記プリセット部を形成する前記第３のＮＯＲゲ
ートの出力および前記第２のＮＡＮＤゲートの出力を供
給するとともに、前記ＰチャネルＭＯＳトランジスタお
よび前記ＮチャネルＭＯＳトランジスタの接続点に出力
容量素子を備え且つその接続点より前記データ出力を取
り出す出力バッファ部とを有し、前記プリセット部の前
記第２のＮＡＮＤゲートおよび前記第２のＮＯＲゲート
を前記第１，第２の出力プリセット制御信号に基づいて
制御することにより、前記データ出力をロウからハイ
へ、またハイの場合はそのままに保持し、さらに中間電
位を経てロウもしくはハイへ変化させるように構成され
る。
入力およびアドレス検知信号を２入力とする第１のＮＡ
ＮＤゲートと、前記データ入力および前記アドレス検知
信号の反転信号を２入力とする第１のＮＯＲゲートと、
前記第１のＮＡＮＤゲートの出力および第１の出力プリ
セット制御信号を２入力とする第２のＮＡＮＤゲート
と，チップイネーブル信号，前記第１の出力プリセット
制御信号とは異なる動作タイミングの第２の出力プリセ
ット制御信号およびデータ出力を入力する第２のＮＯＲ
ゲートと，前記第１のＮＯＲゲートの出力および前記第
２のＮＯＲゲートの出力を２入力とする第３のＮＯＲゲ
ートとで形成したプリセット部と、電源およびＧＮＤ間
に直列接続されたＰチャネルＭＯＳトランジスタおよび
ＮチャネルＭＯＳトランジスタを備え且つそれぞれのゲ
ートに前記プリセット部を形成する前記第３のＮＯＲゲ
ートの出力および前記第２のＮＡＮＤゲートの出力を供
給するとともに、前記ＰチャネルＭＯＳトランジスタお
よび前記ＮチャネルＭＯＳトランジスタの接続点に出力
容量素子を備え且つその接続点より前記データ出力を取
り出す出力バッファ部とを有し、前記プリセット部の前
記第２のＮＡＮＤゲートおよび前記第２のＮＯＲゲート
を前記第１，第２の出力プリセット制御信号に基づいて
制御することにより、前記データ出力をロウからハイ
へ、またハイの場合はそのままに保持し、さらに中間電
位を経てロウもしくはハイへ変化させるように構成され
る。
【００２５】この半導体集積回路における前記第１およ
び第２の出力プリセット制御信号は、前記アドレス検知
信号の入力後に順次続いて前記プリセット部に供給さ
れ、前記アドレス検知信号を入力している間は前記デー
タ入力が前記出力バッファ部に伝達しないようにする形
成される。
び第２の出力プリセット制御信号は、前記アドレス検知
信号の入力後に順次続いて前記プリセット部に供給さ
れ、前記アドレス検知信号を入力している間は前記デー
タ入力が前記出力バッファ部に伝達しないようにする形
成される。
【００２６】さらに、本発明の半導体集積回路は、デー
タ入力およびアドレス検知信号を２入力とする第１のＮ
ＡＮＤゲートと、前記データ入力および前記アドレス検
知信号の反転信号を２入力とする第１のＮＯＲゲート
と、前記第１のＮＯＲゲートの出力および第１の出力プ
リセット制御信号の反転信号を２入力とする第２のＮＯ
Ｒゲートと，チップイネーブル信号の反転信号，前記第
１の出力プリセット制御信号とは異なる動作タイミング
の第２の出力プリセット制御信号の反転信号およびデー
タ出力を入力する第２のＮＡＮＤゲートと，前記第１の
ＮＡＮＤゲートの出力および前記第２のＮＡＮＤゲート
の出力を２入力とする第３のＮＡＮＤゲートとで形成し
たプリセット部と、電源およびＧＮＤ間に直列接続され
たＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯ
Ｓトランジスタを備え且つそれぞれのゲートに前記プリ
セット部を形成する前記第２のＮＯＲゲートの出力およ
び前記第３のＮＡＮＤゲートの出力を供給するととも
に、前記ＰチャネルＭＯＳトランジスタおよび前記Ｎチ
ャネルＭＯＳトランジスタの接続点に出力容量素子を備
え且つその接続点より前記データ出力を取り出す出力バ
ッファ部とを有し、前記プリセット部の前記第２のＮＯ
Ｒゲートおよび前記第２のＮＡＮＤゲートを前記第１，
第２の出力プリセット制御信号に基づいて制御すること
により、前記データ出力をハイからロウへ、またロウの
場合はそのままに保持し、さらに中間電位を経てロウも
しくはハイへ変化させるように構成される。
タ入力およびアドレス検知信号を２入力とする第１のＮ
ＡＮＤゲートと、前記データ入力および前記アドレス検
知信号の反転信号を２入力とする第１のＮＯＲゲート
と、前記第１のＮＯＲゲートの出力および第１の出力プ
リセット制御信号の反転信号を２入力とする第２のＮＯ
Ｒゲートと，チップイネーブル信号の反転信号，前記第
１の出力プリセット制御信号とは異なる動作タイミング
の第２の出力プリセット制御信号の反転信号およびデー
タ出力を入力する第２のＮＡＮＤゲートと，前記第１の
ＮＡＮＤゲートの出力および前記第２のＮＡＮＤゲート
の出力を２入力とする第３のＮＡＮＤゲートとで形成し
たプリセット部と、電源およびＧＮＤ間に直列接続され
たＰチャネルＭＯＳトランジスタおよびＮチャネルＭＯ
Ｓトランジスタを備え且つそれぞれのゲートに前記プリ
セット部を形成する前記第２のＮＯＲゲートの出力およ
び前記第３のＮＡＮＤゲートの出力を供給するととも
に、前記ＰチャネルＭＯＳトランジスタおよび前記Ｎチ
ャネルＭＯＳトランジスタの接続点に出力容量素子を備
え且つその接続点より前記データ出力を取り出す出力バ
ッファ部とを有し、前記プリセット部の前記第２のＮＯ
Ｒゲートおよび前記第２のＮＡＮＤゲートを前記第１，
第２の出力プリセット制御信号に基づいて制御すること
により、前記データ出力をハイからロウへ、またロウの
場合はそのままに保持し、さらに中間電位を経てロウも
しくはハイへ変化させるように構成される。
【００２７】この半導体集積回路における前記第１およ
び第２の出力プリセット制御信号は、前記アドレス検知
信号の入力後に順次続いて前記プリセット部に供給さ
れ、前記アドレス検知信号を入力している間は前記デー
タ入力が前記出力バッファ部に伝達しないように形成さ
れる。
び第２の出力プリセット制御信号は、前記アドレス検知
信号の入力後に順次続いて前記プリセット部に供給さ
れ、前記アドレス検知信号を入力している間は前記デー
タ入力が前記出力バッファ部に伝達しないように形成さ
れる。
【００２８】
【発明の実施の形態】次に、本発明の実施の形態ついて
図面を参照して説明する。
図面を参照して説明する。
【００２９】図１は本発明の一実施の形態を説明するた
めの半導体集積回路図である。図１に示すように、本実
施の形態における半導体集積回路は、データ入力ＤＩお
よびアドレス検知信号Ａを入力する入力バッファ部と、
出力バッファ部８と、これら入力バッファ部および出力
バッファ部８間に接続され、出力電圧ＤＯをハイおよび
ロウの中間電圧にプリチャージによって一旦プリセット
するプリセット部７とで構成される。
めの半導体集積回路図である。図１に示すように、本実
施の形態における半導体集積回路は、データ入力ＤＩお
よびアドレス検知信号Ａを入力する入力バッファ部と、
出力バッファ部８と、これら入力バッファ部および出力
バッファ部８間に接続され、出力電圧ＤＯをハイおよび
ロウの中間電圧にプリチャージによって一旦プリセット
するプリセット部７とで構成される。
【００３０】この入力バッファ部は、データ入力ＤＩお
よびアドレス検知信号Ａを２入力とするＮＡＮＤゲート
２と、アドレス検知信号Ａを反転させるインバータ３
と、データ入力ＤＩ，パルスＡの反転信号を２入力とす
るＮＯＲゲート１とで構成される。
よびアドレス検知信号Ａを２入力とするＮＡＮＤゲート
２と、アドレス検知信号Ａを反転させるインバータ３
と、データ入力ＤＩ，パルスＡの反転信号を２入力とす
るＮＯＲゲート１とで構成される。
【００３１】また、プリセット部７は、ＮＡＮＤゲート
２の出力および第１の出力プリセット制御信号ＰＳＢ１
を２入力とするＮＡＮＤゲート５と，チップイネーブル
信号ＣＥＢ，第１の出力プリセット制御信号ＰＳＢ１と
は異なる動作タイミングの第２の出力プリセット制御信
号ＰＳＢ２およびデータ出力ＤＯを入力するＮＯＲゲー
ト６と，ＮＯＲゲート１の出力およびＮＯＲゲート６の
出力を２入力とするＮＯＲゲート４とで形成される。
２の出力および第１の出力プリセット制御信号ＰＳＢ１
を２入力とするＮＡＮＤゲート５と，チップイネーブル
信号ＣＥＢ，第１の出力プリセット制御信号ＰＳＢ１と
は異なる動作タイミングの第２の出力プリセット制御信
号ＰＳＢ２およびデータ出力ＤＯを入力するＮＯＲゲー
ト６と，ＮＯＲゲート１の出力およびＮＯＲゲート６の
出力を２入力とするＮＯＲゲート４とで形成される。
【００３２】さらに、出力バッフア部８は、電源および
ＧＮＤ間に直列接続されたＰＭＯＳＰ１およびＮＭＯＳ
Ｎ１を備え、それぞれのゲートにプリセット部７を形成
するＮＯＲゲート４の出力およびＮＡＮＤゲート５の出
力を供給する。また、ＰＭＯＳＰ１およびＮＭＯＳＮ１
の接続点には、出力容量素子Ｃ１が接続され、その接続
点よりデータ出力ＤＯを取り出すように構成している。
ＧＮＤ間に直列接続されたＰＭＯＳＰ１およびＮＭＯＳ
Ｎ１を備え、それぞれのゲートにプリセット部７を形成
するＮＯＲゲート４の出力およびＮＡＮＤゲート５の出
力を供給する。また、ＰＭＯＳＰ１およびＮＭＯＳＮ１
の接続点には、出力容量素子Ｃ１が接続され、その接続
点よりデータ出力ＤＯを取り出すように構成している。
【００３３】本実施の形態では、基本的にはプリセット
部７のＮＡＮＤゲート５が制御信号ＰＳＢ１に基ずいて
出力ＤＯのハイからロウレベルへのディスチャージを受
け持ち、ＮＯＲゲート４，６が制御信号ＰＳＢ２に基ず
いて出力ＤＯをロウから中間電圧に一旦プリセットする
機能を果している。続いて、パルスＡにより中間電圧に
保持された出力電圧ＤＯをハイもしくはロウに変化させ
る。これにより、発振現象を止めるとともに、出力電圧
の立ち上げを速くしている。すなわち、このプリセット
部７を設けたことにより、入力データＤＩが出力バッフ
ァ８に伝達されるのを停止するとともに、出力ＤＯの立
ち上げを速くしている。
部７のＮＡＮＤゲート５が制御信号ＰＳＢ１に基ずいて
出力ＤＯのハイからロウレベルへのディスチャージを受
け持ち、ＮＯＲゲート４，６が制御信号ＰＳＢ２に基ず
いて出力ＤＯをロウから中間電圧に一旦プリセットする
機能を果している。続いて、パルスＡにより中間電圧に
保持された出力電圧ＤＯをハイもしくはロウに変化させ
る。これにより、発振現象を止めるとともに、出力電圧
の立ち上げを速くしている。すなわち、このプリセット
部７を設けたことにより、入力データＤＩが出力バッフ
ァ８に伝達されるのを停止するとともに、出力ＤＯの立
ち上げを速くしている。
【００３４】図２は図１における各種信号のタイミング
図である。図２に示すように、この出力回路において
は、アドレスＡＤが切り換わったことをパルス発生回路
（図示省略）で検知すると、このパルス発生回路は、図
１の出力回路に対して、アドレス検知信号Ａやプリセッ
ト制御信号ＰＳＢ１，ＰＳＢ２を出力してくる。なお、
このときのチップイネーブル信号ＣＥＢは″Ｌ″レベル
にあるものとする。
図である。図２に示すように、この出力回路において
は、アドレスＡＤが切り換わったことをパルス発生回路
（図示省略）で検知すると、このパルス発生回路は、図
１の出力回路に対して、アドレス検知信号Ａやプリセッ
ト制御信号ＰＳＢ１，ＰＳＢ２を出力してくる。なお、
このときのチップイネーブル信号ＣＥＢは″Ｌ″レベル
にあるものとする。
【００３５】まず、アドレスＡＤの切り換わり（時間ｔ
３の始まり）後、アドレス検知信号Ａが″Ｌ″レベル
（時間ｔ１の始まり）になると、ＮＯＲゲート１の出力
が″Ｌ″レベルになり、しかもプリセット制御信号ＰＳ
Ｂ１，ＰＳＢ２が共に″Ｈ″レベルであるため、プリセ
ット部７を形成するＮＯＲゲート４の出力は″Ｈ″レベ
ル、逆にプリセット部７のＮＡＮＤゲート５の出力は″
Ｌ″レベルになる。このため、出力バッファ８のＰＭＯ
ＳＰ１とＮＭＯＳＮ１はどちらもＯＦＦ状態になり、出
力ＤＯは前のサイクルの状態、すなわち″Ｈ″もしく
は″Ｌ″レベルの状態をそのまま維持する。
３の始まり）後、アドレス検知信号Ａが″Ｌ″レベル
（時間ｔ１の始まり）になると、ＮＯＲゲート１の出力
が″Ｌ″レベルになり、しかもプリセット制御信号ＰＳ
Ｂ１，ＰＳＢ２が共に″Ｈ″レベルであるため、プリセ
ット部７を形成するＮＯＲゲート４の出力は″Ｈ″レベ
ル、逆にプリセット部７のＮＡＮＤゲート５の出力は″
Ｌ″レベルになる。このため、出力バッファ８のＰＭＯ
ＳＰ１とＮＭＯＳＮ１はどちらもＯＦＦ状態になり、出
力ＤＯは前のサイクルの状態、すなわち″Ｈ″もしく
は″Ｌ″レベルの状態をそのまま維持する。
【００３６】次に、制御信号ＰＳＢ１が″Ｌ″レベルに
なると、ＮＡＮＤゲート５の出力が″Ｈ″レベルになる
ため、ＮＭＯＳＮ１はＯＮ状態になる。したがって、出
力ＤＯが″Ｈ″レベルのときには、コンデンサＣ１を介
してディスチャージされ、また出力ＤＯが″Ｌ″レベル
のときには、″Ｌ″レベルの状態を保持する。
なると、ＮＡＮＤゲート５の出力が″Ｈ″レベルになる
ため、ＮＭＯＳＮ１はＯＮ状態になる。したがって、出
力ＤＯが″Ｈ″レベルのときには、コンデンサＣ１を介
してディスチャージされ、また出力ＤＯが″Ｌ″レベル
のときには、″Ｌ″レベルの状態を保持する。
【００３７】つづいて、出力ＤＯが″Ｌ″レベルにセッ
ト完了された後、アドレス検知信号Ａは″Ｌ″レベルの
ままであるが、プリセット制御信号ＰＳＢ１が″Ｈ″レ
ベルになると、ＮＡＮＤゲート５の出力は″Ｈ″レベル
から″Ｌ″レベルに反転するので、ＮＭＯＳＮ１はＯＦ
Ｆ状態になる。さらに、プリセット制御信号ＰＳＢ２
が″Ｌ″レベルになると、ＮＯＲゲート６の出力は″
Ｈ″レベル、ＮＯＲゲート４の出力は″Ｌ″レベルにな
るため、ＰＭＯＳＰ１がＯＦＦ状態からＯＮ状態へ変
り、時間ｔ２の間、出力ＤＯのプリチャージが始まる。
この状態は、ＮＯＲゲート６の出力が″Ｈ″レベルか
ら″Ｌ″レベルへ反転するまで、出力ＤＯのレベルはプ
リチャージされ続ける。このＮＯＲゲート６の出力を受
け、ＮＯＲゲート４の出力が″Ｈ″レベルになると、出
力バッファ８のＰＭＯＳＰ１がＯＦＦ状態になり、プリ
チャージは終了する。その時点での出力ＤＯレベルが中
間電位としてセットされる。
ト完了された後、アドレス検知信号Ａは″Ｌ″レベルの
ままであるが、プリセット制御信号ＰＳＢ１が″Ｈ″レ
ベルになると、ＮＡＮＤゲート５の出力は″Ｈ″レベル
から″Ｌ″レベルに反転するので、ＮＭＯＳＮ１はＯＦ
Ｆ状態になる。さらに、プリセット制御信号ＰＳＢ２
が″Ｌ″レベルになると、ＮＯＲゲート６の出力は″
Ｈ″レベル、ＮＯＲゲート４の出力は″Ｌ″レベルにな
るため、ＰＭＯＳＰ１がＯＦＦ状態からＯＮ状態へ変
り、時間ｔ２の間、出力ＤＯのプリチャージが始まる。
この状態は、ＮＯＲゲート６の出力が″Ｈ″レベルか
ら″Ｌ″レベルへ反転するまで、出力ＤＯのレベルはプ
リチャージされ続ける。このＮＯＲゲート６の出力を受
け、ＮＯＲゲート４の出力が″Ｈ″レベルになると、出
力バッファ８のＰＭＯＳＰ１がＯＦＦ状態になり、プリ
チャージは終了する。その時点での出力ＤＯレベルが中
間電位としてセットされる。
【００３８】その後、期間ｔ２が過ぎて制御信号ＰＳＢ
１が″Ｈ″レベルになると、読み出し動作が完了し、入
力端子ＤＩに読み出しデータが伝達されてくる。しかる
後、アドレス検知信号Ａが″Ｈ″レベルとなるので、出
力端子ＤＯには、入力ＤＩの反転データが出力される。
１が″Ｈ″レベルになると、読み出し動作が完了し、入
力端子ＤＩに読み出しデータが伝達されてくる。しかる
後、アドレス検知信号Ａが″Ｈ″レベルとなるので、出
力端子ＤＯには、入力ＤＩの反転データが出力される。
【００３９】本実施の形態では、出力バッファ８を形成
するＰＭＯＳＰ１とＮＭＯＳＮ１の両方ともＯＦＦの状
態から一旦ＮＭＯＳＮ１をＯＮ状態にすることにより、
出力電圧ＤＯを″Ｌ″レベルへ初期化し、その後ＰＭＯ
ＳＰ１をＯＮ状態とし、出力電圧の中間電位へのプリセ
ットはプリチャージのみで行うため、発振現象を防止す
ることができる。しかも、出力電圧をプリセットするた
めに、出力端子をプリチャージしたり、あるいはディス
チャージする専用のトランジスタを用いなくて済むの
で、その分チップサイズを小さくすることができる。
するＰＭＯＳＰ１とＮＭＯＳＮ１の両方ともＯＦＦの状
態から一旦ＮＭＯＳＮ１をＯＮ状態にすることにより、
出力電圧ＤＯを″Ｌ″レベルへ初期化し、その後ＰＭＯ
ＳＰ１をＯＮ状態とし、出力電圧の中間電位へのプリセ
ットはプリチャージのみで行うため、発振現象を防止す
ることができる。しかも、出力電圧をプリセットするた
めに、出力端子をプリチャージしたり、あるいはディス
チャージする専用のトランジスタを用いなくて済むの
で、その分チップサイズを小さくすることができる。
【００４０】図３は本発明の他の実施の形態を説明する
ための半導体集積回路図である。図３に示すように、本
実施の形態における半導体集積回路も、データ入力ＤＩ
およびアドレス検知信号Ａを入力する入力バッファ部
と、出力バッファ部８と、これら入力バッファ部および
出力バッファ部８間に接続され、出力電圧ＤＯをハイお
よびロウの中間電圧にディスチャージによって一旦プリ
セットするプリセット部７とで構成される。このうち、
入力バッファ部および出力バッファ部８については、前
述した図１の回路と同一であるので、説明を省略する。
ための半導体集積回路図である。図３に示すように、本
実施の形態における半導体集積回路も、データ入力ＤＩ
およびアドレス検知信号Ａを入力する入力バッファ部
と、出力バッファ部８と、これら入力バッファ部および
出力バッファ部８間に接続され、出力電圧ＤＯをハイお
よびロウの中間電圧にディスチャージによって一旦プリ
セットするプリセット部７とで構成される。このうち、
入力バッファ部および出力バッファ部８については、前
述した図１の回路と同一であるので、説明を省略する。
【００４１】構成上異なるのは、プリセット部７が、Ｎ
ＯＲゲート１の出力およびインバータ９による第１の出
力プリセット制御信号ＰＳＢ１の反転信号を２入力とす
るＮＯＲゲート４と、インバータ１０によるチップイネ
ーブル信号ＣＥＢの反転信号，第１の出力プリセット制
御信号ＰＳＢ１とは異なる動作タイミングの第２の出力
プリセット制御信号ＰＳＢ２をインバータ１１により反
転した信号およびデータ出力ＤＯを入力するＮＡＮＤゲ
ート１２と、ＮＡＮＤゲート２の出力およびＮＡＮＤゲ
ート１２の出力を２入力とするＮＡＮＤゲート５とで形
成したことにある。
ＯＲゲート１の出力およびインバータ９による第１の出
力プリセット制御信号ＰＳＢ１の反転信号を２入力とす
るＮＯＲゲート４と、インバータ１０によるチップイネ
ーブル信号ＣＥＢの反転信号，第１の出力プリセット制
御信号ＰＳＢ１とは異なる動作タイミングの第２の出力
プリセット制御信号ＰＳＢ２をインバータ１１により反
転した信号およびデータ出力ＤＯを入力するＮＡＮＤゲ
ート１２と、ＮＡＮＤゲート２の出力およびＮＡＮＤゲ
ート１２の出力を２入力とするＮＡＮＤゲート５とで形
成したことにある。
【００４２】本実施の形態では、基本的にはプリセット
部７のＮＯＲゲート４が制御信号ＰＳＢ１に基ずいて出
力ＤＯのロウからハイレベルへのプリチャージを受け持
ち、ＮＡＮＤゲート５，１２が制御信号ＰＳＢ２に基ず
いて出力ＤＯをハイから中間電圧に一旦プリセットする
機能を果している。続いて、パルスＡにより中間電圧に
保持された出力電圧ＤＯをハイもしくはロウに変化させ
る。これにより、発振現象を止めるとともに、出力電圧
の立ち上げを速くしている。すなわち、このプリセット
部７を設けたことにより、入力データＤＩが出力バッフ
ァ８に伝達されるのを停止するとともに、出力ＤＯの立
ち上げを速くしている。
部７のＮＯＲゲート４が制御信号ＰＳＢ１に基ずいて出
力ＤＯのロウからハイレベルへのプリチャージを受け持
ち、ＮＡＮＤゲート５，１２が制御信号ＰＳＢ２に基ず
いて出力ＤＯをハイから中間電圧に一旦プリセットする
機能を果している。続いて、パルスＡにより中間電圧に
保持された出力電圧ＤＯをハイもしくはロウに変化させ
る。これにより、発振現象を止めるとともに、出力電圧
の立ち上げを速くしている。すなわち、このプリセット
部７を設けたことにより、入力データＤＩが出力バッフ
ァ８に伝達されるのを停止するとともに、出力ＤＯの立
ち上げを速くしている。
【００４３】図４は図３における各種信号のタイミング
図である。図４に示すように、この出力回路も、前述し
た図１の回路と同様、アドレスＡＤが切り換わったこと
をパルス発生回路で検知すると、このパルス発生回路
は、図３の出力回路に対して、アドレス検知信号Ａとプ
リセット制御信号ＰＳＢ１，ＰＳＢ２を出力してくるの
で、出力ＤＯを中間電位にプリセットするものである。
しかし、本実施の形態においては、前述の例とは逆に、
出力ＤＯを一旦強制的に″Ｈ″レベルにプリチャージ
し、それを保持した後、出力ＤＯを″Ｈ″レベルからデ
ィスチャージして中間レベルにセットするものである。
なお、このときのチップイネーブル信号ＣＥＢは、前述
した図１の回路と同様、″Ｌ″レベルにあるものとし、
制御信号ＰＳＢ１，ＰＳＢ２および検知信号Ａの入力タ
イミングも同様とする。
図である。図４に示すように、この出力回路も、前述し
た図１の回路と同様、アドレスＡＤが切り換わったこと
をパルス発生回路で検知すると、このパルス発生回路
は、図３の出力回路に対して、アドレス検知信号Ａとプ
リセット制御信号ＰＳＢ１，ＰＳＢ２を出力してくるの
で、出力ＤＯを中間電位にプリセットするものである。
しかし、本実施の形態においては、前述の例とは逆に、
出力ＤＯを一旦強制的に″Ｈ″レベルにプリチャージ
し、それを保持した後、出力ＤＯを″Ｈ″レベルからデ
ィスチャージして中間レベルにセットするものである。
なお、このときのチップイネーブル信号ＣＥＢは、前述
した図１の回路と同様、″Ｌ″レベルにあるものとし、
制御信号ＰＳＢ１，ＰＳＢ２および検知信号Ａの入力タ
イミングも同様とする。
【００４４】まず、アドレスＡＤの切り換わり（時間ｔ
３の始まり）後、アドレス検知信号Ａが″Ｌ″レベル
（時間ｔ１の始まり）になると、ＮＯＲゲート１の出力
が″Ｌ″レベルになり、しかもプリセット制御信号ＰＳ
Ｂ１，ＰＳＢ２が共に″Ｈ″レベルであるため、プリセ
ット部７を形成するＮＯＲゲート４の出力は″Ｈ″レベ
ル、逆にプリセット部７のＮＡＮＤゲート５の出力は″
Ｌ″レベルになる。このため、出力バッファ８のＰＭＯ
ＳＰ１とＮＭＯＳＮ１はどちらもＯＦＦ状態になり、出
力ＤＯは前のサイクルの状態、すなわち″Ｈ″もしく
は″Ｌ″レベルの状態をそのまま維持する。
３の始まり）後、アドレス検知信号Ａが″Ｌ″レベル
（時間ｔ１の始まり）になると、ＮＯＲゲート１の出力
が″Ｌ″レベルになり、しかもプリセット制御信号ＰＳ
Ｂ１，ＰＳＢ２が共に″Ｈ″レベルであるため、プリセ
ット部７を形成するＮＯＲゲート４の出力は″Ｈ″レベ
ル、逆にプリセット部７のＮＡＮＤゲート５の出力は″
Ｌ″レベルになる。このため、出力バッファ８のＰＭＯ
ＳＰ１とＮＭＯＳＮ１はどちらもＯＦＦ状態になり、出
力ＤＯは前のサイクルの状態、すなわち″Ｈ″もしく
は″Ｌ″レベルの状態をそのまま維持する。
【００４５】次に、制御信号ＰＳＢ１が″Ｌ″レベルに
なると、インバータ９を介したＮＯＲゲート４の出力
が″Ｌ″レベルになるため、ＰＭＯＳＰ１はＯＮ状態に
なり、出力ＤＯが″Ｈ″レベルにプリチャージされる。
なお、出力ＤＯが当初″Ｈ″レベルのときには、″Ｈ″
レベルの状態を保持する。
なると、インバータ９を介したＮＯＲゲート４の出力
が″Ｌ″レベルになるため、ＰＭＯＳＰ１はＯＮ状態に
なり、出力ＤＯが″Ｈ″レベルにプリチャージされる。
なお、出力ＤＯが当初″Ｈ″レベルのときには、″Ｈ″
レベルの状態を保持する。
【００４６】その後、出力ＤＯが完全に″Ｈ″レベルに
なったところで、制御信号ＰＳＢ１が″Ｈ″レベルにな
ると、ＮＯＲゲート４の出力が″Ｈ″レベルになるた
め、ＰＭＯＳＰ１はＯＦＦ状態になる。
なったところで、制御信号ＰＳＢ１が″Ｈ″レベルにな
ると、ＮＯＲゲート４の出力が″Ｈ″レベルになるた
め、ＰＭＯＳＰ１はＯＦＦ状態になる。
【００４７】つづいて、制御信号ＰＳＢ２が″Ｌ″レベ
ルになると、インバータ１１を介したＮＡＮＤゲート１
２の出力が″Ｌ″レベル、ＮＡＮＤゲート５の出力が″
Ｈ″レベルになるため、ＮＭＯＳＮ１がＯＮ状態にな
り、″Ｈ″レベルにセットされた出力ＤＯがディスチャ
ージし始める。この出力ＤＯのレベルがＮＡＮＤゲート
１２の出力を″Ｌ″レベルから″Ｈ″レベルに反転させ
るところまで低くなったとき、ＮＡＮＤゲート５の出力
が″Ｌ″レベルになる。このため、ＮＭＯＳＮ１はＯＦ
Ｆ状態になり、その時点での出力ＤＯは中間電位に保持
される。
ルになると、インバータ１１を介したＮＡＮＤゲート１
２の出力が″Ｌ″レベル、ＮＡＮＤゲート５の出力が″
Ｈ″レベルになるため、ＮＭＯＳＮ１がＯＮ状態にな
り、″Ｈ″レベルにセットされた出力ＤＯがディスチャ
ージし始める。この出力ＤＯのレベルがＮＡＮＤゲート
１２の出力を″Ｌ″レベルから″Ｈ″レベルに反転させ
るところまで低くなったとき、ＮＡＮＤゲート５の出力
が″Ｌ″レベルになる。このため、ＮＭＯＳＮ１はＯＦ
Ｆ状態になり、その時点での出力ＤＯは中間電位に保持
される。
【００４８】さらに、期間ｔ２が過ぎてプリセット制御
信号ＰＳＢ２が″Ｈ″レベルになると、読み出し動作が
完了し、入力端子ＤＩに読み出しデータが伝達されてく
る。しかる後、アドレス検知信号Ａが″Ｈ″レベルとな
るので、出力端子ＤＯには、入力ＤＩの反転データが出
力される。
信号ＰＳＢ２が″Ｈ″レベルになると、読み出し動作が
完了し、入力端子ＤＩに読み出しデータが伝達されてく
る。しかる後、アドレス検知信号Ａが″Ｈ″レベルとな
るので、出力端子ＤＯには、入力ＤＩの反転データが出
力される。
【００４９】本実施の形態では、出力バッファ８を形成
するＰＭＯＳＰ１とＮＭＯＳＮ１の両方ともＯＦＦの状
態から一旦ＰＭＯＳＰ１をＯＮ状態にすることにより、
出力電圧ＤＯを″Ｈ″レベルへ初期化し、その後ＮＭＯ
ＳＮ１をＯＮ状態とし、出力電圧の中間電位へのプリセ
ットはディスチャージのみで行うため、発振現象を防止
することができる。しかも、出力電圧をプリセットする
ために、出力端子をプリチャージしたり、あるいはディ
スチャージする専用のトランジスタをを用いなくて済む
ので、その分チップサイズを小さくすることができる。
するＰＭＯＳＰ１とＮＭＯＳＮ１の両方ともＯＦＦの状
態から一旦ＰＭＯＳＰ１をＯＮ状態にすることにより、
出力電圧ＤＯを″Ｈ″レベルへ初期化し、その後ＮＭＯ
ＳＮ１をＯＮ状態とし、出力電圧の中間電位へのプリセ
ットはディスチャージのみで行うため、発振現象を防止
することができる。しかも、出力電圧をプリセットする
ために、出力端子をプリチャージしたり、あるいはディ
スチャージする専用のトランジスタをを用いなくて済む
ので、その分チップサイズを小さくすることができる。
【００５０】
【発明の効果】以上説明したように、本発明の半導体集
積回路は、データ入力段の論理をＮＯＲゲートおよびＮ
ＡＮＤゲートでとるとともに、出力バッファのＰＭＯＳ
およびＮＭＯＳの動作を２つの制御パルスで制御するプ
リセット部を有することにより、出力端子の電位を必ら
ず″Ｈ″レベルか″Ｌ″レベルの一方にセットした後に
プリセット動作を開始させるため、出力端子のプリセッ
ト動作としては、プリチャージかディスチャージのどち
らか一方しか発生しないので、発振現象を防止でき、プ
リセット動作を安定に行うとともに、ノイズの発生や誤
動作を防止することのができるという効果がある。
積回路は、データ入力段の論理をＮＯＲゲートおよびＮ
ＡＮＤゲートでとるとともに、出力バッファのＰＭＯＳ
およびＮＭＯＳの動作を２つの制御パルスで制御するプ
リセット部を有することにより、出力端子の電位を必ら
ず″Ｈ″レベルか″Ｌ″レベルの一方にセットした後に
プリセット動作を開始させるため、出力端子のプリセッ
ト動作としては、プリチャージかディスチャージのどち
らか一方しか発生しないので、発振現象を防止でき、プ
リセット動作を安定に行うとともに、ノイズの発生や誤
動作を防止することのができるという効果がある。
【００５１】すなわち、出力端子の電位が中間電位に達
し、実際に出力端子をプリチャージもしくはディスチャ
ージしている出力バッファのトランジスタをＯＦＦ状態
にしてから完全にプリセット動作が終了するまでに、多
めにプリチャージもしくはディスチャージされる。した
がって、出力端子をプリチャージもしくはディスチャー
ジするトランジスタがＯＦＦ状態となるレベル以上に、
プリチャージもしくはディスチャージされても、出力端
子をプリチャージもしくはディスチャージするトランジ
スタがＯＦＦ状態のままＯＮ状態に切り換わることはな
いため、発振現象は起らないからである。
し、実際に出力端子をプリチャージもしくはディスチャ
ージしている出力バッファのトランジスタをＯＦＦ状態
にしてから完全にプリセット動作が終了するまでに、多
めにプリチャージもしくはディスチャージされる。した
がって、出力端子をプリチャージもしくはディスチャー
ジするトランジスタがＯＦＦ状態となるレベル以上に、
プリチャージもしくはディスチャージされても、出力端
子をプリチャージもしくはディスチャージするトランジ
スタがＯＦＦ状態のままＯＮ状態に切り換わることはな
いため、発振現象は起らないからである。
【００５２】また、本発明の半導体集積回路は、出力電
位をプリセットするために、出力端子をプリチャージす
るか、もしくはディスチャージする専用のトランジスタ
を用いないで済み、その分チップサイズを小さくできる
という効果がある。
位をプリセットするために、出力端子をプリチャージす
るか、もしくはディスチャージする専用のトランジスタ
を用いないで済み、その分チップサイズを小さくできる
という効果がある。
【図１】本発明の一実施の形態を説明するための半導体
集積回路図である。
集積回路図である。
【図２】図１における各種信号のタイミング図である。
【図３】本発明の他の実施の形態を説明するための半導
体集積回路図である。
体集積回路図である。
【図４】図３における各種信号のタイミング図である。
【図５】従来の一例を説明するための半導体集積回路図
である。
である。
【図６】図５における各種信号のタイミング図である。
１，４，６ ＮＯＲゲート ２，５，１２ ＮＡＮＤゲート ３，９，１０，１１ インバータ ７ プリセット部 ８ 出力バッファ Ｐ１ ＰチャネルＭＯＳトランジスタ Ｎ１ ＮチャネルＭＯＳトランジスタ ＤＩ データ入力端子 ＤＯ データ出力端子 Ａ アドレス検知入力 ＰＳＢ１，ＰＳＢ２ プリセット制御信号 ＣＥＢ チップイネーブル信号
Claims (6)
- 【請求項１】 データ入力およびアドレス検知信号を２
入力とするＮＡＮＤゲートと、前記データ入力および前
記アドレス検知信号の反転信号を２入力とするＮＯＲゲ
ートと、前記ＮＡＮＤゲートおよび前記ＮＯＲゲートの
出力を第１の出力プリセット制御信号および前記第１の
出力プリセット制御信号とは異なる動作タイミングの第
２の出力プリセット制御信号によりハイおよびロウの中
間電位にプリセットするプリセット部と、電源およびＧ
ＮＤ間に直列接続されたＰチャネルＭＯＳトランジスタ
およびＮチャネルＭＯＳトランジスタを備え且つ両トラ
ンジスタの接続点に出力容量素子を設けた出力バッファ
部とを有し、前記両トランジスタのゲートを前記プリセ
ット部の異なった出力により制御することにより、前記
両トランジスタの接続点におけるデータ出力をハイから
ロウへ、またロウの場合はそのままに保持し、さらに中
間電位を経てロウもしくはハイへ変化させることを特徴
とする半導体集積回路。 - 【請求項２】 前記プリセット部は、前記ＮＡＮＤゲー
トおよび前記ＮＯＲゲートの出力をそれぞれ入力し、前
記２つの異なった出力プリセット制御信号により動作タ
イミングを制御されるＮＡＮＤゲートおよびＮＯＲゲー
トで構成した請求項１記載の半導体集積回路。 - 【請求項３】 データ入力およびアドレス検知信号を２
入力とする第１のＮＡＮＤゲートと、前記データ入力お
よび前記アドレス検知信号の反転信号を２入力とする第
１のＮＯＲゲートと、前記第１のＮＡＮＤゲートの出力
および第１の出力プリセット制御信号を２入力とする第
２のＮＡＮＤゲートと，チップイネーブル信号，前記第
１の出力プリセット制御信号とは異なる動作タイミング
の第２の出力プリセット制御信号およびデータ出力を入
力する第２のＮＯＲゲートと，前記第１のＮＯＲゲート
の出力および前記第２のＮＯＲゲートの出力を２入力と
する第３のＮＯＲゲートとで形成したプリセット部と、
電源およびＧＮＤ間に直列接続されたＰチャネルＭＯＳ
トランジスタおよびＮチャネルＭＯＳトランジスタを備
え且つそれぞれのゲートに前記プリセット部を形成する
前記第３のＮＯＲゲートの出力および前記第２のＮＡＮ
Ｄゲートの出力を供給するとともに、前記ＰチャネルＭ
ＯＳトランジスタおよび前記ＮチャネルＭＯＳトランジ
スタの接続点に出力容量素子を備え且つその接続点より
前記データ出力を取り出す出力バッファ部とを有し、前
記プリセット部の前記第２のＮＡＮＤゲートおよび前記
第２のＮＯＲゲートを前記第１，第２の出力プリセット
制御信号に基づいて制御することにより、前記データ出
力をロウからハイへ、またハイの場合はそのままに保持
し、さらに中間電位を経てロウもしくはハイへ変化させ
ることを特徴とする半導体集積回路。 - 【請求項４】 前記第１および第２の出力プリセット制
御信号は、前記アドレス検知信号の入力後に順次続いて
前記プリセット部に供給され、前記アドレス検知信号を
入力している間は前記データ入力が前記出力バッファ部
に伝達しないようにする請求項３記載の半導体集積回
路。 - 【請求項５】 データ入力およびアドレス検知信号を２
入力とする第１のＮＡＮＤゲートと、前記データ入力お
よび前記アドレス検知信号の反転信号を２入力とする第
１のＮＯＲゲートと、前記第１のＮＯＲゲートの出力お
よび第１の出力プリセット制御信号の反転信号を２入力
とする第２のＮＯＲゲートと，チップイネーブル信号の
反転信号，前記第１の出力プリセット制御信号とは異な
る動作タイミングの第２の出力プリセット制御信号の反
転信号およびデータ出力を入力する第２のＮＡＮＤゲー
トと，前記第１のＮＡＮＤゲートの出力および前記第２
のＮＡＮＤゲートの出力を２入力とする第３のＮＡＮＤ
ゲートとで形成したプリセット部と、電源およびＧＮＤ
間に直列接続されたＰチャネルＭＯＳトランジスタおよ
びＮチャネルＭＯＳトランジスタを備え且つそれぞれの
ゲートに前記プリセット部を形成する前記第２のＮＯＲ
ゲートの出力および前記第３のＮＡＮＤゲートの出力を
供給するとともに、前記ＰチャネルＭＯＳトランジスタ
および前記ＮチャネルＭＯＳトランジスタの接続点に出
力容量素子を備え且つその接続点より前記データ出力を
取り出す出力バッファ部とを有し、前記プリセット部の
前記第２のＮＯＲゲートおよび前記第２のＮＡＮＤゲー
トを前記第１，第２の出力プリセット制御信号に基づい
て制御することにより、前記データ出力をハイからロウ
へ、またロウの場合はそのままに保持し、さらに中間電
位を経てロウもしくはハイへ変化させることを特徴とす
る半導体集積回路。 - 【請求項６】 前記第１および第２の出力プリセット制
御信号は、前記アドレス検知信号の入力後に順次続いて
前記プリセット部に供給され、前記アドレス検知信号を
入力している間は前記データ入力が前記出力バッファ部
に伝達しないようにする請求項５記載の半導体集積回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8074084A JP2798641B2 (ja) | 1996-03-28 | 1996-03-28 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8074084A JP2798641B2 (ja) | 1996-03-28 | 1996-03-28 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09266440A JPH09266440A (ja) | 1997-10-07 |
| JP2798641B2 true JP2798641B2 (ja) | 1998-09-17 |
Family
ID=13536963
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8074084A Expired - Lifetime JP2798641B2 (ja) | 1996-03-28 | 1996-03-28 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2798641B2 (ja) |
-
1996
- 1996-03-28 JP JP8074084A patent/JP2798641B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09266440A (ja) | 1997-10-07 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980609 |