JP2875199B2 - ノイズを遮断するアドレスバッファー - Google Patents
ノイズを遮断するアドレスバッファーInfo
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- G—PHYSICS
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- G11C8/00—Arrangements for selecting an address in a digital store
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Description
【０００１】
【発明の属する技術分野】本発明は、メモリ素子内のア
ドレスバッファーに係り、特に、センスアンプ叉は出力
バッファーの動作に従いアドレス信号入力部から発生す
るノイズをクロックインバーターにより遮断させ、メモ
リ素子の誤動作及び出力バッファーの出力信号の遅延を
防止し得るアドレスバッファーに関するものである。
ドレスバッファーに係り、特に、センスアンプ叉は出力
バッファーの動作に従いアドレス信号入力部から発生す
るノイズをクロックインバーターにより遮断させ、メモ
リ素子の誤動作及び出力バッファーの出力信号の遅延を
防止し得るアドレスバッファーに関するものである。
【０００２】
【従来の技術】従来アドレスバッファーにおいては、図
３に示すように、メモリ素子の外部からチップ選択信号
ＣＳＢ及びアドレス信号Ａｉが夫々入力するアドレス信
号入力部１０と、該アドレス信号入力部１０の出力信号
を反転する第１インバーター２０と、該第１インバータ
ー２０の出力信号を反転し該反転された内部アドレス信
号ＡＮＢをアドレスディコーダー（図示せず）に出力す
る第２インバーター２１と、該第２インバーター２１か
ら出力され反転された内部アドレス信号ＡＮＢを反転し
該反転された内部アドレス信号ＡＮＢをアドレスディコ
ーダー（図示せず）に出力する第３インバーター２２
と、前記第１インバーター２０の出力信号によりアドレ
ス遷移検出（Address Transition Detection）信号Ａ
ＴＳ０を出力するアドレス遷移検出部３０と、該アドレ
ス遷移検出部３０から出力されたアドレス遷移検出信号
ＡＴＳ０及び他の複数個の遷移検出部（図示せず）から
入力されたアドレス遷移検出信号ＡＴＳ１ーＡＴＳｎに
より制御信号を発生する制御信号発生部４０と、該制御
信号発生部４０の制御信号により制御される出力バッフ
ァー５０と、から構成されていた。
３に示すように、メモリ素子の外部からチップ選択信号
ＣＳＢ及びアドレス信号Ａｉが夫々入力するアドレス信
号入力部１０と、該アドレス信号入力部１０の出力信号
を反転する第１インバーター２０と、該第１インバータ
ー２０の出力信号を反転し該反転された内部アドレス信
号ＡＮＢをアドレスディコーダー（図示せず）に出力す
る第２インバーター２１と、該第２インバーター２１か
ら出力され反転された内部アドレス信号ＡＮＢを反転し
該反転された内部アドレス信号ＡＮＢをアドレスディコ
ーダー（図示せず）に出力する第３インバーター２２
と、前記第１インバーター２０の出力信号によりアドレ
ス遷移検出（Address Transition Detection）信号Ａ
ＴＳ０を出力するアドレス遷移検出部３０と、該アドレ
ス遷移検出部３０から出力されたアドレス遷移検出信号
ＡＴＳ０及び他の複数個の遷移検出部（図示せず）から
入力されたアドレス遷移検出信号ＡＴＳ１ーＡＴＳｎに
より制御信号を発生する制御信号発生部４０と、該制御
信号発生部４０の制御信号により制御される出力バッフ
ァー５０と、から構成されていた。
【０００３】そして、前記アドレス信号入力部１０、第
１インバーター２０、第２インバーター２１、第３イン
バーター２２、及びアドレス遷移検出部３０のような各
要素はアドレス信号の数だけ夫々存在するが、便宜上一
つのビットのアドレス信号Ａｉに対応する要素のみを図
示した。
１インバーター２０、第２インバーター２１、第３イン
バーター２２、及びアドレス遷移検出部３０のような各
要素はアドレス信号の数だけ夫々存在するが、便宜上一
つのビットのアドレス信号Ａｉに対応する要素のみを図
示した。
【０００４】且つ、前記アドレス信号入力部１０におい
ては、チップ選択信号ＣＳＢとアドレス信号Ａｉとを否
定論理和する第１ＮＯＲゲート１１と、該第１ＮＯＲゲ
ート１１の出力信号を反転する第４インバーター１６
と、該第４インバーター１６の出力信号を反転する第５
インバーター１７と、を備えていた。
ては、チップ選択信号ＣＳＢとアドレス信号Ａｉとを否
定論理和する第１ＮＯＲゲート１１と、該第１ＮＯＲゲ
ート１１の出力信号を反転する第４インバーター１６
と、該第４インバーター１６の出力信号を反転する第５
インバーター１７と、を備えていた。
【０００５】叉、前記ＮＯＲゲート１１においては、前
記チップ選択信号ＣＳＢがゲート端子に印加し５Ｖの電
源電圧Ｖｃｃがソース端子に印加するＰＭＯＳトランジ
スタ１２と、前記アドレス信号Ａｉがゲート端子に印加
しソース端子は前記ＰＭＯＳトランジスタ１２のドレイ
ン端子に連結される第２ＰＭＯＳトランジスタ１３と、
前記アドレス信号Ａｉがゲート端子に印加しドレイン端
子は前記ＰＭＯＳトランジスタ１３のドレイン端子に連
結され接地電圧がソース端子に印加する第１ＮＭＯＳト
ランジスタ１４と、前記チップ選択信号ＣＳＢがゲート
端子に印加しドレイン端子は前記第２ＰＭＯＳトランジ
スタ及び第１ＮＭＯＳトランジスタのドレイン端子に共
通連結され接地電圧Ｖｓｓがソース端子に印加する第２
ＮＭＯＳトランジスタ１５と、を備えていた。
記チップ選択信号ＣＳＢがゲート端子に印加し５Ｖの電
源電圧Ｖｃｃがソース端子に印加するＰＭＯＳトランジ
スタ１２と、前記アドレス信号Ａｉがゲート端子に印加
しソース端子は前記ＰＭＯＳトランジスタ１２のドレイ
ン端子に連結される第２ＰＭＯＳトランジスタ１３と、
前記アドレス信号Ａｉがゲート端子に印加しドレイン端
子は前記ＰＭＯＳトランジスタ１３のドレイン端子に連
結され接地電圧がソース端子に印加する第１ＮＭＯＳト
ランジスタ１４と、前記チップ選択信号ＣＳＢがゲート
端子に印加しドレイン端子は前記第２ＰＭＯＳトランジ
スタ及び第１ＮＭＯＳトランジスタのドレイン端子に共
通連結され接地電圧Ｖｓｓがソース端子に印加する第２
ＮＭＯＳトランジスタ１５と、を備えていた。
【０００６】更に、前記アドレス遷移検出部３０におい
ては、図４に示すように、前記第１インバーター２０の
出力信号を順次反転する第６インバーター３１、第７イ
ンバーター３２、第８インバーター３３、第９インバー
ター３４、第１０インバーター３５、第１１インバータ
ー３６、及び第１２インバーター３７と該第１２インバ
ーター３７の出力信号により前記第７インバーター３２
から出力される信号を伝送する第１伝送ゲートＴＧ１
と、前記第１１インバーター３６の出力信号及び前記第
１２インバーター３７の出力信号により前記第６インバ
ーター３１から出力される信号を伝送する第２伝送ゲー
トＴＧ２と、それら第１、第２伝送ゲートＴＧ１、ＴＧ
２から出力された信号を反転し、アドレス遷移検出信号
ＡＴＳ０を前記制御信号発生部４０に出力する第１３イ
ンバーター３８と、を備えていた。
ては、図４に示すように、前記第１インバーター２０の
出力信号を順次反転する第６インバーター３１、第７イ
ンバーター３２、第８インバーター３３、第９インバー
ター３４、第１０インバーター３５、第１１インバータ
ー３６、及び第１２インバーター３７と該第１２インバ
ーター３７の出力信号により前記第７インバーター３２
から出力される信号を伝送する第１伝送ゲートＴＧ１
と、前記第１１インバーター３６の出力信号及び前記第
１２インバーター３７の出力信号により前記第６インバ
ーター３１から出力される信号を伝送する第２伝送ゲー
トＴＧ２と、それら第１、第２伝送ゲートＴＧ１、ＴＧ
２から出力された信号を反転し、アドレス遷移検出信号
ＡＴＳ０を前記制御信号発生部４０に出力する第１３イ
ンバーター３８と、を備えていた。
【０００７】そして、前記制御信号発生部４０において
は、図５に示すように、アドレス遷移検出信号ＡＴＳ０
−ＡＴＳｎを否定論理和する第２ＮＯＲゲート４１０
と、該第２ＮＯＲゲート４１０の出力信号がゲート端子
に共通印加し、５Ｖの電源電圧Ｖｃｃがソース端子に夫
々印加する第３、第４、第５ＰＭＯＳトランジスタ４１
１、４１２、４１３と、前記第２ＮＯＲゲート４１０の
出力信号を反転する第１４インバーター４１４と、該第
１４インバーター４１４の出力端及び前記第３ＰＭＯＳ
トランジスタ４１１のドレイン端子に共通連結される第
１ＮＭＯＳキャパシタＭＣ１と、該第１ＮＭＯＳキャパ
シタＭＣ１及び前記第３ＰＭＯＳトランジスタ４１１の
ドレイン端子に一方側端が連結される第１抵抗Ｒ１と、
該第１抵抗Ｒ１の他方側端に前記第４、第５ＰＭＯＳト
ランジスタ４１２、４１３のドレイン端子と共通連結さ
れる第２ＮＭＯＳキャパシタＭＣ２と、該第２ＮＭＯＳ
キャパシタＭＣ２、前記第１ＮＭＯＳキャパシタＭＣ
１、及び前記第１抵抗Ｒ１により遅延された信号を反転
する第１５インバーター４１５と、該第１５インバータ
ー４１５の出力信号と前記第２ＮＯＲゲート４１０の出
力信号とを否定論理積する第１ＮＡＮＤゲート４１６
と、該第１ＮＡＮＤゲート４１６の出力信号を反転する
第１６インバーター４１７と、該第１６インバーター４
１７の出力信号を反転する第１７インバーター４１８
と、該第１７インバーター４１８の出力信号を反転する
第１８インバーター４１９と、該第１８インバーター４
１９の出力端に連結される第３ＮＭＯＳキャパシタＭＣ
３と、該第３ＮＭＯＳキャパシタＭＣ３に一方側端が連
結された第２抵抗Ｒ２と、該第２抵抗Ｒ２の他方側端に
連結された第４ＮＭＯＳキャパシタＭＣ４と、該第４Ｎ
ＭＯＳキャパシタＭＣ４、前記第３ＮＭＯＳキャパシタ
ＭＣ３、及び前記第２抵抗Ｒ２により遅延された信号を
反転する第１９インバーター４２０と、該第１９インバ
ーター４２０の出力信号を反転する第２０インバーター
４２１と、該第２０インバーター４２１の出力信号と前
記第１６インバーター４１７の出力信号とを否定論理積
する第１ＮＡＮＤゲート４２２と、該第２ＮＡＮＤゲー
ト４２２の出力信号を反転し該反転された信号を前記出
力バッファー５０に出力する第２１インバーター４２３
と、を備えていた。
は、図５に示すように、アドレス遷移検出信号ＡＴＳ０
−ＡＴＳｎを否定論理和する第２ＮＯＲゲート４１０
と、該第２ＮＯＲゲート４１０の出力信号がゲート端子
に共通印加し、５Ｖの電源電圧Ｖｃｃがソース端子に夫
々印加する第３、第４、第５ＰＭＯＳトランジスタ４１
１、４１２、４１３と、前記第２ＮＯＲゲート４１０の
出力信号を反転する第１４インバーター４１４と、該第
１４インバーター４１４の出力端及び前記第３ＰＭＯＳ
トランジスタ４１１のドレイン端子に共通連結される第
１ＮＭＯＳキャパシタＭＣ１と、該第１ＮＭＯＳキャパ
シタＭＣ１及び前記第３ＰＭＯＳトランジスタ４１１の
ドレイン端子に一方側端が連結される第１抵抗Ｒ１と、
該第１抵抗Ｒ１の他方側端に前記第４、第５ＰＭＯＳト
ランジスタ４１２、４１３のドレイン端子と共通連結さ
れる第２ＮＭＯＳキャパシタＭＣ２と、該第２ＮＭＯＳ
キャパシタＭＣ２、前記第１ＮＭＯＳキャパシタＭＣ
１、及び前記第１抵抗Ｒ１により遅延された信号を反転
する第１５インバーター４１５と、該第１５インバータ
ー４１５の出力信号と前記第２ＮＯＲゲート４１０の出
力信号とを否定論理積する第１ＮＡＮＤゲート４１６
と、該第１ＮＡＮＤゲート４１６の出力信号を反転する
第１６インバーター４１７と、該第１６インバーター４
１７の出力信号を反転する第１７インバーター４１８
と、該第１７インバーター４１８の出力信号を反転する
第１８インバーター４１９と、該第１８インバーター４
１９の出力端に連結される第３ＮＭＯＳキャパシタＭＣ
３と、該第３ＮＭＯＳキャパシタＭＣ３に一方側端が連
結された第２抵抗Ｒ２と、該第２抵抗Ｒ２の他方側端に
連結された第４ＮＭＯＳキャパシタＭＣ４と、該第４Ｎ
ＭＯＳキャパシタＭＣ４、前記第３ＮＭＯＳキャパシタ
ＭＣ３、及び前記第２抵抗Ｒ２により遅延された信号を
反転する第１９インバーター４２０と、該第１９インバ
ーター４２０の出力信号を反転する第２０インバーター
４２１と、該第２０インバーター４２１の出力信号と前
記第１６インバーター４１７の出力信号とを否定論理積
する第１ＮＡＮＤゲート４２２と、該第２ＮＡＮＤゲー
ト４２２の出力信号を反転し該反転された信号を前記出
力バッファー５０に出力する第２１インバーター４２３
と、を備えていた。
【０００８】このように構成された従来アドレスバッフ
ァーの作用に対し説明する。先ず、図６に示すように、
アドレスバッファーがノイズなしに正常的に動作する場
合に対し説明する。即ち、ローレベルのチップ選択信号
ＣＳＢが第１ＮＯＲゲート１１に入力すると、第１ＰＭ
ＯＳトランジスタ１２はターンオンされ、第２ＮＭＯＳ
トランジスタ１５はターンオフされる。且つ、図６
（Ａ）に示すように、ハイレベルからローレベルに遷移
されたアドレス信号Ａｉが前記第１ＮＯＲゲート１１に
入力すると、第２ＰＭＯＳトランジスタ１３はターンオ
ンされ、ＮＭＯＳトランジスタ１４はターンオフされ
る。すると、ハイレベルの信号が前記第１ＮＯＲゲート
１１から出力され、該出力した信号はファンアウトの考
慮された第３インバーター１６及び第４インバーター１
７により順次反転されて、図６（Ｂ）に示すように、ハ
イレベルの信号がアドレス信号入力部１０から出力し、
該アドレス信号入力部１０の出力信号は第１インバータ
ー２０により反転され、該反転されたローレベルの信号
が第１インバーター２１及びアドレス遷移検出部３０に
夫々出力される。
ァーの作用に対し説明する。先ず、図６に示すように、
アドレスバッファーがノイズなしに正常的に動作する場
合に対し説明する。即ち、ローレベルのチップ選択信号
ＣＳＢが第１ＮＯＲゲート１１に入力すると、第１ＰＭ
ＯＳトランジスタ１２はターンオンされ、第２ＮＭＯＳ
トランジスタ１５はターンオフされる。且つ、図６
（Ａ）に示すように、ハイレベルからローレベルに遷移
されたアドレス信号Ａｉが前記第１ＮＯＲゲート１１に
入力すると、第２ＰＭＯＳトランジスタ１３はターンオ
ンされ、ＮＭＯＳトランジスタ１４はターンオフされ
る。すると、ハイレベルの信号が前記第１ＮＯＲゲート
１１から出力され、該出力した信号はファンアウトの考
慮された第３インバーター１６及び第４インバーター１
７により順次反転されて、図６（Ｂ）に示すように、ハ
イレベルの信号がアドレス信号入力部１０から出力し、
該アドレス信号入力部１０の出力信号は第１インバータ
ー２０により反転され、該反転されたローレベルの信号
が第１インバーター２１及びアドレス遷移検出部３０に
夫々出力される。
【０００９】次いで、該第２インバーター２１は反転さ
れたハイレベルの内部アドレス信号ＡＮＢをアドレスデ
ィコーダー（図示せず）に出力し、第３インバーター２
２は該反転された内部アドレス信号ＡＮＢを反転し、該
反転されたローレベルの内部アドレス信号ＡＮＢをアド
レスディコーダー（図示せず）に出力する。
れたハイレベルの内部アドレス信号ＡＮＢをアドレスデ
ィコーダー（図示せず）に出力し、第３インバーター２
２は該反転された内部アドレス信号ＡＮＢを反転し、該
反転されたローレベルの内部アドレス信号ＡＮＢをアド
レスディコーダー（図示せず）に出力する。
【００１０】その後、前記第１インバーター２０の出力
信号がハイレベルからローレベルに遷移されると、前記
アドレス遷移検出部３０は、図６（Ｃ）に示すように、
ハイレベルのパルス信号のアドレス遷移検出信号ＡＴＳ
０を制御信号発生部４０に出力する。即ち、図４に示す
ように、前記第１インバーター２０から出力されたハイ
レベルの信号は第６インバーター３１により反転され、
該反転されたローレベルの信号が第２伝送ゲートＴＧ２
及び第７インバーター３２に出力され、該第７インバー
ター３２から出力されたハイレベルの信号は第１伝送ゲ
ートＴＧ１及び第８インバーター３３に出力される。
信号がハイレベルからローレベルに遷移されると、前記
アドレス遷移検出部３０は、図６（Ｃ）に示すように、
ハイレベルのパルス信号のアドレス遷移検出信号ＡＴＳ
０を制御信号発生部４０に出力する。即ち、図４に示す
ように、前記第１インバーター２０から出力されたハイ
レベルの信号は第６インバーター３１により反転され、
該反転されたローレベルの信号が第２伝送ゲートＴＧ２
及び第７インバーター３２に出力され、該第７インバー
ター３２から出力されたハイレベルの信号は第１伝送ゲ
ートＴＧ１及び第８インバーター３３に出力される。
【００１１】次いで、該ハイレベルの信号は前記第８イ
ンバーター３３、第９インバーター３４、第１０インバ
ーター３５及び第１１インバーター３６により順次反転
され、所定時間の間遅延されたハイレベルの信号が前記
第１伝送ゲートＴＧ１のＮＭＯＳトランジスタ及び前記
第２伝送ゲートＴＧ２のＰＭＯＳトランジスタに出力
し、第１２インバーター３７から出力されたローレベル
の信号は前記第１伝送ゲートＴＧ１のＰＭＯＳトランジ
スタ及び前記第２伝送ゲートＴＧ２のＮＭＯＳトランジ
スタに出力される。
ンバーター３３、第９インバーター３４、第１０インバ
ーター３５及び第１１インバーター３６により順次反転
され、所定時間の間遅延されたハイレベルの信号が前記
第１伝送ゲートＴＧ１のＮＭＯＳトランジスタ及び前記
第２伝送ゲートＴＧ２のＰＭＯＳトランジスタに出力
し、第１２インバーター３７から出力されたローレベル
の信号は前記第１伝送ゲートＴＧ１のＰＭＯＳトランジ
スタ及び前記第２伝送ゲートＴＧ２のＮＭＯＳトランジ
スタに出力される。
【００１２】従って、前記第１伝送ゲートＴＧ１はター
ンオンされ、前記第２伝送ゲートＴＧ２はターンオフさ
れて、前記第１伝送ゲートＴＧ１から出力したハイレベ
ルの信号が第１３インバーター３８により反転され、ロ
ーレベルのアドレス遷移検出信号ＡＴＳ０が制御信号発
生部４０に出力される。
ンオンされ、前記第２伝送ゲートＴＧ２はターンオフさ
れて、前記第１伝送ゲートＴＧ１から出力したハイレベ
ルの信号が第１３インバーター３８により反転され、ロ
ーレベルのアドレス遷移検出信号ＡＴＳ０が制御信号発
生部４０に出力される。
【００１３】次いで、ハイレベルからローレベルに遷移
された信号が前記第６インバーター３１に入力すると、
該第６インバーター３１から出力されたハイレベルの信
号は前記第２伝送ゲートＴＧ２に出力し、前記第７イン
バーター３２から出力されたローレベルの信号は前記第
１伝送ゲートＴＧ１に出力する。且つ、前記第１伝送ゲ
ートＴＧ１は既にターンオンされているため、前記第１
伝送ゲートＴＧ１から出力されたローレベルの信号が第
１３インバーター３８により反転されて、ハイレベルの
アドレス遷移検出信号ＡＴＳ０が制御信号発生部４０に
出力される。
された信号が前記第６インバーター３１に入力すると、
該第６インバーター３１から出力されたハイレベルの信
号は前記第２伝送ゲートＴＧ２に出力し、前記第７イン
バーター３２から出力されたローレベルの信号は前記第
１伝送ゲートＴＧ１に出力する。且つ、前記第１伝送ゲ
ートＴＧ１は既にターンオンされているため、前記第１
伝送ゲートＴＧ１から出力されたローレベルの信号が第
１３インバーター３８により反転されて、ハイレベルの
アドレス遷移検出信号ＡＴＳ０が制御信号発生部４０に
出力される。
【００１４】その後、ローレベルの信号が前記第８イン
バーター３３、第９インバーター３４、第１０インバー
ター３５及び第１１インバーター３６により所定時間の
間遅延された後、前記第１伝送ゲートＴＧ１のＮＭＯＳ
トランジスタ及び前記第２伝送ゲートＴＧ２のＰＭＯＳ
トランジスタに出力され、ハイレベルの信号が第１２イ
ンバーター３７により反転され、前記第１伝送ゲートＴ
Ｇ１のＰＭＯＳトランジスタ及び前記第２伝送ゲートＴ
Ｇ２のＮＭＯＳトランジスタに出力される。
バーター３３、第９インバーター３４、第１０インバー
ター３５及び第１１インバーター３６により所定時間の
間遅延された後、前記第１伝送ゲートＴＧ１のＮＭＯＳ
トランジスタ及び前記第２伝送ゲートＴＧ２のＰＭＯＳ
トランジスタに出力され、ハイレベルの信号が第１２イ
ンバーター３７により反転され、前記第１伝送ゲートＴ
Ｇ１のＰＭＯＳトランジスタ及び前記第２伝送ゲートＴ
Ｇ２のＮＭＯＳトランジスタに出力される。
【００１５】よって、前記第１伝送ゲートＴＧ１はター
ンオフされ、前記第２伝送ゲートＴＧ２はターンオンさ
れて、前記第２伝送ゲートＴＧ２から出力されたハイレ
ベルの信号は第１３インバーター３８により反転され、
ローレベルのアドレス遷移検出信号ＡＴＳ０が制御信号
発生部４０に出力される。
ンオフされ、前記第２伝送ゲートＴＧ２はターンオンさ
れて、前記第２伝送ゲートＴＧ２から出力されたハイレ
ベルの信号は第１３インバーター３８により反転され、
ローレベルのアドレス遷移検出信号ＡＴＳ０が制御信号
発生部４０に出力される。
【００１６】従って、ローレベルに遷移されたアドレス
に該当するデータがメモリ（図示せず）から出力し、該
出力されたデータがセンスアンプ（図示せず）により増
幅され、該増幅したデータ（Ｓ／Ａ）は、図６（Ｄ）に
示すように、出力バッファー５０に出力される。
に該当するデータがメモリ（図示せず）から出力し、該
出力されたデータがセンスアンプ（図示せず）により増
幅され、該増幅したデータ（Ｓ／Ａ）は、図６（Ｄ）に
示すように、出力バッファー５０に出力される。
【００１７】次いで、ローレベルの信号が前記制御信号
発生部４０の第２ＮＯＲゲートにより第３、第４、第５
ＰＭＯＳトランジスタ４１１、４１２、４１３及び第１
４インバーター４１４に出力し、前記第３、第４、第５
ＰＭＯＳトランジスタ４１１、４１２、４１３は夫々タ
ーンオンされ、前記第１４インバーター４１４はハイレ
ベルの信号を出力する。且つ、該出力されたハイレベル
の信号は第１ＮＭＯＳキャパシタＭＣ１、第２ＮＭＯＳ
キャパシタＭＣ２、及び抵抗Ｒ１の時常数により所定時
間の間遅延され、該遅延された信号は第１５インバータ
ー４１５により反転されて、ローレベルの信号が第１Ｎ
ＡＮＤゲート４１６の一方側端子に出力される。叉、前
記第２ＮＯＲゲート４１０から出力されたローレベルの
信号が前記第１ＮＡＮＤゲート４１６の他方側端子に入
力して、ハイレベルの信号が前記第１ＮＡＮＤゲート４
１６により出力され、該出力したハイレベルの信号は第
１６インバーター４１７により反転されて、ローレベル
の信号が第２ＮＡＮＤゲート４２２の一方側端及び第１
７インバーター４１８に出力する。
発生部４０の第２ＮＯＲゲートにより第３、第４、第５
ＰＭＯＳトランジスタ４１１、４１２、４１３及び第１
４インバーター４１４に出力し、前記第３、第４、第５
ＰＭＯＳトランジスタ４１１、４１２、４１３は夫々タ
ーンオンされ、前記第１４インバーター４１４はハイレ
ベルの信号を出力する。且つ、該出力されたハイレベル
の信号は第１ＮＭＯＳキャパシタＭＣ１、第２ＮＭＯＳ
キャパシタＭＣ２、及び抵抗Ｒ１の時常数により所定時
間の間遅延され、該遅延された信号は第１５インバータ
ー４１５により反転されて、ローレベルの信号が第１Ｎ
ＡＮＤゲート４１６の一方側端子に出力される。叉、前
記第２ＮＯＲゲート４１０から出力されたローレベルの
信号が前記第１ＮＡＮＤゲート４１６の他方側端子に入
力して、ハイレベルの信号が前記第１ＮＡＮＤゲート４
１６により出力され、該出力したハイレベルの信号は第
１６インバーター４１７により反転されて、ローレベル
の信号が第２ＮＡＮＤゲート４２２の一方側端及び第１
７インバーター４１８に出力する。
【００１８】次いで、ローレベルの信号が前記第１７イ
ンバーター４１８及び第１８インバーター４１９により
順次反転され、前記第１８インバーター４１９から出力
したローレベルの信号は第３、第４ＮＭＯＳキャパシタ
ＭＣ３、ＭＣ４及び第２抵抗Ｒ２による時常数により所
定時間の間遅延され、該遅延された信号は第１９インバ
ーター４２０及び第２０インバーター４１２により順次
反転されて、ローレベルの信号が前記第ＮＡＮＤゲート
４２２の他方側端に出力される。従って、ハイレベルの
信号が第２１インバーター４２３により反転されてロー
レベルの制御信号が出力バッファー５０に出力される。
ンバーター４１８及び第１８インバーター４１９により
順次反転され、前記第１８インバーター４１９から出力
したローレベルの信号は第３、第４ＮＭＯＳキャパシタ
ＭＣ３、ＭＣ４及び第２抵抗Ｒ２による時常数により所
定時間の間遅延され、該遅延された信号は第１９インバ
ーター４２０及び第２０インバーター４１２により順次
反転されて、ローレベルの信号が前記第ＮＡＮＤゲート
４２２の他方側端に出力される。従って、ハイレベルの
信号が第２１インバーター４２３により反転されてロー
レベルの制御信号が出力バッファー５０に出力される。
【００１９】次いで、該出力バッファー５０は、前記第
２１インバーター４２３から出力された制御信号により
駆動され、センスアンプ（図示せず）から出力されたデ
ータＳ／Ａをバッファーリングし、図６（Ｅ）に示すよ
うな出力信号ＤＱをメモリ素子の外部に出力する。
２１インバーター４２３から出力された制御信号により
駆動され、センスアンプ（図示せず）から出力されたデ
ータＳ／Ａをバッファーリングし、図６（Ｅ）に示すよ
うな出力信号ＤＱをメモリ素子の外部に出力する。
【００２０】しかし、この場合、従来アドレスバッファ
ーはノイズにより誤動作される場合がある。
ーはノイズにより誤動作される場合がある。
【００２１】即ち、図７（Ａ）に示すように、アドレス
信号Ａｉがハイレベルからローレベルに遷移され、図７
（Ｂ）に示すように、出力信号ＤＱが出力バッファー５
０によりメモリ素子の外部から出力される過程は、前述
と同様であるが、データＳ／Ａ叉は前記出力信号ＤＱが
出力するとき、電源電圧Ｖｃ叉は接地電圧Ｖｃｃのよう
な内部電源の電位が不安定になって、図７（Ｂ）に示す
ように、前記アドレス信号入力部１０の第１ＮＯＲゲー
ト１１によりノイズが発生し、該発生されたノイズは一
般的な信号と同様に、第１、第２、第３、第４、第５イ
ンバーター１６、１７、２０、２１、２２により順次反
転され、図７（Ｃ）に示すようなアドレス遷移検出信号
ＡＴＳ０がアドレス遷移検出部３０から制御信号発生部
４０に出力される。従って、図７（Ｄ）に示すように、
データＳ／Ａがリセットされ、図７（Ｅ）に示すよう
に、出力信号ＤＱがリセットされる。
信号Ａｉがハイレベルからローレベルに遷移され、図７
（Ｂ）に示すように、出力信号ＤＱが出力バッファー５
０によりメモリ素子の外部から出力される過程は、前述
と同様であるが、データＳ／Ａ叉は前記出力信号ＤＱが
出力するとき、電源電圧Ｖｃ叉は接地電圧Ｖｃｃのよう
な内部電源の電位が不安定になって、図７（Ｂ）に示す
ように、前記アドレス信号入力部１０の第１ＮＯＲゲー
ト１１によりノイズが発生し、該発生されたノイズは一
般的な信号と同様に、第１、第２、第３、第４、第５イ
ンバーター１６、１７、２０、２１、２２により順次反
転され、図７（Ｃ）に示すようなアドレス遷移検出信号
ＡＴＳ０がアドレス遷移検出部３０から制御信号発生部
４０に出力される。従って、図７（Ｄ）に示すように、
データＳ／Ａがリセットされ、図７（Ｅ）に示すよう
に、出力信号ＤＱがリセットされる。
【００２２】次いで、センスアンプ（図示せず）により
増幅された前記データＳ／Ａが、図７（Ｄ）に示すよう
に、遅延されて出力バッファー５０に出力され、前記制
御信号発生部４０は、前記図２を用いて説明したよう
に、ローレベルの制御信号を前記出力バッファー５０に
出力し、該出力されたローレベルの信号により、図７
（Ｅ）に示すように、遅延された出力信号ＤＱがメモリ
素子の外部に出力される。
増幅された前記データＳ／Ａが、図７（Ｄ）に示すよう
に、遅延されて出力バッファー５０に出力され、前記制
御信号発生部４０は、前記図２を用いて説明したよう
に、ローレベルの制御信号を前記出力バッファー５０に
出力し、該出力されたローレベルの信号により、図７
（Ｅ）に示すように、遅延された出力信号ＤＱがメモリ
素子の外部に出力される。
【００２３】
【発明が解決しようとする課題】然るに、このような従
来アドレスバッファーにおいては、センスアンプからデ
ータが出力バッファーに出力し、該出力バッファーから
の出力信号がメモリ素子の外部に出力されるとき、内部
電源の電位が不安定になって、アドレス信号入力部から
ノイズが発生し、該発生されたノイズによりアドレス遷
移検出信号が出力されるため、センスアンプ及び出力バ
ッファーがリセットしてそれらの動作が遅延され、非正
常的に発生されたアドレス遷移検出信号によりタイミン
グ誤謬（timing mismatch）が発生して、メモリ素子が
誤動作されるという問題点があった。
来アドレスバッファーにおいては、センスアンプからデ
ータが出力バッファーに出力し、該出力バッファーから
の出力信号がメモリ素子の外部に出力されるとき、内部
電源の電位が不安定になって、アドレス信号入力部から
ノイズが発生し、該発生されたノイズによりアドレス遷
移検出信号が出力されるため、センスアンプ及び出力バ
ッファーがリセットしてそれらの動作が遅延され、非正
常的に発生されたアドレス遷移検出信号によりタイミン
グ誤謬（timing mismatch）が発生して、メモリ素子が
誤動作されるという問題点があった。
【００２４】本発明の目的は、センスアンプ叉は出力バ
ッファーの動作に従いアドレス信号入力部から発生する
ノイズをクロックインバーターにより遮断させ、メモリ
素子の誤動作及び出力バッファーの出力信号の遅延を防
止し得るノイズを遮断するアドレスバッファーを提供し
ようとするものである。
ッファーの動作に従いアドレス信号入力部から発生する
ノイズをクロックインバーターにより遮断させ、メモリ
素子の誤動作及び出力バッファーの出力信号の遅延を防
止し得るノイズを遮断するアドレスバッファーを提供し
ようとするものである。
【００２５】
【課題を解決するための手段】そして、このような本発
明に係るノイズを遮断するアドレスバッファーにおいて
は、外部から入力するチップ選択信号とアドレス信号と
を論理演算するアドレス信号入力部と、該アドレス信号
入力部から出力された信号をＰＭＯＳ制御信号及びＮＭ
ＯＳ制御信号により反転／遮断するクロックインバータ
ーと、該クロックインバーターから出力された信号をラ
ッチするラッチ部と、該ラッチ部から出力された信号を
反転し内部アドレス信号をアドレスディコーダーに出力
する第２２インバーターと、該第２２インバーターから
出力された内部アドレス信号を反転し内部アドレス信号
を前記アドレスディコーダーに出力する第２３インバー
ターと、前記ラッチ部から出力された信号によりアドレ
ス遷移検出信号を出力するアドレス遷移検出部と、該ア
ドレス遷移検出部から出力された信号により発生された
制御信号を出力バッファーに出力する制御信号発生部
と、該制御信号発生部から出力された制御信号を所定時
間の間遅延し該遅延された信号と前記制御信号とを論理
演算し、前記ＰＭＯＳ制御信号及びＮＭＯＳ制御信号を
前記クロックインバーターに出力するクロックインバー
ター制御信号発生部と、を備えている。
明に係るノイズを遮断するアドレスバッファーにおいて
は、外部から入力するチップ選択信号とアドレス信号と
を論理演算するアドレス信号入力部と、該アドレス信号
入力部から出力された信号をＰＭＯＳ制御信号及びＮＭ
ＯＳ制御信号により反転／遮断するクロックインバータ
ーと、該クロックインバーターから出力された信号をラ
ッチするラッチ部と、該ラッチ部から出力された信号を
反転し内部アドレス信号をアドレスディコーダーに出力
する第２２インバーターと、該第２２インバーターから
出力された内部アドレス信号を反転し内部アドレス信号
を前記アドレスディコーダーに出力する第２３インバー
ターと、前記ラッチ部から出力された信号によりアドレ
ス遷移検出信号を出力するアドレス遷移検出部と、該ア
ドレス遷移検出部から出力された信号により発生された
制御信号を出力バッファーに出力する制御信号発生部
と、該制御信号発生部から出力された制御信号を所定時
間の間遅延し該遅延された信号と前記制御信号とを論理
演算し、前記ＰＭＯＳ制御信号及びＮＭＯＳ制御信号を
前記クロックインバーターに出力するクロックインバー
ター制御信号発生部と、を備えている。
【００２６】
【本発明の実施の形態】以下、本発明の実施の形態に対
し図面を用いて説明する。
し図面を用いて説明する。
【００２７】即ち、本発明に係るノイズを遮断するアド
レスバッファーにおいては、図１に示すように、チップ
選択信号ＣＳＢ及びアドレス信号Ａｉがメモリ素子の外
部から入力するアドレス信号入力部１０と、ＮＭＯＳ制
御信号ＮＳ及びＰＭＯＳ制御信号ＰＳにより前記アドレ
ス信号入力部１０の出力信号を反転／遮断するクロック
インバーター６０と、該クロックインバーター６０の出
力信号をラッチするラッチ部７０と、該ラッチ部７０の
出力信号を反転し内部アドレス信号ＡＮをアドレスディ
コーダー（図示せず）に出力する第２２インバーター
と、該第２２インバーター８０の出力信号を反転し該反
転された内部アドレス信号ＡＮＢを前記アドレスディコ
ーダー（図示せず）に出力する第２３インバーター８１
と、前記ラッチ部７０の出力信号によりアドレス遷移検
出信号ＡＴＳ０を出力するアドレス遷移検出部３０と、
該アドレス遷移検出部３０から出力されたアドレス遷移
検出信号ＡＴＳ０及び他のアドレス遷移検出部（図示せ
ず）から出力されたアドレス遷移検出信号ＡＴＳ１ーＡ
ＴＳｎにより、出力バッファー５０を制御するための制
御信号を発生する制御信号発生部４０と、該制御信号発
生部４０から出力された制御信号を論理演算しＮＭＯＳ
制御信号ＮＳ及びＰＭＯＳ制御信号ＰＳを前記クロック
インバーター６０に出力するクロックインバーター制御
信号発生部９０と、を備えている。
レスバッファーにおいては、図１に示すように、チップ
選択信号ＣＳＢ及びアドレス信号Ａｉがメモリ素子の外
部から入力するアドレス信号入力部１０と、ＮＭＯＳ制
御信号ＮＳ及びＰＭＯＳ制御信号ＰＳにより前記アドレ
ス信号入力部１０の出力信号を反転／遮断するクロック
インバーター６０と、該クロックインバーター６０の出
力信号をラッチするラッチ部７０と、該ラッチ部７０の
出力信号を反転し内部アドレス信号ＡＮをアドレスディ
コーダー（図示せず）に出力する第２２インバーター
と、該第２２インバーター８０の出力信号を反転し該反
転された内部アドレス信号ＡＮＢを前記アドレスディコ
ーダー（図示せず）に出力する第２３インバーター８１
と、前記ラッチ部７０の出力信号によりアドレス遷移検
出信号ＡＴＳ０を出力するアドレス遷移検出部３０と、
該アドレス遷移検出部３０から出力されたアドレス遷移
検出信号ＡＴＳ０及び他のアドレス遷移検出部（図示せ
ず）から出力されたアドレス遷移検出信号ＡＴＳ１ーＡ
ＴＳｎにより、出力バッファー５０を制御するための制
御信号を発生する制御信号発生部４０と、該制御信号発
生部４０から出力された制御信号を論理演算しＮＭＯＳ
制御信号ＮＳ及びＰＭＯＳ制御信号ＰＳを前記クロック
インバーター６０に出力するクロックインバーター制御
信号発生部９０と、を備えている。
【００２８】且つ、前記クロックインバーター６０にお
いては、前記ＰＭＯＳ制御信号ＰＳがゲート端子に印加
し電源電圧Ｖｃｃがソース端子に印加する第３ＰＭＯＳ
トランジスタ６１と、前記アドレス信号入力部１０から
出力された信号がゲート端子に印加しソース端子は前記
第３ＰＭＯＳトランジスタ６１のドレイン端子に連結さ
れる第４ＰＭＯＳトランジスタ６２と、前記アドレス信
号入力部１０から出力された信号がゲート端子に印加し
ドレイン端子は前記第４ＰＭＯＳトランジスタ６２のド
レイン端子に連結される第３ＮＭＯＳトランジスタ６３
と、前記ＮＭＯＳ制御信号がゲート端子に印加しドレイ
ン端子は前記第３ＮＭＯＳトランジスタ６３のドレイン
端子に連結され接地電圧がソース端子に印加される第４
ＮＭＯＳトランジスタ６４と、を備えている。
いては、前記ＰＭＯＳ制御信号ＰＳがゲート端子に印加
し電源電圧Ｖｃｃがソース端子に印加する第３ＰＭＯＳ
トランジスタ６１と、前記アドレス信号入力部１０から
出力された信号がゲート端子に印加しソース端子は前記
第３ＰＭＯＳトランジスタ６１のドレイン端子に連結さ
れる第４ＰＭＯＳトランジスタ６２と、前記アドレス信
号入力部１０から出力された信号がゲート端子に印加し
ドレイン端子は前記第４ＰＭＯＳトランジスタ６２のド
レイン端子に連結される第３ＮＭＯＳトランジスタ６３
と、前記ＮＭＯＳ制御信号がゲート端子に印加しドレイ
ン端子は前記第３ＮＭＯＳトランジスタ６３のドレイン
端子に連結され接地電圧がソース端子に印加される第４
ＮＭＯＳトランジスタ６４と、を備えている。
【００２９】叉、前記ラッチ部７０においては、前記ク
ロックインバーター６０の出力信号を反転する第２４イ
ンバーター７１と、該第２４インバーター７１の出力信
号を反転し該反転された信号を前記第２４インバーター
７１に出力する第２５インバーター７２と、を備えてい
る。
ロックインバーター６０の出力信号を反転する第２４イ
ンバーター７１と、該第２４インバーター７１の出力信
号を反転し該反転された信号を前記第２４インバーター
７１に出力する第２５インバーター７２と、を備えてい
る。
【００３０】更に、前記クロックインバーター制御信号
発生部９０においては、前記制御信号発生部４０から出
力された制御信号を所定時間の間遅延する遅延部９１
と、該遅延部９１の出力信号が一方側に印加され前記制
御信号発生部４０から出力された制御信号が他方側に印
加してそれら印加された信号を否定論理積し、該否定論
理積された信号のＰＭＯＳ制御信号ＰＳを前記クロック
インバーター６０に出力する第３ＮＡＮＤゲート９６
と、該第３ＮＡＮＤゲート９６の出力信号を反転しＮＭ
ＯＳ制御信号ＮＳを前記クロックインバーター６０に出
力する第２６インバーター９７と、を備えている。
発生部９０においては、前記制御信号発生部４０から出
力された制御信号を所定時間の間遅延する遅延部９１
と、該遅延部９１の出力信号が一方側に印加され前記制
御信号発生部４０から出力された制御信号が他方側に印
加してそれら印加された信号を否定論理積し、該否定論
理積された信号のＰＭＯＳ制御信号ＰＳを前記クロック
インバーター６０に出力する第３ＮＡＮＤゲート９６
と、該第３ＮＡＮＤゲート９６の出力信号を反転しＮＭ
ＯＳ制御信号ＮＳを前記クロックインバーター６０に出
力する第２６インバーター９７と、を備えている。
【００３１】次いで、前記遅延部９１においては、前記
制御信号発生部４０から出力された制御信号を順次反転
する第２７インバーター９２、第２８インバーター９
３、及び第２９インバーター９４と、該第２９インバー
ター９４の出力信号を反転し該反転された信号を前記第
３ＮＡＮＤゲート９６の一方側に出力する第３０インバ
ーター９５と、を備えている。
制御信号発生部４０から出力された制御信号を順次反転
する第２７インバーター９２、第２８インバーター９
３、及び第２９インバーター９４と、該第２９インバー
ター９４の出力信号を反転し該反転された信号を前記第
３ＮＡＮＤゲート９６の一方側に出力する第３０インバ
ーター９５と、を備えている。
【００３２】且つ、前記アドレス信号入力部１０、前記
アドレス遷移検出部３０、及び前記制御信号発生部４０
は、図３及び図４に示した従来装置と同様に構成され
る。
アドレス遷移検出部３０、及び前記制御信号発生部４０
は、図３及び図４に示した従来装置と同様に構成され
る。
【００３３】このように構成された本発明に係るノイズ
を遮断するアドレスバッファーの作用を説明すると次の
ようである。
を遮断するアドレスバッファーの作用を説明すると次の
ようである。
【００３４】即ち、ローレベルのチップ選択信号ＣＳＢ
がアドレス信号入力部１０に入力した状態で、図２
（Ａ）に示すように、アドレス信号Ａｉがハイレベルか
らローレベルに遷移されて前記アドレス信号入力部１０
に入力すると、該アドレス信号入力部１０の出力信号
は、図２（Ｂ）に示すように、ローレベルからハイレベ
ルに遷移される。
がアドレス信号入力部１０に入力した状態で、図２
（Ａ）に示すように、アドレス信号Ａｉがハイレベルか
らローレベルに遷移されて前記アドレス信号入力部１０
に入力すると、該アドレス信号入力部１０の出力信号
は、図２（Ｂ）に示すように、ローレベルからハイレベ
ルに遷移される。
【００３５】次いで、ハイレベルの信号により第４ＰＭ
ＯＳトランジスタ６２はターンオフ、第３ＮＭＯＳトラ
ンジスタ６３はターンオンされ、図２（Ｆ）に示すよう
なローレベルのＰＭＯＳ制御信号ＰＳにより第３ＰＭＯ
Ｓトランジスタ６１はターンオンされ、図２（Ｇ）に示
すようなハイレベルのＮＭＯＳ制御信号ＮＳにより第４
ＮＭＯＳトランジスタ６１がターンオンされる。
ＯＳトランジスタ６２はターンオフ、第３ＮＭＯＳトラ
ンジスタ６３はターンオンされ、図２（Ｆ）に示すよう
なローレベルのＰＭＯＳ制御信号ＰＳにより第３ＰＭＯ
Ｓトランジスタ６１はターンオンされ、図２（Ｇ）に示
すようなハイレベルのＮＭＯＳ制御信号ＮＳにより第４
ＮＭＯＳトランジスタ６１がターンオンされる。
【００３６】その後、ローレベルの信号がラッチ部７０
に入力し、該入力されたローレベルの信号は第２４イン
バーター７１及び第２５インバーターにより順次反転さ
れ、該反転された信号が前記第２４インバーターに再び
入力するので、ラッチされたハイレベルの信号が第２２
インバーター８０及びアドレス遷移検出部３０に夫々出
力される。
に入力し、該入力されたローレベルの信号は第２４イン
バーター７１及び第２５インバーターにより順次反転さ
れ、該反転された信号が前記第２４インバーターに再び
入力するので、ラッチされたハイレベルの信号が第２２
インバーター８０及びアドレス遷移検出部３０に夫々出
力される。
【００３７】次いで、前記ラッチされたハイレベルの信
号は前記第２２インバーター８０により反転され、ロー
レベルの内部アドレス信号ＡＮがアドレスディコーダー
（図示せず）に出力し、前記ローレベルの内部アドレス
信号ＡＮは第２３インバーター８１により反転されハイ
レベルの内部アドレス信号ＡＮＢが前記アドレスディコ
ーダー（図示せず）に出力される。
号は前記第２２インバーター８０により反転され、ロー
レベルの内部アドレス信号ＡＮがアドレスディコーダー
（図示せず）に出力し、前記ローレベルの内部アドレス
信号ＡＮは第２３インバーター８１により反転されハイ
レベルの内部アドレス信号ＡＮＢが前記アドレスディコ
ーダー（図示せず）に出力される。
【００３８】且つ、前記アドレス遷移検出部３０は、図
２（Ｃ）に示すように、ハイレベルのアドレス遷移検出
信号ＡＴＳ０を制御信号発生部４０に出力し、該制御信
号発生部４０は、図２（Ｄ）に示すように、所定時間の
間ローレベルの制御信号を出力バッファー５０及びクロ
ックインバーター制御信号発生部９０に出力する。
２（Ｃ）に示すように、ハイレベルのアドレス遷移検出
信号ＡＴＳ０を制御信号発生部４０に出力し、該制御信
号発生部４０は、図２（Ｄ）に示すように、所定時間の
間ローレベルの制御信号を出力バッファー５０及びクロ
ックインバーター制御信号発生部９０に出力する。
【００３９】次いで、ローレベルの制御信号により前記
出力バッファー５０は、図２（Ｅ）に示すように、出力
信号ＤＱをメモリ素子の外部に出力し、該ローレベルの
制御信号は、第３ＮＡＮＤゲート９６の一方側端に入力
され、第２７インバーター９２、第２８インバーター９
３、第２９インバーター９４、及び第３０インバーター
９５により順次反転され、所定時間の間遅延されたロー
レベルの信号が前記第３ＮＡＮＤゲート９６の他方側端
に入力される。次いで、該第３ＮＡＮＤゲート９６によ
りハイレベルのＰＭＯＳ制御信号ＰＳが、図２（Ｆ）に
示すように、前記クロックインバーター６０の第３ＰＭ
ＯＳトランジスタ６１に出力され、前記ハイレベルのＮ
ＭＯＳ制御信号ＰＳは第２６インバーター９７により反
転されて、ローレベルのＮＭＯＳ制御信号ＮＳが前記ク
ロックインバーター６０の第４ＮＭＯＳトランジスタ６
４に出力される。
出力バッファー５０は、図２（Ｅ）に示すように、出力
信号ＤＱをメモリ素子の外部に出力し、該ローレベルの
制御信号は、第３ＮＡＮＤゲート９６の一方側端に入力
され、第２７インバーター９２、第２８インバーター９
３、第２９インバーター９４、及び第３０インバーター
９５により順次反転され、所定時間の間遅延されたロー
レベルの信号が前記第３ＮＡＮＤゲート９６の他方側端
に入力される。次いで、該第３ＮＡＮＤゲート９６によ
りハイレベルのＰＭＯＳ制御信号ＰＳが、図２（Ｆ）に
示すように、前記クロックインバーター６０の第３ＰＭ
ＯＳトランジスタ６１に出力され、前記ハイレベルのＮ
ＭＯＳ制御信号ＰＳは第２６インバーター９７により反
転されて、ローレベルのＮＭＯＳ制御信号ＮＳが前記ク
ロックインバーター６０の第４ＮＭＯＳトランジスタ６
４に出力される。
【００４０】従って、前記第３ＰＭＯＳトランジスタ６
１及び前記第４ＮＭＯＳトランジスタ６４はターンオフ
され前記クロックインバーター６０がターンオフされる
ため、出力バッファー５０から出力信号ＤＱが出力され
るとき、アドレス入力部１０から発生するノイズは前記
クロックインバーター６０により遮断され、ラッチ部７
０は以前の出力信号状態を維持する。
１及び前記第４ＮＭＯＳトランジスタ６４はターンオフ
され前記クロックインバーター６０がターンオフされる
ため、出力バッファー５０から出力信号ＤＱが出力され
るとき、アドレス入力部１０から発生するノイズは前記
クロックインバーター６０により遮断され、ラッチ部７
０は以前の出力信号状態を維持する。
【００４１】次いで、前記出力信号ＤＱが安定な状態に
なると、前記ＰＭＯＳ制御信号ＰＳは、図２（Ｆ）に示
すように、ローレベルに遷移され、前記ＮＭＯＳ制御信
号ＮＳは、図２（Ｇ）に示すように、ハイレベルに遷移
されて、前記クロックインバーター６０はターンオンさ
れ、前記ラッチ部７０は前記アドレス信号入力部１０か
ら出力された信号の変化により新しい信号を受け入れる
ようになる。
なると、前記ＰＭＯＳ制御信号ＰＳは、図２（Ｆ）に示
すように、ローレベルに遷移され、前記ＮＭＯＳ制御信
号ＮＳは、図２（Ｇ）に示すように、ハイレベルに遷移
されて、前記クロックインバーター６０はターンオンさ
れ、前記ラッチ部７０は前記アドレス信号入力部１０か
ら出力された信号の変化により新しい信号を受け入れる
ようになる。
【００４２】
【発明の効果】以上説明したように本発明に係るノイズ
を遮断するアドレスバッファーにおいては、クロックイ
ンバーター制御信号発生部から出力するＰＭＯＳ制御信
号及びＮＭＯＳ制御信号を用いてクロックインバーター
をターンオフさせ、センスアンプ叉は出力バッファーの
出力信号によりアドレス入力部から発生するノイズを遮
断するようになっているため、従来ノイズによる出力バ
ッファーの動作遅延及びメモリ素子の誤動作を防止し得
るという効果がある。
を遮断するアドレスバッファーにおいては、クロックイ
ンバーター制御信号発生部から出力するＰＭＯＳ制御信
号及びＮＭＯＳ制御信号を用いてクロックインバーター
をターンオフさせ、センスアンプ叉は出力バッファーの
出力信号によりアドレス入力部から発生するノイズを遮
断するようになっているため、従来ノイズによる出力バ
ッファーの動作遅延及びメモリ素子の誤動作を防止し得
るという効果がある。
【図１】本発明に係るノイズを遮断するアドレスバッフ
ァーの回路図である。
ァーの回路図である。
【図２】本発明に係るノイズを遮断するアドレスバッフ
ァーのタイミング図で、（Ａ）はアドレス信号波形図、
（Ｂ）はアドレス信号入力部の出力信号波形図、（Ｃ）
はアドレス遷移検出信号波形図、（Ｄ）は制御信号発生
部から出力された制御信号波形図、（Ｅ）は出力バッフ
ァーの出力信号波形図、（Ｆ）はＰＭＯＳ制御信号波形
図、（Ｇ）はＮＭＯＳ制御信号波形図である。
ァーのタイミング図で、（Ａ）はアドレス信号波形図、
（Ｂ）はアドレス信号入力部の出力信号波形図、（Ｃ）
はアドレス遷移検出信号波形図、（Ｄ）は制御信号発生
部から出力された制御信号波形図、（Ｅ）は出力バッフ
ァーの出力信号波形図、（Ｆ）はＰＭＯＳ制御信号波形
図、（Ｇ）はＮＭＯＳ制御信号波形図である。
【図３】従来アドレスバッファーの回路図である。
【図４】従来アドレス遷移検出部の回路図である。
【図５】従来制御信号発生部の回路図である。
【図６】従来正常的な動作の場合の各部タイミング図
で、（Ａ）はアドレス信号波形図、（Ｂ）はアドレス信
号入力部の出力信号波形図、（Ｃ）はアドレス遷移検出
信号波形図、（Ｄ）はセンスアンプから出力バッファー
に入力されるデータ波形図、（Ｅ）は出力バッファーの
出力信号波形図である。
で、（Ａ）はアドレス信号波形図、（Ｂ）はアドレス信
号入力部の出力信号波形図、（Ｃ）はアドレス遷移検出
信号波形図、（Ｄ）はセンスアンプから出力バッファー
に入力されるデータ波形図、（Ｅ）は出力バッファーの
出力信号波形図である。
【図７】従来ノイズの発生された場合のタイミング図
で、（Ａ）はアドレス信号の波形図、（Ｂ）はアドレス
信号入力部の出力信号の波形図、（Ｃ）はアドレス遷移
検出信号の波形図、（Ｄ）はセンスアンプから出力され
出力バッファーに入力するデータの波形図、（Ｅ）は出
力バッファーの出力信号の波形図である。
で、（Ａ）はアドレス信号の波形図、（Ｂ）はアドレス
信号入力部の出力信号の波形図、（Ｃ）はアドレス遷移
検出信号の波形図、（Ｄ）はセンスアンプから出力され
出力バッファーに入力するデータの波形図、（Ｅ）は出
力バッファーの出力信号の波形図である。
１０：アドレス信号入力部 １１：第１ＮＯＲゲート ３０：アドレス遷移検出部 ４０：制御信号発生部 ５０：出力バッファー ６０：クロックインバーター ７０：ラッチ部 ９０：クロックインバーター制御信号発生部 ９１：遅延部 ＣＳＢ：チップ選択信号 Ａｉ：アドレス信号 ＡＴＳ０−ＡＴＳｎ：アドレス遷移検出信号
Claims (4)
- 【請求項１】 ノイズを遮断するアドレスバッファーで
あって、 外部から入力するチップ選択信号とアドレス信号とを論
理演算するアドレス信号入力部と、 ＰＭＯＳ制御信号およびＮＭＯＳ制御信号に応答して前
記アドレス信号入力部から出力された信号を反転／遮断
するクロックインバーターと、前記 クロックインバーターから出力された信号をラッチ
するラッチ部と、前記 ラッチ部から出力された信号を反転し、当該反転さ
れた内部アドレス信号をアドルスディコーダーに出力す
る第１のインバーターと、前記第１の インバーターから出力された内部アドレス信
号を反転し、該反転さた内部アドレス信号を前記アドレ
スディコーダーに出力する第２のインバーターと、前記 ラッチ部から出力された信号に応答してアドレス遷
移検出信号を出力するアドレス遷移検出部と、前記 アドレス遷移検出部から出力された信号に応答して
発生された制御信号を出力バッファーに出力する制御信
号発生部と、前記 制御信号発生部から出力された制御信号を所定時間
遅延させ、当該遅延された信号と前記制御信号発生部か
ら出力された信号とを論理演算し、前記ＰＭＯＳ制御信
号およびＮＭＯＳ制御信号を前記クロックインバーター
に出力するクロックンバーター制御信号発生部とを備
え、 前記クロックインバーター制御信号発生部は、 前記制御信号発生部から出力さた制御信号を順次反転す
る第３、第４、第５および第６のインバーターを備え、
前記制御信号発生部から出力された制御信号所定時間の
間遅延する遅延部と、 前記遅延部の出力信号と前記制御信号発生部から出力さ
れた制御信号とを否定論理積し、ＰＭＯＳ制御信号を前
記クロックインバーターに出力する第１のＮＮＤゲート
と、 前記第１のＮＡＮＤゲートから出力されたＰＭＯＳ制御
信号を反転し、ＮＭＯＳ制御信号を前記クロックインバ
ーターに出力する第７のインバーターとを備 ノイズを遮
断するアドレスバッファー。 - 【請求項２】 前記クロックインバーターは、前記ＰＭ
ＯＳ制御信号がゲー端子に印加され、電源電圧がソース
端子に印加される第１のＰＭＯＳトランジスタと、 前記アドレス信号入力部から出力された信号がゲート端
子に印加され、ソース端子は前記第１のＰＭＯＳトラン
ジスタのドレイン端子に接続される第２のＰＭＯＳトラ
ンジスタと、 前記アドレス信号入力部から出力された信号がゲート端
子に印加され、ドレイン端子が前記第２のＰＭＯＳトラ
ンジスタのドレイン端子に接続される第１のＮＭＯＳト
ランジスタと、 前記ＮＭＯＳ制御信号がゲート端子に印加され、ドレイ
ン端子が前記第１のＮＭＯＳトランジスタのドレイン端
子に接続され、接地電圧がソース端子に印加される、第
２のＮＭＯＳトランジスタとを備えた、請求項１記載の
ノイズを遮断するアドレスバッファー。 - 【請求項３】 前記ラッチ部は、前記クロックインバー
ターの出力信号を反する第８のインバーターと、 前記第８のインバーターの出力信号を反転し該反転され
た信号を前記第８インーターに出力する第９のインバー
ターとを備えた、請求項１記載のノイズを遮断アドレス
バッファー。 - 【請求項４】 前記クロックインバーターは、ハイレベ
ルの前記ＰＭＯＳ制信号およびローレベルのＮＭＯＳ制
御信号によりターンオフされ、出力バッファーから出力
信号が外部に出力されるとき、前記アドレス信号入力部
の出力信号を遮断する、請求項１記載のノイズを遮断す
るアドレスバッファー。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950018702A KR0152947B1 (ko) | 1995-06-30 | 1995-06-30 | 노이즈를 차단하는 어드레스 버퍼 |
| KR95P18702 | 1995-06-30 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0917185A JPH0917185A (ja) | 1997-01-17 |
| JP2875199B2 true JP2875199B2 (ja) | 1999-03-24 |
Family
ID=19419140
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8000260A Expired - Fee Related JP2875199B2 (ja) | 1995-06-30 | 1996-01-05 | ノイズを遮断するアドレスバッファー |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5633833A (ja) |
| JP (1) | JP2875199B2 (ja) |
| KR (1) | KR0152947B1 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100189745B1 (ko) * | 1995-08-25 | 1999-06-01 | 구본준 | 메모리장치의 이퀄라이제이션 펄스 발생기 |
| JPH09261555A (ja) * | 1996-03-19 | 1997-10-03 | Olympus Optical Co Ltd | 画像表示装置 |
| US6154056A (en) * | 1997-06-09 | 2000-11-28 | Micron Technology, Inc. | Tri-stating address input circuit |
| KR100295682B1 (ko) * | 1999-04-07 | 2001-07-12 | 김영환 | 데이터 입력 버퍼 회로 |
| JP3540243B2 (ja) * | 2000-04-24 | 2004-07-07 | Ｎｅｃエレクトロニクス株式会社 | 半導体記憶装置 |
| FR2813462B1 (fr) * | 2000-08-23 | 2003-01-17 | St Microelectronics Sa | Circuit tampon pour la reception d'un signal d'horloge |
| KR100399927B1 (ko) * | 2000-12-27 | 2003-09-29 | 주식회사 하이닉스반도체 | 펄스 발생 회로 |
| US6366123B1 (en) * | 2001-02-05 | 2002-04-02 | Etron Technology, Inc. | Input buffer circuit for low power application |
| US6608513B2 (en) * | 2001-03-28 | 2003-08-19 | Intel Corporation | Flip-flop circuit having dual-edge triggered pulse generator |
| KR100422450B1 (ko) * | 2002-05-10 | 2004-03-11 | 삼성전자주식회사 | 반도체 메모리장치의 플립칩 인터페이스회로 및 그 방법 |
| JP2006526335A (ja) * | 2003-05-12 | 2006-11-16 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | バッファ回路 |
| KR100915829B1 (ko) * | 2008-02-20 | 2009-09-07 | 주식회사 하이닉스반도체 | 반도체 집적회로의 데이터 출력 드라이버 |
| JP5871592B2 (ja) * | 2011-12-02 | 2016-03-01 | インターナショナル・ビジネス・マシーンズ・コーポレーションＩｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅｓ Ｃｏｒｐｏｒａｔｉｏｎ | パルス幅調整回路および方法 |
| EP3395952B1 (en) | 2015-12-23 | 2021-01-13 | Cj Cheiljedang Corporation | Composition for producing d-psicose comprising d-psicose 3-epimerase and salt and method for producing d-psicose using same |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5690483A (en) * | 1979-12-19 | 1981-07-22 | Fujitsu Ltd | Address buffer circuit |
| US5459693A (en) * | 1990-06-14 | 1995-10-17 | Creative Integrated Systems, Inc. | Very large scale integrated planar read only memory |
| JPH0550598U (ja) * | 1991-09-11 | 1993-07-02 | ヤマハ株式会社 | アドレス信号増幅回路 |
| EP0837562B1 (en) * | 1991-12-17 | 2001-07-04 | STMicroelectronics, Inc. | A precharging output driver circuit |
| JP2915720B2 (ja) * | 1992-10-20 | 1999-07-05 | シャープ株式会社 | 半導体記憶装置 |
-
1995
- 1995-06-30 KR KR1019950018702A patent/KR0152947B1/ko not_active IP Right Cessation
- 1995-12-18 US US08/573,834 patent/US5633833A/en not_active Expired - Lifetime
-
1996
- 1996-01-05 JP JP8000260A patent/JP2875199B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR0152947B1 (ko) | 1998-10-15 |
| US5633833A (en) | 1997-05-27 |
| KR970002666A (ko) | 1997-01-28 |
| JPH0917185A (ja) | 1997-01-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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|
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|
| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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