KR930005780Y1 - 디-램셀의 억세스회로 - Google Patents

디-램셀의 억세스회로 Download PDF

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Abstract

내용 없음.

Description

디-램셀의 억세스회로
제1도는 종래 디-램셀의 억세스회로도.
제2a도 내지 b도는 제1도에 따른 타이밍도.
제3도는 본 고안에 따른 디-램셀의 억세스회로도.
제4a도 내지 b도는 제3도에 따른 타이밍도.
* 도면의 주요부분에 대한 부호의 설명
11 : 셀어레이부 12 : 센스앰프부
13 : Y-게이트부 14 : 이퀄라이즈부
MN11-MN18: N형모스트랜지스터 MP11-MP18: P형모스트랜지스터
본 고안은 디-램(D-RAM)셀의 억세스회로에 관한 것으로, 특히 디-램셀의 센스증폭 및 이퀄라이저회로에서 고속으로 동작하면서 불필요한 전류소비가 적도로 디-램셀의 억세스회로에 관한 것이다.
종래 디-램셀의 억세스회로는 제1도에 도시된 바와 같이 워드라인(WL)을 통해 제어받는 모스트랜지스터(MN1), (MN2) 및 셀플레이트전압(VCP)을 공급받는 기생캐패시턴스에 의해 비트라인(Bit), ()으로 다단배열된 셀어레이부(1)와, 상기 비트라인(Bit), ()을 각기 게이트에 접속한 모스트랜지스터(MP1,MN3), (MP2,MN4)를 통해 센스앰프구동신호(SPC), ()로 상기 비트라인(Bit), ()을 풀럽 또는 풀다운시키도록 하는 센스앰프부(2)와, Y-게이트펄스(Y-Gate)에 의해 제어되는 모스트랜지스터(MN5, MN6)를 통해 상기 비트라인(Bit), ()을 데이타 입출력라인(DIO)()과 연결시키고 모스트랜지스터(MN7)를 통해서는 상기 센스앰프부(2)의 풀다운제어를 하게하는 Y-게이트부(3-1)와, 그 Y-게이트부(3-1)및 다단구성의 Y-게이트부(3-2~3-n)을 통해 비트라인(Bit,), (Bit,), …, 과 연결되는 데이타라인(DIO,)을 이퀄라이저신호(EQ)에 의해 제어되는 모스트랜지스터(MN8,MN9),(MN10)를 통해 그 데이타라인 (DIO,)을 소정레벨(Vcc-Vt)로 프리차지 제어하는 이퀄라이저회로부(4)로 구성된다.
이와 같이 구성되는 디-램셀의 억세스회로를 제2도 (a) 내지 (h)에 도시된 타이밍도에 의해 설명하면 다음과 같다.
로우어드레스신호(Row Address Signal)신호()가 인에이블되고, 소정의 시간지연후 선택된 워드라인(WL)이 로우(LOW)에서 하이(high)로 변해하고, 이 워드라인(WL)에 연결된 셀(1)의 트랜스퍼(Transfer)트랜지스터(MN1,MN2)가 턴온되어 셀(1-1)의 정보가 비트라인(Bit), ()으로 전달된다.
정보가 충분히 비트라인(Bit), ()에 전달된 후 제2도 (b)와 같이 센스앰프인에이블구동신호(SP,)가 동작하여 센스앰프인에이블신호(SPC), ()가 하이/로우로 변해가면, 이와동시에 센스앰프(2)가 동작하게 되어 비트라인(Bit), ()은 모스트랜지스터(MP1,MN3), (MP2,MN4)가 정보에 따라 동작하여 풀업 또는 풀다운시키므로 그 비트라인(Bit), ()의 신호차는 제2도 (c)와 같이 크게되어 확실한 정보신호로 변화된다.
이와 같이 셀(1)의 정보에 따라 비트라인(Bit), ()을 풀업/풀다운 시켜 셀(1)의 정보를 충분히 센싱하는 동작 후 Y-게이트펄스(Y-Gate)가 제2도 (d)와 같이 동작되면, Y-게이트부(3)의 모스트랜지스터(MN5, MN6)가 턴온되어 비트라인(Bit), ()과 데이타입출력라인(DIO)()을 연결시켜 제2도 (e)와 같이 정보를 전송하게 되는데, 이때 데이타입출력라인(DIO)()의 로딩에 의해 비트라인(Bit), ()의 전위차가 적어지므로 이의 구동능력을 키우기 위해 Y-게이트가 턴온될때 비트라인센스앰프부(2)의 풀다운인에이블신호()단에 모스트랜지스터(MN7)를 통해 풀다운시킴으로써, 더 큰 센스앰프의 구동능력을 가지게 하여 비트라인(Bit), ()의 전위차가 적어지는 것을 보상하게 하였다.
이후 Y-게이트(Y-Gate)가 턴오프신호로 입력되어 셀(1)에 정보가 리스토어(Restore)된 후 워드라인(WL)이 턴오프되고, 센스앰프인에이블신호(SPC/)와 비트라인(Bit/)의 데이타가 데이타입출력라인(DIO/)으로 전송된 후, 다른 칼럼어드레스(Colum Address)가 선택될때 제1Y-게이트(3-1)부는 턴오프되고 다음 Y-게이트(3-2)가 제2도 (h)와 같은 턴온신호에 의해 턴온되어 다음 칼럼셀부(A2)의 제2도 (g)와 같은 비트라인(Bit1), ()의 데이타가 데이타입/출력라인(DIO), ()에 전송된다. 이때 이퀄라이저신호(EQ)가 제2도 (f)와 같이 입력되면 데이타입출력라인(DIO), ()이 이퀄라이즈되고 이후 데이타입출력라인(DIO), ()이 다음 칼럼셀부(A2)의 네트라인(Bit1), () 데이타를 받아 제2데이타(D2)로 전송한다. 여기서 데이타입출력라인(DIO), ()의 이퀄라이즈시 제2라인의 차지(Charge)가 분할(Sharing)되고 동시에 외부이퀄라이저신호(EQ)에 의해 Vcc-Vt 레벨로 프리차지되므로, 이퀄라이즈시간이 많이 필요하여 억세스속도가 느리며, 불필요한 전류소비가 생긴다.
본 고안은 이와 같은 문제점을 감안하여 이퀄라이즈 시간을 줄여 속도개선을 하기 위해서 센스앰프부에 Y-게이트온시 풀업되게 하여 데이타라인의 차지분할레벨과 이퀄라이즈시의 프리차지레벨을 거의 일치시켜 이퀄라이즈시간을 줄이도록 한 디-램셀의 억세스회로에 관한 것으로, 이를 첨부한 도면을 참조해 상세히 설명하면 다음과 같다.
제3도는 본 고안에 따른 디-램셀의 억세스회로도로서, 이에 도시한 바와 같이 워드라인(WL)에 의해 제어되는 셀어레이부(11)와, 그 셀어레이부(11)의 데이타입출력라인인 비트라인(Bit), ()의 정보에 따라 센스앰프인에이블신호(SPC), ()로 풀업/풀다운시켜 그 비트라인(Bit), ()의 전위차를 크게하는 센스앰프부(12)와, Y-게이트()에 의해 제어되는 모스트랜지스터(MP15)를 통해 상기 센스앰프부(12)의 센스앰프구동신호(SPC)측에 풀업시키도록 하는 Y-게이트부(13)와, 다단의 Y-게이트부(13)를 통해 비트라인(Bit), ()과 연결되는 데이타입출력라인(DIO), ()을 이퀄라이즈시키는 이퀄라이즈회로부(14)로 구성하였다.
이와 같이 구성된 본 고안의 디-램셀 억세스회로는 종래 회로와 달리 Y-게이트부를 로우(LOW) 신호에서 동작되게 하고, 이때 센스앰프부(12)를 종래에는 풀다운시킨데 반해 본 고안은 풀업하도록 하여 센스앰프부(12)가 비트라인(Bit), ()이 상호 전위차가 크게 되므로 작용한다.
이를 제4도 (a) 내지 (h)에 도시한 제3도에 따른 타이밍도를 참조해 설명하면, 로우어드레스신호()가 인에이블되고 약간의 시간지연 후 워드라인(WL)이 턴온되고, 이와동시에 선택된 셀(11)의 트랜스퍼 트랜지스터(MN11,MN12)를 통해 셀(11)의 정보가 비트라인(Bit/)으로 전송된다.
셀(11)의 정보가 충분히 비트라인(Bit/)으로 전송된 후 센스엠프인에이블신호(SPC,)가 제4도 (b)와 같이 동작하고, 이에 따라 비트라인센스앰프부(12)가 동작하여 비트라인(Bit)과 비트라인()의 전위차를 크게하게 된다. 즉, 선택된 워드라인(WL)에 하이신호가 인가되어 셀(11)이 동작하면, 그 셀(11)의 정보가 비트라인(Bit/)에 전송되고, 그 비트라인(Bit/)에 셀(11)의 정보가 전송되면 비트라인센스앰프인에이블구동신호(,SN)가 액티브신호로 인가되어 모스트랜지스터(MP15), (MN18)가 턴온되어 센스앰프부(12)의 모스트랜지스터(MP11,MP12)(MN13,MN14)에 각기 센스앰프인에이블신호(SPC)()가 풀업 및 풀다운신호로 인가되고, 이에따라 비트라인(Bit/)의 정보에 의해 모스트랜지스터(MP12,MN14)가 제어되어 비트라인(Bit/)을 전원전압(Vcc1) 및 접지레벨로 풀업/풀다운시켜 전위차를 크게 해준다. 이와 같이 충분한 전위차가 발생되게 한 후 Y-게이트()가 제4d도와 같이 로우(LOW) 펄스인 액티브신호로 인가되면 모스트랜지스터(MP13),(MP14)가 턴온되어 비트라인 (Bit), ()을 데이타입출력라인(DIO), ()과 연결되게 하고 모스트랜지스터(MP15)가 턴온되어 센스앰프부 (12)의 모스트랜지스터(MP11,MP12)측에 풀업시킨다. 이에따라 비트라인(Bit/)과 데이타라인(DIO/)간의 차지분할(Charge Sharing)시 비트라인(Bit/)간의 전압차를 작게하여 구동속도를 빠르게 한다.
이후 Y-게이트()가 인액티브신호로 인가되어 모스트랜지스터(MP13-MP15)가 턴오프되어 비트라인(Bit/)과 데이타입출력라인(DIO/)간 데이타전송이 차단되고 셀(1)의 데이타가 리스토어 (Restore)되며, 워드라인(WL)이 턴오프되고, 비트라인(Bit/), 데이타입출력라인(DIO/)이 이퀄라이즈신호(EQ)에 의해 이퀄라이즈된다. 여기서 Y-게이트펄스()가 인액티브신호가 될때 다른 칼럼어드레스가 지정되어 다른 Y-게이트부(13-2)가 턴온되는데, 이때 데이타입출력라인(DIO/)는 비트라인(Bit/)의 데이타(D2)를 받게되며, 이 데이타(D2)를 받기전에 그 이전 데이타 (D1)를 받게되며, 이 데이타(D2)를 받기전에 그 이전데이타(D1)에 의한 잡음을 줄이기 위해 데이타입출력라인(DIO/)을 이퀄라이즈하게 된다.
예를 들어, 16M DRAM에서 내부전압이 3.3[V], 64M DRAM에서 파워가 3.3[V]라고 하고 ｜Vt｜=1[V]라고 가정하면 데이타라인(DIO), ()의 (Loading)은 거의 같으므로 이퀄라이즈 전압은 약 2.3[V](=Vcc1-Vtn)이고, 데이타라인(DIO), ()이 이퀄라이즈시 차지분할전압은 약 2.15[V][⇒ (3.3+1)/2=2.15V]이므로 본 고안에 따른 이퀄라이즈동작시 이퀄라이즈시간이 줄어들어 속도개선이 되고, 또한 이퀄라이즈전압이 2경우에 대해 거의 비슷하므로 불필요한 전류의 소비가 적어진다.
이상에서 설명한 바와 같이 16M DRAM의 내부전압이 3.3V, 64M DRAM의 파워가 3.3V일때 데이타입출력라인(DIO/)의 레벨이 거의Vcc1(Vcc1은 3.3V)이 되고 Y-게이트가 온되어 비트라인의 데이타가 데이타 라인으로 전송될때 하이레벨은 Vcc1, 로우레벨은Vcc1레벨이 되고 이퀄라이즈시 프리차지(KT)에 의한 전압레벨과 데이타라인차지 분할에 의한 전압레벨이 약Vcc1에서 거의 일치하게 되어 종래의 회로에서 이퀄라이즈 후 프리차지 레벨로 데이타라인레벨이 쉬프트되는 것보다 이퀄라이즈시간이 줄게되어 속도개선이 되고, 불필요한 파워 디시패션(Dissipation)이 줄어들게 될 뿐만 아니라 레이아웃상으로 프리차지트랜지스터의 사이즈도 종래의 회로보다 사이즈를 줄일 수 있는 장점이 있다.

Claims (1)

  1. 정보를 저장하는 셀어래이부(11)의 정보입출력을 하는 비트라인(Bit), ()의 정보에 따라 센스앰프인에이블신호(SPC), ()에 의해 그 비트라인(Bit), ()의 전위차를 크게해주는 센스앰프부(12)와, 다단의 비트라인(Bit/), (Bit1/), …, 과 연결되는 데이타입출력라인(DIO/)을 이퀄라이즈신호(EQ)에 의해 이퀄라이즈 시키는 이퀄라이즈회로부(14)로 구성된 디램셀의 억세스회로에 있어서, Y-게이트()에 의해 제어되는 모스트랜지스터(MP13), (MP14)를 통해 상기 비트라인(Bit), ()과 상기 데이타입출력라인(DIO), ()을 연결시켜 데이타전송이 이루어지게 하고, 그 Y-게이트(Y-Gate)에 의해 제어되는 모스트랜지스터(MP15)를 통해 상기 센스앰프부(12)에 센스앰프인에이블신호(SCP)측에 풀업하도록 Y-게이트부(13)를 구성하여 된 것을 특징으로 하는 디-램셀의 억세스회로.
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