JP4575300B2 - ダイナミック・フリップ・フロップの信号レベル置換を備えたマスタ・ラッチ回路 - Google Patents

Description

本発明は、信号スイッチング遅延が最小であるダイナミック・フリップ・フロップの信号レベル置換を備えたマスタ・ラッチ回路に関する。

ＵＳ６，５０７，２２８Ｂ２には、高周波クロック信号に適するクロック・エッジ・トリガ型ラッチ回路が開示されている。このラッチ回路は、クロック信号を特定の時間だけ遅延させる信号遅延回路を含む。下流に接続されている回路ノードは、遅延時間によって調整可能な時間窓の間、データ信号に依存して充電される。

デジタル・システムでは、演算処理能力は、発生する電力損失の結果としてデジタル・システムが加熱されるため制限される。更に、構成要素の電力損失は、特に、移動デジタル・システムの場合、動作継続期間を制限する。

従って、デジタル論理ブロック内では、複数の動作電圧を用いて、重要な信号経路の場合、高い動作電圧を構成要素に利用可能にし、重要ではない信号経路の場合、低い電源電圧を構成要素に供給することが提案されている。特に、動作電圧に二次的に依存する動的損失は、電源電圧が低いと減少する。しかしながら、複数の動作電圧を用いると、回路の論理構成のために、異なる電圧ドメイン間で信号が移行するという問題領域が生じる。この場合、重要なことは、特に、低い電源電圧の領域から高い電源電圧の領域へ信号が移行することである。

図１は、相対的に低い電源電圧Ｖ_Ａが供給される第１デジタル・システムと、高い電源電圧Ｖ_Ｂが供給される第２デジタル・システムとの間での移行を示す。第１デジタル・システムのインバータＩＮＶ_１が、出力Ａ_１を介して、高電源電圧Ｖ_Ｂを備えた第２デジタル・システムのインバータＩＮＶ_２の入力Ｅ_２へ論理ゼロ、即ち、低信号レベルを出力する場合は、Ｎチャネル・トランジスタＮ_２はオフになり、Ｐチャネル・トランジスタＰ_２は開かれ、高論理信号レベルのデジタル出力信号が、出力Ａ_２によって出力される。この場合、出力Ａ_２における信号レベル・スイングは、本質的に、高動作電圧Ｖ_Ｂに対応する。低電源電圧Ｖ_Ａに対応する論理的にハイの信号レベルが、第１デジタル・システムの出力Ａ_１に存在する場合は、Ｎチャネル・トランジスタＮ_２は開かれる。しかしながら、Ｐチャネル・トランジスタＰ_２は、この場合、完全にはオフにならず、シャント電流、即ち、短絡電流が流れる。前記短絡電流によって生じた電力損失は、複数の動作電圧Ｖ_Ａ、Ｖ_Ｂを用いることによる電力損失の減少を部分的に補正し、電力損失が全体的に上昇するという影響を及ぼす。更なる問題は、シャント電流のために、出力レベルが論理的に定義されない可能性があることである。

従って、シャント電流を回避するために、図２に示すような従来技術による信号レベル置換回路が利用される。この信号レベル置換回路では、インバータ段ＩＮＶ_１における低電圧レベル・スイングが、インバータ段ＩＮＶ_２における高電圧レベル・スイングに変換される。

図３は、従来技術による信号レベル置換回路の回路構成を示す。この信号レベル置換回路は、高動作電圧Ｖ_Ｂが供給される２つの交差結合ＰＭＯＳトランジスタを含む。低動作電圧Ｖ_Ａを備えたインバータ段ＩＮＶ_１から生じる入力信号は、第１ＮＭＯＳトランジスタＮ_３、及び、インバータＩＮＶを介して、第２ＮＭＯＳトランジスタＮ_４に印加される。インバータ段ＩＮＶ_１が、論理的にハイの信号を出力する場合は、ＮＭＯＳトランジスタＮ_３はオンにされ、ＮＭＯＳトランジスタＮ_４はオフにされる。インバータ段ＩＮＶ_１が、論理的にローの信号を出力する場合は、ＮＭＯＳトランジスタＮ_３はオフにされ、ＮＭＯＳトランジスタＮ_４はオンにされる。正帰還の結果として、高動作電圧Ｖ_Ｂに本質的に対応する信号レベルを有する論理的にハイの信号が、信号レベル置換回路の出力において生成される。

図３に示す信号レベル置換回路により、図１に示す回路構成の場合に生じるような２つの電圧領域を直接結合する場合に生じるシャント電流は回避される。
しかしながら、図３に示すような従来技術による信号レベル置換回路には、幾つかの欠点がある。その回路に含まれるインバータＩＮＶには、低電源電圧Ｖ_Ａが供給され、かつ、２つのＰＭＯＳトランジスタＰ_３、Ｐ_４には、高電源電圧Ｖ_Ｂが供給されることから、その信号レベル置換回路内の対応する構成要素は、ＥＳＤデザイン・ルール（ＥＳＤ＝静電気放電（electrostatic discharge ））に基づく特定の最小距離に適合しなければならない。このことは、チップ上での集積化の場合、この信号レベル置換回路が比較的広い領域を必要とするという影響を及ぼす。

更なる欠点は、図３の信号レベル置換回路が信号経路内で信号遅延をもたらし、その結果、デジタル・システム全体の演算処理能力が減少するという事実である。
更なる欠点は、図３の信号レベル置換回路が特定の固有の電力損失を有し、その結果、回路の総電力損失が増大するという事実である。

従って、上述した欠点を最小限に抑えるために、信号レベル置換機能をエッジ・トリガ型フリップ・フロップに一体化することが提案されている。図４は、信号レベル置換を行わない従来技術によるエッジ・トリガ型フリップ・フロップを示す。そのエッジ・トリガ型フリップ・フロップは、伝送ゲートＴＧ又は絶縁回路によって互いに絶縁されたマスタ・ラッチ回路及びスレーブ・ラッチ回路を含む。絶縁回路ＴＧは、クロック信号Ｃｌｋによってクロック制御される。エッジ・トリガ型フリップ・フロップは、伝送ゲートが下流に接続されたインバータ段を介してマスタ・ラッチ回路に接続するデータ信号入力Ｄを有する。データ信号Ｄは、低レベルのクロック信号Ｃｌｋの間に、マスタ・ラッチ回路に書き込まれる。同時に、マスタ・ラッチ回路及びスレーブ・ラッチ回路は、伝送ゲートＴＧによって互いに絶縁される。マスタ・ラッチ回路は透過的である。即ち、マスタ・ラッチ回路の帰還経路に設けられた伝送ゲートＴＧはオフにされ、このため、帰還ループが遮断される。書き込まれた最新データは、スレーブ・ラッチ回路に保持され、エッジ・トリガ型フリップ・フロップの出力に存在する。最新データＤは、透過的なマスタ・ラッチ回路の出力Ｑ_Ｍに存在する。クロック信号Ｃｌｋの次の立ち上がりエッジの際、マスタ・ラッチ回路内の帰還ループは、最新データＤをバッファ格納するために、閉じられる。マスタ・ラッチ回路及びスレーブ・ラッチ回路は、伝送ゲートＴＧによって互いに接続され、スレーブ・ラッチ回路は、透過的になる。即ち、スレーブ・ラッチ回路内の帰還ループは、遮断される。従って、マスタ・ラッチ回路の出力Ｑ_Ｍに存在するデータは、透過的なスレーブ・ラッチ回路に伝送され、また、スレーブ・ラッチ回路の出力Ｑｓに存在する。次の立下りエッジの際、マスタ・ラッチ回路は、再度、スレーブ・ラッチ回路から絶縁され、スレーブ・ラッチ回路内の帰還ループは、データをバッファ格納するために、閉じられる。こうして、マスタ・ラッチ回路は、新しいデータＤを読み込む目的のために、透過的である。

図５は、一例として、図４に示す従来技術によるエッジ・トリガ型フリップ・フロップのセットアップ時間ｔ_セット及びホールド時間ｔ_ホールドを示す。エッジ・トリガ型フリップ・フロップの１つの本質的な特性は、フリップ・フロップに起因する遅延時間であり、特に、クロック信号Ｃｌｋの立ち上がりクロック・エッジと、フリップ・フロップの出力における有効なデータＱとの間の遅延時間、いわゆるクロック対Ｑ遅延時間である。セットアップ及びホールド時間は、特定のクロック対Ｑ遅延時間に適合するために、クロック信号の前後において、どの程度の間、入力信号Ｄが有効でなければならないか規定する。

図６は、１つの技術を例として、図４に示す従来技術によるフリップ・フロップの時間挙動を示す。遅延時間は、正常動作範囲において、０．８×１０^−１０秒よりわずかに大きい。

図３に示すような従来の信号レベル置換回路に関連する欠点を回避するために、図７に示すような従来技術により、信号レベル置換を備えたスタティック・フリップ・フロップが提案されている。信号レベル置換を備えたダイナミック・フリップ・フロップが、相対的に低い電源電圧Ｖ_Ａが供給される第１デジタル・データ処理システムＤＩＧ_Ａと、相対的に高い電源電圧Ｖ_Ｂが供給される第２デジタル・システムＤＩＧ_Ｂとの間に設けられている。フリップ・フロップは、クロック信号Ｃｌｋによりクロック制御され、低い信号レベル・スイングの着信データ信号Ｄ_Ａを高い信号レベル・スイングの出力データ信号Ｄ_Ｂに変換する。

図８は、従来技術による信号レベル置換を備えた従来のスタティック・フリップ・フロップを詳細に示す。信号レベル置換を備えたフリップ・フロップの場合、そのスレーブ・ラッチ回路は、図４に示すような従来のエッジ・トリガ型フリップ・フロップと比較して、回路の点で変更されている。マスタ・ラッチ回路の出力は、第１伝送ゲートＴＧ_１を介して、スレーブ・ラッチ回路に接続される。マスタ・ラッチ回路の入力は、第２伝送ゲートＴＧ_２を介して、その都度、スレーブ・ラッチ回路に接続される。マスタ・ラッチ回路に書き込まれる低信号レベルのデータ信号Ｄ_Ａ及びそれを基にした相補データ信号／Ｄ_Ａは、２つの伝送ゲートＴＧ_１、ＴＧ_２を介して、２つのＮＭＯＳトランジスタＮ_５、Ｎ_６のゲート端子に印加される。低い信号レベル・スイングのデータ信号Ｄ_Ａが論理的にハイである場合は、ＮＭＯＳトランジスタＮ_６はオンにされ、ＮＭＯＳトランジスタＮ_５はオフにされる。そうすると、論理的にローのデータ値／Ｄ_Ｂが、スレーブ・ラッチ回路の出力Ｑｓに存在する。逆に、データ信号Ｄ_Ａが論理的にローである場合は、ＮＭＯＳトランジスタＮ_６はオフにされ、ＮＭＯＳトランジスタＮ_５はオンにされる。この結果、高電源電圧Ｖ_Ｂに対応する高い信号レベルを有する論理的にハイのデータが、スレーブ・ラッチ回路の出力Ｑｓに存在する。

図８に示すように、従来のスタティック・フリップ・フロップに信号レベル置換を一体化したおかげで、図４に示すような従来のエッジ・トリガ型フリップ・フロップ及び図３に示すような従来の信号レベル置換回路と比較して、全体的にチップ面積や電力損失をある程度節約できるが、それにも関わらず、信号遅延は、依然として、本質的に、信号レベル置換回路の信号遅延とフリップ・フロップに起因する信号遅延との合計から生じる。

図７及び同様に図８に示すような従来技術による信号置換を備えたフリップ・フロップには、２つの電源電圧Ｖ_Ａ、Ｖ_Ｂを供給しなければならないことから、更に、構成要素間の特定の最小距離に適合する必要があり、このため、面積節約は相対的に小さく、信号遅延は相対的に大きい。

従って、本発明の目的は、信号遅延が最小のダイナミック・フリップ・フロップの信号レベル置換を備えたマスタ・ラッチ回路を提供することにある。

本発明によれば、上記目的は、請求項１に記載された特徴を有するマスタ・ラッチ回路によって達成される。
本発明は、クロック信号（Ｃｌｋ）によってクロック制御されるフリップ・フロップの信号レベル置換を備えたマスタ・ラッチ回路を提供する。マスタ・ラッチ回路は、以下を有する。即ち、
特定の時間遅延（ΔＴ）だけクロック信号（Ｃｌｋ）を遅延させて遅延反転クロック信号（Ｃｌｋ _遅延 ）を生成する信号遅延回路（１３）であって、前記時間遅延（ΔＴ）が調整可能である信号遅延回路（１３）と、
プログラム可能なコンデンサ回路網（１５）を介して基準電位に接続された回路ノード（１４）であって、クロック信号（Ｃｌｋ）が論理的にローである充電フェーズにおいて、コンデンサ回路網（１５）が回路ノード（１４）を介して動作電圧（Ｖ_Ｂ）にまで充電され、評価フェーズにおいて、クロック信号（Ｃｌｋ）及び遅延反転クロック信号（／Ｃｌｋ_遅延）が論理的にハイである場合に、データ信号（Ｄ）に依存してコンデンサ回路網（１５）が回路ノード（１４）を介して放電される、前記回路ノードと、を有し、コンデンサ回路網（１５）の容量が前記遅延反転クロック信号の時間遅延（ΔＴ）に応じてコンデンサ回路網（１５）の充電時定数及び放電時定数を制御するように設定されている。

低電圧ドメインＶａからの入力信号は、この場合、１つのタイプ（Ｐチャネル又はＮチャネルのいずれか一方）のトランジスタのみを駆動する。
本発明によるダイナミック・フリップ・フロップの信号レベル置換を備えたマスタ・ラッチ回路には、ダイナミック・フリップ・フロップに供給する必要があるのは１つの動作電圧のみであるという利点がある。

この結果、ダイナミック・フリップ・フロップの構成要素を、チップ上で互いに極めて小さい距離に配置することができる。このことにより、本発明によるマスタ・ラッチ回路、即ち、ダイナミック・フリップ・フロップは、チップ上で最小の必要面積で集積化し得るという効果がもたらされる。

更に、本発明によるマスタ・ラッチ回路、即ち、本発明によるダイナミック・フリップ・フロップ内の信号伝搬時間は、構成要素の離間距離が最小になるため、最小限に抑えられる。

本発明によるマスタ・ラッチ回路の更なる利点は、最小の数の回路構成要素が集積され、従って、本発明によるマスタ・ラッチ回路の電力損失は、同様に最小限に抑えられることにある。

本発明によるマスタ・ラッチ回路の１つの好適な実施形態では、回路ノード（ＬＤＮ）は、データ信号（Ｄ）が論理的にハイである場合は、評価フェーズにおいて放電され、回路ノード（ＬＤＮ）は、データ信号（Ｄ）が論理的にローである場合は、評価フェーズにおいて放電されない。

１つの好適な実施形態では、回路ノード（ＬＤＮ）は、容量（Ｃ）を介して、基準電位（ＧＮＤ）に接続されている。
第１実施形態において、前記容量（Ｃ）は、寄生容量である。

他の実施形態では、容量（Ｃ）は、コンデンサを設けることによって形成される。
本発明によるマスタ・ラッチ回路の１つの好適な実施形態では、回路ノード（ＬＮＤ）は、クロック信号（Ｃｌｋ）によってクロック制御される第１絶縁回路の入力に接続される。

第１絶縁回路は、好適には、マスタ・ラッチ回路の出力信号をバッファ格納するスレーブ・ラッチ回路に接続されている出力を有する。
好適には、スレーブ・ラッチ回路の下流にインバータが接続される。

１つの好適な実施形態では、第１絶縁回路の出力は、第２クロック制御式絶縁回路を介して、第１絶縁回路の入力に帰還され、第２絶縁回路は、遅延クロック信号（Ｃｌｋ_遅延）によりクロック制御される。

第２クロック制御式絶縁回路を備えることには、評価フェーズの後、回路ノード（ＬＤＮ）における電荷が、帰還によって特定の信号レベルに能動的に保持されるという利点がある。

例えば、リーク電流又は雑音による回路ノード（ＬＤＮ）における信号レベルの減少は、これによって防止できる。
本発明によるマスタ・ラッチ回路の更なる実施形態では、マスタ・ラッチ回路は、反転クロック信号（／Ｃｌｋ）によって駆動され、クロック信号（Ｃｌｋ）が論理的にローである場合、動作電圧（Ｖ_Ｂ）を回路ノード（ＬＤＮ）に切り換える第１の制御可能なスイッチを有する。

第１の制御可能なスイッチは、好適には、ＰＭＯＳトランジスタである。
本発明によるマスタ・ラッチ回路の１つの好適な実施形態では、マスタ・ラッチ回路は、第２の制御可能なスイッチ、第３の制御可能なスイッチ、及び第４の制御可能なスイッチを有し、これらは、回路ノード（ＬＤＮ）と基準電位（ＧＮＤ）との間で互いに直列接続される。

この場合、第２の制御可能なスイッチは、好適には、遅延反転クロック信号（／Ｃｌｋ_遅延）によって駆動される。
第３の制御可能なスイッチは、好適には、データ信号（Ｄ）によって駆動される。

第４の制御可能なスイッチは、好適には、クロック信号（Ｃｌｋ）によって駆動される。
第２、第３、及び第４の制御可能なスイッチは、好適には、ＮＭＯＳトランジスタである。

第２、第３、及び第４の制御可能なスイッチは、好適には、容量に並列接続される。
本発明によるマスタ・ラッチ回路の特に好適な１つの実施形態では、信号遅延回路の時間遅延（ΔＴ）は、調整可能である。

この場合、評価フェーズの間にデータ信号（Ｄ）が論理的にハイの場合に、直列接続されたスイッチを介して容量（Ｃ）が放電される際の時定数（τ）は、信号遅延回路の時間遅延（ΔＴ）より小さい（τ＜＜ΔＴ）。

信号遅延回路の時間遅延（ΔＴ）は、好適には、クロック信号（Ｃｌｋ）の時間周期より実質的に小さい（ΔＴ＜＜Ｔ_ｃｌｋ）。
１つの好適な実施形態では、信号遅延回路は、直列接続された複数のインバータ段によって形成される。

更に、本発明は、請求項１に記載のマスタ・ラッチ回路と、マスタ・ラッチ回路の出力信号をバッファ格納するためのスレーブ・ラッチ回路と、マスタ・ラッチ回路をスレーブ・ラッチ回路から絶縁するためのクロック制御式絶縁回路と、を備えたエッジ・トリガ型フリップ・フロップを提供する。

本発明は、信号レベル置換を備えたダイナミック・フリップ・フロップを提供する。ダイナミック・フリップ・フロップは、クロック信号を特定の時間遅延（ΔＴ）だけ遅延させ、反転させる信号遅延回路を有するマスタ・ラッチ回路と、クロック信号（Ｃｌｋ）が論理的にローである充電フェーズにおいて、動作電圧にまで充電される回路ノードであって、クロック信号（Ｃｌｋ）及び遅延反転クロック信号（／Ｃｌｋ_遅延）が論理的にハイである場合には、評価フェーズにおいて、データ信号（Ｄ）に依存して放電が可能な回路ノードと、マスタ・ラッチ回路の出力信号をバッファ格納するためのスレーブ・ラッチ回路と、マスタ・ラッチ回路をスレーブ・ラッチ回路から絶縁するためのクロック制御式絶縁回路と、を有する。

この場合、入力信号Ｄは、単一のタイプ（Ｎチャネル又はＰチャネルのいずれか一方）のトランジスタのみを駆動する。
本発明によるダイナミック・フリップ・フロップの信号レベル置換を備えるマスタ・ラッチ回路の好適な実施形態について、本発明の本質的な特徴を明らかにする添付図を参照して以下に説明する。

図９は、低電源電圧Ｖ_Ａを備えた第１デジタル・システムＤＩＧ_Ａと、相対的に高い電源電圧Ｖ_Ｂを備えた第２デジタル・システムＤＩＧ_Ｂとを結合するための本発明に基づくダイナミック・フリップ・フロップ１を示す。一体化信号レベル置換を備えたダイナミック・フリップ・フロップ１は、クロック信号Ｃｌｋを印加するためのクロック信号入力２と、データ信号Ｄ_Ａを第１デジタル・システムＤＩＧ_Ａから受信するためのデータ信号入力３とを有する。ライン４から受信されたデータ信号Ｄ_Ａは、相対的に低い電源電圧Ｖ_Ａに対応する相対的に低い信号レベル・スイングを有する。本発明によるダイナミック・フリップ・フロップ１は、データ出力５を有し、データ出力５は、相対的に高い電源電圧Ｖ_Ｂが供給される第２デジタル・システムＤＩＧ_Ｂに、出力信号ライン６を介して、出力データＱ＝Ｄ_Ｂを出力する。出力されたデータＤ_Ｂは、第２電源電圧Ｖ_Ｂに対応する高い信号レベル・スイングを有する。更に、ダイナミック・フリップ・フロップ１は、ライン８を介して第２デジタル・システムＤＩＧ_Ｂの高電源電圧Ｖ_Ｂに接続される電圧供給端子７を利用する。図９から分かるように、本発明によるマスタ・ラッチ回路を含む本発明によるダイナミック・フリップ・フロップ１には、１つの電源電圧Ｖ_Ｂのみが供給される。これによって、ダイナミック・フリップ・フロップ１内の構成要素間の距離を、ＥＳＤデザイン・ルールに反することなく、最小に保ち得るという利点がもたらされる。本発明によるダイナミック・フリップ・フロップ１の必要面積は、その分だけ小さい。更に、本発明によるダイナミック・フリップ・フロップは、１つの電源電圧のみを回路に引き込めばよいため、配置及び配線の点において、コスト削減を可能にする。

図１０は、信号レベル置換用の複数のダイナミック・フリップ・フロップ１−１，１−２を含むレジスタ転送論理回路を示す。多数のゲートを含むデジタル論理回路は、本発明によるダイナミック・フリップ・フロップ１の間に配置される。レジスタ転送論理回路の動作クロック周波数ｆ_ｃｌｋは、フリップ・フロップ１−ｉ及び介在する論理回路９−ｉの信号遅延時間の合計によって決定される。本発明によるダイナミック・フリップ・フロップ１−ｉは、最小の信号遅延時間を有し、このため、レジスタ転送論理回路内の信号遅延時間の合計は、同様に最小限に抑えられる。レジスタ転送論理回路全体の動作クロック周波数ｆ_ｃｌｋは、この結果、上昇し、従って、デジタル・システム全体の演算能力は大幅に増大する。

図１１は、本発明によるダイナミック・フリップ・フロップ１の第１実施形態を示す。ダイナミック・エッジ・トリガ型フリップ・フロップ１は、本発明によるマスタ・ラッチ回路１０、スレーブ・ラッチ回路１１、及び介在するクロック制御式絶縁回路、即ち、伝送ゲート１２を含む。クロック制御式絶縁回路１２は、例えば、クロック信号Ｃｌｋによってクロック制御され伝送ゲートが下流に接続されたインバータ段を含み得る。

マスタ・ラッチ回路１０には、クロック信号入力において存在し、特定の時間遅延ΔＴだけクロック信号Ｃｌｋを遅延させ、反転させる信号遅延回路１３が含まれる。この場合、好適には、信号遅延回路１３には、特定の時間遅延ΔＴをもたらす一連の直列接続されたインバータ段１３ａと、下流に接続されているインバータ１３ｂと、が含まれる。マスタ・ラッチ回路１０は、動的回路ノード１４を含み、動的回路ノード１４は、充電フェーズにおいて、クロック信号（Ｃｌｋ）が論理的にローである場合は、端子７に存在する動作電圧Ｖ_Ｂにまで充電され、また、評価フェーズにおいて、クロック信号（Ｃｌｋ）及び信号遅延回路１３によって出力される遅延反転クロック信号が論理的にハイである場合は、端子３に存在するデータ信号（Ｄ）に依存して、放電され得る。回路ノード１４は、評価フェーズにおいて、データ信号（Ｄ）が論理的にハイである場合には放電され、逆に、回路ノード１４は、評価フェーズの間に、データ信号（Ｄ）が論理的にローである場合には放電されない。

他の実施形態において、マスタ・ラッチ回路１０は、図１１に示す回路に関して、相補的に構成され得る。
回路ノード１４は、容量１５を介して、基準電位に接続される。基準電位は、好適には、接地（ＧＮＤ）である。本発明によるマスタ・ラッチ回路１０の第１実施形態では、容量１５は、寄生容量Ｃによって形成される。

他の実施形態では、容量Ｃは、少なくとも１つのコンデンサを設けることによって形成される。
他の選択肢として、容量Ｃは、回路ノード１４の充放電用時定数Ｔのプログラミングを許容するプログラム可能なコンデンサ回路網によって形成され得る。

回路ノード１４は、ライン１６を介して、第１絶縁回路１２の入力に接続される。第１絶縁回路１２は、そこに含まれる伝送ゲートを駆動するためのクロック信号Ｃｌｋによってクロック制御される。第１絶縁回路１２の出力は、ライン１７を介して、スレーブ・ラッチ回路１１の入力に接続される。スレーブ・ラッチ回路１１は、マスタ・ラッチ回路１０の出力信号Ｑ_Ｍをバッファ格納する。インバータ１８は、好適には、スレーブ・ラッチ回路１１の下流に接続される。このインバータは、スレーブ・ラッチ回路１１の出力信号Ｑｓを反転させ、フリップ・フロップ１の出力５において、ダイナミック・フリップ・フロップ１の出力信号Ｑを出力する。

マスタ・ラッチ回路１０は、反転クロック信号（／ＣＬＫ）によって駆動される第１の制御可能なスイッチ１９を有する。フリップ・フロップ１のクロック信号入力２は、ライン２０を介して、クロック信号Ｃｌｋを反転するためのインバータ２１に接続される。しかしながら、インバータは、対応するタイプのトランジスタ（ここでは、Ｐチャネル）がスイッチ１９に用いられる場合、省略され得る。インバータ２１の出力は、ライン２２を介して、スイッチ１９の制御入力に接続される。制御可能なスイッチ１９は、好適には、ＰＭＯＳトランジスタである。クロック信号Ｃｌｋが論理的にローである場合には、ＰＭＯＳトランジスタ１９はオンにされ、動作電圧端子７を動的ノード１４に接続する。この結果、動的ノード１４は、充電フェーズの間、動作電圧Ｖ_Ｂにまで充電される。

信号遅延回路１３は、出力側において、ライン２３を介して、好適には、ＮＭＯＳトランジスタである第２の制御可能なスイッチ２４に接続される。
データ信号入力３に存在するデータ信号Ｄは、ライン２５を介して、好適にはＮＭＯＳトランジスタである他の制御可能なスイッチ２６の制御入力に直接に印加される。クロック信号入力２に存在するクロック信号Ｃｌｋは、好適にはＮＭＯＳトランジスタとして実装される第３の制御可能なスイッチ２８を内部ライン２７を介して制御する。ＮＭＯＳトランジスタ２４，２６，２８は、互いに直列接続される。この場合、これらは、動的回路ノード１４と基準電位ＧＮＤとの間で直列に接続される。

３つのＮＭＯＳトランジスタ２４，２６，２８の直列回路は、容量１５に並列接続される。
充電フェーズでは、容量１５は、ＰＭＯＳトランジスタ１９を介して、特定の時定数τ_充電は、コンデンサ１５の容量と、ＰＭＯＳトランジスタの切り換え抵抗Ｒ _１９ との積、即ち、
τ_充電＝Ｒ_ｌ９・Ｃ_１５ （１）
となる。

評価フェーズでは、動的回路ノード１４は、特定の時間窓において、クロック信号Ｃｌｋ及び遅延反転クロック信号（／Ｃｌｋ_遅延）が論理的にハイであると、データ信号Ｄに依存して、データ信号Ｄが論理的にハイである場合は放電され、また、データ信号Ｄが論理的にローである場合は放電されない。その時間窓は、信号遅延回路１３の時間遅延ΔＴによって決定される。この場合、遅延時間ΔＴは、好適には、調整可能である。

データ信号がその時間窓において論理的にハイである場合に、動的ノード１４の放電は、直列接続されたＮＭＯＳトランジスタ２４、２６、２８のオン抵抗と、コンデンサ１５の容量との積によって決定される放電時定数τ_放電で行われる。即ち、
τ_放電＝（Ｒ_２４＋Ｒ_２６＋Ｒ_２８）・Ｃ_１５ （２）
信号遅延回路１３の信号遅延時間ΔＴは、放電時定数τ_放電より大幅に大きい、即ち、
ΔＴ＞＞τ_放電 （３）
であるように選択される。

更に、信号遅延回路１３の信号遅延時間ΔＴは、クロック信号Ｃｌｋのクロック周期Ｔ_ｃｌｋより確実に大幅に小さくしなければならない。即ち、
ΔＴ＜＜＜Ｔ_ｃｌｋ （４）
動的回路ノード１４に存在するデータ信号Ｑ_Ｍは、下流に接続されているスレーブ・ラッチ回路１１にバッファ格納される。スレーブ・ラッチ回路１１は、インバータ１１ａを含み、その出力は、絶縁回路１１ｂを介して、インバータ１１ａの入力に帰還される。絶縁回路１１ｂは、反転クロック信号／Ｃｌｋによって駆動される一体化伝送ゲートを備えるインバータを含む。

図１２ａ乃至１２ｆは、一体化信号レベル置換を備えた本発明によるフリップ・フロップ１の機能を説明するための信号系列を示す。
図１２ａは、ダイナミック・フリップ・フロップ１のクロック信号入力２における信号プロファイルを示す。

図１２ｂは、インバータにおいて反転されたクロック信号／Ｃｌｋを示す。
図１２ｃは、信号遅延回路１３によって信号遅延されＮＭＯＳトランジスタ２４を駆動する反転クロック信号／Ｃｌｋ_遅延を示す。

図１２ｄは、データ信号入力３に存在するデータ信号Ｄの一例を示す。
図１２ｅは、動的回路ノードＬＤＮ（Logic Decision Node （論理判断ノード））における関連する信号プロファイルを示す。

図１２ｆは、本発明によるダイナミック・フリップ・フロップ１の信号出力５における信号プロファイルを示す。
ｔ_１の時点において、クロック信号Ｃｌｋは、立ち上がり信号エッジを有し、その結果、ＮＭＯＳトランジスタ２８はオンにされる。ＮＭＯＳトランジスタ２４は、信号遅延回路１３の信号遅延時間ΔＴによって決定される時間窓内において、依然としてオンにされている。

時間窓ΔＴの間、データ信号Ｄは論理的にハイであり、それに伴い、直列接続されたＮＭＯＳトランジスタ２６もまたオンにされている。論理判断ノード（ＬＤＮ）１４は、直列接続されたＮＭＯＳトランジスタ２４、２６、２８を介して、放電時定数τ_放電で放電される。図１２ｅにおいて、ノード１４は、時間窓ΔＴの間に放電されることが分かる。

ｔ２の時点において、クロック信号Ｃｌｋは、立下り信号エッジを有し、その結果、ＮＭＯＳトランジスタ２８はオフにされる。同時に、ＰＭＯＳトランジスタ１９はオンにされ、従って、動的回路ノード１４は、充電時定数τ_充電で動作電圧Ｖ_Ｂにまで充電される。回路ノード１４は、ｔ３の時点における次の時間窓まで充電状態にある。ｔ３の時点において、２つのＮＭＯＳトランジスタ２４、２８を閉じるために、時間窓が再度開かれる。示した例において、データ信号Ｄは、この時点において、論理的にローであり、従って、ＮＭＯＳトランジスタ２６は依然として開いており、その結果、コンデンサ１５は放電されない。ｔ５の時点において、時間窓ΔＴは再度開かれ、回路ノード１４は、それに伴い、論理的にハイのデータ信号Ｄによって放電される。

図１１から分かるように、本発明によるフリップ・フロップ１の信号遅延時間、即ち、クロック信号Ｃｌｋの立ち上がり信号エッジと、データ信号がフリップ・フロップ１の出力５に存在する時点との間における信号遅延は、極めて小さい。この場合、信号遅延時間は、図３に示すような標準的な信号レベル置換回路を備える従来のフリップ・フロップにおける信号遅延時間の合計より大幅に小さい。

本発明によるフリップ・フロップ１の第１実施形態、即ち、図１１に示す本発明によるマスタ・ラッチ回路１０の更なる利点は、１つの電源電圧Ｖ_Ｂのみを設ければよいということにある。従って、構成要素の離間距離は、その分だけ小さくすることができ、このため、チップ上で集積化する場合、本発明によるフリップ・フロップ１の必要面積も同様に小さい。更に、本発明によるフリップ・フロップ１に供給される電源電圧Ｖ_Ｂは１つだけであることにより、電源電圧とフリップ・フロップとの配線を行うための回路コストを最小限に抑えることができる。

マスタ・ラッチ回路１０の他の実施形態において、制御可能なスイッチ２４はＰＭＯＳトランジスタであり、制御可能なスイッチ２６，２８はＮＭＯＳトランジスタによって形成される。この実施形態の利点は、遅延クロック信号Ｃｌｋ_遅延の反転が不要であり、従って、インバータ１３ｂが省略されることにある。

本発明によるダイナミック・フリップ・フロップ１は、一般的に、データ信号の信号レベル・ブーストを行う。
更に、本発明によるフリップ・フロップは、下流に接続されたデータ・システム用に存在するデータ信号の信号レベル低下をもたらす。論理判断ノード１４は、クロック位相の半分Ｔ_ｃｌｋ／２の間、供給されたデータ情報を格納する。この結果、本発明によるダイナミック・フリップ・フロップ１は、極めて高速になり、この場合、占める面積は著しく小さい。

図１３は、本発明によるダイナミック・フリップ・フロップ１の第２実施形態を示す。
図１３に示す実施形態の場合、第１絶縁回路１２の出力１７は、第２クロック制御式絶縁回路２９を介して、第１絶縁回路１２の入力に帰還される。この場合、第２絶縁回路２９には、インバータと、遅延クロック信号Ｃｌｋ_遅延によりクロック制御される下流に接続された伝送ゲートと、が含まれる。第２絶縁回路２９を備えることによって達成されることは、回路ノード１４における電荷が、現在の電圧レベルに能動的に保持されることである。高電圧レベルが回路ノード１４に存在する場合、リーク電流又は干渉信号の結果として、この回路ノード１４における電圧が減少し得る。絶縁回路２９による帰還のおかげで達成されることは、電荷が高電圧レベルに能動的に保持されることである。論理判断ノード１４は、透過窓ΔＴの間に限り、即ち、入力信号が読み込まれている限り、データ情報を格納する。読み込みフェーズの間、絶縁回路２９による帰還は行われない。

図１４は、図１３に示す本発明の第２実施形態によるダイナミック・フリップ・フロップの信号遅延を、２つの異なる入力電圧レベルのセットアップ時間の関数として示す。図１４と図６を比較することによって分かるように、本発明の第２実施形態によるダイナミック・フリップ・フロップ１の信号遅延時間は、従来の標準的なフリップ・フロップの信号遅延時間より小さい。

図１５は、３つの異なる入力電圧レベルの場合における様々なホールド時間に対する図１３に示す本発明の第２実施形態によるダイナミック・フリップ・フロップ１の信号遅延の依存性を示す。図６との比較で分かるように、本発明によるフリップ・フロップ１の信号遅延は、標準的なフリップ・フロップと比較して小さい。

図１６は、本発明によるマスタ・ラッチ回路１０の第３実施形態を示す。図１６に示す第３実施形態の場合、マスタ・ラッチ回路１０は、もはや３つの直列接続ＮＭＯＳトランジスタ２４，２６，２８を含まず、むしろ制御ライン３１を介して論理回路３２によって駆動される１つのＮＭＯＳトランジスタ３０のみを含む。論理回路３２は、クロック信号入力２に存在するクロック信号Ｃｌｋと、データ信号入力３に存在するデータ信号Ｄと、信号遅延回路１３によって遅延反転クロック信号／Ｃｌｋ_遅延と、を論理的に組み合わせる。クロック信号Ｃｌｋ、遅延反転クロック信号／Ｃｌｋ_遅延及びデータ信号Ｄの全てが論理的にハイである場合は、ＮＭＯＳトランジスタ３０は、論理回路３２によってオンにされ、その結果、容量１５は、評価フェーズにおいて放電される。この実施形態では、論理回路３２は、３つの信号の論理積を含む。

図１１，１３，１６に示したような本発明によるダイナミック・フリップ・フロップ１は、極めて小さい信号遅延時間を有する。複合デジタル・システムが、並列に走る複数の信号経路を有する場合、最も長い信号経路が、重要な信号経路を形成する。スピードが重要な信号経路には、高電源電圧Ｖ_Ｂによる電圧が供給される。残りの信号経路には、エネルギーを節約するために、相対的に低い電源電圧Ｖ_Ａによる電圧が供給される。高電圧レベルが、低電圧が供給される重要ではない信号経路の出力に同様に存在するようにするために、一体化信号レベル置換機能を備えたフリップ・フロップが、重要ではない信号経路内において、例えば、図８に示すように用いられる。重要ではない経路が、重要な信号経路の場合に比べ若干短いだけの信号遅延を有する場合、一体化信号レベル・ブーストを備えるこのようなフリップ・フロップは、従来技術では用いることができない。これは、フリップ・フロップの相対的に大きい信号伝搬時間遅延のために、重要ではない信号経路の信号伝搬時間は、フリップ・フロップが用いられる場合、重要な信号経路の総信号伝搬時間より大きいためである。

また、本発明によるダイナミック・フリップ・フロップ１によって、信号伝搬時間が重要な信号経路の信号伝搬時間より問題がない程度だけ小さいスピードが重要ではない信号経路には、本発明によるフリップ・フロップ１を同様に備えて信号レベル・ブーストを行うことが可能である。これは、本発明によるフリップ・フロップ１は、極めて小さい信号伝搬時間を有し、従って、重要ではない信号経路の信号伝搬時間が極めてわずかしか増大しない、このため、それが重要な信号経路の総信号伝搬時間より依然小さいためである。従って、信号レベル・ブーストのための本発明によるダイナミック・フリップ・フロップ１の１つの利点は、低電源電圧Ｖ_Ａを供給し得る重要ではない信号経路の数を大幅に増加させることができることにある。

本発明によるダイナミック・フリップ・フロップ１は、広範囲の入力電圧において機能し、従って、狭い電圧範囲しか許容しないことが多い従来の信号レベル置換回路と異なる。

本発明によるダイナミック・フリップ・フロップ１は、低信号遅延、小さいチップ必要面積、及び極めて低い電力損失によって特徴付けられる。
尚、国際出願の英文明細書中にＪＩＳコードで表記できない箇所があったため、この翻訳文では代替表記を使用した、具体的には、／Ｃｌｋ、／Ｄ等は、

のように、国際出願の明細書では文字の上に「バー」を付けて表現されていたが、便宜上、翻訳文では「／」を付けて表現した。

従来技術による動作電圧が異なる２つの結合したデジタル・システム。 従来技術による信号レベル置換回路によって動作電圧が異なる２つのデジタル・システムを結合させた図。 従来技術による信号レベル置換回路の回路構成。 従来技術によるエッジ・トリガ型フリップ・フロップ。 従来技術によるエッジ・トリガ型フリップ・フロップの場合における遅延時間を説明するための図。 従来技術によるフリップ・フロップの時間挙動。 従来技術による動作電圧が異なる２つのデジタル・システムを結合するための一体化信号レベル置換を備えたフリップ・フロップ。 従来技術による一体化信号レベル置換を備えたスタティック・フリップ・フロップの回路構成。 本発明による２つのデジタル・システムを結合するための一体化信号レベル置換を備えたダイナミック・フリップ・フロップ。 一体化信号レベル置換を備えた本発明によるフリップ・フロップを複数個有するレジスタ転送論理回路。 信号レベル置換を備えた本発明によるマスタ・ラッチ回路の第１実施形態の回路構成。 本発明によるマスタ・ラッチ回路の機能を説明するためのタイミング図。 本発明によるマスタ・ラッチ回路の第２実施形態の回路構成。 例として第２実施形態による技術を用いた場合の、本発明によるマスタ・ラッチ回路のセットアップ時間の関数としての時間挙動を示す図。 本発明の第２実施形態によるマスタ・ラッチ回路のホールド時間の関数としての時間挙動を示す図。 ダイナミック・フリップ・フロップ用の本発明によるマスタ・ラッチ回路の第３実施形態の回路構成。

符号の説明

１…ダイナミック・フリップ・フロップ、２…クロック信号入力、３…データ信号入力、４…ライン、５…データ出力、６…ライン、７…電源電圧端子、８…電源電圧ライン、９…デジタル論理回路、１０…マスタ・ラッチ回路、１１…スレーブ・ラッチ回路、１２…絶縁回路、１３…信号遅延回路、１３ａ…インバータ・チェーン、１３ｂ…インバータ段、１４…動的ノード、１５…容量、１６…ライン、１７…ライン、１８…インバータ、１９…制御可能なスイッチ、２０…ライン、２１…インバータ、２２…制御ライン、２３…制御ライン、２４…制御可能回路、２５…制御ライン、２６…制御可能回路、２７…制御ライン、２８…制御可能回路、２９…結合絶縁回路、３０…制御可能なスイッチ、３１…制御ライン、３２…論理回路

Claims (20)

1. クロック信号（Ｃｌｋ）によってクロック制御されるフリップ・フロップの信号レベル置換を備えたマスタ・ラッチ回路であって、
   （ａ） クロック信号（Ｃｌｋ）を特定の時間遅延（ΔＴ）だけ遅延させて遅延反転クロック信号（Ｃｌｋ _遅延 ）を生成する信号遅延回路（１３）であって、前記時間遅延（ΔＴ）が調整可能である信号遅延回路（１３）と、
   （ｂ） プログラム可能なコンデンサ回路網（１５）を介して基準電位に接続された回路ノード（１４）であって、クロック信号（Ｃｌｋ）が論理的にローである充電フェーズにおいて、前記コンデンサ回路網（１５）が前記回路ノード（１４）を介して動作電圧（Ｖ_Ｂ）にまで充電され、評価フェーズにおいて、クロック信号（Ｃｌｋ）及び遅延反転クロック信号（Ｃｌｋ_遅延）が論理的にハイである場合に、データ信号（Ｄ）に依存して前記コンデンサ回路網（１５）が前記回路ノード（１４）を介して放電される、前記回路ノード（１４）と、を備え、
   （ｃ） 前記コンデンサ回路網（１５）の容量が前記遅延反転クロック信号（Ｃｌｋ_遅延）の時間遅延（ΔＴ）に応じて前記コンデンサ回路網（１５）の充電時定数及び放電時定数を制御するように設定されていることを特徴とするマスタ・ラッチ回路。
2. 請求項１に記載のマスタ・ラッチ回路において、
   前記コンデンサ回路網は、データ信号（Ｄ）が論理的にハイである場合には、評価フェーズにおいて放電され、
   前記コンデンサ回路網は、データ信号（Ｄ）が論理的にローである場合には、評価フェーズにおいて放電されないことを特徴とするマスタ・ラッチ回路。
3. 請求項１に記載のマスタ・ラッチ回路において、
   前記回路ノード（１４）は、クロック信号（Ｃｌｋ）によってクロック制御される第１絶縁回路（１２）の入力に接続されていることを特徴とするマスタ・ラッチ回路。
4. 請求項３に記載のマスタ・ラッチ回路において、
   前記第１絶縁回路（１２）は、マスタ・ラッチ回路（１０）の出力信号をバッファ格納するスレーブ・ラッチ回路（１１）に接続されている出力を有することを特徴とするマスタ・ラッチ回路。
5. 請求項４に記載のマスタ・ラッチ回路において、
   前記スレーブ・ラッチ回路（１１）の下流には、インバータ（１８）が接続されていることを特徴とするマスタ・ラッチ回路。
6. 請求項３乃至５のいずれか一項に記載のマスタ・ラッチ回路において、
   前記第１絶縁回路（１２）の出力は、第２クロック制御式絶縁回路（２９）を介して、前記第１絶縁回路（１２）の入力に帰還され、前記第２絶縁回路（２９）は、遅延反転クロック信号（Ｃｌｋ_遅延）によりクロック制御されることを特徴とするマスタ・ラッチ回路。
7. 請求項１に記載のマスタ・ラッチ回路であって、
   反転クロック信号（／Ｃｌｋ）によって駆動され、クロック信号（Ｃｌｋ）が論理的にローである場合に、動作電圧（Ｖ_Ｂ）を前記回路ノード（１４）に切り換える第１の制御可能なスイッチ（１９）を有することを特徴とするマスタ・ラッチ回路。
8. 請求項７に記載のマスタ・ラッチ回路において、前記第１の制御可能なスイッチ（１９）はＰＭＯＳトランジスタであることを特徴とするマスタ・ラッチ回路。
9. 請求項１に記載のマスタ・ラッチ回路であって、
   第２の制御可能なスイッチ（２４）と、
   第３の制御可能なスイッチ（２６）と、
   第４の制御可能なスイッチ（２８）と、
   を有し、前記第２、第３、及び第４の制御可能なスイッチ（２４，２６，２８）は、前記回路ノード（１４）と基準電位（ＧＮＤ）との間で互いに直列接続されることを特徴とするマスタ・ラッチ回路。
10. 請求項９に記載のマスタ・ラッチ回路において、
    前記第２の制御可能なスイッチ（２４）は、遅延反転クロック信号（／Ｃｌｋ_遅延) によって駆動されることを特徴とするマスタ・ラッチ回路。
11. 請求項９に記載のマスタ・ラッチ回路において、
    前記第３の制御可能なスイッチ（２６）は、データ信号（Ｄ）によって駆動されることを特徴とするマスタ・ラッチ回路。
12. 請求項９に記載のマスタ・ラッチ回路において、
    前記第４の制御可能なスイッチ（２８）は、クロック信号（Ｃｌｋ）によって駆動されることを特徴とするマスタ・ラッチ回路。
13. 請求項１０乃至１２のいずれか一項に記載のマスタ・ラッチ回路において、
    前記第２、第３、及び第４の制御可能なスイッチ（２４，２６，２８）は、ＮＭＯＳトランジスタであることを特徴とするマスタ・ラッチ回路。
14. 請求項９に記載のマスタ・ラッチ回路において、
    前記コンデンサ回路網（１５）は、前記第２、第３、及び第４の制御可能なスイッチ（２４，２６，２８）と並列接続されていることを特徴とするマスタ・ラッチ回路。
15. 請求項１４に記載のマスタ・ラッチ回路において、
    評価フェーズの間にデータ信号（Ｄ）が論理的にハイである場合に、直列接続された前記複数の制御可能なスイッチ（２４，２６，２８）を介して、前記コンデンサ回路網（１５）が放電される際の時定数（τ）は、前記信号遅延回路の時間遅延（ΔＴ）より小さい（τ＜＜ΔＴ）ことを特徴とするマスタ・ラッチ回路。
16. 請求項１に記載のマスタ・ラッチ回路において、
    前記信号遅延回路（１３）の時間遅延（ΔＴ）は、クロック信号（Ｃｌｋ）の時間周期より小さい（ΔＴ＜＜Ｔ_ｃｌｋ）ことを特徴とするマスタ・ラッチ回路。
17. 請求項１に記載のマスタ・ラッチ回路において、
    前記信号遅延回路（１３）は、直列接続された複数のインバータ段によって形成されることを特徴とするマスタ・ラッチ回路。
18. 請求項１に記載のマスタ・ラッチ回路において、
    データ信号（Ｄ）は、同一タイプのトランジスタ（ＮＭＯＳ；ＰＭＯＳ）である複数の制御可能なスイッチ（２４，２６，２８）を駆動することを特徴とするマスタ・ラッチ回路。
19. 請求項１に記載のマスタ・ラッチ回路であって、単一の電源電圧のみを有することを特徴とするマスタ・ラッチ回路。
20. 請求項１に記載のマスタ・ラッチ回路（１０）の使用方法であって、
    前記マスタ・ラッチ回路（１０）の出力信号をバッファ格納するためのスレーブ・ラッチ回路（１１）と、前記マスタ・ラッチ回路（１０）を前記スレーブ・ラッチ回路（１１）から絶縁するためのクロック制御の絶縁回路（１２）と、を備えたエッジ・トリガ型フリップ・フロップ（１）に使用するマスタ・ラッチ回路（１０）の使用方法。

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