CN110995206B - 触发器电路 - Google Patents
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Abstract
本申请提供一种触发器电路，包括主锁存器、从锁存器、第一逻辑电路，主锁存器包括第一传输门、第一反相器、第二传输门、第二反相器，从锁存器包括第三传输门、第三反相器、第四传输门、第四反相器；第一逻辑电路包括第一开关、第二开关、第三开关，第一开关的连通端与电源连接，第一开关的控制端受时钟信号的反向信号控制；第二开关的控制端受从锁存器的节点电压控制；第三开关的控制端与主锁存器的第一反相器的一端连接，第三开关的远离第二开关的连通端与第一反相器的另一端连接。主锁存器节点的锁存状态受透明状态的从锁存器的节点电压的影响，利用透明状态下的从锁存器增强主锁存器的节点的锁存状态，更好地维持主锁存器的节点状态。
Description
技术领域
本申请涉及集成电路领域，具体而言，涉及一种触发器电路。
背景技术
随着半导体工艺的逐渐进步，半导体元件的尺寸不断缩小，芯片工作电压也在不断降低，使得集成电路中数据节点的存储电荷随之减少。然而，数据节点的存储电荷的减少，意味着数据节点更容易受到空间中的粒子攻击的影响，即数据节点更容易因受到粒子攻击而发生存储数据的翻转，导致电路的软错误。
触发器电路大量应用于集成电路中，且在芯片上的分布较为分散，很难像内存电路那样利用误码纠错码(Error Correction Coding，简称ECC)来修正软错误。因此，提高触发器电路的抗软错误的能力是本领域技术人员亟需解决的问题。
发明内容
本申请实施例的目的在于提供一种触发器电路，用以改善现有技术中的触发器电路的抗软错误的能力较弱的问题。
第一方面，本申请实施例提供了一种触发器电路，包括主锁存器、从锁存器以及第一逻辑电路，所述主锁存器包括第一传输门、第一反相器、第二传输门以及第二反相器，所述第一传输门与所述第一反相器串联，所述第二传输门与所述第二反相器串联，所述第二传输门与所述第二反相器串联组成的串联电路与所述第一反相器并联；所述从锁存器包括第三传输门、第三反相器、第四传输门以及第四反相器，所述第三传输门与所述第三反相器串联，所述第四传输门与所述第四反相器串联，所述第四传输门与所述第四反相器串联组成的串联电路与所述第三反相器并联，所述第三传输门的远离所述第三反相器的一端与所述第一反相器的远离所述第一传输门的一端连接；所述第一逻辑电路包括连通端顺次连接的第一开关、第二开关以及第三开关，所述第一开关的远离所述第二开关的连通端与电源连接，所述第一开关的控制端受时钟信号的反向信号控制；所述第二开关的控制端受所述从锁存器的节点电压控制；所述第三开关的控制端与所述第一反相器的一端连接，所述第三开关的远离所述第二开关的连通端与所述第一反相器的另一端连接。
在上述的实施方式中，时钟信号的反向信号可以控制整个第一逻辑电路的导通与关断，主锁存器的节点状态可以受到从锁存器的节点电压以及主锁存器中连接第三开关的节点的影响，主锁存器的节点的锁存状态可以受到处于透明状态的从锁存器的节点的电信号的增强，从而提高触发器电路的抗软错误能力。
在一个可能的设计中，所述第二开关的控制端与所述第三反相器的远离所述第三传输门的一端的节点连接，所述第三开关的控制端连接于所述第一传输门与所述第一反相器之间，所述第三开关的远离所述第二开关的连通端连接于所述第一反相器与所述第三传输门之间。
在一个可能的设计中，所述第二开关的控制端连接于第三传输门与所述第三反相器之间的节点，所述第三开关的控制端连接于所述第一反相器与所述第三传输门之间，所述第三开关的远离所述第二开关的连通端连接于所述第一传输门与所述第一反相器之间。
在一个可能的设计中，所述第一开关、第二开关以及第三开关均为PMOS管。
第一开关、第二开关以及第三开关均可以为低电平导通的开关，也可以为PNP三极管，第一开关、第二开关以及第三开关的具体开关类型不应该理解为是对本申请的限制。
在一个可能的设计中，还包括第二逻辑电路，所述第二逻辑电路包括连通端顺次连接的第四开关、第五开关以及第六开关，所述第四开关的控制端与所述第一反相器的一端连接，所述第四开关的远离所述第五开关的连通端与所述第一反相器的另一端连接；所述第五开关的控制端受所述从锁存器的节点电压控制；所述第六开关的控制端受所述时钟信号控制，所述第六开关的远离所述第五开关的连通端接地。
主锁存器的节点的锁存状态可以受到处于透明状态的从锁存器的节点的电信号的增强，从而提高触发器电路的抗软错误能力。
在一个可能的设计中，所述第四开关的控制端连接于所述第一传输门与所述第一反相器之间，所述第四开关的远离所述第五开关的连通端连接于所述第一反相器与所述第三传输门之间；所述第五开关的控制端与所述第三反相器的远离所述第三传输门的一端的节点连接。
在一个可能的设计中，所述第四开关的控制端连接于所述第一反相器与所述第三传输门之间，所述第四开关的远离所述第五开关的连通端连接于所述第一传输门与所述第一反相器之间；所述第五开关的控制端连接于所述第三传输门与所述第三反相器之间的节点。
在一个可能的设计中，所述第四开关、第五开关以及第六开关均为NMOS管。
第四开关、第五开关以及第六开关均为高电平导通的开关，也可以为NPN三极管，第四开关、第五开关以及第六开关的具体开关类型不应该理解为是对本申请的限制。
在一个可能的设计中，还包括第三逻辑电路，所述第三逻辑电路包括连通端顺次连接的第七开关和第八开关，所述第七开关的远离所述第八开关的连通端与电源连接，所述第七开关的控制端受时钟信号的控制；所述第八开关的控制端与所述第三反相器的一端连接，所述第八开关的远离所述第七开关的连通端与所述第三反相器的另一端连接。
在一个可能的设计中，所述第八开关的控制端与所述第三反相器的远离所述第三传输门的一端连接，所述第八开关的远离所述第七开关的连通端连接于所述第三反相器与所述第三传输门之间。
在一个可能的设计中，所述第八开关的控制端连接于所述第三反相器与所述第三传输门之间，所述第八开关的远离所述第七开关的连通端与所述第三反相器的远离所述第三传输门的一端连接。
在一个可能的设计中，所述第七开关和所述第八开关均为PMOS管。
第七开关和所述第八开关均可以为低电平导通的开关，也可以为PNP三极管，第七开关和所述第八开关的具体开关类型不应该理解为是对本申请的限制。
在一个可能的设计中，还包括第四逻辑电路，所述第四逻辑电路包括连通端顺次连接的第九开关和第十开关，所述第九开关的控制端与所述第三反相器的一端连接，所述第九开关的远离所述第十开关的连通端与所述第三反相器的另一端连接；所述第十开关的控制端受所述时钟信号的反相信号控制，所述第十开关的远离所述第九开关的连通端接地。
在一个可能的设计中，所述第九开关的控制端与所述第三反相器的远离所述第三传输门的一端连接，所述第九开关的远离所述第十开关的连通端连接于所述第三反相器与所述第三传输门之间。
在一个可能的设计中，所述第九开关的控制端连接于所述第三反相器与所述第三传输门之间，所述第九开关的远离所述第十开关的连通端与所述第三反相器的远离所述第三传输门的一端连接。
第二方面，本申请实施例提供了一种触发器电路，包括主锁存器、从锁存器以及第二逻辑电路，所述主锁存器包括第一传输门、第一反相器、第二传输门以及第二反相器，所述第一传输门与所述第一反相器串联，所述第二传输门与所述第二反相器串联，所述第二传输门与所述第二反相器串联组成的串联电路与所述第一反相器并联；所述从锁存器包括第三传输门、第三反相器、第四传输门以及第四反相器，所述第三传输门与所述第三反相器串联，所述第四传输门与所述第四反相器串联，所述第四传输门与所述第四反相器串联组成的串联电路与所述第三反相器并联，所述第三传输门的远离所述第三反相器的一端与所述第一反相器的远离所述第一传输门的一端连接；所述第二逻辑电路包括连通端顺次连接的第四开关、第五开关以及第六开关，所述第四开关的控制端与所述第一反相器的一端连接，所述第四开关的远离所述第五开关的连通端与所述第一反相器的另一端连接；所述第五开关的控制端受所述从锁存器的节点电压控制；所述第六开关的控制端受所述时钟信号控制，所述第六开关的远离所述第五开关的连通端接地。
第三方面，本申请实施例提供了一种触发器电路，包括主锁存器、从锁存器以及第三逻辑电路，所述主锁存器包括第一传输门、第一反相器、第二传输门以及第二反相器，所述第一传输门与所述第一反相器串联，所述第二传输门与所述第二反相器串联，所述第二传输门与所述第二反相器串联组成的串联电路与所述第一反相器并联；所述从锁存器包括第三传输门、第三反相器、第四传输门以及第四反相器，所述第三传输门与所述第三反相器串联，所述第四传输门与所述第四反相器串联，所述第四传输门与所述第四反相器串联组成的串联电路与所述第三反相器并联，所述第三传输门的远离所述第三反相器的一端与所述第一反相器的远离所述第一传输门的一端连接；所述第三逻辑电路包括连通端顺次连接的第七开关和第八开关，所述第七开关的远离所述第八开关的连通端与电源连接，所述第七开关的控制端受时钟信号的控制；所述第八开关的控制端与所述第三反相器的一端连接，所述第八开关的远离所述第七开关的连通端与所述第三反相器的另一端连接。
第四方面，本申请实施例提供了一种触发器电路，包括主锁存器、从锁存器以及第四逻辑电路，所述主锁存器包括第一传输门、第一反相器、第二传输门以及第二反相器，所述第一传输门与所述第一反相器串联，所述第二传输门与所述第二反相器串联，所述第二传输门与所述第二反相器串联组成的串联电路与所述第一反相器并联；所述从锁存器包括第三传输门、第三反相器、第四传输门以及第四反相器，所述第三传输门与所述第三反相器串联，所述第四传输门与所述第四反相器串联，所述第四传输门与所述第四反相器串联组成的串联电路与所述第三反相器并联，所述第三传输门的远离所述第三反相器的一端与所述第一反相器的远离所述第一传输门的一端连接；所述第四逻辑电路包括连通端顺次连接的第九开关和第十开关，所述第九开关的控制端与所述第三反相器的一端连接，所述第九开关的远离所述第十开关的连通端与所述第三反相器的另一端连接；所述第十开关的控制端受所述时钟信号的反相信号控制，所述第十开关的远离所述第九开关的连通端接地。
为使本申请实施例所要实现的上述目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附附图，作详细说明如下。
附图说明
为了更清楚地说明本申请实施例的技术方案，下面将对本申请实施例中所需要使用的附图作简单地介绍，应当理解，以下附图仅示出了本申请的某些实施例，因此不应被看作是对范围的限定，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他相关的附图。
图1是本申请实施例提供的触发器电路的示意性结构框图；
图2是本申请实施例提供的触发器电路中的第一逻辑电路的另一种具体实施方式的示意性结构框图；
图3是本申请实施例提供的触发器电路中的第二逻辑电路的另一种具体实施方式的示意性结构框图；
图4是本申请实施例提供的触发器电路中的第三逻辑电路的另一种具体实施方式的示意性结构框图；
图5是本申请实施例提供的触发器电路中的第四逻辑电路的另一种具体实施方式的示意性结构框图；
图6为现有的触发器电路与本申请实施例提供的触发器电路对比的仿真波形图；
图7为现有的触发器电路与本申请实施例提供的触发器电路对比的仿真波形图。
具体实施方式
硬错误是硬件老化或是制造缺陷引起的芯片故障，与之对应的软错误(SoftError)。软错误通常指芯片电路本身并未损坏，由外界干扰(例如陆地环境自然发生的随机辐射事件)所引起的影响存储器和时序元件的数据状态的芯片系统运行故障，譬如在数字电路中，将“1”数据状态错误地翻转为“0”数据状态。
地球低强度背景辐射的核粒子引起的芯片内部电荷贮存状态的改变，这种改变虽然不会对芯片产生有形损坏，但会产生错误数据并造成设备的临时故障。晶体管的尺寸不断变小令每个晶体管本身对背景辐射的影响更加敏感，而芯片复杂性的大幅度提高也意味着芯片上某一部分遭受一个软错误的影响的机率大幅提高。
因此，发明人设计了一种新的触发器电路，运行更稳定，抗干扰能力更强。
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行描述。
在本申请实施例提供的触发器电路中，在主锁存器与从锁存器之间建立逻辑电路，可以通过逻辑电路来利用处于透明状态的锁存器的节点的电信号状态来增强处于锁存状态的锁存器的数据锁存状态，从而提高触发器电路对抗粒子攻击的能力，减少软错误。
请参见图1，图1示出了本申请实施例提供的触发器电路的示意性结构框图，本申请实施例提供的触发器电路包括主锁存器100、从锁存器200、第一逻辑电路L1、第二逻辑电路L2、第三逻辑电路L3以及第四逻辑电路L4。其中，主锁存器100与从锁存器200电连接，第一逻辑电路L1和第二逻辑电路L2均与主锁存器100电连接，第三逻辑电路L3和第四逻辑电路L4均与从锁存器200电连接。
主锁存器100包括第一传输门T0、第一反相器I0、第二传输门T1以及第二反相器I1，第一传输门T0与第一反相器I0串联，第二传输门T1与第二反相器I1串联，第二传输门T1与第二反相器I1串联组成的串联电路与第一反相器I0并联。
从锁存器200包括第三传输门T2、第三反相器I2、第四传输门T3以及第四反相器I3，第三传输门T2与第三反相器I2串联，第四传输门T3与第四反相器I3串联，第四传输门T3与第四反相器I3串联组成的串联电路与第三反相器I2并联，第三传输门T2的远离第三反相器I2的一端与第一反相器I0的远离第一传输门T0的一端连接。上述的主锁存器100以及从锁存器200的电路结构仅为示例，主锁存器100以及从锁存器200的具体电路结构不应该理解为是对本申请的限制。
第一逻辑电路L1包括连通端顺次连接的第一开关M1、第二开关M2以及第三开关M3，第一开关M1的远离第二开关M2的连通端与电源连接，第一开关M1的控制端受时钟信号的反向信号CLKB控制；第二开关M2的控制端受从锁存器200的节点电压控制；第三开关M3的控制端与第一反相器I0的一端连接，第三开关M3的远离第二开关M2的连通端与第一反相器I0的另一端连接。
在一种具体实施方式中，第一逻辑电路L1的电路连接关系请参见图1，第二开关M2的控制端与第三反相器I2的远离第三传输门T2的一端的节点SQ连接，第三开关M3的控制端连接于第一传输门T0与第一反相器I0之间，与节点MQ的电信号相同，第三开关M3的远离第二开关M2的连通端连接于第一反相器I0与第三传输门T2之间，与节点MQB的电信号相同。
在另一种具体实施方式中，第一逻辑电路L1的电路连接关系请参见图2，第二开关M2的控制端连接于第三传输门T2与第三反相器I2之间的节点SQB，所述第三开关M3的控制端连接于第一反相器I0与第三传输门T2之间，与节点MQB的电信号相同，第三开关M3的远离第二开关M2的连通端连接于第一传输门T0与第一反相器I0之间，与节点MQ的电信号相同。
上述的第一开关M1、第二开关M2以及第三开关M3均可以为PMOS管，也可以为PNP三极管，开关的具体类型不应该理解为是对本申请的限制。
第二逻辑电路L2包括连通端顺次连接的第四开关M4、第五开关M5以及第六开关M6，第四开关M4的控制端与第一反相器I0的一端连接，第四开关M4的远离第五开关M5的连通端与第一反相器I0的另一端连接；第五开关M5的控制端受所述从锁存器200的节点电压控制；第六开关M6的控制端受时钟信号CLK控制，第六开关M6的远离第五开关M5的连通端接地。
在一种具体实施方式中，第二逻辑电路L2的电路连接关系请参见图1，第四开关M4的控制端连接于第一传输门T0与第一反相器I0之间，与节点MQ的电信号相同；第四开关M4的远离第五开关M5的连通端连接于第一反相器I0与第三传输门T2之间，与节点MQB的电信号相同；第五开关M5的控制端与第三反相器I2的远离第三传输门T2的一端的节点SQ连接。
在另一种具体实施方式中，第二逻辑电路L2的电路连接关系请参见图3，第四开关M4的控制端连接于第一反相器I0与第三传输门T2之间，与节点MQB的电信号相同；第四开关M4的远离所述第五开关M5的连通端连接于第一传输门T0与第一反相器I0之间，与节点MQ的电信号相同；第五开关M5的控制端连接于第三传输门T2与所述第三反相器I2之间的节点SQB。
上述的第四开关M4、第五开关M5以及第六开关M6均可以为NMOS管，也可以为NPN三极管，开关的具体类型不应该理解为是对本申请的限制。
第三逻辑电路L3包括连通端顺次连接的第七开关M7和第八开关M8，所述第七开关M7的远离所述第八开关M8的连通端与电源连接，所述第七开关M7的控制端受时钟信号CLK的控制；所述第八开关M8的控制端与所述第三反相器I2的一端连接，所述第八开关M8的远离所述第七开关M7的连通端与所述第三反相器I2的另一端连接。
在一种具体实施方式中，第三逻辑电路L3的电路连接关系请参见图1，第八开关M8的控制端与第三反相器I2的远离第三传输门T2的一端连接，与节点SQ的电信号相同；所述第八开关M8的远离所述第七开关M7的连通端连接于所述第三反相器I2与所述第三传输门T2之间，与节点SQB的电信号相同。
在另一种具体实施方式中，第三逻辑电路L3的电路连接关系请参见图4，第八开关M8的控制端连接于所述第三反相器I2与所述第三传输门T2之间，与节点SQB的电信号相同；第八开关M8的远离第七开关M7的连通端与第三反相器I2的远离第三传输门T2的一端连接，与节点SQ的电信号相同。
上述的第七开关M7和所述第八开关M8均可以为PMOS管，也可以为PNP三极管，开关的具体类型不应该理解为是对本申请的限制。
第四逻辑电路L4包括连通端顺次连接的第九开关M9和第十开关M10，所述第九开关M9的控制端与所述第三反相器I2的一端连接，所述第九开关M9的远离所述第十开关M10的连通端与所述第三反相器I2的另一端连接；所述第十开关M10的控制端受所述时钟信号的反相信号CLKB控制，所述第十开关M10的远离所述第九开关M9的连通端接地。
在一种具体实施方式中，第四逻辑电路L4的电路连接关系请参见图1，第九开关M9的控制端与所述第三反相器I2的远离所述第三传输门T2的一端连接，与节点SQ的电信号相同；第九开关M9的远离所述第十开关M10的连通端连接于第三反相器I2与第三传输门T2之间，与节点SQB的电信号相同。
在另一种具体实施方式中，第四逻辑电路L4的电路连接关系请参见图5，第九开关M9的控制端连接于第三反相器I2与第三传输门T2之间，与节点SQB的电信号相同；所述第九开关M9的远离所述第十开关M10的连通端与所述第三反相器I2的远离所述第三传输门T2的一端连接，与节点SQ的电信号相同。
上述的第九开关M9以及第十开关M10均可以为NMOS管，也可以为NPN三极管，开关的具体类型不应该理解为是对本申请的限制。
可选地，在一些具体实施方式中，本申请实施例提供的触发器电路可以包括第一逻辑电路L1、第二逻辑电路L2、第三逻辑电路L3以及第四逻辑电路L4中的一个或几个。
本申请实施例提供的触发器电路的工作原理如下：
CLK为时钟信号，CLKB为时钟信号的反相信号。
在CLK为1时，第一传输门T0与第四传输门T3断开，第二传输门T1与第三传输门T2导通；在CLK为0时，第一传输门T0与第四传输门T3导通，第二传输门T1与第三传输门T2断开。
在CLK为1时，主锁存器100处于锁存状态，节点MQ以及节点MQB的电信号状态均被保持，由于第一反相器I0的存在，节点MQ的电信号状态与节点MQB的电信号状态相反，若节点MQ的电信号状态为0，则节点MQB的电信号状态为1；若节点MQ的电信号状态为1，则节点MQB的电信号状态为0，电信号具体可以为电压信号。
由于第三传输门T2导通，第四传输门T3断开，从锁存器200处于透明状态。从锁存器200可以将节点MQB的电信号传输到节点SQB和节点SQ。由于第三反相器I2的存在，节点SQB的电信号状态与节点SQ的电信号状态相反，若节点SQB的电信号状态为0，则节点SQ的电信号状态为1；若节点SQB的电信号状态为1，则节点SQ的电信号状态为0。
节点SQB与节点SQ由于有节点MQB作为数据源驱动，因此不容易受到粒子攻击的干扰，而节点MQ与节点MQB处于电压保持状态，无外部数据源驱动，因此，容易受到粒子攻击的干扰。
另外，当CLK刚刚从0变为1时，节点MQB上的电信号只需要通过第三传输门T2就可以传输到节点SQB，再经过第三反相器I2就可以传输到节点SQ，传输时间较短。在MQB的电信号传输至节点SQB以及节点SQ的传输时间段中，即使节点MQ与MQB受到粒子攻击，节点上积累的电荷也不至于令MQ与MQB的电信号状态翻转。因此，在CLK刚刚从0变为1时，节点MQB传输给节点SQB以及节点SQ的电信号通常是准确的，未受粒子攻击影响的。因此，节点SQ的电信号状态应该与节点MQ的电信号状态相同，节点SQB的电信号状态应该与节点MQB的电信号状态相同。
第一开关M1、第二开关M2以及第三开关M3均为低电平导通的开关，则CLK为1时，CLKB为0，CLKB作为第一开关M1的控制信号，使得第一开关M1导通，若MQ＝SQ＝0，此时，MQB为1。请参见图1中的第一逻辑电路L1，SQ作为第二开关M2的控制信号，使得第二开关M2导通；MQ作为第三开关M3的控制信号，使得第三开关M3导通。当第一开关M1、第二开关M2以及第三开关M3均导通时，节点MQB被充电，其电信号状态1从而被增强，同样的，节点MQ锁存的电信号状态0随之被增强。
第四开关M4、第五开关M5以及第六开关M6均为高电平导通的开关，则CLK作为第六开关M6的控制信号，使得第六开关M6导通。若MQ＝SQ＝1，此时，MQB为0。请参见图1中的第二逻辑电路L2L2，SQ作为第五开关M5的控制信号，使得第五开关M5导通；MQ作为第四开关M4的控制信号，使得第四开关M4导通。当第四开关M4、第五开关M5以及第六开关M6均导通时，节点MQB接地被放电，MQB的电信号状态0从而被增强，同样的，节点MQ锁存的电信号状态1随之被增强。
请参见图6，在图6示出的仿真波形图中，(1)为CLK的电信号状态；(2)为第一传输门T0的远离第一反相器I0的一端，即D端；(3)为粒子攻击电荷；(4)现有的触发器电路的节点MQ的电信号状态；(5)现有的触发器电路的节点SQ的电信号状态；(6)本申请实施例提供的触发器电路的节点MQ的电信号状态；(7)本申请实施例提供的触发器电路的节点SQ的电信号状态。从图6可以看出，CLK为1时，当受到粒子攻击时，现有的触发器电路的节点MQ原本的锁存状态由0翻转到1，并传输到节点SQ，造成了数据的错误翻转。而本申请实施例提供的触发器电路的节点MQ在受到粒子攻击时，因上述工作原理依然维持了MQ的锁存状态，节点SQ也没有出现误翻的情况。应当理解，第一逻辑电路L1与第二逻辑电路L2之间的驱动强度越高于粒子攻击电荷的强度，MQ节点的扰动越小。
在一种具体实施方式中，可以由图2示出的第一逻辑电路L1代替图1示出的第一逻辑电路L1，同时由图3示出的第二逻辑电路L2L2代替图1示出的第二逻辑电路L2L2；代替后的触发器电路的工作过程为：
若MQ＝SQ＝1，此时，MQB为0。对于图2示出的第一逻辑电路L1，CLKB为0，CLKB作为第一开关M1的控制信号，使得第一开关M1导通；节点SQB与节点SQ的电信号状态相反，节点SQB的电信号状态为0，控制第二开关M2导通；节点MQB与节点MQ的电信号状态相反，节点MQB的电信号状态为0，控制第三开关M3导通。当第一开关M1、第二开关M2以及第三开关M3均导通时，节点MQ被充电，其电信号状态1从而被增强，同样的，节点MQB锁存的电信号状态0随之被增强。
若MQ＝SQ＝0，此时，MQB为1。对于图3示出的第二逻辑电路L2，CLK为1，CLK作为第六开关M6的控制信号，使得第六开关M6导通；节点SQB与节点SQ的电信号状态相反，节点SQB的电信号状态为1，控制第五开关M5导通；节点MQB与节点MQ的电信号状态相反，节点MQB的电信号状态为1，控制第四开关M4导通。当第四开关M4、第五开关M5以及第六开关M6均导通时，节点MQ接地被放电，其电信号状态0从而被增强，同样的，节点MQB锁存的电信号状态1随之被增强。
在CLK为0时，主锁存器100处于透明状态，外部数据信号由图1示出的D端传输到节点MQ和MQB；第三传输门T2断开，第四传输门T3导通，从锁存器200处于锁存状态，节点SQ和节点SQB的电信号状态均被保持，由于第三反相器I2的存在，节点SQ的电信号状态与节点SQB的电信号状态相反，若节点SQ的电信号状态为0，则节点SQB的电信号状态为1；若节点SQ的电信号状态为1，则节点SQB的电信号状态为0。
节点MQ和MQB由于有外部数据驱动，因此不容易受到粒子攻击的干扰；而节点MQ和MQB处于电压保持状态，没有外部数据源驱动，容易受到粒子攻击的干扰。
另外，当CLK刚刚从1翻转到0时，外部数据的电信号只需要通过第一传输门T0就可以传输到节点MQ，再经过第一反相器I0就可以传输到节点MQB，传输时间较短。在外部数据的电信号传输至节点MQ以及节点MQB的传输时间段中，即使节点SQ与节点SQB受到粒子攻击，节点上积累的电荷也不至于令SQ与SQB的电信号状态翻转。因此，在CLK刚刚从1翻转到0时，节点SQ与节点SQB的电信号通常是准确的，未受粒子攻击影响的。
第七开关M7以及第八开关M8均为低电平导通的开关。不妨设SQ为0，节点SQB的锁存状态为1，CLK为0，则图1示出的第三逻辑电路L3中的第七开关M7导通，SQ为0，使得第八开关M8导通。第七开关M7、第八开关M8均导通，节点SQB被充电，使得节点SQB的电信号状态1被增强，从而增强节点SQ的电信号状态0。
第九开关M9以及第十开关M10均为高电平导通的开关。若SQ为1，节点SQB的锁存状态为0，CLKB为1，则图1示出的第四逻辑电路L4中的第十开关M10导通，SQ为1，使得第九开关M9被导通，节点SQB接地被放电，使得节点SQB的电信号状态0被增强，从而增强节点SQ的电信号状态1。
请参见图7，在图7示出的仿真波形图中，(1)为CLK的电信号状态；(2)为第一传输门T0的远离第一反相器I0的一端，即D端；(3)为粒子攻击电荷；(4)现有的触发器电路的节点MQ的电信号状态；(5)现有的触发器电路的节点SQ的电信号状态；(6)本申请实施例提供的触发器电路的节点MQ的电信号状态；(7)本申请实施例提供的触发器电路的节点SQ的电信号状态。从图7可以看出，CLK为0时，当受到例子攻击时，现有的触发器电路的节点SQ原本的锁存状态由0被翻转到1，而本申请实施例提供的触发器电路中，节点SQ在受到粒子攻击时，依然维持了原来正确的锁存状态0。
在一种具体实施方式中，可以由图4示出的第三逻辑电路L3代替图1示出的第三逻辑电路L3，同时由图5示出的第四逻辑电路L4代替图1示出的第四逻辑电路L4；代替后的触发器电路的工作过程为：
若SQ为1，节点SQB的锁存状态为0，请参见图4，CLK为0，第七开关M7导通，SQB为0，第八开关M8导通；第七开关M7与第八开关M8导通，节点SQ充电，其电信号状态1被增强，从而增强节点SQB的电信号状态0。
若SQ为0，节点SQB的锁存状态为1，请参见图5，CLKB为1，第十开关M10导通，SQB为1，第九开关M9导通；第九开关M9与第十开关M10导通，节点SQ接地被放电，其电信号状态0被增强，从而增强节点SQB的电信号状态1。
在本申请实施例中，可以在主锁存器100与从锁存器200之间建立逻辑电路，利用处于透明状态的从锁存器200的节点的电信号状态来增强锁存状态的主锁存器100的数据锁存状态，提高了触发器电路对抗粒子攻击的能力，减少软错误，适用于易受到粒子攻击的集成电路应用环境中。
在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。
以上所述仅为本申请的实施例而已，并不用于限制本申请的保护范围，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。
Claims (18)
1.一种触发器电路，其特征在于，包括主锁存器、从锁存器以及第一逻辑电路，
所述主锁存器包括第一传输门、第一反相器、第二传输门以及第二反相器，所述第一传输门与所述第一反相器串联，所述第二传输门与所述第二反相器串联，所述第二传输门与所述第二反相器串联组成的串联电路与所述第一反相器并联；
所述从锁存器包括第三传输门、第三反相器、第四传输门以及第四反相器，所述第三传输门与所述第三反相器串联，所述第四传输门与所述第四反相器串联，所述第四传输门与所述第四反相器串联组成的串联电路与所述第三反相器并联，所述第三传输门的远离所述第三反相器的一端与所述第一反相器的远离所述第一传输门的一端连接；
所述第一逻辑电路包括连通端顺次连接的第一开关、第二开关以及第三开关，所述第一开关的远离所述第二开关的连通端与电源连接，所述第一开关的控制端受时钟信号的反向信号控制；
所述第二开关的控制端受所述从锁存器的节点电压控制；
所述第三开关的控制端与所述第一反相器的一端连接，所述第三开关的远离所述第二开关的连通端与所述第一反相器的另一端连接。
2.根据权利要求1所述的触发器电路，其特征在于，所述第二开关的控制端与所述第三反相器的远离所述第三传输门的一端的节点连接，所述第三开关的控制端连接于所述第一传输门与所述第一反相器之间，所述第三开关的远离所述第二开关的连通端连接于所述第一反相器与所述第三传输门之间。
3.根据权利要求1所述的触发器电路，其特征在于，所述第二开关的控制端连接于第三传输门与所述第三反相器之间的节点，所述第三开关的控制端连接于所述第一反相器与所述第三传输门之间，所述第三开关的远离所述第二开关的连通端连接于所述第一传输门与所述第一反相器之间。
4.根据权利要求2或3所述的触发器电路，其特征在于，所述第一开关、第二开关以及第三开关均为PMOS管。
5.根据权利要求1所述的触发器电路，其特征在于，还包括第二逻辑电路，所述第二逻辑电路包括连通端顺次连接的第四开关、第五开关以及第六开关，
所述第四开关的控制端与所述第一反相器的一端连接，所述第四开关的远离所述第五开关的连通端与所述第一反相器的另一端连接；
所述第五开关的控制端受所述从锁存器的节点电压控制；
所述第六开关的控制端受所述时钟信号控制，所述第六开关的远离所述第五开关的连通端接地。
6.根据权利要求5所述的触发器电路，其特征在于，所述第四开关的控制端连接于所述第一传输门与所述第一反相器之间，所述第四开关的远离所述第五开关的连通端连接于所述第一反相器与所述第三传输门之间；
所述第五开关的控制端与所述第三反相器的远离所述第三传输门的一端的节点连接。
7.根据权利要求5所述的触发器电路，其特征在于，所述第四开关的控制端连接于所述第一反相器与所述第三传输门之间，所述第四开关的远离所述第五开关的连通端连接于所述第一传输门与所述第一反相器之间；
所述第五开关的控制端连接于所述第三传输门与所述第三反相器之间的节点。
8.根据权利要求6或7所述的触发器电路，其特征在于，所述第四开关、第五开关以及第六开关均为NMOS管。
9.根据权利要求1所述的触发器电路，其特征在于，还包括第三逻辑电路，所述第三逻辑电路包括连通端顺次连接的第七开关和第八开关，所述第七开关的远离所述第八开关的连通端与电源连接，所述第七开关的控制端受时钟信号的控制；
所述第八开关的控制端与所述第三反相器的一端连接，所述第八开关的远离所述第七开关的连通端与所述第三反相器的另一端连接。
10.根据权利要求9所述的触发器电路，其特征在于，所述第八开关的控制端与所述第三反相器的远离所述第三传输门的一端连接，所述第八开关的远离所述第七开关的连通端连接于所述第三反相器与所述第三传输门之间。
11.根据权利要求9所述的触发器电路，其特征在于，所述第八开关的控制端连接于所述第三反相器与所述第三传输门之间，所述第八开关的远离所述第七开关的连通端与所述第三反相器的远离所述第三传输门的一端连接。
12.根据权利要求10或11所述的触发器电路，其特征在于，所述第七开关和所述第八开关均为PMOS管。
13.根据权利要求1所述的触发器电路，其特征在于，还包括第四逻辑电路，所述第四逻辑电路包括连通端顺次连接的第九开关和第十开关，所述第九开关的控制端与所述第三反相器的一端连接，所述第九开关的远离所述第十开关的连通端与所述第三反相器的另一端连接；
所述第十开关的控制端受所述时钟信号的反相信号控制，所述第十开关的远离所述第九开关的连通端接地。
14.根据权利要求13所述的触发器电路，其特征在于，所述第九开关的控制端与所述第三反相器的远离所述第三传输门的一端连接，所述第九开关的远离所述第十开关的连通端连接于所述第三反相器与所述第三传输门之间。
15.根据权利要求13所述的触发器电路，其特征在于，所述第九开关的控制端连接于所述第三反相器与所述第三传输门之间，所述第九开关的远离所述第十开关的连通端与所述第三反相器的远离所述第三传输门的一端连接。
16.一种触发器电路，其特征在于，包括主锁存器、从锁存器以及第二逻辑电路，
所述主锁存器包括第一传输门、第一反相器、第二传输门以及第二反相器，所述第一传输门与所述第一反相器串联，所述第二传输门与所述第二反相器串联，所述第二传输门与所述第二反相器串联组成的串联电路与所述第一反相器并联；
所述从锁存器包括第三传输门、第三反相器、第四传输门以及第四反相器，所述第三传输门与所述第三反相器串联，所述第四传输门与所述第四反相器串联，所述第四传输门与所述第四反相器串联组成的串联电路与所述第三反相器并联，所述第三传输门的远离所述第三反相器的一端与所述第一反相器的远离所述第一传输门的一端连接；
所述第二逻辑电路包括连通端顺次连接的第四开关、第五开关以及第六开关，
所述第四开关的控制端与所述第一反相器的一端连接，所述第四开关的远离所述第五开关的连通端与所述第一反相器的另一端连接；
所述第五开关的控制端受所述从锁存器的节点电压控制；
所述第六开关的控制端受时钟信号控制，所述第六开关的远离所述第五开关的连通端接地。
17.一种触发器电路，其特征在于，包括主锁存器、从锁存器以及第三逻辑电路，
所述主锁存器包括第一传输门、第一反相器、第二传输门以及第二反相器，所述第一传输门与所述第一反相器串联，所述第二传输门与所述第二反相器串联，所述第二传输门与所述第二反相器串联组成的串联电路与所述第一反相器并联；
所述从锁存器包括第三传输门、第三反相器、第四传输门以及第四反相器，所述第三传输门与所述第三反相器串联，所述第四传输门与所述第四反相器串联，所述第四传输门与所述第四反相器串联组成的串联电路与所述第三反相器并联，所述第三传输门的远离所述第三反相器的一端与所述第一反相器的远离所述第一传输门的一端连接；
所述第三逻辑电路包括连通端顺次连接的第七开关和第八开关，所述第七开关的远离所述第八开关的连通端与电源连接，所述第七开关的控制端受时钟信号的控制；
所述第八开关的控制端与所述第三反相器的一端连接，所述第八开关的远离所述第七开关的连通端与所述第三反相器的另一端连接。
18.一种触发器电路，其特征在于，包括主锁存器、从锁存器以及第四逻辑电路，
所述主锁存器包括第一传输门、第一反相器、第二传输门以及第二反相器，所述第一传输门与所述第一反相器串联，所述第二传输门与所述第二反相器串联，所述第二传输门与所述第二反相器串联组成的串联电路与所述第一反相器并联；
所述从锁存器包括第三传输门、第三反相器、第四传输门以及第四反相器，所述第三传输门与所述第三反相器串联，所述第四传输门与所述第四反相器串联，所述第四传输门与所述第四反相器串联组成的串联电路与所述第三反相器并联，所述第三传输门的远离所述第三反相器的一端与所述第一反相器的远离所述第一传输门的一端连接；
所述第四逻辑电路包括连通端顺次连接的第九开关和第十开关，所述第九开关的控制端与所述第三反相器的一端连接，所述第九开关的远离所述第十开关的连通端与所述第三反相器的另一端连接；
所述第十开关的控制端受时钟信号的反相信号控制，所述第十开关的远离所述第九开关的连通端接地。
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Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0793342A2 (en) * | 1996-02-28 | 1997-09-03 | Nec Corporation | Flip-Flop Circuit |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5473571A (en) * | 1993-09-30 | 1995-12-05 | Nippon Telegraph And Telephone Corporation | Data hold circuit |
| JP3530422B2 (ja) * | 1999-06-16 | 2004-05-24 | Ｎｅｃエレクトロニクス株式会社 | ラッチ回路とレジスタ回路 |
| US6380781B1 (en) * | 1999-11-01 | 2002-04-30 | Intel Corporation | Soft error rate tolerant latch |
| DE10343565B3 (de) * | 2003-09-19 | 2005-03-10 | Infineon Technologies Ag | Master-Latchschaltung mit Signalpegelverschiebung für ein dynamisches Flip-Flop |
| US7427875B2 (en) * | 2005-09-29 | 2008-09-23 | Hynix Semiconductor Inc. | Flip-flop circuit |
| KR20090027042A (ko) * | 2007-09-11 | 2009-03-16 | 주식회사 동부하이텍 | 리텐션 기능을 갖는 ｍｔｃｍｏｓ 플립플롭 |
| US8723548B2 (en) * | 2012-03-06 | 2014-05-13 | Broadcom Corporation | Hysteresis-based latch design for improved soft error rate with low area/performance overhead |
| US20140002161A1 (en) * | 2012-07-02 | 2014-01-02 | Klaus Von Arnim | Circuit arrangement, a retention flip-flop, and methods for operating a circuit arrangement and a retention flip-flop |
| TW201421907A (zh) * | 2012-11-30 | 2014-06-01 | Univ Nat Chiao Tung | 脈衝式正反器 |
| CN103199823B (zh) * | 2013-04-08 | 2016-02-03 | 宁波大学 | 一种高性能低漏功耗主从型d触发器 |
| TWI575875B (zh) * | 2015-10-29 | 2017-03-21 | 智原科技股份有限公司 | 正反器電路 |
| CN108540110A (zh) * | 2017-03-01 | 2018-09-14 | 中芯国际集成电路制造(上海)有限公司 | D触发器 |
-
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Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0793342A2 (en) * | 1996-02-28 | 1997-09-03 | Nec Corporation | Flip-Flop Circuit |
Also Published As
| Publication number | Publication date |
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