CN107437541A - 堆叠半导体器件和包括该堆叠半导体器件的系统 - Google Patents

堆叠半导体器件和包括该堆叠半导体器件的系统 Download PDF

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Abstract

一种堆叠半导体器件包括沿竖直方向堆叠的多个半导体管芯、第一和第二信号路径、发射单元和接收单元。第一和第二信号路径电连接到多个半导体管芯，其中第一信号路径和第二信号路径中的每一个包括至少一个贯穿衬底通路。发射单元与发射信号的变换定时同步地产生第一驱动信号和第二驱动信号，以将第一驱动信号输出到第一信号路径并将第二驱动信号输出到第二信号路径。所述接收单元从第一信号路径接收对应于第一驱动信号的第一衰减信号，并从第二信号路径接收对应于第二驱动信号的第二衰减信号，以产生对应于发射信号的接收信号。

Description

堆叠半导体器件和包括该堆叠半导体器件的系统
与相关申请的横向参考
这个美国非临时申请基于35USC§119要求2016年6月1日在韩国专利局(KIPO)提交的韩国专利申请第10-2016-0068220号的优先权，其公开内容通过引用整体结合于此。
技术领域
示例性实施方式总地涉及半导体集成电路。例如，至少一些示例性实施方式涉及堆叠半导体器件和/或包括堆叠半导体器件的系统。
背景技术
很多电路集成在有限区域内，用于高容量、微型化、高运算速度等。例如，主存储器的存储容量和速度根据硬件的增大的速度和软件的增大的复杂性而增加。多个半导体管芯可以堆叠在存储器芯片的封装内以利用相同面积增加存储容量。随着堆叠的半导体管芯的数量的增加，信号路径的负载增大。信号路径的增大的负载会降低堆叠半导体管芯之间或半导体管芯和外部装置之间传输信号的速度和/或可靠性。
发明内容
一些示例性实施方式可以提供能够在堆叠半导体管芯之间执行有效信号传输的堆叠半导体器件。
一些示例性实施方式可以提供包括堆叠半导体器件的系统，该系统能够在堆叠的半导体管芯之间执行有效信号传输。
根据示例性实施方式，堆叠半导体器件包括在竖直方向上堆叠的多个半导体管芯、第一信号路径、第二信号路径、发射单元和接收单元。第一信号路径和第二信号路径电连接到多个半导体管芯，其中，第一信号路径和第二信号路径中的每一个包括至少一个贯穿衬底通路(TSV)。发射单元与发射信号的转换定时同步地产生第一驱动信号和第二驱动信号，以将第一驱动信号输出到第一信号路径并将第二驱动信号输出到第二信号路径。接收单元从第一信号路径接收对应于第一驱动信号的第一衰减信号并从第二信号路径接收对应于第二驱动信号的第二衰减信号，以产生对应于发射信号的接收信号。
根据示例性实施方式，一种系统包括基底衬底、在竖直方向上堆叠在基底衬底上的多个半导体管芯、电连接多个半导体管芯上的第一信号路径和第二信号路径，第一信号路径和第二信号路径的每一个包括至少一个贯穿衬底通路(TSV)、被构造成与发射信号的转换定时同步地产生第一驱动信号和第二驱动信号以将第一驱动信号输出到第一信号路径并将第二信号输出到第二信号路径的发射单元；以及被构造成从第一信号路径接收对应于第一驱动信号的第一衰减信号并从第二信号路径接收对应于第二驱动信号的第二衰减信号以产生对应于发射信号的接收信号的接收单元。
根据示例性实施方式，堆叠半导体器件包括：第一半导体管芯，该第一半导体管芯包括第一收发器，该第一收发器被构造成将第一驱动信号和第二驱动信号分别传输到第一贯穿衬底通路(TSV)和第二贯穿衬底通路(TSV)，所述第一驱动信号和第二驱动信号是基于发射信号的；以及第二半导体管芯，该第二半导体管芯通过所述第一TSV和第二TSV连接到所述第一半导体管芯，所述第二半导体管芯包括第二收发器，所述第二收发器被构造成分别通过第一TSV和第二TSV接收第一驱动信号和第二驱动信号的衰减版本，并基于所述第一驱动信号和第二驱动信号的衰减版本产生接收信号，使得接收信号的占空比与所述发射信号的占空比相同。
根据示例性实施方式的所述堆叠半导体器件、包括该堆叠半导体器件的系统以及传输信号的方法可以通过将发射信号转变成两个驱动信号以通过两个信号路径传输而有效执行信号传输，甚至在包括TSV的信号路径的负载大时。根据示例性实施方式的堆叠半导体器件、包括该堆叠半导体器件的系统和传输信号的方法可以保持发射信号和接收信号的脉冲宽度和占空比，甚至在发射信号的脉冲宽度较窄或者传输频率较小时。
附图说明
从下面结合附图给出的详细描述中将更清楚地理解本公开的示例性实施方式。
图1是示出根据示例性实施方式的在堆叠半导体器件中传输信号的方法的流程图；
图2、3和4是示出根据示例性实施方式的堆叠半导体器件的视图；
图5是示出包括在图4的堆叠半导体器件中的编码器的示例性实施方式的视图；
图6是示出包括图5的编码器的发射单元的操作的时序图；
图7、8和9是示出包括在图5的编码器内的触发器的示例性实施方式的视图；
图10是示出包括在图4的堆叠半导体器件内的解码器的示例性实施方式的视图；
图11是示出包括图10的解码器的接收单元的操作的时序图；
图12是示出利用单个信号路径的信号传输的时序图；
图13是示出根据示例性实施方式利用两个信号路径的信号传输的时序图；
图14、15和16是示出根据示例性实施方式的堆叠半导体器件的视图；
图17是示出根据示例性实施方式的包括堆叠半导体器件的系统的视图；
图18是示出形成在半导体管芯内的内部电路的示例的视图；
图19是示出根据示例性实施方式的堆叠存储器件的结构的视图；
图20是示出根据示例性实施方式的移动系统的方块图。
具体实施方式
下面参照附图更全面描述各种示例性实施方式，图中示出一些示例性实施方式。在附图中，相同的附图标记一直指代相同元件。重复的描述可以被省略。
图1是示出根据示例性实施方式的堆叠半导体器件中传输信号的方法的流程图。
参照图1，在操作S100，多个半导体管芯沿着竖直方向堆叠。在操作S200中，多个半导体管芯通过第一信号路径和第二信号路径电连接，其中，第一信号路径和第二信号路径中的每一个包括至少一个贯穿衬底通路(TSV)。
半导体管芯的堆叠和电连接将在下面参照图2和3描述。
在操作S300中，第一驱动信号和第二驱动信号与发射信号的转换定时同步地产生，以将第一驱动信号输出到第一信号路径并将第二驱动信号输出到第二信号路径。在操作S400中，对应于第一驱动信号的第一衰减信号从第一信号路径被接收，对应于第二驱动信号的第二衰减信号从第二信号路径被接收，以产生对应于发射信号的接收信号。
在一些示例性实施方式中，通过第一信号路径和第二信号路径的信号传输可以在两个不同管芯之间执行。下面将参照图4描述信号通过第一信号路径和第二信号路径传输。
在典型的堆叠半导体器件中，一个信号通过一个TSV从一个半导体管芯向另一个半导体管芯发射或接收。随着共享包括TSV的信号路径的半导体管芯的数量增加，信号路径的负载增加。尤其是，当TSV驱动器耦接到TSV上用于驱动TSV时，信号路径的负载进一步增大，这是因为TSV驱动器的结电容被加到TSV本身的电容上。如果信号路径的负载增加太多，通过TSV传输的信号的上升时间和下降时间会增大，使得信号不能正常传输。
为了解决这样的问题，根据示例性实施方式的传输信号的方法可以通过将发射信号变换成至少两个驱动信号以通过至少两个信号路径传输来有效执行信号传输，即使在包括TSV的信号路径的负载大时。发射信号和接收信号的脉冲宽度和占空比可以被保持，即使在发射信号的脉冲宽度窄或者传输的频率小时。
图2、3和4是示出根据示例性实施方式的堆叠半导体器件的视图。
图2和3示出堆叠半导体器件的堆叠结构，而图4示出在堆叠半导体器件内包括的用于信号传输的构造。
参照图2和3，堆叠半导体器件10包括多个半导体管芯SDIE1、SDIE2和SDIE3，它们沿着竖直方向堆叠。图2示出在半导体管芯SDIE1、SDIE2和SDIE3的堆叠状态下的示例性竖直结构，而图3示出在半导体管芯SDIE1、SDIE2和SDIE3的非堆叠状态下的示例性水平结构，图2和3示出三个堆叠的半导体管芯SDIE1、SDIE2和SDIE3的非限定性示例，且堆叠的半导体管芯的数量可以各种各样地确定。
半导体管芯SDIE1、SDIE2和SDIE3可以分别包括内部电路INT1、INT2和INT3、收发器单元TRX1、TRX2和TRX3以及贯穿硅通路或贯穿衬底通路TSV11、TSV12、TSV21、TSV22、TSV31和TSV32。图2和3示出每个半导体管芯包括一个收发器单元和两个用于传输一个信号的贯穿衬底通路的非限定性示例，而包括在每个半导体管芯内的收发器单元和贯穿衬底通路的数量可以各种各样地确定。
每个信号路径PTH1和PTH2分别包括形成在半导体管芯SDIE 1、SDIE2和SDIE3内的一个或多个贯穿衬底通路。例如，如图2所示，第一信号路径PTH1可以包括分别形成在三个半导体管芯SDIE1、SDIE2和SDIE3内的三个贯穿衬底通路TSV11、TSV21和TSV31，且第二信号路径PTH2可以包括分别形成在半导体管芯SDIE1、SDIE2和SDIE3内的三个贯穿衬底通路TSV12、TSV22和TSV32。即使图2示出在相邻半导体管芯内的两个贯穿衬底通路直接连接，但是贯穿衬底通路可以通过凸块(bums)、焊盘、金属线等电连接。
每个收发器单元TRXi(i＝1、2、3)可以从内部电路INTi接收一个发射信号，并将所述一个发射信号转换或编码成两个信号，以被传输到第一信号路径PTH1和第二信号路径PTH2。另外，每个收发器单元TRXi可以从第一信号路径PTH1和第二信号路径PTH2接收两个信号，并且将两个信号解码成一个接收信号，以被提供到内部电路INTi。这样的信号传输在下面参照图4至13进一步描述。
根据堆叠半导体器件10的类型，内部电路INTi可以包括各种集成电路。例如，如果堆叠半导体器件10是存储器件，存储单元和用于操作存储单元的电路可以集成在内部电路INTi内。半导体管芯SDIE1、SDIE2和SDIE3可以是同类的或异类的。即使图2和3仅示出根据示例性实施方式的用于信号传输的构造，但堆叠半导体器件10可以进一步包括用于传统信号传输的构造，即，用于通过一个信号路径传输一个信号的构造。
参照图4，堆叠半导体器件11包括发射单元100、第一信号路径PTH1、第二信号路径PTH2和接收单元200。发射单元100和接收单元200可以分别包括在图2和3内的收发器单元TRX1、TRX2和TRX3内。
例如，为了执行层间信号传输，发射单元100可以包括在其中一个半导体管芯SDIE1、SDIE2和SDIE3内，而接收单元200可以包括在另一个半导体管芯SDIE1、SDIE2和SDIE3内。如参照图2和3所描述的，第一信号路径PTH1和第二信号路径PTH2中的每一个可以包括至少一个贯穿衬底通路，用于在半导体管芯SDIE1、SDIE2和SDIE3之间的信号传输。
发射单元100与发射信号ST的转换定时同步地产生第一驱动信号SD1和第二驱动信号SD2，以将第一驱动信号SD1输出到第一信号路径PTH1和将第二驱动信号SD2输出到第二信号路径PTH2。换句话说，发射单元100分别利用第一驱动信号SD1和第二驱动信号SD2驱动第一信号路径PTH1和第二信号路径PTH2。接收单元200从第一信号路径PTH1接收对应于第一驱动信号SD1的第一衰减信号SA1，并从第二信号路径PTH2接收对应于第二驱动信号SD2的第二衰减信号SA2。接收单元200基于第一衰减信号SA1和第二衰减信号SA2产生对应于发射信号ST的接收信号SR。
发射单元100包括编码器ENC、第一驱动器DR1和第二驱动器DR2。编码器ENC与发射信号ST的转换定时同步地产生第一编码器信号SE1和第二编码器信号SE2。第一驱动器DR1基于第一编码器信号SE1产生第一驱动信号SD1。第二驱动器DR2基于第二编码器信号SE2产生第二驱动信号SD2。在一些示例性实施方式中，如下面将参照图5至图9描述的，编码器ENC可以利用触发器实现，该触发器实现与发射信号ST的边沿同步翻转的信号。
接收单元200包括第一接收缓冲器BF1、第二接收缓冲器BF2和解码器DEC。第一接收缓冲器BF1缓冲第一衰减信号SA1以产生第一缓冲器信号SB1。第二接收缓冲器BF2缓冲第二衰减信号SA2以产生第二缓冲器信号SB2。解码器DEC基于第一缓冲器信号SB1和第二缓冲器信号SB2产生接收信号SR。在一些示例性实施方式中，如下面参照图10和11所描述的，解码器DEC可以利用逻辑门来实现，该逻辑门在第一缓冲器信号SB1和第二缓冲器信号SB2上执行逻辑运算。
第一驱动器DR1和第二驱动器DR2可以省略或包括在编码器ENC内。在这种情况下，第一编码器信号SE1可以与第一驱动信号SD1相同，且第二编码器信号SE2可以与第二驱动信号SD2相同。
另外，第一接收缓冲器BF1和第二接收缓冲器BF2可以被省略或包括在解码器DEC中。在这种情况下，解码器DEC可以直接接收第一衰减信号SA1和第二衰减信号SA2，并基于第一衰减信号SA1和第二衰减信号SA2产生接收信号SR。
如此，根据示例性实施方式的堆叠半导体器件可以通过将发射信号转变成两个或多个驱动信号以通过两个或多个信号路径传输来有效执行信号传输，甚至在包括TSV的信号路径的负载较大时。根据示例性实施方式的堆叠半导体器件可以保持发射信号和接收信号的脉冲宽度和占空比，甚至在发射信号的脉冲宽度较窄或者传输的频率较小时。
图5是示出包括在图4的堆叠半导体器件内的编码器的示例性实施方式的视图，而图6是示出包括在图5的编码器内的发射单元的操作的时序图。
参照图5，编码器ENC可以包括第一触发器FFa和第二触发器FFb。
第一触发器FFa可以具有接收发射信号ST的时钟端子CK、彼此连接的数据端子D和反向输出端子QB、以及输出第一编码器信号SE1的非反向输出端子Q。
第二触发器FFb可以具有接收发射信号ST的反向信号的时钟端子CK、彼此连接的数据端子D和反向输出端子QB以及输出第二编码器信号SE2的非反向输出端子Q。
在一些示例性实施方式中，第一触发器FFa可以利用上升边沿触发的D触发器实现，而第二触发器FFb可以利用下降边沿触发的触发器来实现。下面，将参照图7、8和9描述上升边沿触发的D触发器和下降边沿触发的触发器。
参照图5和6，第一触发器FFa可以产生与发射信号ST的上升边沿同步翻转的第一编码器信号SE1。第二触发器FFb可以产生与发射信号ST的下降边沿同步翻转的第二编码器信号SE2。
如图6中所示，发射信号ST可以是具有期望(或可替代的，预定)频率和期望(或可替代的，预定)占空比的时钟信号。在一些示例性实施方式中，发射信号ST可以是数据选通信号。每个堆叠的半导体管芯可以与数据选通信号同步地在半导体管芯之间或者在半导体管芯和外部器件之间执行信号传输。在这种情况下，第一编码器信号SE1和第二编码器信号SE2可以具有90度的相位差并且第一和第二编码器信号SE1和SE2的频率可以是发射信号ST的频率的一半。换句话说，第一和第二驱动信号SD1和SD2的频率可以是发射信号ST的频率的一半。
图7、8和9是示出包括在图5的编码器内的触发器的示例性实施方式的视图。
图7示出正边沿触发的触发器或上升边沿触发的触发器的示例，而图8示出负边沿触发的触发器或者下降边沿触发的触发器的示例。图7和8的非限制示例性构造被呈现，用于描述编码器ENC的翻转操作，且可以各种各样地改变触发器的构造。
参照图7，正边沿触发的触发器可以包括第一反相器111、第二反相器112、第一开关113和第二开关114。
第一反相器111的输出耦接到第二反相器112的输入，且第二反相器112的输出通过第二开关114耦接到第一反相器111的输入，由此形成闩锁构造。在图7的示例中，第一反相器111的输出对应于反向输出端子/Q，且第二反相器112的输出对应于非反向输出端子Q。第一开关113耦接在数据端子D和第一反相器111的输入之间，且第一开关113的控制端子CK对应于时钟端子。时钟信号CLK施加于第一开关113的控制端子CK，且时钟信号CLK的反向信号/CLK施加于第二开关114的控制端子/CK。
图7的正边沿触发的触发器可以进一步包括复位开关115，用于初始化触发器的状态。当复位开关115响应于复位信号RST被导通时，反向输出端子/Q和输出端子Q可以分别被初始化到逻辑低或逻辑高，这取决于复位电压VDD或GND。
当施加于控制端子CK的时钟信号CLK是逻辑低时，图7的触发器处于存储状态，即使数据端子D的逻辑电平变化，它也不变化。当时钟信号CLK从逻辑低向逻辑高过渡时，即，在时钟信号CLK的上升沿，数据端子D的逻辑电平被传输到非反向输出端子Q中。使得逻辑状态与施加到时钟端子CK的信号的边沿同步地被确定的触发器被称为边沿触发的触发器，并且图7的触发器对应于正边沿触发的触发器。
正边沿触发的触发器可以在反向输出端子/Q被输出到数据端子D时被翻转。当施加到时钟端子CK的时钟信号CLK转变成逻辑低时，第二开关114导通并且数据端子D被设定为与非反向输出端子Q相反的逻辑电平，但是触发器的状态由于第一开关113被断开而不改变。当时钟信号CLK转变成逻辑高时，第一开关导通且反向输出端子的逻辑电平被施加到第一反相器111的输入，由此将非反向输出端子Q的逻辑状态反向。如此，正边沿触发的触发器通过在施加到控制端子CK的时钟信号CLK的每个上升边沿将存储状态从逻辑高反向到逻辑低或者从逻辑低反向到逻辑高而执行翻转。
参照图8，负边沿触发的触发器具有类似于图7的正边沿触发的触发器的构造，但是时钟信号CLK的反向信号/CLK施加到第一开关123的控制门/CK并且时钟信号CLK施加到第二开关124的控制门CK。即，图7和8的触发器不同在于控制端子CK和/CK交换。
图8的负边沿触发的触发器响应于时钟信号CLK的下降边沿而翻转，而图7的正边沿触发的触发器响应于时钟信号CLK的上升边沿而翻转。当施加到控制端子CK的时钟信号CLK过渡到逻辑高时，第二开关124被导通且数据端子D被设定为与非反向输出端子Q相反的逻辑电平，但是触发器的状态由于第一开关123断开而不变化。当时钟信号CLK过渡到逻辑低时，第一开关123被导通且反向输出端子的逻辑电平被施加到第一反相器111的输入，由此将非反向输出端子Q的逻辑状态反向。如此，负边沿触发的触发器通过在施加到控制端子CK的时钟信号CLK的每个下降边沿将存储状态从逻辑高反向到逻辑低或者从逻辑低反向到逻辑高来执行翻转。
编码器ENC可以包括这种正边沿触发的触发器和/或负边沿触发的触发器，用于产生第一编码器信号SE1和第二编码器信号SE2，如上所述。
参照图9，D触发器可以包括第一反相器131、第二反相器132、第一开关133、第三反相器134、第四反相器135、第二开关136和第五反相器137。
第一反相器131的输出连接到第二反相器132的输入，且第二反相器132的输出连接到第一反相器131的输入，以具有闩锁构造。第三反相器134的输出连接到第四反相器135的输入，且第四反相器135的输出连接到第三反相器134的输入，以具有闩锁构造。
在图9的示例中，第五反相器137的输出对应于反向输出端子QB，且第四反相器135的输出对应于非反向输出端子Q。第一开关133连接到数据端子D和第二反相器132的输入，并且第一开关133的控制端子对应于时钟端子CK。时钟信号CLK施加到第一开关133和第二开关136的控制端子CK。
在图9中，第一开关133是PMOS类型并且第二开关136是NMOS类型。在这种情况下，D触发器对应于上升边沿触发的D触发器。
当施加到控制端子CK的时钟信号CLK是逻辑低电平，图9的D触发器的输出是先前数据的值，即，D触发器处于存储状态。在存储状态下，输出不通过数据端子D处的逻辑值变化而变化。数据端子D的值被第二反相器132反向，以将反向的值传输到输出节点N1，但是反向的值不传输到D触发器40的输出端子Q和QB，这是因为第二开关136被断开。
当时钟信号CLK过渡到逻辑高电平时，即，在时钟信号CLK的上升边沿处，在第一开关133断开时，在第二反相器132的输出节点N1处的值被第一反相器131和第二反相器132闩锁。在输出节点N1处的值通过第二开关136传输并再次被第四反相器135反向。从而，在时钟信号CLK的上升边沿处触发的数据值被传输到非反向输出端子Q并且反向的数据值被传输至反向输出端子QB。
当时钟信号CLK过渡到逻辑低电平时，即，在时钟信号CLK的下降边沿处，第二开关136被断开，且先前的输出值被第三反相器134和第四反相器135闩锁，并存储在输出端子Q和QB内。同时，第一开关133被导通，且新数据的反向值被第二反相器132传输到输出节点N1。
逻辑状态与施加到控制端子CK的信号的边沿同步变化的触发器可以称为边沿触发的触发器。图9的D触发器对应于上升边沿触发的D触发器。上升边沿触发的D触发器可以每个时钟信号CLK的上升边沿翻转，以将存储状态从逻辑高值反向为逻辑低值，或者从逻辑低值反向成逻辑高值。
如果第一开关133是NMOS类型且第二开关136是PMOS类型的，D触发器可以被实现为下降边沿触发的D触发器。而且，如果反向的信号被施加到控制端子，而非改变开关133和136的类型，下降边沿触发的D触发器可以被实现。
利用这种翻转触发器，编码器ENC可以被实现，以产生第一编码器信号SE1和第二编码器信号SE2，如上所述。
图10是示出包括在图4的堆叠半导体器件内的解码器的示例性实施方式的视图，而图11是示出包括图10的解码器的接收单元的操作的时序图。
参照图10，包括在图4的接收单元200内的解码器DEC可以被实现为逻辑门，该逻辑门构造成在第一缓冲器信号SB1和第二缓冲器信号SB2上执行异或(XOR)逻辑运算，以产生接收信号SR。
而且，图11中示出了图4中的第一衰减信号SA1和第二衰减信号SA2。当图4中的接收缓冲器SB1和SB2被省略时，第一衰减信号SA1和第二衰减信号SA2可以输出到解码器DEC，取代第一缓冲器信号SB1和第二缓冲器信号SB2。
图11中的第一衰减信号SA1和第二衰减信号SA2对应于图6中的第一编码器信号SE1和第二编码器信号SE2。如参照图6描述的，发射信号ST可以是具有频率和占空比的时钟信号，第一和第二编码器信号SE1和SE2可以具有90度的相位差，且第一和第二编码器信号SE1和SE2的频率可以是发射信号ST的频率的一半。第一和第二编码器信号SE1和SE2可以被用于产生第一和第二驱动信号SD1和SD2，它们可以沿着第一和第二信号路径PTH1和PTH2衰减。结果，第一和第二衰减信号SA1和SA2的上升和下降边沿具有缓慢斜率。换句话说，第一和第二衰减信号SA1和SA2的上升和下降时间随着第一和第二信号路径PTH1和PTH2的负载的增加而增大。
图4中的第一和第二接收缓冲器BF1和BF2可以分别缓冲第一和第二衰减信号SA1和SA2，以输出第一和第二缓冲器信号SB1和SB2。图10的解码器DEC可以在第一和第二缓冲器信号SB1和SB2上执行XOR逻辑运算，以产生接收信号SR。如图11中所示，当第一和第二缓冲器信号SB1和SB2具有相同逻辑电平时，接收信号SR可以具有逻辑低电平，且当第一和第二缓冲器信号SB1和SB2具有不同逻辑电平时，接收信号SR可以具有逻辑高电平。
当发射信号ST是具有期望(或可替代的，预定)频率和期望(或可替代的，预定)占空比的时钟信号时，第一和第二衰减信号SA1和SA2的频率可以是发射信号ST的频率的一半。换句话说，第一和第二缓冲器信号SB1和SB2的频率可以是发射信号ST的频率的一半。结果，接收信号SR的频率可以具有与发射信号ST相同的频率。
第一和第二衰减信号SA1和SA2的延迟量可以取决于第一和第二信号路径PTH1和PTH2的电容确定，且第一和第二衰减信号SA1和SA2的衰减量可以取决于第一和第二信号路径PTH1和PTH2的电阻来确定。根据示例性实施方式，第一和第二信号路径PTH1和PTH2可以被实现以具有基本上相同的负载，并且第一和第二衰减信号SA1和SA2的延迟量和衰减量可以彼此相等。结果，接收信号SR的占空比可以等于发射信号ST的占空比。
图12是示出利用单个信号路径的信号传输的时序图。
图12示出当信号路径的负载相对小时的第一情况CASE1的衰减信号SAa和接收信号SRa，以及信号路径的负载相对大时的第二情况CASE2的衰减信号SAb和接收信号SRb。
在第一种情况CASE1中，衰减信号SAa的上升和下降时间的增加不严重，这是因为信号路径的负载相对小，并因此，接收信号SRa的脉冲宽度PWRa可以被确定为等于发射信号ST的脉冲宽度PWT。如果发射信号ST的脉冲宽度PWT足够大，衰减信号SAa可以在高电压VH和低电压VL之间充分摆动。
在第二种情况CASE2下，由于信号路径的负载相对大，衰减信号SAb的上升和下降时间的增加严重，并由此接收信号SRb的脉冲宽度PWRb可以减小为小于发射信号ST的脉冲宽度PWT。如果发射信号ST的脉冲宽度PWT小，衰减信号SAb不会在高电压VH和低电压VL之间充分摆动。
当信号路径的负载相对大时的第二种情况CASE2的延迟时间DYb比信号路径的负载相对小时的第一种情况CASE1的延迟时间DYa长。随着信号路径的负载增加，衰减信号的延迟量和衰减量变得严重，并由此信号不能正常传输。
如此，如果利用一个信号路径传输信号，接收信号的波形会不同于发射信号的波形失真，并且信号传输在一些情况下变得不可能。随着发射信号的频率增加和/或信号路径的负载增大，信号失真和故障变得严重。
图13是示出根据示例性实施方式的利用两个信号路径的信号传输的时序图。
参照图4、5、6、10、11和13，发射单元100的编码器ENC可以产生与发射信号ST的上升边沿同步翻转的第一编码器信号SE1和与发射信号ST的下降边缘同步翻转的第二编码器信号SE2。编码器ENC可以分别利用第一编码器信号SE1和第二编码器信号SE2驱动第一信号路径PTH1和第二信号路径PTH。
接收单元200可以通过第一信号路径PTH1接收对应于第一编码器信号SE1的第一衰减信号SA1并通过第二信号路径PTH2接收对应于第二编码器信号SE2的第二衰减信号SA2。第一和第二衰减信号SA1和SA2的上升时间tR和下降时间tF根据第一和第二信号路径PTH1和PTH2的负载增加。如果信号路径PTH1和PTH2的负载非常大，上升时间tR和下降时间tF会比发射信号ST的脉冲宽度PWT长。第一和第二衰减信号SA1和SA2可以在高电压VH和低电压VL之间充分摆动，即使发射信号ST的脉冲宽度PWT相对小。
接收单元200内的第一和第二接收缓冲器BF1和BF2可以基于第一和第二衰减信号SA1和SA2产生第一和第二缓冲器信号SB1和SB2。接收单元200内的解码器DEC可以在第一和第二缓冲器信号SB1和SB2上执行XOR逻辑运算，以产生接收信号SR。根据示例性实施方式，第一和第二信号路径PTH1和PTH2可以被实现以具有基本上相同的负载。在这种情况下，第一衰减信号SA1的延迟量和延迟时间可以与第二衰减信号SA2的基本上相同。换言之，第一缓冲器信号SB1的延迟时间DYr可以与第二缓冲器信号SB2的延迟时间DYf基本上相同。
因此，接收信号SR的占空比可以被保持与发射信号ST的占空比相等。如图13中所示，接收信号SR可以具有与发射信号ST相同的占空比，即使在第一和第二衰减信号SA1和SA2的上升时间tR和下降时间tF比发射信号ST的脉冲宽度PWT长。
如此，根据示例性实施方式的堆叠半导体器件和传输信号的方法可以通过将发射信号变换成两个驱动信号以通过两个信号路径传输来有效执行信号传输，即使在包括TSV的信号路径的负载大时。根据示例性实施方式的堆叠半导体器件和传输信号的方法可以保持发射信号和接收信号的脉冲宽度和占空比，即使在发射信号的脉冲宽度窄或者传输的频率小时。
图14、15和16是示出根据示例性实施方式的堆叠半导体器件的视图。
参照图14，堆叠半导体器件12包括第一收发器单元521、第一信号路径PTH1、第二信号路径PTH2和第二收发器单元522。第一收发器单元521可以包括用于双向通信的第一编码器ENC1和第一解码器DEC1。而且，第二收发器单元522可以包括用于双向通信的第一编码器ENC2和第二解码器DEC2。
第一收发器单元521和第二收发器单元522可以分别对应于图2和3中的收发器单元TRX1、TRX2和TRX3。例如，为了执行层间信号传输，第一收发器单元521可以包括在其中一个半导体管芯SDIE1、SDIE2和SDIE3中，而第二收发器单元522可以包括在另一个半导体管芯SDIE1、SDIE2和SDIE3中。如上面参照图2和3所述，第一信号路径PTH1和第二信号路径PTH2中每一个可以包括至少一个贯穿衬底通路，用于在半导体管芯SDIE1、SDIE2和SDIE3之间的信号传输。
在从第一收发器单元521向第二收发器单元522传输信号的情况下，第一收发器单元521利用第一编码器ENC1产生与第一发射信号ST1的转换定时同步的第一驱动信号SD1和第二驱动信号SD2，以将第一驱动信号SD1输出到第一信号路径PTH1并将第二驱动信号SD2输出到第二信号路径PTH2。第二收发器单元522从第一信号路径PTH1接收与第一驱动信号SD1相对应的第一衰减信号SA1且从第二信号路径PTH2接收对应于第二驱动信号SD2的第二衰减信号SA2。第二收发器单元522基于第一衰减信号SA1和第二衰减信号SA2利用第二解码器DEC2产生对应于第一发射信号ST1的第一接收信号SR1，以提供到内部电路。
在从第二收发器单元522向第一收发器单元521传输信号的情况下，第二收发器单元522利用第二编码器ENC2产生与第二发射信号ST2的转换定时同步的第三驱动信号SD3和第四驱动信号SD4，并将第三驱动信号SD3输出到第一信号路径PTH1和将第四驱动信号SD4输出到第二信号路径PTH2。第一收发器单元521从第一信号路径PTH1接收对应于第三驱动信号SD3的第三衰减信号SA3，并从第二信号路径PTH2接收对应于第四驱动信号SD4的第四衰减信号SA4。第一收发器单元521基于第三衰减信号SA3和第四衰减信号SA4利用第一解码器DEC1产生对应于第二发射信号ST2的第二接收信号SR2，以提供到内部电路。
在一些示例性实施方式中，如参照图5至图9描述的，编码器ENC1和ENC2可以利用触发器实现，该触发器产生与发射信号ST1和ST2的边缘同步翻转的信号。在一些示例性实施方式中，如参照图10和11所描述的，解码器DEC1和DEC2可以利用逻辑门实现，该逻辑门在缓冲器信号SB1、SB2、SB3和SB4上执行逻辑运算。
参照图15，堆叠半导体器件13包括发射单元103、第一信号路径PTH1、第二信号路径PTH2、第三信号路径RPTH1、第四信号路径RPTH2和接收单元203。发射单元103和接收单元203可以分别包括在图2和3的收发器单元TRX1、TRX2和TRX3内。例如，为了执行层间信号传输，发射单元103可以包括在其中一个半导体管芯SDIE1、SDIE2和SDIE3中，而接收单元203可以包括在另一个半导体管芯SDIE1、SDIE2和SDIE3中。如上面参照图2和3所述，第一信号路径PTH1、第二信号路径PTH2、第三信号路径RPTH1和第四信号路径RPTH2中每一个可以包括至少一个贯穿衬底通路，用于在半导体管芯SDIE1、SDIE2和SDIE3之间的信号传输。
发射单元103产生与发射信号ST的转换定时同步的第一驱动信号SD1和第二驱动信号SD2，以将第一驱动信号SD1输出到第一信号路径PTH1和第三信号路径RPTH1中的一个，并将第二驱动信号SD2输出到第二信号路径PTH2和第四信号路径RPTH2中的一个。接收单元203从第一信号路径PTH1和第三信号路径RPTH1中的一个接收对应于第一驱动信号SD1的第一衰减信号SA1并从第二信号路径PTH2和第四信号路径RPTH2中的一个接收对应于第二驱动信号SD2的第二衰减信号SA2。接收单元203基于第一衰减信号SA1和第二衰减信号SA2产生对应于发射信号ST的接收信号SR。
发射单元103包括编码器ENC、第一驱动器DR1和第二驱动器DR2。编码器ENC产生与发射信号ST的转换定时同步的第一编码器信号SE1和第二编码器信号SE2。响应于修复控制信号RCT，第一驱动器DR1将对应于第一编码器信号SE1的第一驱动信号SD1输出到第一信号路径PTH1和第三信号路径RPTH1中的一个上。第二驱动器DR2将对应于第二编码器信号SE2的第二驱动信号SD2输出到第二信号路径PTH2和第四信号路径RPTH2中的一个。在一些示例性实施方式中，如参照图5至图9所描述的，编码器ENC可以利用触发器实现，该触发器产生与发射信号ST的边沿同步翻转的信号。
接收单元203包括第一接收缓冲器BF1、第二接收缓冲器BF2和解码器DEC。响应于修复控制信号RCR，第一接收缓冲器BF1从第一信号路径PTH1和第三信号路径RPTH1中的一个接收第一衰减信号SA1，以产生第一缓冲器信号SB1。响应于修复控制信号RCR，第二接收缓冲器BF2从第二信号路径PTH2和第四信号路径RPTH2中的一个接收第二衰减信号SA2，以产生第二缓冲器信号SB2。解码器DEC基于第一缓冲器信号SB1和第二缓冲器信号SB2产生接收信号SR。在一些示例性实施方式中，如参照图10和11所描述的，解码器DEC可以利用逻辑门实现，该逻辑门在第一缓冲器信号SB1和第二缓冲器信号SB2上执行逻辑运算。
修复控制信号RCT和RCR的逻辑电平可以被确定成使得在第一信号路径PTH1和第二信号路径PTH2中的至少一个具有缺陷时信号可以通过第三信号路径RPTH1和第四信号路径RPTH2传输。换句话说，当第一信号路径PTH1和第二信号路径PTH2中至少一个具有缺陷时，第一信号路径PTH1和第二信号路径PTH2可以用第三信号路径RPTH1和第四信号路径RPTH2替代。修复控制信号RCT和RCR可以分别从相对应的内部电路提供。
第一信号路径PTH1的负载可以与第二信号路径PTH2的负载基本相同，且第三信号路径RPTH1的负载可以与第四信号路径RPTH2的负载基本上相同。如上所述，传输第一和第二驱动信号SD1和SD2的信号路径的负载应该具有相同负载，以保持发射信号ST和接收信号SR的占空比或脉冲宽度。即使第一和第二信号路径PTH1和PTH2中仅一个具有缺陷，第一和第二信号路径PTH1和PTH2二者可以用具有相同负载的第三和第四信号路径RPTH1和RPTH2替代，以保持被发射信号的占空比。
参照图16，堆叠半导体器件14包括接口半导体管芯ISDIE和沿竖直方向堆叠在接口半导体管芯ISDIE上的多个半导体管芯SDIE1、SDIE2和SDIE3。图16示出三个堆叠半导体管芯SDIE1、SDIE2和SDIE3的非限制示例，但堆叠半导体管芯的数量可以各种各样地确定。在一些示例性实施方式中，半导体管芯SDIE1、SDIE2和SDIE3可以是存储器半导体管芯，其中集成存储单元，且接口半导体管芯ISDIE可以是用于连接半导体管芯SDIE1、SDIE2和SDIE3与外部控制器的中介器(interposer)。
半导体管芯SDIE1、SDIE2和SDIE3可以分别包括内部电路(未示出)、收发器单元TRX1、TRX2和TRX3以及贯穿硅通路或者贯穿衬底通路TSV11、TSV12、TSV21、TSV22、TSV31和TSV32。接口半导体管芯ISDIE可以包括内部电路(未示出)、竖直触头VC1和VC2和收发器单元ITRX。
每个信号路径PTH1和PTH2包括一个或多个贯穿衬底通路，其分别形成在半导体管芯SDIE1、SDIE2和SDIE3中。例如，如图16所述，第一信号路径PTH1可以包括分别形成在三个半导体管芯SDIE1、SDIE2和SDIE3内的三个贯穿衬底通路TSV11、TSV21和TSV31以及形成在接口半导体管芯ISDIE中的竖直触头VC1，且第二信号路径PTH2可以包括分别形成在三个半导体管芯SDIE1、SDIE2和SDIE3内的三个贯穿衬底通路TSV21、TSV22和TSV32以及形成在接口半导体管芯ISDIE内的竖直触头VC2。即使图16示出了在相邻半导体管芯内的两个贯穿衬底通路直接连接，但是贯穿衬底通路可以通过凸块、焊盘、金属线等电连接。
每个收发器单元TRXi(i＝1,2,3)和ITRX可以从内部电路接收一个发射信号并将所述一个发射信号转变或编码成两个信号，以传输到第一信号路径PTH1和第二信号路径PTH2。另外，每个收发器单元TRXi和ITRX可以从第一信号路径PTH1和第二信号路径PTH2接收两个信号，并且将两个信号解码成一个接收信号，以提供到内部电路，这种信号传输与参照图4至13描述的相同。
如上面参照图4描述的发射单元100和接收单元200可以分别包括在图16中的收发器单元TRX1、TRX2、TRX3和ITRX内。在一些示例性实施方式中个，为了执行层间信号传输，发射单元100可以包括在半导体管芯SDIE1、SDIE2和SDIE3中的一个内，而接收单元200可以包括在半导体管芯SDIE1、SDIE2和SDIE3中的另一个内。在其他示例性实施方式中，发射单元100和接收单元200中的一个可以包括在半导体管芯SDIE1、SDIE2和SDIE3的一个内，且发射单元100和接收单元200中的另一个可以包括在接口半导体管芯ISDIE内。
图17是示出根据示例性实施方式包括堆叠半导体器件的系统的视图。
参照图17，系统30包括基底衬底60和堆叠在基底衬底60上的多个半导体管芯41、42、43和50。堆叠半导体管芯41、42和43可以封装为芯片40，且半导体管芯50可以封装为另一芯片。封装的芯片40和50可以利用凸块BMP安装到基底衬底60上，并可以通过凸块BMP、竖直触头VC和基底衬底60的信号线62彼此电连接。
堆叠半导体芯片40包括沿竖直方向堆叠的多个半导体管芯41、42和43。图17示出三个堆叠的半导体管芯41、42和43的非限制示例，而在堆叠半导体芯片40内的堆叠半导体管芯的数量可以各种各样地确定。半导体管芯41、42和43可以分别包括内部电路INT1、INT2和INT3、收发器单元TRX1、TRX2和TR3以及贯穿硅通路或贯穿衬底通路TSV1、TSV2和TSV3。另一半导体管芯50可以包括内部电路INTC、收发器单元TRXC和竖直触头VC。
每个信号路径PTH可以分别包括形成在半导体管芯41、42和43内的贯穿衬底通路TSV1、TSV2和TSV3。即使图17示出在相邻半导体管芯内的两个贯穿衬底通路直接连接，贯穿衬底通路可以通过凸块、焊盘、金属线等电连接。
每个收发器单元TRXi(i＝1,2,3)可以从内部电路INTi和INTC接收一个发射信号并将所述一个发射信号转变或编码成两个信号，以发射到两个信号路径。另外，每个收发器单元TRXi和TRXC可以从两个信号路径接收两个信号并将两个信号解码成一个接收信号，以提供到内部电路INTi和INTC。这种信号传输与参照图4至13描述的相同。
根据半导体芯片40和50的种类，内部电路INTi和INTC可以包括各种集成电路。例如，堆叠半导体芯片40可以是存储器件，且另一半导体芯片50可以是存储器控制器。在这种情况下，存储单元和用于操作存储单元的电路可以集成在半导体存储芯片40的内部电路INT1、INT2和INT3内。半导体管芯41、42和43可以是同质的或异质的。
参照图4描述的发射单元100和接收单元200可以分别包括在图17的收发器单元TRX1、TRX2、TRX3和ITRX内。在一些示例性实施方式中，为了执行层间信号传输，发射单元100可以包括在其中一个堆叠半导体管芯41、42和43内，而接收单元200可以包括在另一个堆叠半导体管芯41、42和43内。在其他示例性实施方式中，发射单元100和接收单元200中的一个可以包括在其中一个堆叠半导体管芯41、42和43内，而发射单元100和接收单元200中的另一个可以包括在其他半导体芯片50内。
如此，根据示例性实施方式的堆叠半导体器件、包括堆叠半导体器件的系统以及传输信号的方法可以通过将发射信号转变成两个驱动信号以通过两个信号路径传输来有效执行信号传输，即使包括TSV的信号路径的负载大。根据示例性实施方式的堆叠半导体器件、包括堆叠半导体器件的系统以及传输信号的方法可以保持发射信号和接收信号的脉冲宽度和占空比，即使在发射信号的脉冲宽度窄或传输的频率小的情况下。
图18是示出形成在半导体管芯内的内部电路的示例的视图。
参照图18，内部电路400可以对应于存储区域或存储器件。存储区域400(或可替代的，存储器件)可以包括控制逻辑410、地址寄存器420、存储体控制逻辑430、行地址复用器440、列地址锁存器450、行解码器460、列解码器470、存储单元阵列480、感测放大器单元485、输入/输出(I/O)门电路490、数据输入/输出(I/O)缓冲器495和更新计数器445。
存储单元阵列480可以包括多个存储体阵列480a～480h。行解码器460可以包括分别耦接到存储体阵列480a～480h的多个存储体行解码器460a～460h。列解码器470可以包括分别耦接到存储体阵列480a～480h的多个存储体列解码器470a～470h，并且感测放大器单元485可以包括分别耦接到存储体阵列480a～480h的多个存储体感测放大器485a～485h。
地址寄存器420可以从存储器控制器接收地址ADDR，该地址ADDR包括存储体地址BANK_ADDR、行地址ROW_ADDR和列地址COL_ADDR。地址寄存器420可以将接收到的存储体地址BANK_ADDR提供到存储体控制逻辑430，可以将接收到的行地址ROW_ADDR提供到行地址复用器440，并可以将接收到的列地址COL_ADDR提供到列地址锁存器450。
存储体控制逻辑430可以响应于存储体地址BANK_ADDR产生存储体控制信号。对应于存储体地址BANK_ADDR的存储体列解码器460a～460h中的一个可以响应于存储体控制信号而被触发，并且对应于存储体地址BANK_ADDR的存储体列解码器470a～470h中的一个可以响应于存储体控制信号被触发。
行地址复用器440可以从地址寄存器420接收行地址ROW_ADDR，并且可以从更新计数器445接收更新行地址REF_ADDR。行地址复用器440可以选择性输出行地址ROW_ADDR或更新行地址REF_ADDR作为行地址RA。从行地址复用器440输出的行地址RA可以施加到存储体行解码器460a～460h。
被触发的一个存储体行解码器460a可以解码从行地址复用器440输出的行地址RA，并可以触发对应于行地址RA的字线。例如，被触发的存储体行解码器可以将字线驱动电压施加到对应于行地址RA的字线。
列地址锁存器450可以从地址寄存器420接收列地址COL_ADDR，并可以暂时存储接收到的列地址COL_ADDR。在一些实施方式中，在突发模式下，列地址锁存器450可以产生从接收到的列地址COL_ADDR增量的列地址。列地址锁存器450可以将暂时存储的或产生的列地址施加到存储体列解码器470a～470h。
被触发的一个存储体列解码器470a～470h可以解码从列地址锁存器450输出的列地址COL_ADDR，并可以控制输入/输出门电路490，以便输出对应于列地址COL_ADDR的输出数据。
I/O门电路490可以包括用于选通输入/输出数据的电路。I/O门电路490可以进一步包括用于存储从存储体阵列480a～480h输出的数据的读取数据锁存器，以及用于将数据写入存储体阵列480a～480h的写入驱动器。
要从存储体阵列480a～480h中的一个存储体阵列读取的数据可以被耦接到数据从其读取的一个存储体阵列的感测放大器485感测，并可以存储在读取数据锁存器中。在读取数据锁存器中存储的数据可以通过数据I/O缓冲器495提供到存储器控制器。要写入到存储体阵列480a～480h中的一个存储体阵列的数据DQ可以从存储器控制器提供到数据I/O缓冲器495。写入驱动器可以将数据DQ写入到存储体阵列480a～480h中的一个存储体阵列中。
控制逻辑410可以控制存储区域400的操作。例如，控制逻辑410可以产生用于存储区域400的控制信号，以便执行写入操作或读取操作。控制逻辑410可以包括命令解码器411和模式寄存器组412，该命令解码器411解码从存储器控制器接收的命令CMD，该模式寄存器组412设定存储区域400的操作模式。
例如，命令解码器411可以通过解码写入使能信号、行地址选通信号、列地址选通信号、芯片选择信号等产生对应于命令CMD的控制信号。
图19是示出根据示例性实施方式的堆叠存储器件的结构的视图。
参照图19，半导体存储器件901可以包括第一至第k半导体集成电路层LA1至LAk，其中最低的第一半导体集成电路层LA1可以是主层，而其他半导体集成电路层LA2至LAk可以是从层。
第一到第k半导体集成电路层LA1到LAk可以在层之间经贯穿衬底通路(例如，贯穿硅通路TSV)发送和接收信号。作为主层的最低第一半导体集成电路层LA1可以通过形成在外表面上的导电结构与外部存储器控制器通信。
第一半导体集成电路层910到第k半导体集成电路层920可以包括存储区域921和用于驱动存储区域921的各种外围电路922。例如，外围电路可以包括用于驱动存储器的字线的行(X)驱动器、用于驱动存储器的位线的列(Y)驱动器、用于控制数据的输入/输出的数据输入/输出单元、用于从外侧接收命令并缓冲命令的命令缓冲器以及用于从外侧接收地址并缓冲地址的地址缓冲器。
第一半导体集成电路层910可以进一步包括控制逻辑，且控制逻辑可以基于来自存储器控制器的命令-地址信号产生控制信号以控制存储区域921。
第一半导体集成电路层910到第k半导体集成电路层920可以包括如上所述的发射单元和/或接收单元。根据示例性实施方式，发射信号可以被转变成或编码成两个驱动信号，其通过两个信号路径传输，并由此，信号传输可以被有效执行，即使在包括TSV的信号路径的负载较大时。
图20是示出根据示例性实施方式的移动系统的方块图。
参照图20，移动系统1200包括应用处理器1210、连接性单元1220、易失存储器件(VM)1230、非易失存储器件1240、用户接口1250和电源1260。
应用处理器1210可以执行如网页浏览器、游戏应用、视频播放器等的应用软件。连接性单元1220可以与外部装置执行有线或无线连通。易失存储器件1230可以存储由应用处理器1210处理的数据或可以作为工作存储器操作。非易失存储器件1240可以存储用于启动移动系统1200的启动图像。用户接口1250可以包括至少一个输入装置，如键盘、触摸屏等，并且可以包括至少一个输出装置，如扬声器、显示装置等。电源1260可以向移动系统1200提供电源电压。
在一些实施方式中，移动系统1200可以进一步包括摄像机图像处理器(CIS)和/或储存器件，如存储卡、固态驱动器(SSD)、硬盘驱动器(HDD)、CD-ROM等。
应用处理器1210、连接性单元1220、易失存储器件(VM)1230和非易失存储器件1240中的至少一个可以包括如上所述的发射单元和/或接收单元。根据示例性实施方式，发射信号可以被转变或编码成两个驱动信号，该两个驱动信号通过两个信号路径传输，并由此信号传输可以被有效执行，即使在包括TSV的信号路径的负载较大时。
如此，根据示例性实施方式的堆叠半导体器件、包括堆叠半导体器件的系统和传输信号的方法可以通过将发射信号转变成两个驱动信号以通过两个信号路径传输来有效执行信号传输，即使在包括TSV的信号路径的负载较大时。根据示例性实施方式的堆叠半导体器件、包括堆叠半导体器件的系统和传输信号的方法可以保持发射信号和接收信号的脉冲宽度和占空比，即使在发射信号的脉冲个宽度窄或者传输频率小时。
本发明概念的示例性实施方式可以应用于包括半导体管芯的堆叠结构的任何装置和系统。例如，本发明概念可以应用于诸如移动电话、智能电话、个人数字助理(PDA)、便携多媒体播放器(PMP)、数码相机、摄像机、个人计算机(PC)、服务器计算机、工作站、膝上型电脑、数字TV、机顶盒、便携游戏主机、导航系统等的系统。
前面是示例性实施方式的说明且不理解为是它的限制。虽然已经描述了若干示例性实施方式，但是在本实质上背离本发明概念的示例性实施方式的前提下，本领域技术人员将轻易理解到在示例性实施方式中的很多修改都是有可能的。

Claims (20)

1.一种堆叠半导体器件，包括：
沿竖直方向堆叠的多个半导体管芯；
第一信号路径和第二信号路径，所述第一信号路径和第二信号路径中的每一个电连接多个半导体管芯，所述第一信号路径和第二信号路径的每一个包括至少一个贯穿衬底通路(TSV)；
发射器，该发射器被构造成基于发射信号产生第一驱动信号和第二驱动信号并分别将第一驱动信号和第二驱动信号输出到第一信号路径和第二信号路径；以及
接收器，该接收器被构造成：
通过第一信号路径接收第一衰减信号且通过第二信号路径接收第二衰减信号，所述第一衰减信号基于第一驱动信号，且所述第二衰减信号基于第二驱动信号；以及
基于发射信号产生接收信号。
2.如权利要求1所述的堆叠半导体器件，其中，所述发射器被构造成产生第一驱动信号和第二驱动信号使得第一驱动信号与发射信号的上升边沿同步翻转，且第二驱动信号与发射信号的下降边沿同步翻转。
3.如权利要求1所述的堆叠半导体器件，其中：
发射信号和接收信号是时钟信号或数据选通信号；以及
接收信号是发射信号的延迟版本，使得接收信号的占空比与发射信号的占空比相同。
4.如权利要求3所述的堆叠半导体器件，其中，发射器被构造成基于发射信号产生第一驱动信号和第二驱动信号，使得第一驱动信号、第二驱动信号、第一衰减信号和第二衰减信号的频率是发射信号和接收信号的频率的一半。
5.如权利要求1所述的堆叠半导体器件，其中，所述发射器和接收器被构造成分别产生发射信号和接收信号，使得发射信号和接收信号各自包括至少一个脉冲，且所述第一衰减信号和第二衰减信号的上升时间和下降时间比所述脉冲的脉冲宽度长。
6.如权利要求1所述的堆叠半导体器件，其中，所述发射器包括：
编码器，所述编码器被构造成与所述发射信号的定时同步产生第一编码器信号和第二编码器信号；
第一驱动器，所述第一驱动器被构造成基于第一编码器信号产生第一驱动信号；以及
第二驱动器，所述第二驱动器基于第二编码器信号产生第二驱动信号。
7.如权利要求6所述的堆叠半导体器件，其中，所述编码器包括：
第一触发器，该第一触发器具有时钟端子、数据端子、反向输出端子和非反向输出端子，所述时钟端子被构造成接收发射信号，数据端子连接到反向输出端子，且非反向输出端子被构造成输出第一编码器信号；以及
第二触发器，所述第二触发器具有时钟端子、数据端子、反向输出端子和非反向输出端子，所述时钟端子被构造成接收发射信号的反向版本，所述数据端子连接到反向输出端子，且所述非反向输出端子被构造成输出第二编码器信号。
8.如权利要求1所述的堆叠半导体器件，其中，所述接收器包括：
第一接收缓冲器，该第一接收缓冲器被构造成缓冲第一衰减信号以产生第一缓冲器信号；
第二接收缓冲器，该第二接收缓冲器被构造成缓冲第二衰减信号，以产生第二缓冲器信号；以及
解码器，该解码器被构造成基于第一缓冲器信号和第二缓冲器信号产生接收信号。
9.如权利要求8所述的堆叠半导体器件，其中，所述解码器包括：
逻辑门，所述逻辑门被构造成在第一缓冲器信号和第二缓冲器信号上执行异或(XOR)运算以产生接收信号。
10.如权利要求1所述的堆叠半导体器件，其中，所述发射器包括：
编码器，所述编码器被构造成产生第一驱动信号和第二驱动信号，使得第一驱动信号和第二驱动信号分别与发射信号的上升边沿和下降边沿同步地翻转。
11.如权利要求10所述的堆叠半导体器件，其中，所述接收器包括：
解码器，所述解码器被构造成在第一衰减信号和第二衰减信号上执行XOR运算以产生接收信号。
12.如权利要求1所述的堆叠半导体器件，其中：
所述发射器包括在多个半导体管芯的第一半导体管芯内；且
所述接收器包括在多个半导体管芯的第二半导体管芯内。
13.如权利要求1所述的堆叠半导体器件，还包括：
第三信号路径和第四信号路径，所述第三信号路径和第四信号路径电连接多个半导体管芯，第三信号路径和第四信号路径中的每一个包括至少一个TSV；以及
至少内部电路，所述内部电路被构造成产生修复控制信号，如果所述第一信号路径和第二信号路径中的至少一个具有缺陷，所述修复控制信号指令所述堆叠半导体器件分别用第三信号路径和第四信号路径替代所述第一信号路径和第二信号路径。
14.一种系统，包括：
基底衬底；
沿竖直方向堆叠在基底衬底上的多个半导体管芯；
第一信号路径和第二信号路径，所述第一信号路径和第二信号路径电连接所述多个半导体管芯，所述第一信号路径和所述第二信号路径中的每一个包括至少一个贯穿衬底通路(TSV)；
发射器，所述发射器被构造成基于所述发射信号产生第一驱动信号和第二驱动信号，并且分别将第一驱动信号和第二驱动信号输出到第一信号路径和第二信号路径；以及
接收器，所述接收器被构造成：
通过第一信号路径接收第一衰减信号并通过第二信号路径接收第二衰减信号，所述第一衰减信号基于所述第一驱动信号，且所述第二衰减信号基于所述第二驱动信号；以及
产生对应于发射信号的接收信号。
15.如权利要求14所述的系统，其中，所述发射器被构造成产生第一驱动信号和第二驱动信号，使得第一驱动信号与所述发射信号的上升边沿同步地翻转，且所述第二驱动信号与所述发射信号的下降边沿同步地翻转。
16.一种堆叠半导体器件，包括：
第一半导体管芯，所述第一半导体管芯包括第一收发器，所述第一收发器被构造成分别发射第一驱动信号和第二驱动信号到第一贯穿衬底通路(TSV)和第二TSV，所述第一驱动信号和第二驱动信号基于所述发射信号；以及
第二半导体管芯，所述第二半导体管芯通过第一TSV和第二TSV连接到第一半导体管芯，所述第二半导体管芯包括第二收发器，所述第二收发器被构造成分别通过所述第一TSV和第二TSV接收第一驱动信号和第二驱动信号的衰减版本，并且基于第一驱动信号和第二驱动信号的衰减版本产生接收信号，使得接收信号的占空比与所述发射信号的占空比相同。
17.如权利要求16所述的堆叠半导体器件，其中，所述第一收发器还被构造成产生第一驱动信号和第二驱动信号，使得第一驱动信号和第二驱动信号分别与所述发射信号的上升边沿和下降边沿同步地翻转，并且第一驱动信号和第二驱动信号中每一个的频率是所述发射信号的频率的一半。
18.如权利要求16所述的堆叠半导体器件，其中，所述第一收发器被构造成产生第一驱动信号和第二驱动信号，使得所述第一驱动信号和第二驱动信号的衰减版本的上升时间和下降时间比接收信号中包括的脉冲的脉冲宽度长。
19.如权利要求16所述的堆叠半导体器件，其中：
第一收发器包括至少发射器，所述发射器包括：
编码器，所述编码器被构造成与所述发射信号的转换定时同步地产生第一编码器信号和第二编码器信号，
一个或多个驱动器，所述一个或多个驱动器被构造成分别基于第一编码器信号和第二编码器信号产生第一驱动信号和第二驱动信号；以及第二收发器包括至少接收器，所述接收器包括：
一个或多个接收缓冲器，所述一个或多个接收缓冲器被构造成缓冲第一驱动信号和第二驱动信号的衰减版本，以分别产生第一缓冲器信号和第二缓冲器信号；以及
解码器，所述解码器被构造成基于所述第一缓冲器信号和第二缓冲器信号产生接收信号。
20.如权利要求16所述的堆叠半导体器件，其中，所述堆叠半导体器件被构造成在第一半导体管芯和第二半导体之间传输发射信号，同时保持所述发射信号和接收信号之间相同脉冲宽度和占空比，而无论发射信号的脉冲宽度的尺寸和发射信号的频率如何。
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