KR20180109460A - 전자 장치 - Google Patents

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KR20180109460A
KR20180109460A KR1020170039233A KR20170039233A KR20180109460A KR 20180109460 A KR20180109460 A KR 20180109460A KR 1020170039233 A KR1020170039233 A KR 1020170039233A KR 20170039233 A KR20170039233 A KR 20170039233A KR 20180109460 A KR20180109460 A KR 20180109460A
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Abstract

전자 장치가 제공된다. 본 발명의 일 실시예에 따른 전자 장치는, 반도체 메모리를 포함하는 전자 장치로서, 상기 반도체 메모리는, 변경 가능한 자화 방향을 갖는 자유층; 고정된 자화 방향을 갖는 고정층; 및 상기 자유층과 상기 고정층 사이에 개재되는 터널 베리어층을 포함할 수 있고, 상기 자유층은, 제1 자성층; 상기 제1 자성층보다 작은 수직 자기 이방성 에너지 밀도(Kueff)를 갖는 제2 자성층; 및 상기 제1 자성층과 상기 제2 자성층 사이에 개재되는 스페이서를 포함할 수 있다.

Description

전자 장치{ELECTRONIC DEVICE}
본 특허 문헌은 메모리 회로 또는 장치와, 전자 장치에서의 이들의 응용에 관한 것이다.
최근 전자기기의 소형화, 저전력화, 고성능화, 다양화 등에 따라, 컴퓨터, 휴대용 통신기기 등 다양한 전자기기에서 정보를 저장할 수 있는 반도체 장치가 요구되고 있으며, 이에 대한 연구가 진행되고 있다. 이러한 반도체 장치로는 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 이용하여 데이터를 저장할 수 있는 반도체 장치 예컨대, RRAM(Resistive Random Access Memory), PRAM(Phase-change Random Access Memory), FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), 이-퓨즈(E-fuse) 등이 있다.
본 발명의 실시예들이 해결하려는 과제는, 가변 저항 소자의 특성 향상이 가능한 반도체 메모리를 포함하는 전자 장치를 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 전자 장치는, 반도체 메모리를 포함하는 전자 장치로서, 상기 반도체 메모리는, 변경 가능한 자화 방향을 갖는 자유층; 고정된 자화 방향을 갖는 고정층; 및 상기 자유층과 상기 고정층 사이에 개재되는 터널 베리어층을 포함할 수 있고, 상기 자유층은, 제1 자성층; 상기 제1 자성층보다 작은 수직 자기 이방성 에너지 밀도(Kueff)를 갖는 제2 자성층; 및 상기 제1 자성층과 상기 제2 자성층 사이에 개재되는 스페이서를 포함할 수 있다.
위 실시예에서, 상기 자유층은 0.3 이하의 스페이서 교환 결합 상수(spacer exchange coupling constant)를 가질 수 있다. 상기 제2 자성층은 상기 터널 베리어층에 인접하여 형성되며, 상기 제1 자성층보다 큰 두께를 가질 수 있다. 상기 제2 자성층은 Co, Fe 및 B를 함유하는 합금을 포함할 수 있다. 상기 제1 자성층은 hcp(hexagonal close packed)(0001) 구조 또는 fcc(face centered cubic)(111) 구조를 포함하는 결정질 구조, 또는 비정질 구조를 포함할 수 있다. 상기 제1 자성층은 Co/Pt, Co/Pd, Co/Ir 또는 Co/Ru를 포함하는 적층 구조, Co를 포함하는 합금, 또는 그 조합을 포함할 수 있다. 상기 스페이서는 비정질 물질, 금속, 금속 질화물, 금속 산화물 또는 그 조합을 포함하며, 상기 스페이서를 이루는 물질 및 상기 스페이서의 두께는 스페이서 교환 결합 상수가 0.3 이하인 조건을 만족하도록 선택될 수 있다. 상기 반도체 메모리는, 상기 자유층 아래에 위치하며, 상기 자유층의 수직 자기 이방성을 향상시키는 하부층을 더 포함할 수 있다. 상기 하부층은 우르자이트 구조를 갖는 질화물 또는 탄화물을 포함할 수 있다. 상기 하부층은 AlN을 포함할 수 있다.
상기 전자 장치는, 마이크로프로세서를 더 포함하고, 상기 마이크로프로세서는, 상기 마이크로프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로프로세서의 신호의 입출력 제어를 수행하는 제어부; 상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고, 상기 반도체 메모리는, 상기 마이크로프로세서 내에서 상기 기억부의 일부일 수 있다.
상기 전자 장치는, 프로세서를 더 포함하고, 상기 프로세서는, 상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부; 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및 상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부일 수 있다.
상기 전자 장치는, 프로세싱 시스템을 더 포함하고, 상기 프로세싱 시스템은, 수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서; 상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치; 상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및 상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고, 상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부일 수 있다.
상기 전자 장치는, 데이터 저장 시스템을 더 포함하고, 상기 데이터 저장 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치; 외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러; 상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및 상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 데이터 저장 시스템 내에서 상기 저장 장치 또는 상기 임시 저장 장치의 일부일 수 있다.
상기 전자 장치는, 메모리 시스템을 더 포함하고, 상기 메모리 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리; 외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러; 상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및 상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부일 수 있다.
또한, 상기 과제를 해결하기 위한 본 발명의 다른 일 실시예에 따른 전자 장치는, 반도체 메모리를 포함하는 전자 장치로서, 상기 반도체 메모리는, 변경 가능한 자화 방향을 갖는 자유층; 고정된 자화 방향을 갖는 고정층; 및 상기 자유층과 상기 고정층 사이에 개재되는 터널 베리어층을 포함할 수 있고, 상기 자유층은, 제1 자성층; 제2 자성층; 및 상기 제1 자성층과 상기 제2 자성층 사이에 개재되는 스페이서를 포함할 수 있으며, 자화 반전시에, 상기 제2 자성층이 먼저 자화 반전되고, 이어서 제2 자성층에 의해 발생된 표류 자계의 도움을 받아 상기 제1 자성층이 자화 반전될 수 있다.
위 실시예에서, 상기 자유층은 0.3 이하의 스페이서 교환 결합 상수(spacer exchange coupling constant)를 가질 수 있다. 상기 제2 자성층은 상기 터널 베리어층에 인접하여 형성되며, 상기 제1 자성층보다 큰 두께를 가질 수 있다. 상기 제2 자성층은 Co, Fe 및 B를 함유하는 합금을 포함할 수 있다. 상기 제1 자성층은 hcp(hexagonal close packed)(0001) 구조 또는 fcc(face centered cubic)(111) 구조를 포함하는 결정질 구조, 또는 비정질 구조를 포함할 수 있다. 상기 제1 자성층은 Co/Pt, Co/Pd, Co/Ir 또는 Co/Ru를 포함하는 적층 구조, Co를 포함하는 합금, 또는 그 조합을 포함할 수 있다. 상기 스페이서는 비정질 물질, 금속, 금속 질화물, 금속 산화물 또는 그 조합을 포함하며, 상기 스페이서를 이루는 물질 및 상기 스페이서의 두께는 스페이서 교환 결합 상수가 0.3 이하인 조건을 만족하도록 선택될 수 있다. 상기 반도체 메모리는, 상기 자유층 아래에 위치하며, 상기 자유층의 수직 자기 이방성을 향상시키는 하부층을 더 포함할 수 있다. 상기 하부층은 우르자이트 구조를 갖는 질화물 또는 탄화물을 포함할 수 있다. 상기 하부층은 AlN을 포함할 수 있다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 전자 장치는, 반도체 메모리를 포함하는 전자 장치로서, 상기 반도체 메모리는, 기판; 상기 기판 상에 형성된 복수의 메모리 셀; 및 상기 기판 상에 형성되고, 상기 메모리 셀에 각각 접속되어 메모리 셀을 선택하거나(select) 또는 선택해제하는(de-select) 스위칭 소자를 포함할 수 있고, 상기 메모리 셀의 각각은, 상기 기판 및 층 표면에 대하여 수직이고, 데이터 저장을 위하여 상이한 데이터 비트를 나타내는 상이한 자화 방향일 수 있는 변경 가능한 자화 방향을 갖는 자유층을 포함할 수 있고, 상기 자유층은, 제1 자성층; 상기 제1 자성층보다 작은 수직 자기 이방성 에너지 밀도(Kueff)를 갖는 제2 자성층; 및 상기 제1 자성층과 상기 제2 자성층 사이에 개재되는 스페이서를 포함할 수 있다.
위 실시예에서, 상기 메모리 셀의 각각은, 상기 자유층, 고정된 자화 방향을 갖는 고정층, 및 상기 자유층과 고정층 사이에 개재되는 터널 베리어층을 포함하는 자기 터널 접합 구조를 포함할 수 있다. 상기 자유층은 0.3 이하의 스페이서 교환 결합 상수(spacer exchange coupling constant)를 가질 수 있다. 상기 제2 자성층은 상기 터널 베리어층에 인접하여 형성되며, 상기 제1 자성층보다 큰 두께를 가질 수 있다. 상기 제2 자성층은 Co, Fe 및 B를 함유하는 합금을 포함할 수 있다. 상기 제1 자성층은 hcp(0001) 구조 또는 fcc(111) 구조를 포함하는 결정질 구조, 또는 비정질 구조를 포함할 수 있다. 상기 제1 자성층은 Co/Pt, Co/Pd, Co/Ir 또는 Co/Ru를 포함하는 적층 구조, Co를 포함하는 합금, 또는 그 조합을 포함할 수 있다. 상기 스페이서는 비정질 물질, 금속, 금속 질화물, 금속 산화물 또는 그 조합을 포함하며, 상기 스페이서를 이루는 물질 및 상기 스페이서의 두께는 스페이서 교환 결합 상수가 0.3 이하인 조건을 만족하도록 선택될 수 있다. 자화 반전시에, 상기 제2 자성층이 먼저 자화 반전되고, 이어서 제2 자성층에 의해 발생된 표류 자계의 도움을 받아 상기 제1 자성층이 자화 반전될 수 있다. 상기 반도체 메모리는, 상기 자유층 아래에 위치하며, 상기 자유층의 수직 자기 이방성을 향상시키는 하부층을 더 포함할 수 있다. 상기 하부층은 우르자이트 구조를 갖는 질화물 또는 탄화물을 포함할 수 있다. 상기 하부층은 AlN을 포함할 수 있다.
상술한 본 발명의 실시예들에 의한 반도체 메모리를 포함하는 전자 장치에 의하면, 가변 저항 소자의 특성 향상이 가능하다.
도 1은 비교예의 가변 저항 소자를 나타내는 단면도이다.
도 2는 본 발명의 일 실시예에 따른 가변 저항 소자를 나타내는 단면도이다.
도 3은 본 발명의 일 실시예에 따른 메모리 장치 및 그 제조 방법을 설명하기 위한 단면도이다.
도 4는 본 발명의 다른 일 실시예에 따른 메모리 장치 및 그 제조 방법을 설명하기 위한 단면도이다.
도 5는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.
도 6은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 7은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 8은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도의 일 예이다.
도 9는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.
이하에서는, 첨부된 도면을 참조하여 다양한 실시예들이 상세히 설명된다.
도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 예시들에서, 실시예들의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물 중 적어도 일부의 비례는 과장될 수도 있다. 도면 또는 상세한 설명에 둘 이상의 층을 갖는 다층 구조물이 개시된 경우, 도시된 것과 같은 층들의 상대적인 위치 관계나 배열 순서는 특정 실시예를 반영할 뿐이어서 본 발명이 이에 한정되는 것은 아니며, 층들의 상대적인 위치 관계나 배열 순서는 달라질 수도 있다. 또한, 다층 구조물의 도면 또는 상세한 설명은 특정 다층 구조물에 존재하는 모든 층들을 반영하지 않을 수도 있다(예를 들어, 도시된 두 개의 층 사이에 하나 이상의 추가 층이 존재할 수도 있다). 예컨대, 도면 또는 상세한 설명의 다층 구조물에서 제1 층이 제2 층 상에 있거나 또는 기판상에 있는 경우, 제1 층이 제2 층 상에 직접 형성되거나 또는 기판상에 직접 형성될 수 있음을 나타낼 뿐만 아니라, 하나 이상의 다른 층이 제1 층과 제2 층 사이 또는 제1 층과 기판 사이에 존재하는 경우도 나타낼 수 있다.
본 실시예들을 설명하기에 앞서 비교예의 가변 저항 소자를 먼저 설명하기로 한다.
도 1은 비교예의 가변 저항 소자를 나타내는 단면도이다.
도 1을 참조하면, 비교예의 가변 저항 소자(10)는 변경 가능한 자화 방향을 갖는 자유층(12), 고정된 자화 방향을 갖는 고정층(14) 및 자유층(12)과 고정층(14) 사이에 개재되는 터널 베리어층(13)을 포함하는 MTJ(Magnetic Tunnel Junction) 구조물을 포함할 수 있다.
여기서, 자유층(12)은 자화 방향이 가변적이어서 자화 방향에 따라 실제로 데이터를 저장할 수 있는 층으로, 스토리지층(storage layer) 등으로도 불릴 수 있다.
고정층(14)은 자화 방향이 고정되어 자유층의 자화 방향과 대비될 수 있는 층으로서, 기준층(reference layer) 등으로도 불릴 수 있다.
가변 저항 소자(10)에 인가되는 전압 또는 전류에 따라, 자유층(12)의 자화 방향이 변화하여 고정층(14)의 자화 방향과 평행한 상태가 되거나 또는 반평행한 상태가 될 수 있고, 그에 따라, 가변 저항 소자(10)가 저저항 상태 또는 고저항 상태 사이에서 스위칭함으로써 서로 다른 데이터를 저장할 수 있다. 즉, 가변 저항 소자(10)는 메모리 셀로서 기능할 수 있다.
자유층(12) 및 고정층(14)은 자성 물질을 포함하는 단일막 또는 다중막 구조를 가질 수 있다. 자유층(12)의 자화 방향의 변화는 스핀 전달 토크(spin transfer torque)에 의할 수 있다. 또한, 자유층(12) 및 고정층(14)은 층의 표면에 대해 수직인 자화 방향을 가질 수 있다. 예컨대, 화살표로 나타낸 바와 같이, 자유층(12)의 자화 방향은 위에서 아래로 향하는 방향 및 아래에서 위로 향하는 방향 사이에서 변경될 수 있고, 고정층(14)의 자화 방향은 위에서 아래로 향하는 방향으로 고정될 수 있다.
터널 베리어층(13)은 절연성의 산화물을 포함할 수 있고, 전자의 터널링을 가능하게 하여 자유층(12)의 자화 방향을 변화시키는 역할을 수행할 수 있다.
나아가, 가변 저항 소자(10)는 MTJ 구조물의 특성을 개선하기 위한 다양한 층들을 더 포함할 수 있다. 예컨대, 가변 저항 소자(10)는 MTJ 구조물의 아래에 배치되어 MTJ 특성 향상에 도움을 주는 하부층(11)을 더 포함할 수 있다. 하부층(11)은 금속을 함유하는 막으로 형성될 수 있다.
한편, 자유층(12)이 단일막으로 형성되는 경우, 수직 자화 방향을 갖기 위해서는 얇은 두께를 가져야 한다. 단일 자성막에서는 그 두께가 증가할수록 자화 방향이 수평에 가까워지기 때문이다.
그런데, 하부층(11) 위에 위치하는 자유층(12)의 두께가 얇은 경우, 하부층(11)의 금속이 자유층(12)을 통과하여 터널 베리어층(13)이나 고정층(14)까지 확산될 수 있다. 확산된 금속은 터널 베리어층(13) 및/또는 고정층(14)에 트랩되어 일종의 누설 경로(leakage path)로 작용할 수 있고, 그에 따라 가변 저항 소자(10)의 동작에 문제를 일으킬 수 있다.
그렇다고 하여, 자유층(12)의 두께를 증가시키면 그 자화 방향을 수직으로 유지하기 어려운 문제가 있다. 즉, 수직 자화 특성을 갖는 MTJ 구조물을 구현할 수가 없다.
이러한 문제점에 대한 해결방안으로, 도 1에 도시된 바와 같이 자유층(12)을 3층 구조로 형성할 수 있다. 즉, 자유층(12)은 제1 자성층(12A), 스페이서층(12B) 및 제2 자성층(12C)을 포함할 수 있다.
이와 같이 형성된 자유층(12)은 제1 자성층(12A)과 제2 자성층(12C) 사이의 스페이서 교환 결합(spacer exchange coupling)의 세기가 강해져 제1 자성층(12A)과 제2 자성층(12C)에 있어서 동시에 자화반전이 일어나게 된다. 이에 의해, 단일막으로 자유층(12)을 구성했을 경우에 발생되는 표류 자계(stray field)의 영향을 상쇄시키고 자유층(12)의 수직 자기 이방성(perpendicular magnetic anisotropy)을 증가시킬 수 있다.
그러나, 이와 같이 3층 구조로 자유층(12)을 형성하는 경우 오히려 자유층(12)의 부피 증가에 따라 스위칭 전류(Ic)가 증가하는 문제점이 있을 수 있다. 가변 저항 소자(10)에 있어서 정보의 기록을 용이하게 하기 위하여는 스위칭 전류(Ic)를 낮추는 것이 필요하므로, 스위칭 전류(Ic)가 증가할 경우 소자 특성을 안정하게 유지할 수 없게 되며, 가변 저항 소자(10)의 동작에 문제를 일으킬 수 있다.
가변 저항 소자는, 양단에 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭할 수 있는 소자를 의미한다. 가변 저항 소자의 저항 상태에 따라 가변 저항 소자에는 서로 다른 데이터가 저장될 수 있다. 즉, 가변 저항 소자는 메모리 셀로서 기능할 수 있다. 메모리 셀은, 가변 저항 소자와 함께, 가변 저항 소자와 접속하여 가변 저항 소자로의 접근(access)을 제어하는 선택 소자를 더 포함할 수 있다. 이러한 메모리 셀은 다양하게 배열되어 반도체 메모리를 구성할 수 있다.
가변 저항 소자는, 변경 가능한 자화 방향을 갖는 자유층, 고정된 자화 방향을 갖는 고정층, 및 자유층과 고정층 사이에 개재되는 터널 베리어층을 포함하는 MTJ(Magnetic Tunnel Junction) 구조물을 포함할 수 있다. 이러한 가변 저항 소자에서는 인가되는 전압 또는 전류에 따라, 자유층의 자화 방향이 변화하여 고정층의 자화 방향과 평행한 상태가 되거나 또는 반평행한 상태가 될 수 있고, 그에 따라, 가변 저항 소자가 저저항 상태 또는 고저항 상태 사이에서 스위칭할 수 있다. 이하에서 설명하는 실시예들에서는, 이러한 가변 저항 소자에 요구되는 다양한 특성을 만족 또는 향상시킬 수 있는 개량된 가변 저항 소자를 제공하고자 한다.
특히, 본 실시예에서는, 특정 조건을 만족하는 3층 구조로 자유층을 형성함으로써, 수직 자기 이방성 및 TMR(Tunnel magnetoresistance)을 증가시키면서 동시에 스위칭 전류(Ic)를 현저하게 낮출 수 있는 가변 저항 소자를 제공하고자 한다.
도 2는 본 발명의 일 실시예에 따른 가변 저항 소자를 나타내는 단면도이다.
도 2를 참조하면, 본 발명의 일 실시예에 따른 가변 저항 소자(100)는 변경 가능한 자화 방향을 갖는 자유층(130), 고정된 자화 방향을 갖는 고정층(150), 및 자유층(130)과 고정층(150) 사이에 개재된 터널 베리어층(140)을 포함하는 MTJ 구조물을 포함할 수 있다.
자유층(130)은 변경 가능한 자화 방향을 가짐으로써 서로 다른 데이터를 저장할 수 있는 층으로, 스토리지층(storage layer) 등으로도 불릴 수 있다. 자유층(130)의 자화 방향은 기판 및 층 표면에 대해 실질적으로 수직일 수 있다. 다시 말하면, 자유층(130)의 자화 방향은 자유층(130), 터널 베리어층(140) 및 고정층(150)의 적층 방향과 실질적으로 평행할 수 있다. 따라서, 자유층(130)의 자화 방향은 위에서 아래로 향하는 방향 및 아래에서 위로 향하는 방향 사이에서 가변될 수 있다. 이러한 자유층(130)의 자화 방향의 변화는 스핀 전달 토크(spin transfer torque)에 의할 수 있다.
여기서, 자유층(130)은 제1 자성층(132), 스페이서(134) 및 제2 자성층(136)을 포함할 수 있다. 제1 자성층(132)은 터널 베리어층(140)에서 먼 층이며, 제2 자성층(136)은 터널 베리어층(140)에 인접한 층이다.
제1 자성층(132)의 수직 자기 이방성 에너지 밀도(Ku1eff)는 제2 자성층(136)의 수직 자기 이방성 에너지 밀도((Ku2eff)보다 큰 조건을 만족할 수 있다. 즉, 제1 자성층(132), 스페이서(134) 및 제2 자성층(136)을 포함하는 자유층(130)에 있어서, Ku1eff > Ku2eff인 조건이 만족될 수 있다.
Ku1eff > Ku2eff인 조건이 만족되는 경우, 터널 베리어층(130)에 인접한 제2 자성층(136)이 더 작은 스위칭 전류(Ic) 영역에서 먼저 자화 반전이 일어날 수 있다. 이 때, 자화 반전이 이루어진 제2 자성층(136)에서 발생되는 표류 자계가 제1 자성층(132)의 자화 반전을 용이하게 만들어주게 되며, 이어서 제1 자성층(132)도 더 작은 스위칭 전류(Ic) 영역에서 자화 반전이 일어날 수 있다.
따라서, 비교예에 따른 3층 구조로 형성된 자유층(12, 도 1 참조)에 비하여 본 발명의 일 실시예에 따른 Ku1eff > Ku2eff인 조건을 만족하는 3층 구조의 자유층(130)은 수직 자기 이방성을 높게 유지하면서, 동시에 스위칭 전류(Ic)를 현저하게 낮출 수 있다.
또한, 자유층(130)은, 스페이서 교환 결합 상수(spacer exchange coupling constant)는 0.3 이하인 조건을 만족할 수 있다. 이러한 스페이서 교환 결합 상수 ≤ 0.3의 조건은 스페이서(134)의 물질 및 두께의 적절한 설정에 의해 만족될 수 있다. 스페이서 교환 결합 상수가 0.3 이하인 조건이 만족되는 경우, 자유층(130)을 이루는 제1 자성층(132) 및 제2 자성층(136)이 각각 별개로 자화 반전이 이루어지게 되되, 터널 베리어층(140)에 인접한 제2 자성층(136)이 먼저 자화 반전되고 여기서 발생하는 표류 자계가 제1 자성층(132)의 자화 반전을 돕는 역할을 하게 되어, 이어서 제1 자화층(132)도 낮은 스위칭 전류(Ic) 영역에서 자화 반전이 일어나게 된다. 결과적으로 가변 저항 소자(100)에 있어서 자유층(130)의 스위칭 전류(Ic)를 낮추는 효과를 얻을 수 있다.
다시 말하여, 비교예에 따른 자유층(132, 도 1 참조)의 경우, 제1 자성층(12A) 및 제2 자성층(12C) 사이의 강한 스페이서 교환 결합에 의해 제1 자성층(12A) 및 제2 자성층(12C)이 동시에 자화 반전되고 표류 자계의 영향을 상쇄시키게 된다. 반면, 본 발명의 일 실시예에 따른 자유층(130)의 경우, 스페이서 교환 결합의 세기를 약하게 만들어, 즉 교환 결합 상수를 0.3 이하로 만들어, 제1 자성층(132) 및 제2 자성층(136)의 자화 반전이 별개로 따로따로 일어나도록 하고, 표류 자계의 영향을 상쇄시키는 것이 아니라, 먼저 자화 반전된 제2 자성층(136)에 의해 발생된 표류 자계를 이용하여 제1 자성층(132)의 자화 반전을 용이하게 함으로써, 스위칭 전류(Ic)를 현저하게 감소시킬 수 있는 것이다.
자유층(130)에 포함되는 제1 자성층(132) 및 제2 자성층(136)은 각각 강자성 물질을 포함할 수 있다. 예컨대, 제1 자성층(132) 및 제2 자성층(136)은 Fe, Ni 또는 Co를 주성분으로 하는 합금, 예컨대, Co-Fe-B 합금, Co-Fe-B-X 합금(여기서, X는 Mn, Cu, Al, Si, Ti, V, Cr, Ni, Ga, Ge, Zr, Nb, Mo, Pd, Ag, Hf, Ta, W 또는 Pt 일 수 있음), Fe-Pt 합금, Fe-Pd 합금, Co-Pd 합금, Co-Pt 합금, Co-Gd 합금, Fe-Ni-Pt 합금, Co-Fe-Pt 합금, Co-Ni-Pt 합금, Fe-Pd 합금, Co-Pd 합금, Co-Pt 합금, Fe-Ni-Pt 합금, Co-Fe-Pt 합금, Co-Ni-Pt, Co-Fe-Pd 합금 등을 포함하거나, 또는, Co/Pt, Co/Pd, Co/Ir, Co/Ru 등과 같은 적층 구조를 포함하거나, 또는, 자성체와 비자성체의 교대 적층 구조를 포함할 수 있다.
제1 자성층(132) 및 제2 자성층(136)은 Ku1eff > Ku2eff인 조건을 만족하는 적절한 물질로 형성될 수 있다.
제2 자성층(136)은 특히 Co, Fe 및 B를 주성분으로 하는 합금을 포함하는 단층 또는 다층 구조를 갖는 것이 TMR(Tunnel magnetoresistance) 증가 측면에서 바람직할 수 있다.
제1 자성층(132)은 hcp(0001) 구조 및 fcc(111) 구조와 같은 잘 매칭된 결정질 구조를 가질 수 있거나, 또는 비정질 구조를 가질 수 있다. 일 실시예에서, 제1 자성층(132)은 Co/Pt, Co/Pd, Co/Ir, Co/Ru 등과 같은 적층 구조를 포함할 수 있다. 다른 일 실시예에서, 제1 자성층(132)은 Co를 주성분으로 하는 합금, 예를 들어, CoGd를 포함하는 합금을 포함할 수 있다. 또 다른 일 실시예에서, 제1 자성층(132)은 상기 언급된 재료의 조합을 포함할 수 있다.
또한, Ku1eff > Ku2eff인 조건을 만족하기 위하여, 제2 자성층(136)의 두께(t2)는 제1 자성층(132)의 두께(t1)보다 클 수 있다.
나아가, 자유층(130)은 제1 자성층(132)과 제2 자성층(136) 사이에 개재되는 스페이서(134)를 더 포함할 수 있다. 스페이서(134)는 제1 자성층(132)과 제2 자성층(136) 사이의 격자 구조 차이 및 격자 미스매치를 해소하는 역할을 할 수 있다.
스페이서(134)의 물질 및 두께는 스페이서 교환 결합 상수 ≤ 0.3의 조건을 만족하도록 적절하게 선택될 수 있다.
일 실시예에서, 스페이서(134)는 비정질 물질을 포함할 수 있다.
다른 일 실시예에서, 스페이서(134)는 금속, 금속 질화물, 금속 산화물 등을 포함할 수 있다.
터널 베리어층(140)은 가변 저항 소자(100)의 저항 상태를 변경시키는 라이트 동작시 자유층(130)과 고정층(150) 사이에서의 전자의 터널링을 가능하게 하여 자유층(130)의 자화 방향이 변화되게 할 수 있다. 터널 베리어층(140)은 절연성의 산화물 예컨대, MgO, CaO, SrO, TiO, VO, NbO 등의 산화물을 포함할 수 있다.
고정층(150)은 자화 방향이 고정되어 자유층(130)의 자화 방향과 대비될 수 있는 층으로서, 기준층(reference layer) 등으로도 불릴 수 있다. 도면에는 고정층(150)이 위에서 아래로 향하는 자화 방향을 갖는 것으로 도시되어 있으나, 반대로 아래에서 위로 향하는 자화 방향을 가질 수도 있다. 고정층(150)은 강자성 물질을 포함하는 단일막 또는 다중막 구조를 가질 수 있다. 예컨대, 고정층(150)은 Fe, Ni 또는 Co를 주성분으로 하는 합금 예컨대, Fe-Pt 합금, Fe-Pd 합금, Co-Pd 합금, Co-Pt 합금, Fe-Ni-Pt 합금, Co-Fe-Pt 합금, Co-Ni-Pt 합금, Fe-Pd 합금, Co-Pd 합금, Co-Pt 합금, Fe-Ni-Pt 합금, Co-Fe-Pt 합금, Co-Ni-Pt 합금, Co-Fe-Pd 합금 등을 포함하거나, 또는, Co/Pt, Co/Pd 등의 적층 구조를 포함할 수 있다.
이러한 MTJ 구조물에서는, 가변 저항 소자(100)의 상단 및 하단에 전압 또는 전류가 인가되는 경우, 스핀 전달 토크에 의해 자유층(130)의 자화 방향이 가변될 수 있다. 자유층(130)과 고정층(150)의 자화 방향이 서로 평행한 경우, 가변 저항 소자(100)는 저저항 상태에 있을 수 있고, 예컨대, 데이터 '0'을 저장할 수 있다. 반대로, 자유층(130)의 자화 방향과 고정층(150)의 자화 방향이 서로 반평행한 경우, 가변 저항 소자(100)는 고저항 상태에 있을 수 있고, 예컨대, 데이터 '1'을 저장할 수 있다.
가변 저항 소자(100)는, MTJ 구조물에 더하여, MTJ 구조물의 특성이나 공정 과정을 개선하기 위한 다양한 용도를 갖는 층들을 더 포함할 수 있다. 예컨대, 가변 저항 소자(100)는 버퍼층(110), 하부층(120), 스페이서층(160), 자기 보정층(170) 및 캡핑층(180)을 더 포함할 수 있다.
하부층(120)은 자유층(130)의 아래에서 자유층(130)의 저면과 직접 접촉하면서, 자유층(130)의 수직 자기 결정 이방성(perpendicular magnetic crystalline anisotropy)을 향상시키는 역할을 수행할 수 있다.
이를 위하여, 본 실시예에서, 하부층(120)은 우르자이트(wurzite) 구조를 갖는 질화물 또는 탄화물을 포함할 수 있다. 특히, 하부층(120)은 AlN을 포함할 수 있다.
하부층(120)을 AlN과 같은 질화물로 형성하고, 하부층(120) 상에 Ku1eff > Ku2eff인 조건 및 스페이서 교환 결합 상수 ≤ 0.3인 조건을 만족하도록 자유층(130)을 형성함으로써, 자유층(130)의 수직 자기 이방성을 높게 유지하면서 동시에 구동 전류를 현저하게 낮추고 열적 안정성을 확보할 수 있어 가변 저항 소자(100)의 성능을 개선시킬 수 있다.
하부층(120)의 아래에는 하부층(120)의 결정 성장을 돕는 버퍼층(110)이 형성될 수 있다. 이와 같이 하부층(120) 아래에 버퍼층(110)이 추가되는 경우, 하부층(120)의 결정 성장을 도울 수 있고, 결과적으로 자유층(130)의 수직 자기 이방성을 더욱 향상시킬 수 있다. 버퍼층(110)은 단일 금속, 금속 합금, 금속 질화물, 금속 산화물 등 다양한 도전 물질을 포함하는 단일막 구조 또는 다중막 구조를 가질 수 있다. 또한, 버퍼층(110)은 하부전극(도시하지 않음)과 하부층(120)의 격자 상수 불일치를 해소하기 위하여 하부전극(도시하지 않음)과 정합성이 우수한 물질로 형성할 수 있다. 예를 들면, 버퍼층(110)은 탄탈륨(Ta)을 포함할 수 있다.
자기 보정층(170)은 고정층(150)에 의해 생성되는 표류자계의 영향을 상쇄 또는 감소하는 기능을 수행할 수 있다. 이러한 경우, 고정층(150)의 표류자계가 자유층(130)에 미치는 영향이 감소하여 자유층(130)에서의 편향 자기장이 감소할 수 있다. 자기 보정층(170)은 고정층(150)의 자화 방향과 반평행한 자화 방향을 가질 수 있다. 본 실시예에서, 고정층(150)이 위에서 아래로 향하는 자화 방향을 갖는 경우, 자기 보정층(170)은 아래에서 위로 향하는 자화 방향을 가질 수 있다. 반대로, 고정층(150)이 아래에서 위로 향하는 자화 방향을 갖는 경우, 자기 보정층(170)은 위에서 아래로 향하는 자화 방향을 가질 수 있다. 자기 보정층(170)은 강자성 물질을 포함하는 단일막 구조 또는 다중막 구조를 가질 수 있다.
본 실시예에서 자기 보정층(170)은 고정층(150)의 위에 존재하나, 자기 보정층(170)의 위치는 다양하게 변형될 수 있다. 예컨대, 자기 보정층(170)은 MTJ 구조물의 아래에 위치할 수 있다. 또는, 예컨대, 자기 보정층(170)은 MTJ 구조물과 별개로 패터닝되면서, MTJ 구조물의 위, 아래 또는 옆에 배치될 수 있다.
스페이서층(160)은 자기 보정층(170)과 고정층(150) 사이에 개재되어 이들 사이의 버퍼 역할을 수행하면서, 자기 보정층(170)의 특성을 향상시키는 역할을 수행할 수 있다. 스페이서층(160)은 Ru 등과 같은 귀금속을 포함할 수 있다.
캡핑층(180)은 가변 저항 소자(100)의 패터닝시 하드마스크로 기능하는 층으로서 금속 등 다양한 도전 물질을 포함할 수 있다. 특히, 캡핑층(180)은 층 내의 핀 홀(pin hole)이 적고 습식 및/또는 건식 식각에 대한 저항성이 큰 금속 계열 물질로 형성될 수 있다. 예컨대, 캡핑층(180)은 Ru 등과 같은 귀금속을 포함할 수 있다.
한편, 상술한 실시예에 따른 가변 저항 소자(100)는 자유층(130)이 고정층(150) 하부에 형성되어 있는 경우이나, 이와 달리 자유층(130)이 고정층(150)의 상부에 형성되어 있는 경우에도 적용가능하다.
이상으로 설명한 가변 저항 소자(100)에 의하면 아래와 같은 이점이 있다.
자유층(130)이 서로 상이한 수직 자기 이방성 에너지 밀도(Kueff)를 갖는 제1 자성층(132) 및 제2 자성층(136)을 포함하고, 그 사이에 개재되며 스페이서 교환 결합 상수 ≤ 0.3을 만족하도록 스페이서(134)를 형성함으로써, 자유층(130)의 수직 자기 이방성을 높게 유지하면서, 동시에 스위칭 전류(Ic)를 현저하게 낮출 수 있다.
즉, 비교예의 가변 저항 소자와 달리, 자유층(130)이 Ku1eff > Ku2eff인 조건 및 스페이서 교환 결합 상수 ≤ 0.3인 조건을 만족하도록, 질화물 등으로 이루어진 하부층(120) 상에, 제1 자성층(132), 스페이서(134) 및 제2 자성층(136)을 형성함으로써, 터널 베리어층(140)에 인접한 제2 자성층(136)이 먼저 더 작은 스위칭 전류(Ic) 영역에서 자화 반전되고, 이 때 제2 자성층(136)에 의해 발생되는 표류 자계에 의해 제1 자성층(132)의 자화 반전이 용이하게 만들어져, 이어서 제1 자성층(132)도 더 작은 스위칭 전류(Ic) 영역에서 자화 반전될 수 있다.
이와 같이, 자유층(130)을 이루는 2개의 자성층(132, 136)의 자화 반전이 별개로 따로따로 일어나고, 표류 자계를 상쇄시키는 것이 아니라 제2 자성층(136)의 표류 자계를 이용함으로써, 스위칭 전류(Ic)를 현저하게 낮출 수 있으며, 열적 안정성을 확보하고, 수직 자기 이방성은 높게 유지할 수 있어, 결과적으로 가변 저항 소자(100)의 특성을 향상시킬 수 있다.
위와 같은 가변 저항 소자(100)는 복수로 제공되어 셀 어레이를 구성할 수 있다. 셀 어레이는 각 가변 저항 소자(100)의 양단을 구동하기 위한 배선, 소자 등 다양한 구성 요소를 더 포함할 수 있다. 이에 대해서는, 도 3 및 도 4에서 예시적으로 설명하기로 한다.
도 3은 본 발명의 일 실시예에 따른 메모리 장치 및 그 제조 방법을 설명하기 위한 단면도이다.
도 3을 참조하면, 본 실시예의 메모리 장치는, 요구되는 소정 소자(미도시됨) 예컨대, 가변 저항 소자(100)로의 억세스를 제어하는 트랜지스터 등이 형성된 기판(300)과, 기판(300) 상에 위치하여 복수의 가변 저항 소자(100) 각각의 하단과 기판(300)의 일부 예컨대, 트랜지스터의 드레인을 서로 접속시키는 하부 콘택(320)과, 하부 콘택(320) 상에 위치하는 가변 저항 소자(100)와, 가변 저항 소자(100) 상에 위치하고 복수의 가변 저항 소자(100) 각각의 상단과 소정 배선(미도시됨) 예컨대, 비트라인을 서로 접속시키는 상부 콘택(350)을 포함할 수 있다.
위 메모리 장치는 아래와 같은 방법에 의해 형성될 수 있다.
우선, 트랜지스터 등이 형성된 기판(300)을 제공한 후, 기판(300) 상에 제1 층간 절연막(310)을 형성할 수 있다. 이어서, 제1 층간 절연막(310)을 선택적으로 식각하여 기판(300)의 일부를 노출시키는 홀을 형성한 후 홀에 도전 물질을 매립하여 하부 콘택(320)을 형성할 수 있다. 이어서, 하부 콘택(320) 및 제1 층간 절연막(310) 상에 가변 저항 소자(100) 형성을 위한 물질층들을 형성한 후 이 물질층들을 선택적으로 식각하여 가변 저항 소자(100)를 형성할 수 있다. 가변 저항 소자(100) 사이의 공간은 절연 물질로 매립하여 제2 층간 절연막(330)을 형성할 수 있다. 이어서, 가변 저항 소자(100) 및 제2 층간 절연막(330) 상에 제3 층간 절연막(340)을 형성한 후 제3 층간 절연막(340)을 관통하여 가변 저항 소자(100)의 상단과 접속하는 상부 콘택(350)을 형성할 수 있다.
본 실시예의 메모리 장치에서 가변 저항 소자(100)를 형성하는 모든 층은 서로 정렬된 측벽을 가질 수 있다. 이는 가변 저항 소자(100)가 하나의 마스크를 이용하여 식각되는 방식으로 형성되기 때문이다.
그러나, 도 3의 실시예와 달리 가변 저항 소자(100)의 일부는 나머지와 별개로 패터닝될 수 있다. 이에 대해서는 도 4에 예시적으로 나타내었다.
도 4는 본 발명의 다른 일 실시예에 따른 메모리 장치 및 그 제조 방법을 설명하기 위한 단면도이다. 도 3의 실시예와의 차이를 중심으로 설명한다.
도 4를 참조하면, 본 실시예의 메모리 장치는, 가변 저항 소자(100)의 일부 예컨대, 버퍼층(110) 및 하부층(120)이 가변 저항 소자(100)의 나머지 층과 정렬된 측벽을 갖지 않을 수 있다. 버퍼층(110) 및 하부층(120)은 하부 콘택(420)과 정렬된 측벽을 가질 수 있다.
위 메모리 장치는 아래와 같은 방법에 의해 형성될 수 있다.
우선, 기판(400) 상에 제1 층간 절연막(410)을 형성한 후, 제1 층간 절연막(410)을 선택적으로 식각하여 기판(400)의 일부를 노출시키는 홀(H)을 형성할 수 있다. 이어서, 홀(H)의 하부를 매립하는 하부 콘택(420)을 형성할 수 있다. 보다 구체적으로, 하부 콘택(420)의 형성은, 홀(H)이 형성된 결과물을 덮는 도전 물질을 형성한 후 도전 물질이 원하는 높이가 될 때까지 에치백 등으로 도전 물질의 일부를 제거하는 방식에 의할 수 있다. 이어서, 하부 콘택(420)이 형성된 홀(H)의 나머지 공간을 매립하는 버퍼층(110) 및 하부층(120)을 형성할 수 있다. 보다 구체적으로, 버퍼층(110)의 형성은, 하부 콘택(420)이 형성된 결과물을 덮는 버퍼층(110)용 물질막을 형성한 후, 이 물질막이 원하는 높이가 될 때까지 에치백 등으로 이 물질막의 일부를 제거하는 방식에 의할 수 있다. 또한, 하부층(120)의 형성은, 하부 콘택(420) 및 버퍼층(110)이 형성된 결과물을 덮는 하부층(120)용 물질막을 형성한 후 제1 층간 절연막(410)의 상면이 드러날 때까지 평탄화 공정 예컨대, CMP(Chemical Mechanical Polishing)를 수행하는 방식에 의할 수 있다. 이어서, 하부 콘택(420) 및 제1 층간 절연막(410) 상에 가변 저항 소자(100) 중 버퍼층(110) 및 하부층(120)을 제외한 나머지층 형성을 위한 물질층들을 형성한 후 이 물질층들을 선택적으로 식각하여 가변 저항 소자(100)의 나머지를 형성할 수 있다. 이후의 후속 공정은 도 3에서 설명한 것과 실질적으로 동일하다.
본 실시예에 의하는 경우, 가변 저항 소자(100) 형성을 위하여 한번에 식각하여야 하는 높이가 감소하기 때문에 식각 공정의 난이도가 감소할 수 있다.
또한, 본 실시예에서는 버퍼층(110) 및 하부층(120)이 홀(H) 내에 매립되는 경우를 설명하였으나, 필요에 따라 다른 일부 등이 더 매립될 수도 있다.
전술한 실시예들의 메모리 회로 또는 반도체 장치는 다양한 장치 또는 시스템에 이용될 수 있다. 도 5 내지 도 9는 전술한 실시예들의 메모리 회로 또는 반도체 장치를 구현할 수 있는 장치 또는 시스템의 몇몇 예시들을 나타낸다.
도 5는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.
도 5를 참조하면, 마이크로프로세서(1000)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행할 수 있으며, 기억부(1010), 연산부(1020), 제어부(1030) 등을 포함할 수 있다. 마이크로프로세서(1000)는 중앙 처리 장치(Central Processing Unit; CPU), 그래픽 처리 장치(Graphic Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 어플리케이션 프로세서(Application Processor; AP) 등 각종 데이터 처리 장치 일 수 있다.
기억부(1010)는 프로세서 레지스터(Processor register), 레지스터(Register) 등으로, 마이크로프로세서(1000) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등을 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1010)는 연산부(1020)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다.
기억부(1010)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예컨대, 기억부(1010)는 변경 가능한 자화 방향을 갖는 자유층; 고정된 자화 방향을 갖는 고정층; 및 상기 자유층과 상기 고정층 사이에 개재되는 터널 베리어층을 포함할 수 있고, 상기 자유층은, 제1 자성층; 상기 제1 자성층보다 작은 수직 자기 이방성 에너지 밀도(Kueff)를 갖는 제2 자성층; 및 상기 제1 자성층과 상기 제2 자성층 사이에 개재되는 스페이서를 포함할 수 있다. 이를 통해, 기억부(1010)의 데이터 저장 특성이 향상될 수 있다. 결과적으로, 마이크로프로세서(1000)의 동작 특성 향상이 가능하다.
연산부(1020)는 제어부(1030)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산 또는 논리 연산을 수행할 수 있다. 연산부(1020)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다.
제어부(1030)는 기억부(1010), 연산부(1020), 마이크로프로세서(1000)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 마이크로프로세서(1000)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
본 실시예에 따른 마이크로프로세서(1000)는 기억부(1010) 이외에 외부 장치로부터 입력되거나 외부 장치로 출력할 데이터를 임시 저장할 수 있는 캐시 메모리부(1040)를 추가로 포함할 수 있다. 이 경우 캐시 메모리부(1040)는 버스 인터페이스(1050)를 통해 기억부(1010), 연산부(1020) 및 제어부(1030)와 데이터를 주고 받을 수 있다.
도 6은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 6을 참조하면, 프로세서(1100)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행하는 마이크로프로세서의 기능 이외에 다양한 기능을 포함하여 성능 향상 및 다기능을 구현할 수 있다. 프로세서(1100)는 마이크로프로세서의 역할을 하는 코어부(1110), 데이터를 임시 저장하는 역할을 하는 캐시 메모리부(1120) 및 내부와 외부 장치 사이의 데이터 전달을 위한 버스 인터페이스(1430)를 포함할 수 있다. 프로세서(1100)는 멀티 코어 프로세서(Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP) 등과 같은 각종 시스템 온 칩(System on Chip; SoC)을 포함할 수 있다.
본 실시예의 코어부(1110)는 외부 장치로부터 입력된 데이터를 산술 논리 연산하는 부분으로, 기억부(1111), 연산부(1112) 및 제어부(1113)를 포함할 수 있다.
기억부(1111)는 프로세서 레지스터(Processor register), 레지스터(Register) 등으로, 프로세서(1100) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등를 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1111)는 연산부(1112)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다. 연산부(1112)는 프로세서(1100)의 내부에서 연산을 수행하는 부분으로, 제어부(1113)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산, 논리 연산 등을 수행할 수 있다. 연산부(1112)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다. 제어부(1113)는 기억부(1111), 연산부(1112), 프로세서(1100)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 프로세서(1100)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
캐시 메모리부(1120)는 고속으로 동작하는 코어부(1110)와 저속으로 동작하는 외부 장치 사이의 데이터 처리 속도 차이를 보완하기 위해 임시로 데이터를 저장하는 부분으로, 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123)를 포함할 수 있다. 일반적으로 캐시 메모리부(1120)는 1차, 2차 저장부(1121, 1122)를 포함하며 고용량이 필요할 경우 3차 저장부(1123)를 포함할 수 있으며, 필요시 더 많은 저장부를 포함할 수 있다. 즉 캐시 메모리부(1120)가 포함하는 저장부의 개수는 설계에 따라 달라질 수 있다. 여기서, 1차, 2차, 3차 저장부(1121, 1122, 1123)의 데이터 저장 및 판별하는 처리 속도는 같을 수도 있고 다를 수도 있다. 각 저장부의 처리 속도가 다른 경우, 1차 저장부의 속도가 제일 빠를 수 있다. 캐시 메모리부(1120)의 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123) 중 하나 이상의 저장부는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 캐시 메모리부(1120)는 변경 가능한 자화 방향을 갖는 자유층; 고정된 자화 방향을 갖는 고정층; 및 상기 자유층과 상기 고정층 사이에 개재되는 터널 베리어층을 포함할 수 있고, 상기 자유층은, 제1 자성층; 상기 제1 자성층보다 작은 수직 자기 이방성 에너지 밀도(Kueff)를 갖는 제2 자성층; 및 상기 제1 자성층과 상기 제2 자성층 사이에 개재되는 스페이서를 포함할 수 있다. 이를 통해 캐시 메모리부(1120)의 데이터 저장 특성이 향상될 수 있다. 결과적으로, 프로세서(1100)의 동작 특성 향상이 가능하다.
도 6에는 1차, 2차, 3차 저장부(1121, 1122, 1123)가 모두 캐시 메모리부(1120)의 내부에 구성된 경우를 도시하였으나, 캐시 메모리부(1120)의 1차, 2차, 3차 저장부(1121, 1122, 1123)는 모두 코어부(1110)의 외부에 구성되어 코어부(1110)와 외부 장치간의 처리 속도 차이를 보완할 수 있다. 또는, 캐시 메모리부(1120)의 1차 저장부(1121)는 코어부(1110)의 내부에 위치할 수 있고, 2차 저장부(1122) 및 3차 저장부(1123)는 코어부(1110)의 외부에 구성되어 처리 속도 차이의 보완 기능이 보다 강화될 수 있다. 또는, 1차, 2차 저장부(1121, 1122)는 코어부(1110)의 내부에 위치할 수 있고, 3차 저장부(1123)는 코어부(1110)의 외부에 위치할 수 있다.
버스 인터페이스(1430)는 코어부(1110), 캐시 메모리부(1120) 및 외부 장치를 연결하여 데이터를 효율적으로 전송할 수 있게 해주는 부분이다.
본 실시예에 따른 프로세서(1100)는 다수의 코어부(1110)를 포함할 수 있으며 다수의 코어부(1110)가 캐시 메모리부(1120)를 공유할 수 있다. 다수의 코어부(1110)와 캐시 메모리부(1120)는 직접 연결되거나, 버스 인터페이스(1430)를 통해 연결될 수 있다. 다수의 코어부(1110)는 모두 상술한 코어부의 구성과 동일하게 구성될 수 있다. 프로세서(1100)가 다수의 코어부(1110)를 포함할 경우, 캐시 메모리부(1120)의 1차 저장부(1121)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고 2차 저장부(1122)와 3차 저장부(1123)는 다수의 코어부(1110)의 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다. 여기서, 1차 저장부(1121)의 처리 속도가 2차, 3차 저장부(1122, 1123)의 처리 속도보다 빠를 수 있다. 다른 실시예에서, 1차 저장부(1121)와 2차 저장부(1122)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고, 3차 저장부(1123)는 다수의 코어부(1110) 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다.
본 실시예에 따른 프로세서(1100)는 데이터를 저장하는 임베디드(Embedded) 메모리부(1140), 외부 장치와 유선 또는 무선으로 데이터를 송수신할 수 있는 통신모듈부(1150), 외부 기억 장치를 구동하는 메모리 컨트롤부(1160), 외부 인터페이스 장치에 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하고 출력하는 미디어처리부(1170) 등을 추가로 포함할 수 있으며, 이 이외에도 다수의 모듈과 장치를 포함할 수 있다. 이 경우 추가된 다수의 모듈들은 버스 인터페이스(1130)를 통해 코어부(1110), 캐시 메모리부(1120) 및 상호간 데이터를 주고 받을 수 있다.
여기서 임베디드 메모리부(1140)는 휘발성 메모리뿐만 아니라 비휘발성 메모리를 포함할 수 있다. 휘발성 메모리는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory), 및 이와 유사한 기능을 하는 메모리 등을 포함할 수 있으며, 비휘발성 메모리는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory), 및 이와 유사한 기능을 수행하는 메모리 등을 포함할 수 있다.
통신모듈부(1150)는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있다. 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
메모리 컨트롤부(1160)는 프로세서(1100)와 서로 다른 통신 규격에 따라 동작하는 외부 저장 장치 사이에 전송되는 데이터를 처리하고 관리하기 위한 것으로 각종 메모리 컨트롤러, 예를 들어, IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), RAID(Redundant Array of Independent Disks), SSD(Solid State Disk), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 제어하는 컨트롤러를 포함할 수 있다.
미디어처리부(1170)는 프로세서(1100)에서 처리된 데이터나 외부 입력장치로부터 영상, 음성 및 기타 형태로 입력된 데이터를 가공하고, 이 데이터를 외부 인터페이스 장치로 출력할 수 있다. 미디어처리부(1170)는 그래픽 처리 장치(Graphics Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 고선명 오디오(High Definition Audio; HD Audio), 고선명 멀티미디어 인터페이스(High Definition Multimedia Interface; HDMI) 컨트롤러 등을 포함할 수 있다.
도 7은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 7을 참조하면, 시스템(1200)은 데이터를 처리하는 장치로, 데이터에 대하여 일련의 조작을 행하기 위해 입력, 처리, 출력, 통신, 저장 등을 수행할 수 있다. 시스템(1200)은 프로세서(1210), 주기억장치(1220), 보조기억장치(1230), 인터페이스 장치(1240) 등을 포함할 수 있다. 본 실시예의 시스템(1200)은 컴퓨터(Computer), 서버(Server), PDA(Personal Digital Assistant), 휴대용 컴퓨터(Portable Computer), 웹 타블렛(Web Tablet), 무선 폰(Wireless Phone), 모바일 폰(Mobile Phone), 스마트 폰(Smart Phone), 디지털 뮤직 플레이어(Digital Music Player), PMP(Portable Multimedia Player), 카메라(Camera), 위성항법장치(Global Positioning System; GPS), 비디오 카메라(Video Camera), 음성 녹음기(Voice Recorder), 텔레매틱스(Telematics), AV시스템(Audio Visual System), 스마트 텔레비전(Smart Television) 등 프로세스를 사용하여 동작하는 각종 전자 시스템일 수 있다.
프로세서(1210)는 입력된 명령어의 해석과 시스템(1200)에 저장된 자료의 연산, 비교 등의 처리를 제어할 수 있고, 마이크로프로세서(Micro Processor Unit; MPU), 중앙 처리 장치(Central Processing Unit; CPU), 싱글/멀티 코어 프로세서(Single/Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP), 디지털 신호 처리 장치(Digital Signal Processor; DSP) 등을 포함할 수 있다.
주기억장치(1220)는 프로그램이 실행될 때 보조기억장치(1230)로부터 프로그램 코드나 자료를 이동시켜 저장, 실행시킬 수 있는 기억장소로, 전원이 끊어져도 기억된 내용이 보존될 수 있다. 주기억장치(1220)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 주기억장치(1220)는 변경 가능한 자화 방향을 갖는 자유층; 고정된 자화 방향을 갖는 고정층; 및 상기 자유층과 상기 고정층 사이에 개재되는 터널 베리어층을 포함할 수 있고, 상기 자유층은, 제1 자성층; 상기 제1 자성층보다 작은 수직 자기 이방성 에너지 밀도(Kueff)를 갖는 제2 자성층; 및 상기 제1 자성층과 상기 제2 자성층 사이에 개재되는 스페이서를 포함할 수 있다. 이를 통해, 주기억장치(1220)의 데이터 저장 특성이 향상될 수 있다. 결과적으로, 시스템(1200)의 동작 특성 향상이 가능하다.
또한, 주기억장치(1220)는 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 주기억장치(1220)는 전술한 실시예의 반도체 장치를 포함하지 않고, 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 포함할 수 있다.
보조기억장치(1230)는 프로그램 코드나 데이터를 보관하기 위한 기억장치를 말한다. 주기억장치(1220)보다 속도는 느리지만 많은 자료를 보관할 수 있다. 보조기억장치(1230)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 보조기억장치(1230)는 변경 가능한 자화 방향을 갖는 자유층; 고정된 자화 방향을 갖는 고정층; 및 상기 자유층과 상기 고정층 사이에 개재되는 터널 베리어층을 포함할 수 있고, 상기 자유층은, 제1 자성층; 상기 제1 자성층보다 작은 수직 자기 이방성 에너지 밀도(Kueff)를 갖는 제2 자성층; 및 상기 제1 자성층과 상기 제2 자성층 사이에 개재되는 스페이서를 포함할 수 있다. 이를 통해, 보조기억장치(1230)의 데이터 저장 특성이 향상될 수 있다. 결과적으로, 시스템(1200)의 동작 특성 향상이 가능하다.
또한, 보조기억장치(1230)는 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 데이터 저장 시스템(도 8의 1300 참조)을 더 포함할 수 있다. 이와는 다르게, 보조기억장치(1230)는 전술한 실시예의 반도체 장치를 포함하지 않고 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 데이터 저장 시스템(도 10의 1300 참조)들을 포함할 수 있다.
인터페이스 장치(1240)는 본 실시예의 시스템(1200)과 외부 장치 사이에서 명령, 데이터 등을 교환하기 위한 것일 수 있으며, 키패드(keypad), 키보드(keyboard), 마우스(Mouse), 스피커(Speaker), 마이크(Mike), 표시장치(Display), 각종 휴먼 인터페이스 장치(Human Interface Device; HID), 통신장치 등일 수 있다. 통신장치는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있으며, 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
도 8은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도의 일 예이다.
도 8을 참조하면, 데이터 저장 시스템(1300)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 저장 장치(1310), 이를 제어하는 컨트롤러(1320), 외부 장치와의 연결을 위한 인터페이스(1330), 및 데이터를 임시 저장하기 위한 임시 저장 장치(1340)를 포함할 수 있다. 데이터 저장 시스템(1300)은 하드 디스크(Hard Disk Drive; HDD), 광학 드라이브(Compact Disc Read Only Memory; CDROM), DVD(Digital Versatile Disc), 고상 디스크(Solid State Disk; SSD) 등의 디스크 형태와 USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
저장 장치(1310)는 데이터를 반 영구적으로 저장하는 비휘발성 메모리를 포함할 수 있다. 여기서, 비휘발성 메모리는, ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
컨트롤러(1320)는 저장 장치(1310)와 인터페이스(1330) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 컨트롤러(1320)는 데이터 저장 시스템(1300) 외부에서 인터페이스(1330)를 통해 입력된 명령어들을 처리하기 위한 연산 등을 수행하는 프로세서(1321)를 포함할 수 있다.
인터페이스(1330)는 데이터 저장 시스템(1300)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것이다. 데이터 저장 시스템(1300)이 카드인 경우, 인터페이스(1330)는, USB(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스들과 호환될 수 있거나, 또는, 이들 장치와 유사한 장치에서 사용되는 인터페이스들과 호환될 수 있다. 데이터 저장 시스템(1300)이 디스크 형태일 경우, 인터페이스(1330)는 IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus) 등과 같은 인터페이스와 호환될 수 있거나, 또는, 이들 인터페이스와 유사한 인터페이스와 호환될 수 있다. 인터페이스(1330)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
임시 저장 장치(1340)는 외부 장치와의 인터페이스, 컨트롤러, 및 시스템의 다양화, 고성능화에 따라 인터페이스(1330)와 저장 장치(1310)간의 데이터의 전달을 효율적으로 하기 위하여 데이터를 임시로 저장할 수 있다. 임시 저장 장치(1340)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 임시 저장 장치(1340)는 변경 가능한 자화 방향을 갖는 자유층; 고정된 자화 방향을 갖는 고정층; 및 상기 자유층과 상기 고정층 사이에 개재되는 터널 베리어층을 포함할 수 있고, 상기 자유층은, 제1 자성층; 상기 제1 자성층보다 작은 수직 자기 이방성 에너지 밀도(Kueff)를 갖는 제2 자성층; 및 상기 제1 자성층과 상기 제2 자성층 사이에 개재되는 스페이서를 포함할 수 있다. 이를 통해, 임시 저장 장치(1340)의 데이터 저장 특성이 향상될 수 있다. 결과적으로, 데이터 저장 시스템(1300)의 동작 특성 향상이 가능하다.
도 9는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.
도 9를 참조하면, 메모리 시스템(1400)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 메모리(1410), 이를 제어하는 메모리 컨트롤러(1420), 외부 장치와의 연결을 위한 인터페이스(1430) 등을 포함할 수 있다. 메모리 시스템(1400)은 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
데이터를 저장하는 메모리(1410)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 메모리(1410)는 변경 가능한 자화 방향을 갖는 자유층; 고정된 자화 방향을 갖는 고정층; 및 상기 자유층과 상기 고정층 사이에 개재되는 터널 베리어층을 포함할 수 있고, 상기 자유층은, 제1 자성층; 상기 제1 자성층보다 작은 수직 자기 이방성 에너지 밀도(Kueff)를 갖는 제2 자성층; 및 상기 제1 자성층과 상기 제2 자성층 사이에 개재되는 스페이서를 포함할 수 있다. 이를 통해, 메모리(1410)의 데이터 저장 특성이 향상될 수 있다. 결과적으로, 메모리 시스템(1400)의 동작 특성 향상이 가능하다.
더불어, 본 실시예의 메모리는 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
메모리 컨트롤러(1420)는 메모리(1410)와 인터페이스(1430) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 메모리 컨트롤러(1420)는 메모리 시스템(1400) 외부에서 인터페이스(1430)를 통해 입력된 명령어들을 처리 연산하기 위한 프로세서(1421)를 포함할 수 있다.
인터페이스(1430)는 메모리 시스템(1400)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것으로, USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스와 호환될 수 있거나, 또는, 이들 장치들과 유사한 장치들에서 사용되는 인터페이스와 호환될 수 있다. 인터페이스(1430)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
본 실시예의 메모리 시스템(1400)은 외부 장치와의 인터페이스, 메모리 컨트롤러, 및 메모리 시스템의 다양화, 고성능화에 따라 인터페이스(1430)와 메모리(1410)간의 데이터의 입출력을 효율적으로 전달하기 위한 버퍼 메모리(1440)를 더 포함할 수 있다. 데이터를 임시로 저장하는 버퍼 메모리(1440)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 버퍼 메모리(1440)는 변경 가능한 자화 방향을 갖는 자유층; 고정된 자화 방향을 갖는 고정층; 및 상기 자유층과 상기 고정층 사이에 개재되는 터널 베리어층을 포함할 수 있고, 상기 자유층은, 제1 자성층; 상기 제1 자성층보다 작은 수직 자기 이방성 에너지 밀도(Kueff)를 갖는 제2 자성층; 및 상기 제1 자성층과 상기 제2 자성층 사이에 개재되는 스페이서를 포함할 수 있다. 이를 통해, 버퍼 메모리(1440)의 데이터 저장 특성이 향상될 수 있다. 결과적으로, 메모리 시스템(1400)의 동작 특성 향상이 가능하다.
더불어, 본 실시예의 버퍼 메모리(1440)는 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 버퍼 메모리(1440)는 전술한 실시예의 반도체 장치를 포함하지 않고 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
이상으로 해결하고자 하는 과제를 위한 다양한 실시예들이 기재되었으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자진 자라면 본 발명의 기술사상의 범위 내에서 다양한 변경 및 수정이 이루어질 수 있음은 명백하다.
100: 가변 저항 소자 110: 버퍼층
120: 하부층 130: 자유층
132: 제1 자성층 134: 스페이서
136: 제2 자성층 140: 터널 베리어층
150: 고정층 160: 스페이서층
170: 자기 보정층 180: 캡핑층

Claims (37)

  1. 반도체 메모리를 포함하는 전자 장치로서,
    상기 반도체 메모리는,
    변경 가능한 자화 방향을 갖는 자유층;
    고정된 자화 방향을 갖는 고정층; 및
    상기 자유층과 상기 고정층 사이에 개재되는 터널 베리어층을 포함하고,
    상기 자유층은,
    제1 자성층;
    상기 제1 자성층보다 작은 수직 자기 이방성 에너지 밀도(Kueff)를 갖는 제2 자성층; 및
    상기 제1 자성층과 상기 제2 자성층 사이에 개재되는 스페이서를 포함하는
    전자 장치.
  2. 제1항에 있어서,
    상기 자유층은 0.3 이하의 스페이서 교환 결합 상수(spacer exchange coupling constant)를 갖는
    전자 장치.
  3. 제1항에 있어서,
    상기 제2 자성층은 상기 터널 베리어층에 인접하여 형성되며, 상기 제1 자성층보다 큰 두께를 갖는
    전자 장치.
  4. 제1항에 있어서,
    상기 제2 자성층은 Co, Fe 및 B를 함유하는 합금을 포함하는
    전자 장치.
  5. 제1항에 있어서,
    상기 제1 자성층은 hcp(hexagonal close packed)(0001) 구조 또는 fcc(face centered cubic)(111) 구조를 포함하는 결정질 구조, 또는 비정질 구조를 포함하는
    전자 장치.
  6. 제1항에 있어서,
    상기 제1 자성층은 Co/Pt, Co/Pd, Co/Ir 또는 Co/Ru를 포함하는 적층 구조, Co를 포함하는 합금, 또는 그 조합을 포함하는
    전자 장치.
  7. 제1항에 있어서,
    상기 스페이서는 비정질 물질, 금속, 금속 질화물, 금속 산화물 또는 그 조합을 포함하며, 상기 스페이서를 이루는 물질 및 상기 스페이서의 두께는 스페이서 교환 결합 상수가 0.3 이하인 조건을 만족하도록 선택되는
    전자 장치.
  8. 제1항에 있어서,
    상기 반도체 메모리는, 상기 자유층 아래에 위치하며, 상기 자유층의 수직 자기 이방성을 향상시키는 하부층을 더 포함하는
    전자 장치.
  9. 제8항에 있어서,
    상기 하부층은 우르자이트 구조를 갖는 질화물 또는 탄화물을 포함하는
    전자 장치.
  10. 제8항에 있어서,
    상기 하부층은 AlN을 포함하는
    전자 장치.
  11. 제1항에 있어서,
    상기 전자 장치는, 마이크로프로세서를 더 포함하고,
    상기 마이크로프로세서는,
    상기 마이크로프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로프로세서의 신호의 입출력 제어를 수행하는 제어부;
    상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및
    상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고,
    상기 반도체 메모리는, 상기 마이크로프로세서 내에서 상기 기억부의 일부인
    전자 장치.
  12. 제1항에 있어서,
    상기 전자 장치는, 프로세서를 더 포함하고,
    상기 프로세서는,
    상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부;
    상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및
    상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부인
    전자 장치.
  13. 제1항에 있어서,
    상기 전자 장치는, 프로세싱 시스템을 더 포함하고,
    상기 프로세싱 시스템은,
    수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서;
    상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치;
    상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및
    상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고,
    상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부인
    전자 장치.
  14. 제1항에 있어서,
    상기 전자 장치는, 데이터 저장 시스템을 더 포함하고,
    상기 데이터 저장 시스템은,
    데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치;
    외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러;
    상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및
    상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 데이터 저장 시스템 내에서 상기 저장 장치 또는 상기 임시 저장 장치의 일부인
    전자 장치.
  15. 제1항에 있어서,
    상기 전자 장치는, 메모리 시스템을 더 포함하고,
    상기 메모리 시스템은,
    데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리;
    외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러;
    상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및
    상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부인
    전자 장치.
  16. 반도체 메모리를 포함하는 전자 장치로서,
    상기 반도체 메모리는,
    변경 가능한 자화 방향을 갖는 자유층;
    고정된 자화 방향을 갖는 고정층; 및
    상기 자유층과 상기 고정층 사이에 개재되는 터널 베리어층을 포함하고,
    상기 자유층은,
    제1 자성층;
    제2 자성층; 및
    상기 제1 자성층과 상기 제2 자성층 사이에 개재되는 스페이서를 포함하며,
    자화 반전시에, 상기 제2 자성층이 먼저 자화 반전되고, 이어서 제2 자성층에 의해 발생된 표류 자계의 도움을 받아 상기 제1 자성층이 자화 반전되는
    전자 장치.
  17. 제16항에 있어서,
    상기 자유층은 0.3 이하의 스페이서 교환 결합 상수(spacer exchange coupling constant)를 갖는
    전자 장치.
  18. 제16항에 있어서,
    상기 제2 자성층은 상기 터널 베리어층에 인접하여 형성되며, 상기 제1 자성층보다 큰 두께를 갖는
    전자 장치.
  19. 제16항에 있어서,
    상기 제2 자성층은 Co, Fe 및 B를 함유하는 합금을 포함하는
    전자 장치.
  20. 제16항에 있어서,
    상기 제1 자성층은 hcp(hexagonal close packed)(0001) 구조 또는 fcc(face centered cubic)(111) 구조를 포함하는 결정질 구조, 또는 비정질 구조를 포함하는
    전자 장치.
  21. 제16항에 있어서,
    상기 제1 자성층은 Co/Pt, Co/Pd, Co/Ir 또는 Co/Ru를 포함하는 적층 구조, Co를 포함하는 합금, 또는 그 조합을 포함하는
    전자 장치.
  22. 제16항에 있어서,
    상기 스페이서는 비정질 물질, 금속, 금속 질화물, 금속 산화물 또는 그 조합을 포함하며, 상기 스페이서를 이루는 물질 및 상기 스페이서의 두께는 스페이서 교환 결합 상수가 0.3 이하인 조건을 만족하도록 선택되는
    전자 장치.
  23. 제16항에 있어서,
    상기 반도체 메모리는, 상기 자유층 아래에 위치하며, 상기 자유층의 수직 자기 이방성을 향상시키는 하부층을 더 포함하는
    전자 장치.
  24. 제23항에 있어서,
    상기 하부층은 우르자이트 구조를 갖는 질화물 또는 탄화물을 포함하는
    전자 장치.
  25. 제23항에 있어서
    상기 하부층은 AlN을 포함하는
    전자 장치.
  26. 반도체 메모리를 포함하는 전자 장치로서,
    상기 반도체 메모리는,
    기판;
    상기 기판 상에 형성된 복수의 메모리 셀; 및
    상기 기판 상에 형성되고, 상기 메모리 셀에 각각 접속되어 메모리 셀을 선택하거나(select) 또는 선택해제하는(de-select) 스위칭 소자를 포함하고,
    상기 메모리 셀의 각각은, 상기 기판 및 층 표면에 대하여 수직이고, 데이터 저장을 위하여 상이한 데이터 비트를 나타내는 상이한 자화 방향일 수 있는 변경 가능한 자화 방향을 갖는 자유층을 포함하고,
    상기 자유층은,
    제1 자성층;
    상기 제1 자성층보다 작은 수직 자기 이방성 에너지 밀도(Kueff)를 갖는 제2 자성층; 및
    상기 제1 자성층과 상기 제2 자성층 사이에 개재되는 스페이서를 포함하는
    전자 장치.
  27. 제26항에 있어서,
    상기 메모리 셀의 각각은, 상기 자유층, 고정된 자화 방향을 갖는 고정층, 및 상기 자유층과 고정층 사이에 개재되는 터널 베리어층을 포함하는 자기 터널 접합 구조를 포함하는
    전자 장치.
  28. 제26항에 있어서,
    상기 자유층은 0.3 이하의 스페이서 교환 결합 상수(spacer exchange coupling constant)를 갖는
    전자 장치.
  29. 제26항에 있어서,
    상기 제2 자성층은 상기 터널 베리어층에 인접하여 형성되며, 상기 제1 자성층보다 큰 두께를 갖는
    전자 장치.
  30. 제26항에 있어서,
    상기 제2 자성층은 Co, Fe 및 B를 함유하는 합금을 포함하는
    전자 장치.
  31. 제26항에 있어서,
    상기 제1 자성층은 hcp(0001) 구조 또는 fcc(111) 구조를 포함하는 결정질 구조, 또는 비정질 구조를 포함하는
    전자 장치.
  32. 제26항에 있어서,
    상기 제1 자성층은 Co/Pt, Co/Pd, Co/Ir 또는 Co/Ru를 포함하는 적층 구조, Co를 포함하는 합금, 또는 그 조합을 포함하는
    전자 장치.
  33. 제26항에 있어서,
    상기 스페이서는 비정질 물질, 금속, 금속 질화물, 금속 산화물 또는 그 조합을 포함하며, 상기 스페이서를 이루는 물질 및 상기 스페이서의 두께는 스페이서 교환 결합 상수가 0.3 이하인 조건을 만족하도록 선택되는
    전자 장치.
  34. 제26항에 있어서,
    자화 반전시에, 상기 제2 자성층이 먼저 자화 반전되고, 이어서 제2 자성층에 의해 발생된 표류 자계의 도움을 받아 상기 제1 자성층이 자화 반전되는
    전자 장치.
  35. 제26항에 있어서,
    상기 반도체 메모리는, 상기 자유층 아래에 위치하며, 상기 자유층의 수직 자기 이방성을 향상시키는 하부층을 더 포함하는
    전자 장치.
  36. 제35항에 있어서,
    상기 하부층은 우르자이트 구조를 갖는 질화물 또는 탄화물을 포함하는
    전자 장치.
  37. 제35항에 있어서,
    상기 하부층은 AlN을 포함하는
    전자 장치.



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