KR20160079314A

KR20160079314A - 반도체 장치 및 그 구동 방법

Info

Publication number: KR20160079314A
Application number: KR1020140190507A
Authority: KR
Inventors: 조경상; 이재욱; 김철호; 이진혁
Original assignee: 삼성전자주식회사
Priority date: 2014-12-26
Filing date: 2014-12-26
Publication date: 2016-07-06
Also published as: US20160189583A1; US10366646B2; KR102272132B1

Abstract

반도체 장치 및 그 구동 방법이 제공된다. 반도체 장치는, 이미지 데이터를 제공받고 이를 버퍼링(bufering)하여 표시부에 출력하는 로직 회로, 이미지 데이터를 버퍼링하는데 이용되는 제1 및 제2 프레임 버퍼로서, 제1 길이를 갖는 제1 라인을 통해 상기 로직 회로에 접속된 제1 프레임 버퍼와, 제1 길이보다 긴 제2 길이를 갖는 제2 라인을 통해 상기 로직 회로에 접속된 제2 프레임 버퍼, 및 이미지 데이터를 변환 데이터로 변환하여 제1 및 제2 프레임 버퍼에 제공하는 변환부를 포함하되, 이미지 데이터는, 서로 다른 제1 및 제2 비트 셋(bit set)을 포함하는 제1 이미지 데이터와, 제1 및 제2 비트 셋에 각각 대응하며 서로 다른 제3 및 제4 비트 셋을 포함하는 제2 이미지 데이터를 포함하고, 변환부는 이미지 데이터를 제공받아, 제1 비트 셋과 상기 제3 비트 셋을 포함하는 제1 변환 데이터와, 제2 비트 셋과 상기 제4 비트 셋을 포함하는 제2 변환 데이터로 변환하고, 제1 변환 데이터는 제1 프레임 버퍼에 저장되고, 제2 변환 데이터는 상기 제2 프레임 버퍼에 저장된다.

Description

반도체 장치 및 그 구동 방법{Semiconductor device and method for operating the same}

본 발명은 반도체 장치 및 그 구동 방법에 관한 것이다.

기술 발전에 따라 각종 전자 제품의 휴대성이 증대되고 소형화가 진행됨에 따라, 디스플레이 패널을 구동하는 DDI(Display Driving IC)에 있어서도 많은 변화가 요구되고 있다.

그 일 예로, 전자 제품의 휴대성이 증대됨에 따라 많은 전자 제품이 베터리를 전원으로 사용하게 되었으며, 이에 따라 DDI의 전력 소모가 작아져야할 필요가 있다. 또한, 전자 제품의 크기가 점차 작아짐에 따라, DDI가 전자 제품 내에서 차지하는 면적도 같이 줄어들어야할 필요가 있다.

이에 따라서, 전력 소모를 줄이고, 소형화가 가능한 DDI에 대한 연구가 진행되고 있다.

본 발명이 해결하고자 하는 기술적 과제는 전력 소모가 저감된 반도체 장치를 제공하는 것이다.

본 발명이 해결하고자 하는 다른 기술적 과제는 전력 소모가 저감된 반도체 장치의 구동 방법을 제공하는 것이다.

본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치는, 이미지 데이터를 제공받고 이를 버퍼링(bufering)하여 표시부에 출력하는 로직 회로, 이미지 데이터를 버퍼링하는데 이용되는 제1 및 제2 프레임 버퍼로서, 제1 길이를 갖는 제1 라인을 통해 상기 로직 회로에 접속된 제1 프레임 버퍼와, 제1 길이보다 긴 제2 길이를 갖는 제2 라인을 통해 상기 로직 회로에 접속된 제2 프레임 버퍼, 및 이미지 데이터를 변환 데이터로 변환하여 제1 및 제2 프레임 버퍼에 제공하는 변환부를 포함하되, 이미지 데이터는, 서로 다른 제1 및 제2 비트 셋(bit set)을 포함하는 제1 이미지 데이터와, 제1 및 제2 비트 셋에 각각 대응하며 서로 다른 제3 및 제4 비트 셋을 포함하는 제2 이미지 데이터를 포함하고, 변환부는 이미지 데이터를 제공받아, 제1 비트 셋과 상기 제3 비트 셋을 포함하는 제1 변환 데이터와, 제2 비트 셋과 상기 제4 비트 셋을 포함하는 제2 변환 데이터로 변환하고, 제1 변환 데이터는 제1 프레임 버퍼에 저장되고, 제2 변환 데이터는 상기 제2 프레임 버퍼에 저장된다.

본 발명의 몇몇 실시예에서, 상기 제2 비트 셋은 상기 제1 비트 셋의 상위 비트로 이루어지고, 상기 제4 비트 셋은 상기 제3 비트 셋의 상위 비트로 이루어질 수 있다.

본 발명의 몇몇 실시예에서, 상기 제1 비트 셋은 상기 제1 이미지 데이터의 LSB(Least Significant Bit) 셋을 포함하고, 상기 제2 비트 셋은 상기 제1 이미지 데이터의 MSB(Most Significant Bit) 셋을 포함하고, 상기 제3 비트 셋은 상기 제2 이미지 데이터의 LSB 셋을 포함하고, 상기 제4 비트 셋은 상기 제2 이미지 데이터의 MSB 셋을 포함할 수 있다.

본 발명의 몇몇 실시예에서, 상기 제1 비트 셋과 상기 제3 비트 셋에 포함된 비트 수는 서로 동일하고, 상기 제2 비트 셋과 상기 제4 비트 셋에 포함된 비트 수는 서로 동일할 수 있다.

본 발명의 몇몇 실시예에서, 상기 제1 프레임 버퍼는 상기 로직 회로의 일 측에 배치되고, 상기 제2 프레임 버퍼는 상기 로직 회로의 상기 일 측에 배치되되, 상기 로직 회로로부터 상기 제1 프레임 버퍼보다 멀리 떨어져 배치될 수 있다.

본 발명의 몇몇 실시예에서, 상기 반도체 장치는, 상기 이미지 데이터를 버퍼링하는데 이용되고, 상기 로직 회로의 타 측에 배치되는 제3 및 제4 프레임 버퍼로서, 상기 제2 길이보다 짧은 제3 길이를 갖는 제3 라인을 통해 상기 로직 회로에 접속된 제3 프레임 버퍼를 더 포함하고, 상기 제1 이미지 데이터는, 상기 제1 비트 셋의 상위 비트이되 상기 제2 비트 셋의 하위 비트로 이루어진 제5 비트 셋을 더 포함하고, 상기 제2 이미지 데이터는, 상기 제3 비트 셋의 상위 비트이되 상기 제4 비트 셋의 하위 비트로 이루어진 제6 비트 셋을 더 포함하고, 상기 변환부는, 상기 이미지 데이터를 제공받아, 상기 제5 비트 셋과 상기 제6 비트 셋을 포함하는 제3 변환 데이터로 더 변환하고, 상기 제3 변환 데이터는 상기 제3 프레임 버퍼에 저장될 수 있다.

본 발명의 몇몇 실시예에서, 상기 변환부는, 상기 제1 이미지 데이터의 제1 비트 셋과 상기 제2 이미지 데이터의 제3 비트 셋을 제공받아 이를 상기 제1 변환 데이터로 출력하는 제1 플립-플롭 그룹과, 상기 제2 이미지 데이터의 제2 비트 셋과 상기 제2 이미지 데이터의 제4 비트 셋을 제공받아 이를 상기 제2 변환 데이터로 출력하는 제2 플립-플롭 그룹을 포함할 수 있다.

본 발명의 몇몇 실시예에서, 상기 변환부는 상기 로직 회로 내에 배치될 수 있다.

본 발명의 몇몇 실시예에서, 상기 반도체 장치는 DDI (Display Driver IC)를 포함할 수 있다.

본 발명의 몇몇 실시예에서, 상기 이미지 데이터는 AP(application Processor)로부터 제공될 수 있다.

본 발명의 몇몇 실시예에서, 상기 제1 프레임 버퍼는, 그 안에 저장된 데이터가 제1 주기로 리프레쉬(refresh)되고, 상기 제2 프레임 버퍼는, 그 안에 저장되는 데이터가 상기 제1 주기보다 큰 제2 주기로 리프레쉬될 수 있다.

상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 장치는, 이미지 데이터를 제공받고 이를 버퍼링(bufering)하여 표시부에 출력하는 로직 회로; 상기 이미지 데이터를 버퍼링하는데 이용되는 제1 및 제2 프레임 버퍼로서, 그 안에 저장된 데이터가 제1 주기로 리프레쉬(refresh)되는 제1 프레임 버퍼와, 그 안에 저장된 데이터가 상기 제1 주기보다 큰 제2 주기로 리프레쉬되는 제2 프레임 버퍼; 및 상기 이미지 데이터를 변환 데이터로 변환하여 상기 제1 및 제2 프레임 버퍼에 제공하는 변환부를 포함하되, 상기 이미지 데이터는, 서로 다른 제1 및 제2 비트 셋(bit set)을 포함하는 제1 이미지 데이터와, 상기 제1 및 제2 비트 셋에 각각 대응하며 서로 다른 제3 및 제4 비트 셋을 포함하는 제2 이미지 데이터를 포함하고, 상기 변환부는, 상기 이미지 데이터를 제공받아, 상기 제1 비트 셋과 상기 제3 비트 셋을 포함하는 제1 변환 데이터와, 상기 제2 비트 셋과 상기 제4 비트 셋을 포함하는 제2 변환 데이터로 변환하고, 상기 제1 변환 데이터는 상기 제1 프레임 버퍼에 저장되고, 상기 제2 변환 데이터는 상기 제2 프레임 버퍼에 저장된다.

본 발명의 몇몇 실시예에서, 상기 제1 및 제3 비트 셋은 페이 로드(payload) 정보를 포함하고, 상기 제2 및 제4 비트 셋은 헤더(header) 정보를 포함할 수 있다.

본 발명의 몇몇 실시예에서, 상기 반도체 장치는, 상기 이미지 데이터를 버퍼링하는데 이용되고, 그 안에 저장된 데이터가 상기 제1 주기보다 크고 상기 제2 주기보다 작은 제3 주기로 리프레쉬되는 제3 프레임 버퍼를 더 포함하고, 상기 제1 이미지 데이터는, 상기 제1 비트 셋의 상위 비트이되 상기 제2 비트 셋의 하위 비트로 이루어진 제5 비트 셋을 더 포함하고, 상기 제2 이미지 데이터는, 상기 제3 비트 셋의 상위 비트이되 상기 제4 비트 셋의 하위 비트로 이루어진 제6 비트 셋을 더 포함하고, 상기 변환부는, 상기 이미지 데이터를 제공받아, 상기 제5 비트 셋과 상기 제6 비트 셋을 포함하는 제3 변환 데이터로 더 변환하고, 상기 제3 변환 데이터는 상기 제3 프레임 버퍼에 저장될 수 있다.

본 발명의 몇몇 실시예에서, 상기 제1 프레임 버퍼는 제1 길이를 갖는 제1 라인을 통해 상기 로직 회로에 접속되고, 상기 제2 프레임 버퍼는 상기 제1 길이보다 긴 제2 길이를 갖는 제2 라인을 통해 상기 로직 회로에 접속될 수 있다.

상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 실시예에 따른 반도체 장치는, AP(Application Processor); 및 로직 회로와, 제1 및 제2 프레임 버퍼를 포함하는 DDI (Display Driver IC)를 포함하되, 상기 DDI는, 상기 AP로부터 제1 및 제2 이미지 데이터를 제공받고, 이를 상기 제1 및 제2 이미지 데이터의 하위 비트로 이루어진 제1 변환 데이터와 상기 제1 및 제2 이미지 데이터의 상위 비트로 이루어진 제2 변환 데이터로 변환하여, 상기 제1 변환 데이터는 제1 프레임 버퍼에 저장하고, 상기 제2 변환 데이터는 제2 프레임 버퍼에 저장하고, 상기 제1 프레임 버퍼와 상기 제2 프레임 버퍼는, 상기 로직 회로로부터 이격된 거리 또는 그 안에 저장된 데이터에 대한 리프레쉬 주기 중 적어도 하나가 서로 다르다.

본 발명의 몇몇 실시예에서, 상기 DDI는 제3 및 제4 프레임 버퍼를 더 포함하고, 상기 DDI는, 상기 AP로부터 제3 및 제4 이미지 데이터를 더 제공받아 상기 제1 내지 제4 이미지 데이터의 최하위 비트로 이루어진 제1 변환 데이터와, 상기 제1 내지 제4 이미지 데이터의 하위 비트로 이루어진 제2 변환 데이터와, 상기 제1 내지 제4 이미지 데이터의 상위 비트로 이루어진 제3 변환 데이터와, 상기 제1 내지 제4 이미지 데이터의 최상위 비트로 이루어진 제4 변환 데이터로 변환하여, 상기 제1 내지 제4 변환 데이터를 각각 상기 제1 내지 제4 프레임 버퍼에 저장하고, 상기 제3 및 제4 프레임 버퍼의 리프레쉬 주기는 상기 제1 및 제2 프레임 버퍼의 리프레쉬 주기보다 클 수 있다.

본 발명의 몇몇 실시예에서, 상기 제4 프레임 버퍼의 리프레쉬 주기는 상기 제3 프레임 버퍼의 리프레쉬 주기보다 크고, 상기 제2 프레임 버퍼의 리프레쉬 주기는 상기 제1 프레임 버퍼의 리프레쉬 주기보다 클 수 있다.

본 발명의 몇몇 실시예에서, 상기 DDI는 제3 및 제4 프레임 버퍼를 더 포함하고, 상기 DDI는, 상기 AP로부터 제3 및 제4 이미지 데이터를 더 제공받아 상기 제1 내지 제4 이미지 데이터의 최하위 비트로 이루어진 제1 변환 데이터와, 상기 제1 내지 제4 이미지 데이터의 하위 비트로 이루어진 제2 변환 데이터와, 상기 제1 내지 제4 이미지 데이터의 상위 비트로 이루어진 제3 변환 데이터와, 상기 제1 내지 제4 이미지 데이터의 최상위 비트로 이루어진 제4 변환 데이터로 변환하여, 상기 제1 내지 제4 변환 데이터를 각각 상기 제1 내지 제4 프레임 버퍼에 저장하고, 상기 제3 및 제4 프레임 버퍼가 상기 로직 회로로부터 이격된 거리는 상기 제1 및 제2 프레임 버퍼가 상기 로직 회로로부터 이격된 거리보다 클 수 있다.

본 발명의 몇몇 실시예에서, 상기 제3 프레임 버퍼가 상기 로직 회로로부터 이격된 거리는 상기 제4 프레임 버퍼가 상기 로직 회로로부터 이격된 거리보다 작고, 상기 제1 프레임 버퍼가 상기 로직 회로로부터 이격된 거리는 상기 제2 프레임 버퍼가 상기 로직 회로로부터 이격된 거리보다 작을 수 있다.

본 발명의 몇몇 실시예에서, 상기 제2 프레임 버퍼의 리프레쉬 주기는 상기 제1 프레임 버퍼의 리프레쉬 주기보다 클 수 있다.

본 발명의 몇몇 실시예에서, 상기 제2 프레임 버퍼는 상기 제1 프레임 버퍼보다 상기 로직 회로로부터 멀리 떨어져 배치될 수 있다.

상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치의 구동 방법은, 서로 다른 제1 및 제2 비트 셋(bit set)을 포함하는 제1 이미지 데이터와, 상기 제1 및 제2 비트 셋에 각각 대응하며 서로 다른 제3 및 제4 비트 셋을 포함하는 제2 이미지 데이터를 제공받고, 상기 제1 및 제2 이미지 데이터를 상기 제1 및 제3 비트 셋으로 이루어진 제1 변환 데이터와, 상기 제2 및 제4 비트 셋으로 이루어진 제2 변환 데이터로 변환하고, 상기 제1 변환 데이터를 제1 리프레쉬 주기를 갖는 제1 프레임 버퍼를 이용하여 버퍼링하고, 상기 제2 변환 데이터를 상기 제1 리프레쉬 주기와 다른 제2 리프레쉬 주기를 갖는 제2 프레임 버퍼를 이용하여 버퍼링하고, 상기 제1 및 제2 변환 데이터를 상기 제1 및 제2 이미지 데이터로 변환하여 표시부에 출력하는 것을 포함한다.

본 발명의 몇몇 실시예에서, 상기 제2 주기는 상기 제1 주기보다 크고, 상기 제2 비트 셋은 상기 제1 비트 셋의 상위 비트로 이루어지고, 상기 제4 비트 셋은 상기 제3 비트 셋의 상위 비트로 이루어질 수 있다.

본 발명의 몇몇 실시예에서, 상기 제2 주기는 상기 제1 주기보다 크고, 상기 제1 및 제3 비트 셋은 페이 로드(payload) 정보를 포함하고, 상기 제2 및 제4 비트 셋은 헤더(header) 정보를 포함할 수 있다.

기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.

도 1은 본 발명의 일 실시예에 따른 반도체 장치의 블록도이다.
도 2는 도 1의 로직 회로에 대한 상세 블록도이다.
도 3은 도 2의 변환부의 예시적인 구성을 도시한 도면이다.
도 4 내지 도 6은 본 발명의 일 실시예에 따른 반도체 장치의 동작을 설명하기 위한 도면들이다.
도 7은 본 발명의 다른 실시예에 따른 반도체 장치의 블록도이다.
도 8 및 도 9는 본 발명의 다른 실시예에 따른 반도체 장치의 동작을 설명하기 위한 도면들이다.
도 10은 본 발명의 또 다른 실시예에 따른 반도체 장치의 블록도이다.
도 11은 본 발명의 또 다른 실시예에 따른 반도체 장치의 동작을 설명하기 위한 도면이다.
도 12는 본 발명의 또 다른 실시예에 따른 반도체 장치의 블록도이다.
도 13은 본 발명의 또 다른 실시예에 따른 반도체 장치의 블록도이다.
도 14는 본 발명의 또 다른 실시예에 따른 반도체 장치의 블록도이다.
도 15는 본 발명의 또 다른 실시예에 따른 반도체 장치의 동작을 설명하기 위한 도면이다.
도 16은 본 발명의 또 다른 실시예에 따른 반도체 장치의 블록도이다.
도 17은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
도 18 내지 도 20은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템들이다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.

본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.

비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.

본 실시예에서 사용되는 사용되는 '부' 또는 '모듈'이라는 용어는 소프트웨어 또는 FPGA또는 ASIC과 같은 하드웨어 구성요소를 의미하며, '부' 또는 '모듈'은 어떤 역할들을 수행한다. 그렇지만 '부' 또는 '모듈'은 소프트웨어 또는 하드웨어에 한정되는 의미는 아니다. '부' 또는 '모듈'은 어드레싱할 수 있는 저장 매체에 있도록 구성될 수도 있고 하나 또는 그 이상의 프로세서들을 재생시키도록 구성될 수도 있다. 따라서, 일 예로서 '부' 또는 '모듈'은 소프트웨어 구성요소들, 객체지향 소프트웨어 구성요소들, 클래스 구성요소들 및 태스크 구성요소들과 같은 구성요소들과, 프로세스들, 함수들, 속성들, 프로시저들, 서브루틴들, 프로그램 코드의 세그먼트들, 드라이버들, 펌웨어, 마이크로코드, 회로, 데이터, 데이터베이스, 데이터 구조들, 테이블들, 어레이들, 및 변수들을 포함할 수 있다. 구성요소들과 '부' 또는 '모듈'들 안에서 제공되는 기능은 더 작은 수의 구성요소들 및 '부' 또는 '모듈'들로 결합되거나 추가적인 구성요소들과 '부' 또는 '모듈'들로 더 분리될 수 있다.

본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 구성도를 참고하여 설명될 것이다. 따라서, 제조 기술 등에 의해 구성도의 형태나 구조가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 그로부터 변형된 형태도 포함하는 것이다. 즉, 도시된 구성은 본 발명의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.

다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.

도 1은 본 발명의 일 실시예에 따른 반도체 장치의 블록도이다.

도 1을 참조하면, 반도체 장치(1)는, 로직 회로(10), 프레임 버퍼(22, 24)를 포함한다. 이하에서는 본 발명의 실시예들에 따른 반도체 장치로, 표시부(예를 들어, 디스플레이 패널)에 이미지를 출력하는데 이용되는 DDI (Display Driver IC)를 예를 들어 설명할 것이나, 본 발명이 이러한 예시에 제한되는 것은 아니다.

프레임 버퍼(22, 24)는 도시된 것과 같이 로직 회로(10)의 일 측(예를 들어, 로직 회로(10)의 좌 측)에 배치될 수 있다.

프레임 버퍼(24)는 제1 길이를 갖는 제1 라인(L1)을 통해 로직 회로(10)에 접속될 수 있으며, 프레임 버퍼(22)는 제2 길이를 갖는 제2 라인(L2)을 통해 로직 회로(10)에 접속될 수 있다. 여기서, 제1 라인(L1)의 길이는 제2 라인(L2)의 길이보다 짧을 수 있다. 다시 말해, 제1 라인(L1)의 라인 저항(line resistance)은 제2 라인(L2)보다 작을 수 있다.

본 발명의 몇몇 실시예에서, 프레임 버퍼(24)는 프레임 버퍼(22)에 비해 로직 회로(10)에 인접하여 배치될 수 있다. 즉, 반도체 장치(1)가 도시된 것과 같이 좌우로 길게 연장된 형상으로 형성될 경우, 프레임 버퍼(22)는 프레임 버퍼(24)에 비해 로직 회로(10)로부터 멀리 떨어져 배치될 수 있다.

이에 따라, 프레임 버퍼(24)와 로직 회로(10) 간의 이격 거리는 프레임 버퍼(22)와 로직 회로(10) 간의 이격 거리보다 작을 수 있다.

비록, 도면에서는 설명의 편의 상, 로직 회로(10)와 프레임 버퍼(22, 24) 만을 도시하였으나, 반도체 회로(1)는 도시된 것 외의 다른 구성 요소를 얼마든지 포함할 수 있다.

예를 들어, 본 발명의 몇몇 실시예에서, 반도체 장치(1)는 외부(예를 들어, AP(Application Processor))로부터 이미지 데이터를 입력받는 입력 패드(미도시)와, 반도체 장치(1)를 통해 버퍼링된 이미지 데이터를 외부(예를 들어, 표시부(display panel))에 출력하는 출력 패드(미도시)가 더 배치될 수 있다. 이 경우, 입력 패드(미도시)와 출력 패드(미도시)는 반도체 장치(1)의 상단 또는 하단에 일 방향(예를 들어, 가로 방향)으로 정렬되어 배치될 수 있다.

프레임 버퍼(22, 24)는 이미지 데이터를 버퍼링(buffering)하는데 이용될 수 있다. 이에 따라 프레임 버퍼(22, 24)는 이미지 데이터를 저장하기 위한 저장 장치를 포함할 수 있다.

본 발명의 몇몇 실시예에서, 프레임 버퍼(22, 24)는 예를 들어, 메모리 소자로 구현될 수 있다. 특히, 본 발명의 몇몇 실시예에서, 프레임 버퍼(22, 24)는 SRAM(Static Random Access Memory)으로 구현될 수 있다. 하지만 본 발명이 이에 제한되는 것은 아니며, 프레임 버퍼(22, 24)의 구현 형태는 얼마든지 이와 다르게 변형될 수 있다.

예를 들어, 본 발명의 다른 몇몇 실시예에서, 프레임 버퍼(22, 24)는 다른 메모리 소자(예를 들어, DRAM(Dynamic Random Access Memory), MRAM(Magnetic Random Access Memory), RRAM(Resistive Random Access Memory), PRAM(Phase change Random Access Memory 등)로도 구현될 수 있다.

도시된 각 프레임 버퍼(22, 24)는 하나의 메모리 소자일 수도 있고, 복수의 메모리 소자가 포함된 메모리 블록일 수도 있다. 즉, 프레임 버퍼(22, 24)의 구현 형태에 본 발명의 기술적 사상이 제한되는 것은 아니다.

로직 회로(10)는, 외부(예를 들어, AP(Application Processor))로부터 이미지 데이터를 제공받고, 이를 프레임 버퍼(22, 24)를 이용하여 버퍼링한 후, 버퍼링된 이미지 데이터를 외부(예를 들어, 표시부(display panel))에 출력할 수 있다.

이하, 도 2를 참조하여, 본 발명의 실시예들에 따른 로직 회로(10)의 일 예를 설명할 것이나, 본 발명이 아래 설명되는 구성에 제한되는 것은 아니다.

도 2는 도 1의 로직 회로에 대한 상세 블록도이다.

도 2를 참조하면, 로직 회로(10)는 컨트롤 로직(12), 변환부(14) 및 드라이버(16)를 포함할 수 있다.

컨트롤 로직(12)은 외부(예를 들어, AP(Application Processor))로부터 이미지 데이터(ID)를 제공받고, 변환부(14)를 컨트롤하여 이미지 데이터(ID)를 변환 데이터(CD)로 변환하도록 할 수 있다.

또한, 컨트롤 로직(12)은 변환 데이터(CD)를 프레임 버퍼(도 1의 22, 24)를 이용하여 버퍼링한 후, 변환부(14)를 컨트롤하여 버퍼링된 변환 데이터(CD)를 이미지 데이터(ID)로 변환하고 이를 드라이버(16)에 출력하도록 할 수 있다.

도 2에서는 변환부(14)의 구성을 강조하기 위해, 컨트롤 로직(12)과 변환부(14)를 별도로 도시하였으나, 필요에 따라 변환부(14)는 컨트롤 로직(12) 내에 배치될 수 있다. 즉, 변환부(14)와 컨트롤 로직(12)의 하나의 구성 요소로 구현되는 것이 가능하다.

또한, 도 2에서는 로직 회로(10) 내에 변환부(14)가 배치된 구성이 도시되어 있으나, 역시 본 발명이 이에 제한되는 것은 아니다. 필요에 따라 변환부(14)는 로직 회로(10)와 별도로 구성될 수도 있다.

드라이버(16)는 제공받은 이미지 데이터(ID)를 외부(예를 들어, 표시부(display panel))에 출력할 수 있다. 이 때, 드라이버(16)는 제공 받은 이미지 데이터(ID)를 바탕으로 이에 대응하는 이미지 신호(IS)를 생성하여 이를 외부(예를 들어, 표시부(display panel))에 출력할 수 있다.

본 발명의 몇몇 실시에에서, 드라이버(16)는 소오스 드라이버(미도시)와 게이트 드라이버(미도시)를 포함하도록 구성될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.

이하, 도 3을 참조하여, 본 발명의 실시예들에 따른 변환부(14)의 일 예를 설명할 것이나, 본 발명이 아래 설명되는 구성에 제한되는 것은 아니다.

도 3은 도 2의 변환부의 예시적인 구성을 도시한 도면이다.

도 3을 참조하면, 변환부(14)는 입력단(IN)과, 플립-플롭 그룹(FF1-1~FF1-4, FF2-1~FF2-4)과, 출력단(OUT)을 포함할 수 있다.

입력단(IN)에는 외부(예를 들어, 컨트롤 로직(도 2의 12))로부터 이미지 데이터(ID)가 입력될 수 있다.

플립-플롭 그룹(FF1-1~FF1-4, FF2-1~FF2-4)은 이미지 데이터(ID)의 특정 비트를 래치(latch)하고, 미리 정한 타이밍에 맞추어 이를 출력단(OUT)에 출력함으로써, 이미지 데이터(ID)를 변환 데이터(CD)로 변환할 수 있다.

출력단(OUT)은 이러한 변환 데이터(CD)를 외부(예를 들어, 프레임 버퍼(도 1의 22, 24))에 제공할 수 있다.

이러한 변환부(14)의 구체적인 상세 동작에 대해서는 후술하도록 한다.

이하 도 4 내지 도 6을 참조하여, 본 발명의 일 실시예에 따른 반도체 장치의 동작에 대해 설명하도록 한다.

도 4 내지 도 6은 본 발명의 일 실시예에 따른 반도체 장치의 동작을 설명하기 위한 도면들이다.

먼저, 외부(예를 들어, AP(Application Processor))로부터 이미지 데이터(ID1, ID2)가 제공될 수 있다. 본 발명의 몇몇 실시예에서, 각 이미지 데이터(ID1, ID2)는 픽셀(pixel) 데이터일 수 있다. 즉, 하나의 이미지 데이터(ID1, ID2)는 표시부(미도시)에서 하나의 픽셀을 구현하는데 필요한 데이터일 수 있다.

본 실시예에서는, 설명의 편의상 각 이미지 데이터(ID1, ID2)가 4개의 비트로 구성된 것을 예로 들 것이나, 본 발명이 도시된 예에 제한되는 것은 아니며, 이는 얼마든지 변형되어 실시될 수 있다.

제공된 이미지 데이터(ID1, ID2)는 변환부(14)에 의해 변환 데이터(CD1, CD2)로 변환될 수 있다. 구체적으로, 이미지 데이터(ID1)의 하위 비트(LSB) 셋과 이미지 데이터(ID2)의 하위 비트(LSB) 셋이 조합되어 변환 데이터(CD1)가 생성될 수 있고, 이미지 데이터(ID2)의 상위 비트(MSB) 셋과 이미지 데이터(ID2)의 상위 비트(MSB) 셋이 조합되어 변환 데이터(CD2)가 생성될 수 있다.

구체적으로 도 3 및 도 5를 참조하면, 이미지 데이터(ID1)의 각 비트(B10~B13)와 이미지 데이터(ID2)의 각 비트(B20~B23)가 도시된 것과 같이 순차적으로 변환부(14)에 제공될 경우, 플립-플롭(FF1-2, FF1-4, FF2-2, FF2-4)은 이미지 데이터(ID1)의 각 비트(B10~B13)를 저장하고, 플립-플롭(FF1-1, FF1-3, FF2-1, FF2-3)은 이미지 데이터(ID2)의 각 비트(B20~B23)를 저장할 수 있다.

이후, 플립-플롭 그룹(F1-1~F1-4)에 저장된 데이터를 출력하여 조합하면 이미지 데이터(ID1)의 하위 비트(LSB) 셋과 이미지 데이터(ID2)의 하위 비트(LSB) 셋이 조합된 변환 데이터(CD1)를 생성할 수 있고, 플립-플롭 그룹(F2-1~F2-4)에 저장된 데이터를 출력하여 조합하면 이미지 데이터(ID1)의 상위 비트(MSB) 셋과 이미지 데이터(ID2)의 상위 비트(MSB) 셋이 조합된 변환 데이터(CD2)를 생성할 수 있다.

비록 여기서는, 하나의 비트 셋이 두 개의 비트를 포함하는 것을 예로 들어 설명하였으나, 본 발명이 이에 제한되는 것은 아니다. 필요에 따라 하나의 비트 셋에 포함되는 비트 수는 얼마든지 변형될 수 있다.

예를 들어, 본 발명의 다른 몇몇 실시예에서, 하나의 비트 셋은 하나의 비트를 포함하도록 변형될 수 있다. 또한, 본 발명의 또 다른 몇몇 실시예에서, 하나의 비트 셋은 네 개의 비트를 포함하도록 변형될 수도 있다.

다음 도 6을 참조하면, 변환 데이터(CD1)는 프레임 버퍼(24)에 저장하고, 변환 데이터(CD2)는 프레임 버퍼(22)에 저장한다.

이처럼 프레임 버퍼(22, 24)를 이용하여 데이터를 버퍼링할 때, 로직 회로(10)와 프레임 버퍼(22, 24)간 배선에서 소모되는 전력의 크기는 아래와 같이 계산될 수 있다.

<수학식1>

(여기서, C는 배선의 캐퍼시턴스(Capacitance), V는 배선에 인가되는 전압, f는 배선으로 전송되는 데이터의 토글(toggle) 수)

한편, 앞서 도 1에서, 프레임 버퍼(24)는 제1 길이를 갖는 제1 라인(L1)을 통해 로직 회로(10)에 접속되며, 프레임 버퍼(22)는 제1 길이보다 긴 제2 길이를 갖는 제2 라인(L2)을 통해 로직 회로(10)에 접속됨을 설명하였다.

프레임 버퍼(22)와 로직 회로(10)를 전기적으로 접속하는 제2 라인(L2)의 길이는 프레임 버퍼(24)와 로직 회로(10)를 전기적으로 접속하는 제1 라인(L1)의 길이보다 길기 때문에, 배선의 폭이 동일하고, 커플링 효과(coupling effet)가 동일하다고 본다면, 제2 라인(L2)의 캐퍼시턴스가 제1 라인(L1)의 캐퍼시턴스보다 크다.

따라서, 제2 라인(L2)에서 소모되는 전력을 저감하기 위해서는, 제2 라인(L2)을 통해 토글 수가 작은 데이터가 전송될 필요가 있다.

표시부(예를 들어, 디스플레이 패널)에 출력되는 프레임이 변경될 때, 이미지 데이터의 상위 비트(MSB) 셋은 하위 비트(LSB) 셋에 비해 변경될 확률이 작다. 다시 말해, 상위 비트(MSB) 셋으로 조합된 데이터를 제2 라인(L2)을 통해 전송할 경우, 무작위로 데이터를 전송하는 경우에 비해, 토글 수가 감소될 수 있다.

따라서, 본 실시예에서는, 도 6과 같이 이미지 데이터(ID1)의 상위 비트(MSB) 셋과 이미지 데이터(ID2)의 상위 비트(MSB) 셋이 조합된 변환 데이터(CD2)는 제2 라인(도 1의 L2)을 통해 프레임 버퍼(22)에 저장하고, 이미지 데이터(ID1)의 하위 비트(LSB) 셋과 이미지 데이터(ID2)의 하위 비트(LSB) 셋이 조합된 변환 데이터(CD1)는 제1 라인(도 1의 L1)을 통해 프레임 버퍼(24)에 저장한다.

이에 따라, 제1 라인(도 1의 L1)과 제2 라인(도 1의 L2)에서 소모되는 전력의 총합은 이미지 데이터(ID1, ID2)를 무작위로 버퍼링하는 경우에 비해 저감될 수 있다.

한편, 이렇게 프레임 버퍼(22, 24)에 저장된 변환 데이터(CD1, CD2)는 외부(예를 들어, 표시부(display panel))에 출력되기 위해, 다시 이미지 데이터(ID1, ID2)로 재변환될 수 있다.

본 발명의 몇몇 실시예에서, 이러한 재변환은 예를 들어, 변환부(14)에 의해 수행될 수 있다. 이 때, 변환부(14)는 앞서 설명한 변환 과정을 역으로 수행하는 변환 회로(미도시)를 포함할 수 있다.

도 7은 본 발명의 다른 실시예에 따른 반도체 장치의 블록도이다. 이하에서는 앞서 설명한 실시예와 차이점을 위주로 설명하도록 한다.

도 7을 참조하면, 반도체 장치(2)는, 로직 회로(30) 및 프레임 버퍼(22, 24, 26, 28)를 포함한다.

본 실시예의 반도체 장치(2)는 도시된 것과 같이 가로 방향으로 연장된 형상으로 형성될 수 있다. 프레임 버퍼(22, 24)는 로직 회로(30)의 좌 측에 배치되고, 프레임 버퍼(26, 28)는 로직 회로(30)의 우 측에 배치될 수 있다.

프레임 버퍼(24)는 제1 길이를 갖는 제1 라인(L1)을 통해 로직 회로(30)에 접속될 수 있으며, 프레임 버퍼(22)는 제2 길이를 갖는 제2 라인(L2)을 통해 로직 회로(30)에 접속될 수 있다. 여기서, 제1 라인(L1)의 길이는 제2 라인(L2)의 길이보다 짧을 수 있다. 다시 말해, 제1 라인(L1)의 라인 저항(line resistance)은 제2 라인(L2)보다 작을 수 있다.

프레임 버퍼(26)는 제3 길이를 갖는 제3 라인(L3)을 통해 로직 회로(30)에 접속될 수 있다. 본 실시예에서, 제3 길이는 제2 길이보다 짧을 수 있다. 따라서, 제3 라인(L1)의 라인 저항은 제2 라인(L2)의 라인 저항보다 작을 수 있다.

프레임 버퍼(28)는 제4 길이를 갖는 제4 라인(L4)을 통해 로직 회로(30)에 접속될 수 있다. 여기서, 제3 라인(L3)의 길이는 제4 라인(L4)의 길이보다 짧을 수 있다. 다시 말해, 제3 라인(L3)의 라인 저항은 제4 라인(L4)의 라인 저항보다 작을 수 있다.

본 발명의 몇몇 실시예에서, 프레임 버퍼(24)는 프레임 버퍼(22)에 비해 로직 회로(30)에 인접하여 배치될 수 있다. 즉, 프레임 버퍼(22)는 프레임 버퍼(24)에 비해 로직 회로(30)로부터 멀리 떨어져 배치될 수 있다.

이에 따라, 프레임 버퍼(24)와 로직 회로(30) 간의 이격 거리는 프레임 버퍼(22)와 로직 회로(30) 간의 이격 거리보다 작을 수 있다.

또한, 프레임 버퍼(26)는 프레임 버퍼(28)에 비해 로직 회로(30)에 인접하여 배치될 수 있다. 즉, 프레임 버퍼(28)는 프레임 버퍼(26)에 비해 로직 회로(30)로부터 멀리 떨어져 배치될 수 있다.

이에 따라, 프레임 버퍼(26)와 로직 회로(30) 간의 이격 거리는 프레임 버퍼(28)와 로직 회로(30) 간의 이격 거리보다 작을 수 있다.

변환부(34)는 이미지 데이터를 변환 데이터로 변환한 후, 이를 프레임 버퍼(22, 24, 26, 28)에 저장할 수 있다. 이하, 도 8 및 도 9를 참조하여, 본 발명의 다른 실시예에 따른 반도체 장치의 동작에 대해 설명하도록 한다.

도 8 및 도 9는 본 발명의 다른 실시예에 따른 반도체 장치의 동작을 설명하기 위한 도면들이다.

먼저, 외부(예를 들어, AP(Application Processor))로부터 이미지 데이터(ID1, ID2, ID3, ID4)가 제공될 수 있다. 본 발명의 몇몇 실시예에서, 각 이미지 데이터(ID1, ID2, ID3, ID4)는 픽셀(pixel) 데이터일 수 있다. 즉, 하나의 이미지 데이터(ID1, ID2, ID3, ID4)는 표시부(미도시)에서 하나의 픽셀을 구현하는데 필요한 데이터일 수 있다.

본 실시예에서는, 설명의 편의상 각 이미지 데이터(ID1, ID2, ID3, ID4)가 8개의 비트로 구성된 것을 예로 들 것이나, 본 발명이 도시된 예에 제한되는 것은 아니며, 이는 얼마든지 변형되어 실시될 수 있다.

제공된 이미지 데이터(ID1, ID2, ID3, ID4)는 변환부(34)에 의해 변환 데이터(CD1, CD2, CD3, CD4)로 변환될 수 있다.

구체적으로, 이미지 데이터(ID1, ID, ID3, ID4)의 제1 비트 셋(BS1)이 조합되어, 변환 데이터(CD1)가 생성될 수 있고, 이미지 데이터(ID1, ID, ID3, ID4)의 제2 비트 셋(BS2)이 조합되어, 변환 데이터(CD2)가 생성될 수 있다.

이미지 데이터(ID1, ID, ID3, ID4)의 제3 비트 셋(BS3)이 조합되어, 변환 데이터(CD3)가 생성될 수 있고, 이미지 데이터(ID1, ID, ID3, ID4)의 제4 비트 셋(BS4)이 조합되어, 변환 데이터(CD4)가 생성될 수 있다.

본 발명의 몇몇 실시예에서, 도시된 것과 같이, 제2 비트 셋(BS2)은 제1 비트 셋(BS1)의 상위 비트로 이루어질 수 있고, 제3 비트 셋(BS3)은 제2 비트 셋(BS2)의 상위 비트로 이루어질 수 있고, 제4 비트 셋(BS4)은 제3 비트 셋(BS3)의 상위 비트로 이루어질 수 있다.

여기서, 각 비트 셋(BS1~BS4)에 포함된 비트 수는 서로 동일할 수 있으나, 본 발명이 이에 제한되는 것은 아니다.

이러한 동작을 수행하는 변환부(34)는, 앞서 설명한 변환부(도 3의 14)의 구성을 변형하여 구현할 수 있다. 이에 대한 구체적은 설명은 생략하도록 한다.

도 9를 참조하면, 변환 데이터(CD1)는 프레임 버퍼(24)에 저장하고, 변환 데이터(CD2)는 프레임 버퍼(26)에 저장하고, 변환 데이터(CD3)는 프레임 버퍼(22)에 저장하고, 변환 데이터(CD4)는 프레임 버퍼(28)에 저장한다.

이처럼 로직 회로(30)로부터 상대적으로 멀리 배치된 프레임 버퍼(22, 28)에, 상위 비트로 구성되어 토글 수가 상대적으로 작은 변환 데이터(CD3, CD4)를 저장하고, 로직 회로(30)로부터 상대적으로 인접하게 배치된 프레임 버퍼(24, 26)에, 하위 비트로 구성되어 토글 수가 상대적으로 많은 변환 데이터(CD1, CD2)를 저장할 경우, 무작위로 데이터를 저장하는 경우에 비해, 소모되는 전력의 총합이 저감될 수 있다.

도 10은 본 발명의 또 다른 실시예에 따른 반도체 장치의 블록도이다. 이하에서도 앞서 설명한 실시예들과 차이점을 위주로 설명하도록 한다.

도 10을 참조하면, 반도체 장치(3)는, 로직 회로(40) 및 프레임 버퍼(42, 44, 46, 48)를 포함한다.

본 실시예에서, 프레임 버퍼(42, 44, 46, 48)는 제5 길이를 갖는 제5 라인(L5)을 통해 로직 회로(40)에 접속될 수 있다. 즉, 본 실시예에서, 프레임 버퍼(42, 44, 46, 48)는 로직 회로(40)로부터 동일한 거리에 배치될 수 있다.

본 발명의 몇몇 실시예에서, 프레임 버퍼(42, 44, 46, 48)는 예를 들어, DRAM으로 구현될 수 있다. 이 때, 프레임 버퍼(42, 44)는 그 안에 저장된 데이터가 제1 주기(T1)로 리프레쉬(refresh)되고, 프레임 버퍼(46, 48)는 그 안에 저장된 데이터가 제2 주기(T2)로 리프레쉬될 수 있다. 여기서, 제2 주기(T2)는 제1 주기(T1)보다 클 수 있다.

도 11은 본 발명의 또 다른 실시예에 따른 반도체 장치의 동작을 설명하기 위한 도면이다.

로직 회로(40) 내에 배치된 변환부(미도시)는 이미지 데이터(도 8의 ID1~ID4)를 변환 데이터(도 8의 CD1~CD4)로 변환하여, 프레임 버퍼(42, 44, 46, 48)에 저장할 수 있다.

이 때, 도시된 것과 같이, 변환 데이터(CD1)는 프레임 버퍼(42)에 저장되고, 변환 데이터(CD2)는 프레임 버퍼(44)에 저장되고, 변환 데이터(CD3)는 프레임 버퍼(46)에 저장되고, 변환 데이터(CD4)는 프레임 버퍼(48)에 저장될 수 있다.

변환 데이터(CD3, CD4)는 표시부(예를 들어, 디스플레이 패널)에 출력되는 프레임이 변경될 때, 데이터가 변경될 확률이 작은 상위 비트로 이루어진 비트 셋(도 8의 BS3, BS4)을 포함하므로, 버퍼링 과정에서 그 데이터가 소실되더라도 표시부(예를 들어, 디스플레이 패널)에 출력되는 이미지의 품질에 큰 영향을 주지 않는다.

반면, 변환 데이터(CD1, CD2)는 표시부(예를 들어, 디스플레이 패널)에 출력되는 프레임이 변경될 때, 데이터가 변경될 확률이 큰 하위 비트로 이루어진 비트 셋(도 8의 BS1, BS2)을 포함하므로, 버퍼링 과정에서 그 데이터가 소실되되면, 표시부(예를 들어, 디스플레이 패널)에 출력되는 이미지의 품질에 큰 영향 줄 수 있다.

따라서, 본 실시예에서는, 표시부(예를 들어, 디스플레이 패널)에 출력되는 프레임이 변경될 때, 데이터가 변경될 확률이 작은 상위 비트로 이루어진 비트 셋(도 8의 BS3, BS4)을 포함하는 변환 데이터(CD3, CD4)를 제2 주기(T2)로 리프레쉬되는 프레임 버퍼(46, 48)에 저장하고, 표시부(예를 들어, 디스플레이 패널)에 출력되는 프레임이 변경될 때, 데이터가 변경될 확률이 큰 하위 비트로 이루어진 비트 셋(도 8의 BS1, BS2)을 포함하는 변환 데이터(CD1, CD2)를 제1 주기(T1<T2)로 리프레쉬되는 프레임 버퍼(42, 44)에 저장한다.

이에 따라, 표시부(예를 들어, 디스플레이 패널)에 출력되는 이미지의 품질에 큰 영향 주지 않으면서도 반도체 장치(3)의 전력 소모를 저감시킬 수 있다.

한편, 이상에서는 비트 셋(도 8의 BS3, BS4)이 상위 비트로 이루어지고, 비트 셋(도 8의 BS1, BS2)이 하위 비트로 이루어진 예에 대해서만 설명하였으나, 본 발명이 이에 제한되는 것은 아니다.

본 발명의 다른 몇몇 실시예에서, 비트 셋(BS3, BS4)을 헤더(header) 정보를 포함하도록 구성하고, 비트 셋(BS1, BS2)은 페이 로드(payload) 정보를 포함하도록 구성할 수 있다.

이 경우, 보다 덜 중요한 헤더 정보를 포함하는 변환 데이터(CD3, CD4)는 제2 주기(T2)로 리프레쉬되는 프레임 버퍼(46, 48)에 저장하고, 헤더 정보에 비해 더 중요한 페이 로드 정보를 포함하는 변환 데이터(CD1, CD2)는 제1 주기(T1<T2)로 리프레쉬되는 프레임 버퍼(42, 44)에 저장함으로써, 반도체 장치(3)의 전력 소모를 저감시킬 수도 있다.

이와 같은 헤어 정보와 페이로드 정보에 대한 예시는, 이하에서 설명할 다른 실시예들에 대해서도 공통적으로 적용될 수 있다.

도 12는 본 발명의 또 다른 실시예에 따른 반도체 장치의 블록도이다. 이하에서도 앞서 설명한 실시예들과 차이점을 위주로 설명하도록 한다.

도 12를 참조하면, 반도체 장치(4)는, 로직 회로(50) 및 프레임 버퍼(52, 54, 56, 58)를 포함한다.

본 실시예에서, 프레임 버퍼(52)는 그 안에 저장된 데이터가 제1 주기(T1)로 리프레쉬되고, 프레임 버퍼(54)는 그 안에 저장된 데이터가 제2 주기(T2)로 리프레쉬되고, 프레임 버퍼(56)는 그 안에 저장된 데이터가 제3 주기(T3)로 리프레쉬되고, 프레임 버퍼(58)는 그 안에 저장된 데이터가 제4 주기(T4)로 리프레쉬될 수 있다.

여기서, 제2 주기(T2)는 제1 주기(T1)보다 크고, 제3 주기(T3)는 제2 주기(T2)보다 크고, 제4 주기(T4)는 제3 주기(T3)보다 클 수 있다.

로직 회로(50) 내에 배치된 변환부(미도시)는 이미지 데이터(도 8의 ID1~ID4)를 변환 데이터(도 8의 CD1~CD4)로 변환하여, 프레임 버퍼(52, 54, 56, 58)에 저장할 수 있다.

이 때, 도시된 것과 같이, 변환 데이터(CD1)는 프레임 버퍼(52)에 저장되고, 변환 데이터(CD2)는 프레임 버퍼(54)에 저장되고, 변환 데이터(CD3)는 프레임 버퍼(56)에 저장되고, 변환 데이터(CD4)는 프레임 버퍼(58)에 저장될 수 있다.

본 실시예에서는, 표시부(예를 들어, 디스플레이 패널)에 출력되는 프레임이 변경될 때, 데이터가 변경될 확률이 가장 작은 최상위 비트로 이루어진 비트 셋(도 8의 BS4)을 포함하는 변환 데이터(CD4)를 가장 긴 제4 주기(T4)로 리프레쉬되는 프레임 버퍼(58)에 저장하고, 표시부(예를 들어, 디스플레이 패널)에 출력되는 프레임이 변경될 때, 데이터가 변경될 확률이 가장 큰 최하위 비트로 이루어진 비트 셋(도 8의 BS1)을 포함하는 변환 데이터(CD1)를 가장 짧은 제1 주기(T1)로 리프레쉬되는 프레임 버퍼(52)에 저장함으로써, 표시부(예를 들어, 디스플레이 패널)에 출력되는 이미지의 품질에 큰 영향 주지 않으면서도 반도체 장치(4)의 전력 소모를 저감시킬 수 있다.

도 13은 본 발명의 또 다른 실시예에 따른 반도체 장치의 블록도이다. 이하에서도 앞서 설명한 실시예들과 차이점을 위주로 설명하도록 한다.

도 13을 참조하면, 반도체 장치(5)는, 로직 회로(60) 및 프레임 버퍼(62, 64)를 포함한다.

본 실시예에서, 프레임 버퍼(62)는 도시된 것과 같이 로직 회로(60)의 좌 측에 배치될 수 있고, 프레임 버퍼(64)는 도시된 것과 같이 로직 회로(60)의 우측에 배치될 수 있다. 즉, 반도체 장치(5)는 가로로 길게 연장된 형상으로 형성될 수 있다.

프레임 버퍼(62)는 그 안에 저장된 데이터가 제1 주기(T1)로 리프레쉬되고, 프레임 버퍼(64)는 그 안에 저장된 데이터가 제2 주기(T2)로 리프레쉬될 수 있다. 여기서, 제2 주기(T2)는 제1 주기(T1)보다 클 수 있다.

로직 회로(60) 내에 배치된 변환부(미도시)는 이미지 데이터(도 4의 ID1, ID2)를 변환 데이터(도 4의 CD1, CD2)로 변환하여, 프레임 버퍼(62, 64)에 저장할 수 있다.

하위 비트(LSB) 셋으로 구성된 변환 데이터(CD1)는 상대적으로 짧은 제1 주기(T1)로 리프레쉬되는 프레임 버퍼(62)에 저장되고, 상위 비트(MSB) 셋으로 구성된 변환 데이터(CD2)는 상대적으로 긴 제2 주기(T2)로 리프레쉬되는 프레임 버퍼(64)에 저장될 수 있다. 이에 따라, 표시부(예를 들어, 디스플레이 패널)에 출력되는 이미지의 품질에 큰 영향 주지 않으면서도 반도체 장치(5)의 전력 소모를 저감시킬 수 있다.

도 14는 본 발명의 또 다른 실시예에 따른 반도체 장치의 블록도이다.

도 14를 참조하면, 반도체 장치(6)는, 로직 회로(70) 및 프레임 버퍼(72, 74, 76, 78)를 포함한다. 여기서, 로직 회로(70)와 프레임 버퍼(72, 74, 76, 78) 간의 배치 및 연결 구성 등은 앞서 설명한 반도체 장치(2)와 동일한 바 중복된 설명은 생략한다.

본 실시예에서, 프레임 버퍼(72, 74, 76, 78)는 예를 들어, DRAM으로 구현될 수 있으며, 프레임 버퍼(72, 78)는 그 안에 저장된 데이터가 제1 주기(T1)로 리프레쉬되고, 프레임 버퍼(74, 76)는 그 안에 저장된 데이터가 제2 주기(T2)로 리프레쉬될 수 있다. 여기서, 제2 주기(T2)는 제1 주기(T1)보다 작을 수 있다.

도 15는 본 발명의 또 다른 실시예에 따른 반도체 장치의 동작을 설명하기 위한 도면이다.

로직 회로(70) 내에 배치된 변환부(미도시)는 이미지 데이터(도 8의 ID1~ID4)를 변환 데이터(도 8의 CD1~CD4)로 변환하여, 프레임 버퍼(72, 74, 76, 78)에 저장할 수 있다.

이 때, 도시된 것과 같이, 변환 데이터(CD1)는 프레임 버퍼(74)에 저장되고, 변환 데이터(CD2)는 프레임 버퍼(76)에 저장되고, 변환 데이터(CD3)는 프레임 버퍼(72)에 저장되고, 변환 데이터(CD4)는 프레임 버퍼(78)에 저장될 수 있다.

따라서, 본 실시예에서는, 표시부(예를 들어, 디스플레이 패널)에 출력되는 프레임이 변경될 때, 데이터가 변경될 확률이 작은 상위 비트로 이루어진 비트 셋(도 8의 BS3, BS4)을 포함하는 변환 데이터(CD3, CD4)를 비교적 긴 주기인 제1 주기(T1)로 리프레쉬되는 프레임 버퍼(72, 78)에 저장하고, 표시부(예를 들어, 디스플레이 패널)에 출력되는 프레임이 변경될 때, 데이터가 변경될 확률이 큰 하위 비트로 이루어진 비트 셋(도 8의 BS1, BS2)을 포함하는 변환 데이터(CD1, CD2)를 비교적 짧은 주기인 제2 주기(T2)로 리프레쉬되는 프레임 버퍼(74, 76)에 저장한다.

이에 따라, 표시부(예를 들어, 디스플레이 패널)에 출력되는 이미지의 품질에 큰 영향 주지 않으면서도 반도체 장치(6)의 전력 소모를 저감시킬 수 있다.

또한, 로직 회로(70)로부터 상대적으로 멀리 배치된 프레임 버퍼(72, 78)에, 상위 비트로 구성되어 토글 수가 상대적으로 작은 변환 데이터(CD3, CD4)를 저장하고, 로직 회로(70)로부터 상대적으로 인접하게 배치된 프레임 버퍼(74, 76)에, 하위 비트로 구성되어 토글 수가 상대적으로 많은 변환 데이터(CD1, CD2)를 저장함으로써, 무작위로 데이터를 저장하는 경우에 비해, 소모되는 전력의 총합을 저감시킬 수 있다.

도 16은 본 발명의 또 다른 실시예에 따른 반도체 장치의 블록도이다.

도 16을 참조하면, 반도체 장치(1000)는, AP(Application Processor)(1001), DDI(Display Driver IC)(1080), 및 표시부(1090)를 포함할 수 있다.

AP(1001)는 중앙처리부(1010), 멀티미디어 시스템(1020), 버스(1030), 메모리 시스템(1040), 주변 회로(1050)를 포함할 수 있다.

중앙처리부(1010)는 AP(1001)의 구동에 필요한 연산을 수행할 수 있다. 본 발명의 몇몇 실시예에서, 중앙처리부(1010)는 복수의 코어를 포함하는 멀티 코어 환경으로 구성될 수 있다. 더욱 구체적으로, 중앙처리부(1010)는 복수의 대용량 코어를 포함하는 빅 클러스터(big cluster)와 복수의 소용량 코어를 포함하는 스몰 클러스터(small cluster)로 구현될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.

멀티미디어 시스템(1020)은, AP(1001)에서 각종 멀티미디어 기능을 수행하는데 이용될 수 있다. 이러한 멀티미디어 시스템(1020)은 3D 엔진(3D engine) 모듈, 비디오 코덱(video codec), 디스플레이 시스템(display system), 카메라 시스템(camera system), 포스트-프로세서(post -processor) 등을 포함할 수 있다.

본 발명의 몇몇 실시예에서, DDI(1080)에 제공되는 이미지 데이터는 멀티미디어 시스템(1020)으로부터 제공될 수 있다. 하지만, 본 발명이 이에 제한되는 것은 아니며, 이는 필요에 따라 얼마든지 변형되어 실시될 수 있다.

버스(1030)는, 중앙처리부(1010), 멀티미디어 시스템(1020), 메모리 시스템(1040), 및 주변 회로(1050)가 서로 데이터 통신을 하는데 이용될 수 있다.

본 발명의 몇몇 실시예에서, 이러한 버스(1030)는 다층 구조를 가질 수 있다. 구체적으로, 이러한 버스(1030)의 예로는 다층 AHB(multi-layer Advanced High-performance Bus), 또는 다층 AXI(multi-layer Advanced eXtensible Interface)가 이용될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.

메모리 시스템(1040)은, AP(1001)가 외부 메모리(예를 들어, DRAM(1060))에 연결되어 고속 동작하는데 필요한 환경을 제공할 수 있다. 본 발명의 몇몇 실시예에서, 메모리 시스템(1040)은 외부 메모리(예를 들어, DRAM(1060))를 컨트롤하기 위한 별도의 컨트롤러(예를 들어, DRAM 컨트롤러)를 포함할 수도 있다.

주변 회로(1050)는, AP(1001)가 외부 장치(예를 들어, 메인 보드)와 원활하게 접속되는데 필요한 환경을 제공할 수 있다. 이에 따라, 주변 회로(1050)는 AP(1001)에 접속되는 외부 장치가 호환 가능하도록 하는 다양한 인터페이스를 구비할 수 있다.

DRAM(1060)은 AP(1001)가 동작하는데 필요한 동작 메모리로 기능할 수 있다. 본 발명의 몇몇 실시예에서, DRAM(1060)은, 도시된 것과 같이 AP(1001)의 외부에 배치될 수 있다. 구체적으로, DRAM(1060)은 AP(1001)와 PoP(Package on Package) 형태로 패키징될 수 있으나 본 발명이 이에 제한되는 것은 아니다.

DDI(Display Driver IC)(1080)는 AP(1001)로부터 이미지 데이터를 제공받고 이를 버퍼링하여 이미지 신호를 생성한 후, 생성된 이미지 신호를 표시부(1090)에 출력할 수 있다.

이러한 DDI(1080)의 구성으로는, 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치(1~6) 중 적어도 하나가 채용될 수 있다.

표시부(1090)는 DDI(1080)로부터 이미지 신호를 제공받고 이를 이용하여 패널에 소정의 이미지를 출력할 수 있다.

도 17은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.

도 17을 참조하면, 본 발명의 실시예들에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140), 버스(1150, bus), DDI(1170), 및 표시부(1160)을 포함할 수 있다.

컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130), 인터페이스(1140), DDI(1170), 및 표시부(1160)는 버스(1150)를 통하여 서로 결합될 수 있다. 다시 말해, 버스(1150)는 데이터들이 이동되는 통로(path)에 해당할 수 있다.

컨트롤러(1110)는, 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 본 발명의 몇몇 실시예에서, 컨트롤러(1110)로는 앞서 설명한 AP(도 16의 1001)가 채용될 수 있다.

입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다.

기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다.

인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다.

DDI(1170)는 표시부(1160)에 이미지를 출력하기 위한 소정의 이미지 신호를 생성하고, 표시부(1160)는 이를 출력할 수 있다. 이러한 DDI(1170)의 구성으로는, 앞서 설명한 본 발명의 실시예들에 따른 반도체 장치(1~6) 중 적어도 하나가 채용될 수 있다.

도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 디램 및/또는 에스램 등을 더 포함할 수도 있다.

전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.

도 18 내지 도 20은 본 발명의 몇몇 실시예들에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템들이다.

도 18은 태블릿 PC(1200)을 도시한 도면이고, 도 19는 노트북(1300)을 도시한 도면이며, 도 20은 스마트폰(1400)을 도시한 것이다. 본 발명의 실시예들에 따른 반도체 장치(1~6, 1000) 중 적어도 하나는 이러한 태블릿 PC(1200), 노트북(1300), 스마트폰(1400) 등에 사용될 수 있다.

또한, 본 발명의 몇몇 실시예들에 따른 반도체 장치는 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다. 즉, 이상에서는 본 실시예에 따른 반도체 시스템의 예로, 태블릿 PC(1200), 노트북(1300), 및 스마트폰(1400)만을 들었으나, 본 실시예에 따른 반도체 시스템의 예가 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에서, 반도체 시스템은, 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 무선 전화기(wireless phone), 모바일 폰(mobile phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player) 등으로 구현될 수도 있다.

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

10, 30, 40, 50, 60, 70: 로직 회로
14, 34: 변환부

Claims

이미지 데이터를 제공받고 이를 버퍼링(bufering)하여 표시부에 출력하는 로직 회로;
상기 이미지 데이터를 버퍼링하는데 이용되는 제1 및 제2 프레임 버퍼로서, 제1 길이를 갖는 제1 라인을 통해 상기 로직 회로에 접속된 제1 프레임 버퍼와, 상기 제1 길이보다 긴 제2 길이를 갖는 제2 라인을 통해 상기 로직 회로에 접속된 제2 프레임 버퍼; 및
상기 이미지 데이터를 변환 데이터로 변환하여 상기 제1 및 제2 프레임 버퍼에 제공하는 변환부를 포함하되,
상기 이미지 데이터는, 서로 다른 제1 및 제2 비트 셋(bit set)을 포함하는 제1 이미지 데이터와, 상기 제1 및 제2 비트 셋에 각각 대응하며 서로 다른 제3 및 제4 비트 셋을 포함하는 제2 이미지 데이터를 포함하고,
상기 변환부는, 상기 이미지 데이터를 제공받아, 상기 제1 비트 셋과 상기 제3 비트 셋을 포함하는 제1 변환 데이터와, 상기 제2 비트 셋과 상기 제4 비트 셋을 포함하는 제2 변환 데이터로 변환하고,
상기 제1 변환 데이터는 상기 제1 프레임 버퍼에 저장되고, 상기 제2 변환 데이터는 상기 제2 프레임 버퍼에 저장되는 반도체 장치.
제 1항에 있어서,
상기 제2 비트 셋은 상기 제1 비트 셋의 상위 비트로 이루어지고,
상기 제4 비트 셋은 상기 제3 비트 셋의 상위 비트로 이루어지는 반도체 장치.
제 2항에 있어서,
상기 제1 비트 셋은 상기 제1 이미지 데이터의 LSB(Least Significant Bit) 셋을 포함하고,
상기 제2 비트 셋은 상기 제1 이미지 데이터의 MSB(Most Significant Bit) 셋을 포함하고,
상기 제3 비트 셋은 상기 제2 이미지 데이터의 LSB 셋을 포함하고,
상기 제4 비트 셋은 상기 제2 이미지 데이터의 MSB 셋을 포함하는 반도체 장치.
제 3항에 있어서,
상기 제1 비트 셋과 상기 제3 비트 셋에 포함된 비트 수는 서로 동일하고,
상기 제2 비트 셋과 상기 제4 비트 셋에 포함된 비트 수는 서로 동일한 반도체 장치.
제 1항에 있어서,
상기 제1 프레임 버퍼는 상기 로직 회로의 일 측에 배치되고,
상기 제2 프레임 버퍼는 상기 로직 회로의 상기 일 측에 배치되되, 상기 로직 회로로부터 상기 제1 프레임 버퍼보다 멀리 떨어져 배치되는 반도체 장치.
제 5항에 있어서,
상기 이미지 데이터를 버퍼링하는데 이용되고, 상기 로직 회로의 타 측에 배치되는 제3 및 제4 프레임 버퍼로서, 상기 제2 길이보다 짧은 제3 길이를 갖는 제3 라인을 통해 상기 로직 회로에 접속된 제3 프레임 버퍼를 더 포함하고,
상기 제1 이미지 데이터는, 상기 제1 비트 셋의 상위 비트이되 상기 제2 비트 셋의 하위 비트로 이루어진 제5 비트 셋을 더 포함하고,
상기 제2 이미지 데이터는, 상기 제3 비트 셋의 상위 비트이되 상기 제4 비트 셋의 하위 비트로 이루어진 제6 비트 셋을 더 포함하고,
상기 변환부는, 상기 이미지 데이터를 제공받아, 상기 제5 비트 셋과 상기 제6 비트 셋을 포함하는 제3 변환 데이터로 더 변환하고,
상기 제3 변환 데이터는 상기 제3 프레임 버퍼에 저장되는 반도체 장치.
제 1항에 있어서,
상기 변환부는,
상기 제1 이미지 데이터의 제1 비트 셋과 상기 제2 이미지 데이터의 제3 비트 셋을 제공받아 이를 상기 제1 변환 데이터로 출력하는 제1 플립-플롭 그룹과,
상기 제2 이미지 데이터의 제2 비트 셋과 상기 제2 이미지 데이터의 제4 비트 셋을 제공받아 이를 상기 제2 변환 데이터로 출력하는 제2 플립-플롭 그룹을 포함하는 반도체 장치.
제 7항에 있어서,
상기 변환부는 상기 로직 회로 내에 배치되는 반도체 장치.
제 1항에 있어서,
상기 반도체 장치는 DDI (Display Driver IC)를 포함하는 반도체 장치.
제 9항에 있어서,
상기 이미지 데이터는 AP(application Processor)로부터 제공되는 반도체 장치.
제 1항에 있어서,
상기 제1 프레임 버퍼는, 그 안에 저장된 데이터가 제1 주기로 리프레쉬(refresh)되고,
상기 제2 프레임 버퍼는, 그 안에 저장되는 데이터가 상기 제1 주기보다 큰 제2 주기로 리프레쉬되는 반도체 장치.
이미지 데이터를 제공받고 이를 버퍼링(bufering)하여 표시부에 출력하는 로직 회로;
상기 이미지 데이터를 버퍼링하는데 이용되는 제1 및 제2 프레임 버퍼로서, 그 안에 저장된 데이터가 제1 주기로 리프레쉬(refresh)되는 제1 프레임 버퍼와, 그 안에 저장된 데이터가 상기 제1 주기보다 큰 제2 주기로 리프레쉬되는 제2 프레임 버퍼; 및
상기 이미지 데이터를 변환 데이터로 변환하여 상기 제1 및 제2 프레임 버퍼에 제공하는 변환부를 포함하되,
상기 이미지 데이터는, 서로 다른 제1 및 제2 비트 셋(bit set)을 포함하는 제1 이미지 데이터와, 상기 제1 및 제2 비트 셋에 각각 대응하며 서로 다른 제3 및 제4 비트 셋을 포함하는 제2 이미지 데이터를 포함하고,
상기 변환부는, 상기 이미지 데이터를 제공받아, 상기 제1 비트 셋과 상기 제3 비트 셋을 포함하는 제1 변환 데이터와, 상기 제2 비트 셋과 상기 제4 비트 셋을 포함하는 제2 변환 데이터로 변환하고,
상기 제1 변환 데이터는 상기 제1 프레임 버퍼에 저장되고, 상기 제2 변환 데이터는 상기 제2 프레임 버퍼에 저장되는 반도체 장치.
제 12항에 있어서,
상기 제2 비트 셋은 상기 제1 비트 셋의 상위 비트로 이루어지고,
상기 제4 비트 셋은 상기 제3 비트 셋의 상위 비트로 이루어지는 반도체 장치.
제 12항에 있어서,
상기 제1 및 제3 비트 셋은 페이 로드(payload) 정보를 포함하고,
상기 제2 및 제4 비트 셋은 헤더(header) 정보를 포함하는 반도체 장치.
제 12항에 있어서,
상기 이미지 데이터를 버퍼링하는데 이용되고, 그 안에 저장된 데이터가 상기 제1 주기보다 크고 상기 제2 주기보다 작은 제3 주기로 리프레쉬되는 제3 프레임 버퍼를 더 포함하고,
상기 제1 이미지 데이터는, 상기 제1 비트 셋의 상위 비트이되 상기 제2 비트 셋의 하위 비트로 이루어진 제5 비트 셋을 더 포함하고,
상기 제2 이미지 데이터는, 상기 제3 비트 셋의 상위 비트이되 상기 제4 비트 셋의 하위 비트로 이루어진 제6 비트 셋을 더 포함하고,
상기 변환부는, 상기 이미지 데이터를 제공받아, 상기 제5 비트 셋과 상기 제6 비트 셋을 포함하는 제3 변환 데이터로 더 변환하고,
상기 제3 변환 데이터는 상기 제3 프레임 버퍼에 저장되는 반도체 장치.
제 12항에 있어서,
상기 제1 프레임 버퍼는 제1 길이를 갖는 제1 라인을 통해 상기 로직 회로에 접속되고,
상기 제2 프레임 버퍼는 상기 제1 길이보다 긴 제2 길이를 갖는 제2 라인을 통해 상기 로직 회로에 접속되는 반도체 장치.
AP(Application Processor); 및
로직 회로와, 제1 및 제2 프레임 버퍼를 포함하는 DDI (Display Driver IC)를 포함하되,
상기 DDI는,
상기 AP로부터 제1 및 제2 이미지 데이터를 제공받고, 이를 상기 제1 및 제2 이미지 데이터의 하위 비트로 이루어진 제1 변환 데이터와 상기 제1 및 제2 이미지 데이터의 상위 비트로 이루어진 제2 변환 데이터로 변환하여, 상기 제1 변환 데이터는 제1 프레임 버퍼에 저장하고, 상기 제2 변환 데이터는 제2 프레임 버퍼에 저장하고,
상기 제1 프레임 버퍼와 상기 제2 프레임 버퍼는,
상기 로직 회로로부터 이격된 거리 또는 그 안에 저장된 데이터에 대한 리프레쉬 주기 중 적어도 하나가 서로 다른 반도체 장치.
제 17항에 있어서,
상기 DDI는 제3 및 제4 프레임 버퍼를 더 포함하고,
상기 DDI는,
상기 AP로부터 제3 및 제4 이미지 데이터를 더 제공받아 상기 제1 내지 제4 이미지 데이터의 최하위 비트로 이루어진 제1 변환 데이터와, 상기 제1 내지 제4 이미지 데이터의 하위 비트로 이루어진 제2 변환 데이터와, 상기 제1 내지 제4 이미지 데이터의 상위 비트로 이루어진 제3 변환 데이터와, 상기 제1 내지 제4 이미지 데이터의 최상위 비트로 이루어진 제4 변환 데이터로 변환하여, 상기 제1 내지 제4 변환 데이터를 각각 상기 제1 내지 제4 프레임 버퍼에 저장하고,
상기 제3 및 제4 프레임 버퍼의 리프레쉬 주기는 상기 제1 및 제2 프레임 버퍼의 리프레쉬 주기보다 큰 반도체 장치.
제 18항에 있어서,
상기 제4 프레임 버퍼의 리프레쉬 주기는 상기 제3 프레임 버퍼의 리프레쉬 주기보다 크고,
상기 제2 프레임 버퍼의 리프레쉬 주기는 상기 제1 프레임 버퍼의 리프레쉬 주기보다 큰 반도체 장치.
서로 다른 제1 및 제2 비트 셋(bit set)을 포함하는 제1 이미지 데이터와, 상기 제1 및 제2 비트 셋에 각각 대응하며 서로 다른 제3 및 제4 비트 셋을 포함하는 제2 이미지 데이터를 제공받고,
상기 제1 및 제2 이미지 데이터를 상기 제1 및 제3 비트 셋으로 이루어진 제1 변환 데이터와, 상기 제2 및 제4 비트 셋으로 이루어진 제2 변환 데이터로 변환하고,
상기 제1 변환 데이터를 제1 리프레쉬 주기를 갖는 제1 프레임 버퍼를 이용하여 버퍼링하고,
상기 제2 변환 데이터를 상기 제1 리프레쉬 주기와 다른 제2 리프레쉬 주기를 갖는 제2 프레임 버퍼를 이용하여 버퍼링하고,
상기 제1 및 제2 변환 데이터를 상기 제1 및 제2 이미지 데이터로 변환하여 표시부에 출력하는 것을 포함하는 반도체 장치의 구동 방법.