KR102009166B1

KR102009166B1 - 영상 데이터 구동 장치, 이를 포함하는 디스플레이 장치, 및 영상 데이터 구동 장치의 구동 방법

Info

Publication number: KR102009166B1
Application number: KR1020130023507A
Authority: KR
Inventors: 우재혁; 강원식; 김양효; 김인석; 배종곤
Original assignee: 삼성전자 주식회사
Priority date: 2013-03-05
Filing date: 2013-03-05
Publication date: 2019-10-21
Also published as: US20140253532A1; US9773468B2; TW201435836A; CN104036712B; CN104036712A; KR20140109152A; TWI611386B

Abstract

영상 데이터 구동 장치가 제공된다. 영상 데이터 구동 장치는, 제1 영상 데이터를 제공받고 이를 바탕으로 제1 픽셀에 제1 영상 신호를 제공하는 제1 소오스 앰프, 및 제2 영상 데이터와 제1 제어 데이터를 제공받고 이를 바탕으로 제2 픽셀에 제2 영상 신호를 제공하는 제2 소오스 앰프를 포함하되, 제2 소오스 앰프는, 제2 영상 데이터를 바탕으로 입력 신호를 제1 처리하는 제1 스테이지와 제1 처리된 입력 신호를 제2 처리하여 제2 영상 신호를 출력하는 제2 스테이지를 포함하고, 제1 제어 데이터가 제1 데이터일 경우, 제1 및 제2 스테이지가 모두 인에이블(enable)되어 제2 소오스 앰프가 제2 영상 신호를 제2 픽셀에 제공하고, 제1 제어 데이터가 제1 데이터와 다른 제2 데이터일 경우, 제1 스테이지는 인에이블되고 제2 스테이지는 디스에이블(disable)되어 제1 소오스 앰프가 제1 영상 신호를 제2 픽셀에 제공한다.

Description

영상 데이터 구동 장치, 이를 포함하는 디스플레이 장치, 및 영상 데이터 구동 장치의 구동 방법{Display driving device, display appartus comprising the same, and method for operating the device}

본 발명은 영상 데이터 구동 장치, 이를 포함하는 디스플레이 장치, 및 영상 데이터 구동 장치의 구동 방법에 관한 것이다.

기술 발전에 따라 각종 전자 제품의 휴대성이 증대되고 소형화가 진행됨에 따라, 디스플레이 패널을 구동하는 DDI(Display Driving IC)에 있어서도 많은 변화가 요구되고 있다.

그 일 예로, 전자 제품의 휴대성이 증대됨에 따라 많은 전자 제품이 베터리를 전원으로 사용하게 되었으며, 이에 따라 DDI의 전력 소모가 작아져야할 필요가 있다. 또한, 전자 제품의 크기가 점차 작아짐에 따라, DDI가 전자 제품 내에서 차지하는 면적도 같이 줄어들어야할 필요가 있다.

이에 따라서, 전력 소모를 줄이고, 소형화가 가능한 DDI에 대한 연구가 진행되고 있다.

본 발명이 해결하고자 하는 기술적 과제는 구동 전력 소모가 저감된 영상 데이터 구동 장치를 제공하는 것이다.

본 발명이 해결하고자 하는 다른 기술적 과제는 소형화가 가능한 영상 데이터 구동 장치를 제공하는 것이다.

본 발명이 해결하고자 하는 또 다른 기술적 과제는 상기 영상 데이터 구동 장치를 채용하여 저전력으로 구동 가능한 소형 디스플레이 장치를 제공하는 것이다.

본 발명이 해결하고자 하는 또 다른 기술적 과제는 상기 영상 데이터 구동 장치의 구동 방법을 제공하는 것이다.

본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.

상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 영상 데이터 구동 장치는, 제1 영상 데이터를 제공받고 이를 바탕으로 제1 픽셀에 제1 영상 신호를 제공하는 제1 소오스 앰프, 및 제2 영상 데이터와 제1 제어 데이터를 제공받고 이를 바탕으로 제2 픽셀에 제2 영상 신호를 제공하는 제2 소오스 앰프를 포함하되, 제2 소오스 앰프는, 제2 영상 데이터를 바탕으로 입력 신호를 제1 처리하는 제1 스테이지와 제1 처리된 입력 신호를 제2 처리하여 제2 영상 신호를 출력하는 제2 스테이지를 포함하고, 제1 제어 데이터가 제1 데이터일 경우, 제1 및 제2 스테이지가 모두 인에이블(enable)되어 제2 소오스 앰프가 제2 영상 신호를 제2 픽셀에 제공하고, 제1 제어 데이터가 제1 데이터와 다른 제2 데이터일 경우, 제1 스테이지는 인에이블되고 제2 스테이지는 디스에이블(disable)되어 제1 소오스 앰프가 제1 영상 신호를 제2 픽셀에 제공한다.

본 발명의 몇몇 실시예에서, 상기 제1 제어 데이터가 상기 제1 데이터일 경우, 상기 제1 영상 데이터와 상기 제2 영상 데이터는 서로 다른 데이터이고, 상기 제1 제어 데이터가 상기 제2 데이터일 경우, 상기 제1 영상 데이터와 상기 제2 영상 데이터는 서로 동일한 데이터일 수 있다. 여기서, 상기 제1 데이터는 논리 레벨 하이(logical level high) 데이터를 포함하고, 상기 제2 데이터는 논리 레벨 로우(logical level high) 데이터를 포함할 수 있다.

본 발명의 몇몇 실시예에서, 상기 제1 픽셀과 상기 제2 픽셀은 패널 상에서 서로 인접하여 배치될 수 있다. 특히, 본 발명의 몇몇 실시예에서, 상기 제1 픽셀은 패널의 홀수 열에 배치되고, 상기 제2 픽셀은 패널의 짝수 열에 배치될 수 있다.

본 발명의 몇몇 실시예에서, 상기 제1 처리와 상기 제2 처리는 서로 다른 처리일 수 있다. 구체적으로, 상기 제1 처리를 수행하는 제1 스테이지는 상기 입력 신호를 증폭시키는 증폭 스테이지를 포함하고, 상기 제2 처리를 수행하는 제2 스테이지는 상기 증폭된 입력 신호를 버퍼링(buffering)하는 버퍼링 스테이지를 포함할 수 있다. 이 때, 상기 버퍼 스테이지에 포함된 트랜지스터의 게이트에 접속된 버퍼 스위치는, 상기 제1 제어 데이터에 의해 온/오프(on/off)될 수 있다.

본 발명의 몇몇 실시예에서, 상기 제1 픽셀은, 제1 내지 제3 도트(dot)를 포함하고, 상기 제1 소오스 앰프에 제공되는 제1 영상 데이터는, 제1 내지 제3 서브 영상 데이터를 포함하고, 상기 제1 소오스 앰프는, 상기 제1 내지 제3 도트에 디코더를 통해 상기 제1 내지 제3 서브 영상 데이터에 대응되는 제1 내지 제3 서브 영상 신호를 제공할 수 있다. 이 때, 본 발명의 몇몇 실시예에서, 상기 제1 내지 제3 서브 영상 데이터는 각각 8비트 데이터이고, 상기 제1 제어 데이터는 1비트 데이터일 수 있다.

본 발명의 몇몇 실시예에서, 상기 영상 데이터 구동 장치는 외부로부터 상기 제1 및 제2 영상 데이터를 제공받고 이를 바탕으로 상기 제1 제어 데이터를 생성하는 데이터 비교 블록과, 상기 데이터 비교 블록이 생성한 상기 제1 제어 데이터와, 상기 제1 및 제2 영상 데이터를 상기 제1 및 제2 소오스 앰프에 제공하는 버퍼 유닛을 더 포함하되, 상기 데이터 비교 블록은 로직(logic) 블록 내에 배치되고, 상기 버퍼 유닛은 소오스 드라이버 내에 배치될 수 있다. 이 때, 본 발명의 몇몇 실시예에서, 상기 버퍼 유닛은 직렬화되어(serialized) 제공되는 상기 제1 및 제2 영상 데이터와 제1 제어 데이터를 병렬화(parallelize) 시키는 시프트 레지스터를 포함할 수 있다. 또한, 본 발명의 몇몇 실시예에서, 상기 버퍼 유닛은 직렬화되어 제공되는 상기 제1 및 제2 영상 데이터와 제1 제어 데이터를 순차적으로 저장하고, 이를 병렬화하여 출력하는 그래픽 메모리를 포함할 수 있다.

본 발명의 몇몇 실시예에서, 상기 영상 데이터 구동 장치는 제3 영상 데이터와 제2 제어 데이터를 제공받고 이를 바탕으로 제3 픽셀에 제3 영상 신호를 제공하는 제3 소오스 앰프를 더 포함하고, 상기 제3 소오스 앰프는, 상기 제1 스테이지와 상기 제2 스테이지를 포함하고, 상기 제2 제어 데이터가 상기 제1 데이터일 경우, 상기 제3 소오스 앰프의 상기 제1 및 제2 스테이지가 모두 인에이블되어 상기 제3 소오스 앰프가 상기 제3 영상 신호를 상기 제3 픽셀에 제공하고, 상기 제2 제어 데이터가 상기 제2 데이터일 경우, 상기 제3 소오스 앰프의 상기 제1 스테이지는 인에이블되고 상기 제2 스테이지는 디스에이블되어 상기 제1 소오스 앰프가 상기 제1 영상 신호를 상기 제3 픽셀에 제공할 수 있다. 특히, 본 발명의 몇몇 실시예에서, 상기 영상 데이터 구동 장치는 제4 영상 데이터와 제3 제어 데이터를 제공받고 이를 바탕으로 제4 픽셀에 제4 영상 신호를 제공하는 제4 소오스 앰프를 더 포함하고, 상기 제4 소오스 앰프는, 상기 제1 스테이지와 상기 제2 스테이지를 포함하고, 상기 제3 제어 데이터가 상기 제1 데이터일 경우, 상기 제4 소오스 앰프의 상기 제1 및 제2 스테이지가 모두 인에이블되어 상기 제4 소오스 앰프가 상기 제4 영상 신호를 상기 제4 픽셀에 제공하고, 상기 제3 제어 데이터가 상기 제2 데이터일 경우, 상기 제4 소오스 앰프의 상기 제1 스테이지는 인에이블되고 상기 제2 스테이지는 디스에이블되어 상기 제1 소오스 앰프가 상기 제1 영상 신호를 상기 제4 픽셀에 제공할 수 있다.

상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 영상 데이터 구동 장치는, 입력 패드를 통해 영상 데이터를 제공받고 영상 데이터로부터 제어 데이터를 생성하는 데이터 비교 블록, 그 내부에 데이터 비교 블록이 배치되어 데이터 비교 블록으로부터 생성된 제어 데이터를 출력하는 로직(logic) 블록, 및 로직 블록으로부터 제공받은 영상 데이터 및 제어 데이터에 따라, 서로 다른 소오스 앰프를 통해 제1 및 제2 픽셀에 영상 신호를 제공하거나, 하나의 소오스 앰프를 통해 제1 및 제2 픽셀에 영상 신호를 제공하는 소오스 드라이버를 포함한다.

본 발명의 몇몇 실시예에서, 상기 로직 블록과 데이터 비교 블록은 디지털 회로를 포함하고, 상기 소오스 드라이버는 아날로그 회로를 포함할 수 있다. 이 때, 상기 로직 블록은 상기 소오스 드라이버에 인접하여 배치될 수 있다.

본 발명의 몇몇 실시예에서, 상기 로직 블록은 상기 제어 데이터를 출력하는 단자를 포함할 수 있다.

상기 또 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 디스플레이 장치는, 픽셀을 포함하는 패널, 및 외부로부터 영상 데이터와 제어 데이터를 제공받고, 이를 바탕으로 픽셀에 영상 신호를 제공하는 소오스 앰프를 포함하는 소오스 드라이버를 포함하되, 소오스 앰프는, 제어 데이터와 관계없이 항상 인에이블되어 영상 데이터를 바탕으로 입력 신호를 제1 처리하는 제1 스테이지와, 제어 데이터에 따라 인에이블 여부가 결정되어 제1 처리된 입력 신호를 제2 처리하고 이를 영상 신호로 출력하는 제2 스테이지를 포함한다.

본 발명의 몇몇 실시예에서, 상기 제1 처리를 수행하는 제1 스테이지는 상기 입력 신호를 증폭시키는 증폭 스테이지를 포함하고, 상기 제2 처리를 수행하는 제2 스테이지는 상기 증폭된 입력 신호를 버퍼링(buffering)하는 버퍼링 스테이지를 포함할 수 있다.

본 발명의 몇몇 실시예에서, 상기 픽셀은 제1 및 제2 픽셀을 포함하고, 상기 소오스 드라이버는, 상기 제어 데이터에 따라, 서로 다른 상기 소오스 앰프를 통해 상기 제1 및 제2 픽셀에 상기 영상 신호를 제공하거나, 하나의 상기 소오스 앰프를 통해 상기 제1 및 제2 픽셀에 상기 영상 신호를 제공할 수 있다.

상기 또 다른 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 영상 데이터 구동 장치의 구동 방법은, 픽셀, 및 픽셀에 영상 신호를 제공하는 제1 및 제2 소오스 앰프를 제공하고, 제어 데이터에 따라 제1 및 제2 소오스 앰프 중 어느 하나를 통해 픽셀에 영상 신호를 제공하는 것을 포함하되, 제1 및 제2 소오스 앰프는, 각각 제공받은 영상 데이터를 바탕으로 입력 신호를 제1 처리하는 제1 스테이지와 제1 처리된 입력 신호를 제2 처리하여 영상 신호를 출력하는 제2 스테이지를 포함하고, 제어 데이터가 제1 데이터일 경우, 제1 및 제2 스테이지가 모두 인에이블되어 제2 소오스 앰프가 영상 신호를 픽셀에 제공하고, 제어 데이터가 제2 데이터일 경우, 제2 소오스 앰프의 제1 스테이지는 인에이블되고 제2 스테이지는 디스에이블되어 제1 소오스 앰프가 영상 신호를 픽셀에 제공한다.

본 발명의 몇몇 실시예에서, 상기 제1 및 제2 소오스 앰프는 소오스 드라이버 내에서 서로 인접하여 배치될 수 있다.

본 발명의 몇몇 실시예에서, 상기 제1 처리를 수행하는 제1 스테이지는, 상기 입력 신호를 증폭시키는 증폭 스테이지를 포함하고, 상기 제2 처리를 수행하는 제2 스테이지는, 상기 증폭된 입력 신호를 버퍼링(buffering)하는 버퍼링 스테이지를 포함할 수 있다.

본 발명의 몇몇 실시예에서, 상기 제어 데이터가 상기 제2 데이터일 경우, 상기 픽셀과 상기 픽셀에 인접한 픽셀에는 서로 동일한 상기 영상 신호가 제공될 수 있다.

기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.

도 1은 본 발명의 일 실시예에 따른 영상 데이터 구동 장치의 구성을 도시한 블록도이다.
도 2는 도 1의 버퍼 유닛의 예시적인 상세 구성을 도시한 블록도이다.
도 3은 도 1의 소오스 앰프의 예시적인 상세 구성을 도시한 블록도이다.
도 4는 도 3의 소오스 앰프의 예시적인 상세 구성을 도시한 회로도이다.
도 5는 본 발명의 일 실시예에 따른 영상 데이터 구동 장치의 구성을 도시한 배치도이다.
도 6 내지 도 8은 본 발명의 일 실시예에 따른 영상 데이터 구동 장치의 구동 방법을 설명하기 위한 도면들이다.
도 9는 본 발명의 일 실시예에 따른 영상 데이터 구동 장치의 효과를 설명하기 위한 도면이다.
도 10은 본 발명의 다른 실시예에 따른 영상 데이터 구동 장치의 구성을 도시한 블록도이다.
도 11은 도 10의 버퍼 유닛의 예시적인 상세 구성을 도시한 블록도이다.
도 12는 본 발명의 또 다른 실시예에 따른 영상 데이터 구동 장치의 구성을 도시한 블록도이다.
도 13은 본 발명의 일 실시예에 따른 디스플레이 장치의 구성을 도시한 블록도이다.
도 14는 본 발명의 실시예들에 따른 디스플레이 구동 장치가 채용될 수 있는 전자 시스템의 구성을 도시한 블록도이다.
도 15은 도 14의 전자 시스템이 스마트 폰에 적용되는 예를 도시한 도면이다.
도 16은 도 14의 전자 시스템이 테블릿 PC에 적용되는 예를 도시한 도면이다.
도 17은 도 14의 전자 시스템이 노트북에 적용되는 예를 도시한 도면이다.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.

하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다.

본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.

비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.

다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.

도 1은 본 발명의 일 실시예에 따른 영상 데이터 구동 장치의 구성을 도시한 블록도이다.

도 1을 참조하면, 영상 데이터 구동 장치(1)는 로직 블록(10)과 소오스 드라이버(60)를 포함한다.

로직 블록(10)은 외부로부터 입력되는 영상 데이터(DD)를 디지털 처리하여 소오스 드라이버(60)에 제공하는 블록일 수 있다. 즉, 로직 블록(10)은 외부로부터 입력되는 영상 데이터(DD)를 디지털 처리하기 위한 디지털 회로를 포함할 수 있다. 특히, 본 실시예에서, 로직 블록(10)은 외부로부터 입력되는 영상 데이터(DD)를 비교하여 제어 데이터(CD)를 생성하는 데이터 비교 블록(20)을 포함할 수 있다. 다시 말해, 데이터 비교 블록(20)은 로직 블록(10) 내에 배치될 수 있으며, 로직 블록(10)에 포함된 디지털 회로의 일부를 이용해 구현될 수 있다.

본 발명의 몇몇 실시예에서, 데이터 비교 블록(20)은 서로 인접하여 배치된 소오스 앰프(SA1~SAn)에 제공되는 데이터를 비교하고, 그 결과를 바탕으로 제어 데이터(CD)를 생성할 수 있다.

예를 들어, 데이터 비교 블록(20)은 제1 소오스 앰프(SA1)를 통해 출력되는 제1 영상 데이터(DD)와 제2 소오스 앰프(SA2)를 통해 출력되는 제2 영상 데이터(DD)가 서로 다를 경우, 제어 데이터(CD)로 제1 데이터를 생성하고, 제3 소오스 앰프(SA3)를 통해 출력되는 제3 영상 데이터(DD)와 제4 소오스 앰프(SA4)를 통해 출력되는 제4 영상 데이터(DD)가 서로 동일할 경우, 제어 데이터(CD)로 제2 데이터를 생성할 수 있다. 여기서, 제어 데이터(CD)로 생성되는 제1 데이터는 예를 들어, 논리 레벨 하이(logical level high) 데이터를 포함하고, 제2 데이터는 예를 들어, 논리 레벨 로우(logical level high) 데이터를 포함할 수 있다.

더욱 구체적으로, 제1 소오스 앰프(SA1)를 통해 출력되는 제1 영상 데이터(DD)와 제2 소오스 앰프(SA2)를 통해 출력되는 제2 영상 데이터(DD)가 서로 다를 경우, 데이터 비교 블록(20)은 제어 데이터(CD)로 ′1′을 생성할 수 있고, 제3 소오스 앰프(SA3)를 통해 출력되는 제3 영상 데이터(DD)와 제4 소오스 앰프(SA4)를 통해 출력되는 제4 영상 데이터(DD)가 서로 동일할 경우 데이터 비교 블록(20)은 제어 데이터(CD)로 ′0′을 생성할 수 있다. 하지만, 데이터 비교 블록(20)이 생성하는 제어 데이터(CD)의 예가 이에 제한되는 것은 아니며, 이와 다르게 얼마든지 변형될 수 있다.

한편, 앞서 설명한 내용에서는, 제1 소오스 앰프(SA1)를 통해 출력되는 제1 영상 데이터(DD)와 제2 소오스 앰프(SA2)를 통해 출력되는 제2 영상 데이터(DD)가 서로 다르고, 제3 소오스 앰프(SA3)를 통해 출력되는 제3 영상 데이터(DD)와 제4 소오스 앰프(SA4)를 통해 출력되는 제4 영상 데이터(DD)가 서로 동일한 경우에 대해서만 예시하였으나, 이와 반대일 경우도 데이터 비교 블록(20)은 동일한 동작을 수행할 수 있다. 즉, 제1 소오스 앰프(SA1)를 통해 출력되는 제1 영상 데이터(DD)와 제2 소오스 앰프(SA2)를 통해 출력되는 제2 영상 데이터(DD)가 서로 동일할 경우, 데이터 비교 블록(20)은 제어 데이터(CD)로 ′0′을 생성할 수 있고, 제3 소오스 앰프(SA3)를 통해 출력되는 제3 영상 데이터(DD)와 제4 소오스 앰프(SA4)를 통해 출력되는 제4 영상 데이터(DD)가 서로 다를 경우 데이터 비교 블록(20)은 제어 데이터(CD)로 ′1′을 생성할 수 있다.

외부로부터 데이터 비교 블록(20)에 제공되는 영상 데이터(DD)는 예를 들어, 직렬화되어(serialized) 제공될 수 있다. 본 발명의 몇몇 실시예에서, 한 픽셀(Px1~Pxn)을 구동하기 위해서는 24비트의 데이터가 필요할 수 있다. 이렇게 한 픽셀(Px1~Pxn)을 구동하기 위한 24비트의 데이터는 각 픽셀 구동에 필요한 데이터별로 그룹핑(grouping)되어 데이터 비교 블록(20)에 제공될 수 있다. 즉, 제1 픽셀(Px1) 구동에 필요한 24비트의 데이터가 직렬화되어 데이터 비교 블록(20)에 제공된 후, 제2 픽셀(Px2) 구동에 필요한 24비트의 데이터가 역시 직렬화되어 데이터 비교 블록(20)에 제공될 수 있다.

데이터 비교 블록(20)은 직렬화되어 제공된 24비트의 영상 데이터(DD)를 제공받고, 여기에, 앞서 설명한 제어 데이터(CD)를 추가할 수 있다. 구체적으로, 예를 들어, 데이터 비교 블록(20)은 제1 픽셀(Px1) 구동에 필요한 24비트 영상 데이터(DD)와 제2 픽셀(Px2) 구동에 필요한 24비트 영상 데이터(DD)를 비교한 후, 비교 결과 영상 데이터(DD)가 서로 다르다면, 제어 데이터(CD)로 제1 데이터를 생성한 후, 이를 제2 픽셀(Px) 구동에 필요한 24비트 영상 데이터(DD)에 포함시켜서 버퍼 유닛(30)에 제공할 수 있다. 또한, 데이터 비교 블록(20)은, 제1 픽셀(Px1) 구동에 필요한 24비트 영상 데이터(DD)와 제2 픽셀(Px2) 구동에 필요한 24비트 영상 데이터(DD)를 비교한 후, 비교 결과 영상 데이터(DD)가 서로 동일하다면, 제어 데이터(CD)로 제2 데이터를 생성한 후, 이를 제2 픽셀(Px2) 구동에 필요한 24비트 영상 데이터(DD)에 포함시켜서 버퍼 유닛(30)에 제공할 수 있다. 이에 따라, 데이터 비교 블록(20)이 출력하는 데이터는 25비트(영상 데이터(DD) 24비트 + 제어 데이터(CD) 1비트) 단위로 그룹핑된 직렬 데이터일 수 있다.

본 발명의 몇몇 실시예에서, 데이터 비교 블록(20)은 서로 인접하여 배치된 소오스 앰프(SA1~SAn)에 제공될 제어 데이터(CD)를 서로 다른 방식으로 생성할 수 있다. 구체적으로, 본 발명의 몇몇 실시예에서, 데이터 비교 블록(20)은 홀수 열에 배치된 소오스 앰프(예를 들어, SA(n-1))에 제공될 제어 데이터(CD)와 짝수 열에 배치된 소오스 앰프(예를 들어, SA2n)에 제공될 제어 데이터(CD)를 서로 다른 방식으로 생성할 수 있다. 예를 들어, 데이터 비교 블록(20)은, 홀수 열에 배치된 소오스 앰프(예를 들어, SA(n-1))에 제공될 제어 데이터(CD)로는 항상 제1 데이터를 생성할 수 있고, 짝수 열에 배치된 소오스 앰프(예를 들어, SAn)에 제공될 제어 데이터(CD)는 앞서 설명한 방식으로 생성할 수 있다.

구체적으로 예를 들어, 데이터 비교 블록(20)은 제1 픽셀(Px1) 구동에 필요한 24비트 영상 데이터(DD)에 대해서는, 항상 제어 데이터(CD)로 제1 데이터를 생성할 수 있으나, 제1 픽셀(Px1)과 인접하여 배치된 제2 픽셀(Px2) 구동에 필요한 24비트 영상 데이터(DD)에 대해서는, 이를 제1 픽셀(Px1) 구동에 필요한 24비트 영상 데이터(DD)와 비교한 후, 서로 다르면 제어 데이터(CD)로 제1 데이터를 생성하고, 서로 동일하다면 제어 데이터(CD)로 제2 데이터를 생성할 수 있다.

소오스 드라이버(60)는 버퍼 유닛(30)과, 복수의 디코더(40-1~40~n, 50-1~50-n)와, 복수의 소오스 앰프(SA1~SAn)을 포함할 수 있다. 본 발명의 몇몇 실시에에서, 이러한 소오스 드라이버(60)는 아날로그 회로를 포함할 수 있다.

버퍼 유닛(30)은 데이터 비교 블록(20)으로부터 제어 데이터(CD)와 영상 데이터(DD)를 제공받고, 이를 미리 정해진 시점에 소오스 앰프(SA1~SAn)에 제공하는 역할을 할 수 있다. 다시 말해, 버퍼 유닛(30)은 직렬화되어 데이터 비교 블록(20)으로부터 제공되는 영상 데이터(DD)와 제어 데이터(CD)를 버퍼링한 후, 이를 미리 정해진 시점에 각 소오스 앰프(SA1~SAn)에 동시에 제공하는 역할을 할 수 있다. 이에 따라, 직렬화되어 버퍼 유닛(30)에 제공된 영상 데이터(DD)와 제어 데이터(CD)는 병렬화(parallelize)되어 각 소오스 앰프(SA1~SAn)에 제공될 수 있다.

본 발명의 몇몇 실시예에서, 버퍼 유닛(30)은 이러한 역할을 수행하기 위해 예를 들어, 복수의 시프트 레지스터로 구성될 수 있다. 이하, 도 2를 참조하여, 이에 대해 보다 구체적으로 설명하도록 한다.

도 2는 도 1의 버퍼 유닛의 예시적인 상세 구성을 도시한 블록도이다.

도 2를 참조하면, 버퍼 유닛(30)은 제1 시프트 레지스터(30-11~30-1n)와 제2 시프트 레지스터(30-21~30-2n)를 포함할 수 있다.

제1 시프트 레지스터(30-11~30-1n)는 데이터 비교 블록(20)으로부터 제공된 직렬화된 25비트 데이터를 병렬화하는 역할을 할 수 있다. 구체적으로, 각각의 제1 시프트 레지스터(30-11~30-1n)는 25개의 시프트 레지스터로 이루어질 수 있으며, 도시된 것과 같이 시프트 클럭(SHIFT CLOCK)에 동기화되어, 직렬화된 25비트 데이터를 병렬화시키는 역할을 할 수 있다.

제2 시프트 레지스터(30-21~30-2n)는 제1 시프트 레지스터(30-11~30-1n)로부터 출력된 병렬화된 25비트 데이터를 래치(latch)하고, 미리 정해진 시점에 이들을 출력하는 역할을 할 수 있다. 구체적으로, 각각의 제2 시프트 레지스터(30-21~30-2n) 역시 25개의 시프트 레지스터로 이루어질 수 있으며, 래치 클럭(LATCH_CK)이 인가되면 래치된 각 데이터를 동시에 출력할 수 있다.

도 2에서는, 영상 데이터(DD)가 24비트로 이루어지고, 이에 대한 제어 데이터(CD)가 1비트로 이루어진 예를 도시하였으나, 본 발명이 이에 제한되는 것은 아니다. 예를 들어, 영상 데이터(DD)가 48(예를 들어, 16+16+16)비트로 이루어지고, 이에 대한 제어 데이터(CD)가 1비트로 이루어진 경우, 버퍼 유닛(30)의 구성은 이와 다르게 변형될 수 있다. 구체적으로 예를 들어, 영상 데이터(DD)가 48비트로 이루어지고, 이에 대한 제어 데이터(CD)가 1비트로 이루어진 경우, 제1 및 제2 시프트 레지스터(30-11~30-1n, 30-21~30-2n) 각각은 도 2에 도시된 것과 달리, 49개의 시프트 레지스터로 이루어지도록 변형될 수 있다.

다시 도 1을 참조하면, 버퍼 유닛(30)으로부터 출력된 24비트의 영상 데이터(DD)는 제1 디코더(40-1~40-n)에 제공될 수 있다. 그리고, 각각의 제1 디코더(40-1~40-n)는 제1 내지 제3 컨트롤 신호(CR, CG, CB) 신호에 따라 제공된 24비트의 영상 데이터(DD)를 8비트로 이루어진 제1 내지 제3 서브 영상 데이터로 디코딩할 수 있다. 예를 들어, 제1 컨트롤 신호(CR)가 제1 디코더(40-1~40-n)에 제공될 경우, 제1 디코더(40-1~40-n)는 24비트의 영상 데이터(DD) 중 앞선 8비트로 이루어진 제1 서브 영상 데이터를 소오스 앰프(SA1~SAn)에 제공하고, 이어서 제2 컨트롤 신호(CG)가 제1 디코더(40-1~40-n)에 제공될 경우, 제1 디코더(40-1~40-n)는 24비트의 영상 데이터(DD) 중 그 다음 8비트로 이루어진 제2 서브 영상 데이터를 소오스 앰프(SA1~SAn)에 제공하며, 마지막으로 제3 컨트롤 신호(CB)가 제1 디코더(40-1~40-n)에 제공될 경우, 제1 디코더(40-1~40-n)는 24비트의 영상 데이터(DD) 중 마지막 8비트로 이루어진 제3 서브 영상 데이터를 소오스 앰프(SA1~SAn)에 제공할 수 있다.

여기서, 8비트로 이루어진 각각의 서브 영상 데이터는 각 픽셀(Px1~Pxn)을 구성하는 3개의 도트(dot)를 구동시키는데 필요한 데이터일 수 있다. 즉, 제1 컨트롤 신호(CR)에 의해 디코딩 되어 출력되는 8비트의 제1 서브 영상 데이터는 소오스 앰프(SA1~SAn)를 거쳐 제1 서브 영상 신호로 변환된 후 각 픽셀(Px1~Pxn)의 제1 도트(R)에 제공될 수 있고, 이어서 제2 컨트롤 신호(CG)에 의해 디코딩 되어 출력되는 8비트의 제2 서브 영상 데이터는 소오스 앰프(SA1~SAn)를 거쳐 제2 서브 영상 신호로 변환된 후 각 픽셀(Px1~Pxn)의 제2 도트(G)에 제공될 수 있으며, 마지막으로 제3 컨트롤 신호(CB)에 의해 디코딩되어 출력되는 8비트의 제3 서브 영상 데이터는 소오스 앰프(SA1~SAn)를 거쳐 제3 서브 영상 신호로 변환된 후 각 픽셀(Px1~Pxn)의 제3 도트(B)에 제공될 수 있다.

한편, 버퍼 유닛(30)으로부터 출력된 1비트의 제어 데이터(CD)는 각각의 소오스 앰프(SA1~SAn)에 제공될 수 있다. 또한, 홀수 열에 배치된 소오스 앰프(SA(n-1))에 제공되는 제어 데이터(CD)는 도시된 것과 같이 복수의 스위치(S1~Sm)에도 제공될 수 있다. 여기서, 제어 데이터(CD)가 예를 들어, 논리 레벨 하이인 제1 데이터라면, 이러한 제어 데이터(CD)는 각 소오스 앰프(SA1~SAn)를 인에이블(enable)시키고, 각 스위치(S1~Sm)를 오프(off)시킬 수 있다. 반대로, 제어 데이터(CD)가 예를 들어, 논리 레벨 로우인 제2 데이터라면, 이러한 제어 데이터(CD)는 각 소오스 앰프(SA1~SAn)를 디스에이블(disable)시키고, 각 스위치(S1~Sm)를 온(on)시킬 수 있다. 이와 같은 본 실시예에 따른 영상 데이터 구동 장치(1)의 구체적인 동작은 후술하도록 한다.

이러한 제1 디코더(40-1~40-n)는 예시적으로 제1 내지 제3 컨트롤 신호(CR, CG, CB) 신호에 의해 각각 온/오프되는 제1 내지 제3 디코딩 스위치를 통해 구현할 수 있으나, 본 발명이 이에 제한되는 것은 아니다.

각각의 소오스 앰프(SA1~SAn)는 제공받은 영상 데이터(DD)를 바탕으로 입력 신호에 대해 서로 다른 처리를 수행한 후, 제공받은 영상 데이터(DD)에 대응하는 영상 신호를 출력하는 복수의 스테이지로 구성될 수 있다. 이하, 도 3 및 도 4를 참조하여, 이러한 소오스 앰프(SA1~SAn)의 구성에 대해 보다 구체적으로 설명하도록 한다.

도 3은 도 1의 소오스 앰프의 예시적인 상세 구성을 도시한 블록도이다. 도 4는 도 3의 소오스 앰프의 예시적인 상세 구성을 도시한 회로도이다.

도 3 및 도 4를 참조하면, 소오스 앰프(SAn)는 제공 받은 영상 데이터(DD)를 바탕으로 입력단(IN)에 입력되는 입력 신호를 제1 처리하는 제1 스테이지와 제1 스테이지에 의해 제1 처리된 입력 신호를 제2 처리하는 제2 스테이지를 포함할 수 있다. 본 발명의 몇몇 실시예에서, 이렇게 제1 처리를 수행하는 제1 스테이지는 입력 신호를 제공받은 영상 데이터(DD)에 따라 증폭시키는 증폭 스테이지(82)일 수 있고, 제2 처리를 수행하는 제2 스테이지는 증폭된 입력 신호를 버퍼링(buffering)하는 버퍼링 스테이지(84)일 수 있다.

구체적으로, 증폭 스테이지(82)는 디코더(도 1의 40-1~40-n, 50-1~50-n)에 제1 컨트롤 신호(CR)가 인가되는 동안, 입력단(IN)에 입력된 입력 신호를 버퍼 유닛(도 1의 30)으로부터 제공받은 제1 서브 영상 데이터에 따라 증폭시키고, 버퍼 스테이지(84)는 이를 버퍼링하여 제1 서브 영상 신호로 출력할 수 있다. 또한, 증폭 스테이지(82)는 디코더(도 1의 40-1~40-n, 50-1~50-n)에 제2 컨트롤 신호(CG)가 인가되는 동안, 입력단(IN)에 입력된 입력 신호를 버퍼 유닛(도 1의 30)으로부터 제공받은 제2 서브 영상 데이터에 따라 증폭시키고, 버퍼 스테이지(84)는 이를 버퍼링하여 제2 서브 영상 신호로 출력할 수 있다. 또한, 증폭 스테이지(82)는 디코더(도 1의 40-1~40-n, 50-1~50-n)에 제3 컨트롤 신호(CB)가 인가되는 동안, 입력단(IN)에 입력된 입력 신호를 버퍼 유닛(도 1의 30)으로부터 제공받은 제3 서브 영상 데이터에 따라 증폭시키고, 버퍼 스테이지(84)는 이를 버퍼링하여 제3 서브 영상 신호로 출력할 수 있다.

도 4에는 이러한 본 실시예에 따른 증폭 스테이지(82)가 제1 내지 제7 NMOS 트랜지스터(MN1~MN7)와, 제1 내지 제7 PMOS 트랜지스터(MP1~MP7)와, 제1 내지 제4 컨트롤 트랜지스터(MC1~MC4)로 구성된 것이 도시되어 있으나, 본 발명이 이러한 예시에 제한되는 것은 아니다. 도 4에 예시된 증폭 스테이지(82)로는, 버퍼 유닛(도 1의 30)으로부터 제공받은 영상 데이터(DD)에 따라 전원단(VDD)으로부터 접지단으로 흐르는 제1 내지 제3 전류(I1~I3)가 결정됨으로써 입력단(IN)에 입력된 입력 신호가 증폭되는 구성이 예시되어 있다.

한편, 본 발명의 몇몇 실시예에서, 증폭 스테이지(82)는 도시된 것과 같은 제1 내지 제4 증폭 스위치(AS1~AS4)를 포함할 수 있다. 이 때, 제1 내지 제4 증폭 스위치(AS1~AS4)는 버퍼 유닛(도 1의 30)으로부터 출력된 제어 데이터(CD)와는 무관하게 온/오프(on/off)가 결정될 수 있다. 즉, 버퍼 유닛(도 1의 30)으로부터 출력된 제어 데이터(CD)는 증폭 스테이지(82)에 포함된 제1 내지 제4 증폭 스위치(AS1~AS4)의 온/오프에 영향을 주지 않게 된다. 예를 들어, 본 발명의 몇몇 실시예에서, 증폭 스테이지(82)에 포함된 제1 내지 제4 증폭 스위치(AS1~AS4)는 버퍼 유닛(도 1의 30)으로부터 출력된 제어 데이터(CD)와 무관하게 항상 온되어 있을 수 있다(본 발명의 몇몇 실시예에서, 이러한 제1 내지 제4 증폭 스위치(AS1~AS4)를 생략하는 것도 가능하다). 이 경우, 소오스 앰프(SAn)의 증폭 스테이지(82)는 버퍼 유닛(도 1의 30)으로부터 출력된 제어 데이터(CD)와 무관하게 항상 인에이블될 수 있다. 다시 말해, 제1 내지 제3 전류(I1~I3)는 영상 데이터(DD)가 인가될 때 마다 언제나 전원단(VDD)으로부터 접지단으로 흐르게 된다.

한편, 버퍼 유닛(도 1의 30)으로부터 출력된 제어 데이터(CD)는 버퍼 스테이지(84)에 제공될 수 있다. 즉, 다시 말해, 버퍼 유닛(도 1의 30)으로부터 출력된 제어 데이터(CD)는 소오스 앰프(SAn)의 증폭 스테이지(82)의 인에이블 여부에는 영향을 주지 못하나, 버퍼 스테이지(84)를 인에이블시키거나 디스에이블시키는데 사용될 수 있다.

버퍼 스테이지(84)는 예를 들어, 도시된 것과 같이 제8 PMOS 트랜지스터(MP8)와 제8 NMOS 트랜지스터(MN8)로 구성될 수 있으며, 도시된 것과 같이 제1 내지 제4 버퍼 스위치(BS1~BS4)를 포함할 수 있다. 여기서, 제1 내지 제4 버퍼 스위치(BS1~BS4)는 각각 제8 PMOS 트랜지스터(MP8)와 제8 NMOS 트랜지스터(MN8)의 게이트에 접속될 수 있으며, 버퍼 유닛(도 1의 30)으로부터 출력된 제어 데이터(CD)에 따라 온/오프(on/off)가 결정될 수 있다.

구체적으로, 버퍼 유닛(도 1의 30)으로부터 출력된 제어 데이터(CD)가 제1 데이터(예를 들어, 논리 레벨 하이)인 경우, 제1 내지 제4 버퍼 스위치(BS1~BS4)는 각각 온될 수 있고, 버퍼 유닛(도 1의 30)으로부터 출력된 제어 데이터(CD)가 제2 데이터(예를 들어, 논리 레벨 로우)인 경우, 제1 내지 제4 버퍼 스위치(BS1~BS4)는 각각 오프될 수 있다. 다시 말해, 버퍼 유닛(도 1의 30)으로부터 출력된 제어 데이터(CD)가 제1 데이터(예를 들어, 논리 레벨 하이)인 경우 버퍼 스테이지(84)는 인에이블되고, 버퍼 유닛(도 1의 30)으로부터 출력된 제어 데이터(CD)가 제2 데이터(예를 들어, 논리 레벨 로우)인 경우 버퍼 스테이지(84)는 디스에이블될 수 있다. 이처럼, 버퍼 스테이지(84)가 인에이블될 경우, 전원단(VDD)으로부터 접지단으로는 제4 전류(I4)가 흐르게 되나, 버퍼 스테이지(84)가 디스에이블될 경우, 전원단(VDD)으로부터 접지단으로는 도시된 제4 전류(I4)가 흐르지 않게 된다.

한편, 도 4에서는 버퍼 스테이지(84) 구성의 일 예로, 한 쌍의 트랜지스터(MP8, MN8)와 4개의 스위치(BS1~BS4)를 예시하였으나, 본 발명이 도시된 예에 제한되는 것은 아니며, 증폭 스테이지(82)로부터 출력된 신호를 버퍼링할 수 있은 구성이라면, 이와 다르게 얼마든지 변형 가능하다.

다시 도 1을 참조하면, 각 소오스 앰프(SA1~SAn)로부터 출력된 제1 내지 제3 서브 영상 신호는 제2 디코더(50-1~50-n)에 제공될 수 있다. 제2 디코더(50-1~50-n)는 제1 디코더(40-1~40-n)와 마찬가지로, 제2 디코더(50-1~50-n)에 인가되는 영상 신호를 디코딩하는 역할을 할 수 있다.

구체적으로, 제2 디코더(50-1~50-n)는 각 소오스 앰프(SA1~SAn)로부터 출력된 제1 내지 제3 서브 영상 신호를 제1 내지 제3 컨트롤 신호(CR, CG, CB) 신호에 따라 디코딩하여, 각 픽셀(Px1~Pxn)에 제공할 수 있다. 구체적으로, 제2 디코더(50-1~50-n)에 제1 컨트롤 신호(CR)가 인가되면 제2 디코더(50-1~50-n)는 각 소오스 앰프(SA1~SAn)로부터 출력된 제1 서브 영상 데이터를 각 픽셀(Px1~Pxn)의 제1 도트(R)에 제공하고, 이어서 제2 디코더(50-1~50-n)에 제2 컨트롤 신호(CG)가 인가되면 제2 디코더(50-1~50-n)는 각 소오스 앰프(SA1~SAn)로부터 출력된 제2 서브 영상 데이터를 각 픽셀(Px1~Pxn)의 제2 도트(G)에 제공하며, 마지막으로, 제2 디코더(50-1~50-n)에 제3 컨트롤 신호(CB)가 인가되면 제2 디코더(50-1~50-n)는 각 소오스 앰프(SA1~SAn)로부터 출력된 제3 서브 영상 데이터를 각 픽셀(Px1~Pxn)의 제3 도트(B)에 제공할 수 있다.

이러한 제2 디코더(50-1~50-n) 역시 예시적으로 제1 내지 제3 컨트롤 신호(CR, CG, CB) 신호에 의해 각각 온/오프되는 제1 내지 제3 디코딩 스위치를 통해 구현할 수 있으나, 본 발명이 이에 제한되는 것은 아니다.

도 5는 본 발명의 일 실시예에 따른 영상 데이터 구동 장치의 구성을 도시한 배치도이다.

도 5를 참조하면, 영상 데이터 구동 장치(1)의 하단에는 앞서 설명한 로직 블록(10)에 외부로부터 제공받은 영상 데이터(도 1의 DD)를 전달하기 위한 입력 패드(12)가 배치될 수 있다. 이러한 입력 패드(12)는 도시된 것과 같이 영상 데이터 구동 장치(1) 하단의 장변을 따라 연장된 형상으로 배치될 수 있다.

로직 블록(10)은 입력 패드(12) 상단에 입력 패드(12)와 인접하게 배치될 수 있고, 로직 블록(10)의 좌우에는 도시된 것과 같이 파워 블록(14)이 배치될 수 있다. 이러한 파워 블록(14)은 영상 데이터 구동 장치(1)의 구동에 필요한 파워를 레귤레이팅하는 블록일 수 있다. 파워 블록(14)의 외측으로는 게이트 블록(52)이 배치될 수 있다. 이러한 게이트 블록(52)은 그 내부에 게이트 드라이버(미도시)가 배치될 수 있으며, 패널에 배치된 복수의 게이트 라인에 제공할 게이트 구동 신호를 생성할 수 있다.

로직 블록(10)의 상단에는 감마 보정 회로(55)가 배치될 수 있다. 이러한 감마 보정 회로(55)는 패널에 포함된 각 픽셀(Px1~Pxn)이 충실한 색을 재현할 수 있도록 감마 보정(gamma correction)을 수행하는 회로일 수 있다. 감마 보정 회로(55)의 양측에는 앞서 설명한 소오스 드라이버(60)가 배치될 수 있다. 이러한 소오스 드라이버(60)는 도시된 것과 같이 로직 블록(10)에 인접하여 배치될 수 있다. 한편, 앞서 설명한 것과 같이 본 실시예에서, 데이터 비교 블록(20)은 소오스 드라이버(60) 내에 배치되지 않고, 로직 블록(10) 내에 배치될 수 있다. 이에 따라, 상세하게 도시하지는 않았으나, 로직 블록(10)은 앞서 설명한 제어 데이터(도 1의 CD)를 출력하는 출력 단자를 포함할 수 있고, 소오스 드라이버(60)는 이를 통해 로직 블록(10)에서 생성한 제어 데이터(도 1의 CD)를 제공받을 수 있다.

소오스 드라이버(60)와 게이트 블록(52) 상단에는 소오스 드라이버(60)로부터 생성된 영상 신호를 출력하기 위한 소오스 출력 패드(74)와 게이트 블록(52)으로부터 생성된 게이트 구동 신호를 출력하기 위한 게이트 출력 패드(72)가 배치될 수 있다. 도시된 것과 같이, 소오스 출력 패드(74)는 영상 데이터 구동 장치(1) 상단의 장변을 따라 연장된 형상으로 배치되되 소오스 드라이버(60)에 인접하여 배치될 수 있고, 게이트 출력 패드(72) 역시 영상 데이터 구동 장치(1) 상단의 장변을 따라 연장된 형상으로 배치되되 게이트 드라이버(52)에 인접하여 배치될 수 있다.

이하, 도 6 내지 도 8을 참조하여, 본 발명의 일 실시예에 따른 영상 데이터 구동 장치의 구동 방법에 대해 설명하도록 한다.

도 6 내지 도 8은 본 발명의 일 실시예에 따른 영상 데이터 구동 장치의 구동 방법을 설명하기 위한 도면들이다.

먼저, 설명의 편의를 위해, 서로 인접하게 배치된 제1 및 제2 픽셀(Px1, Px2)을 구동하기 위한 영상 데이터(DD)가 서로 다르고, 서로 인접하게 배치된 제3 및 제4 픽셀(Px3, Px4)을 구동하기 위한 영상 데이터(DD)가 서로 동일한 경우를 가정하고 설명을 계속하도록 한다.

도 6을 참조하면, 먼저, 외부로부터 제1 픽셀(Px1)을 구동하기 위한 영상 데이터(DD)가 로직 블록(10) 내에 배치된 데이터 비교 블록(20)에 제공되면, 데이터 비교 블록(20)은 제어 데이터(CD)로 제1 데이터(예를 들어, 논리 레벨 하이 데이터)를 생성하고, 이를 영상 데이터(DD)와 함께 버퍼 유닛(30)에 제공한다.

다음, 외부로부터 제2 픽셀(Px2)을 구동하기 위한 영상 데이터(DD)가 로직 블록(10) 내에 배치된 데이터 비교 블록(20)에 제공되면, 데이터 비교 블록(20)은 제2 픽셀(Px2)을 구동하기 위한 영상 데이터(DD)를 제1 픽셀(Px1)을 구동하기 위한 영상 데이터(DD)와 비교한다. 앞서, 가정한 대로, 서로 인접하게 배치된 제1 및 제2 픽셀(Px1, Px2)을 구동하기 위한 영상 데이터(DD)가 서로 다르므로, 데이터 비교 블록(20)은 제어 데이터(CD)로 제1 데이터(예를 들어, 논리 레벨 하이 데이터)를 생성하고, 이를 영상 데이터(DD)와 함께 버퍼 유닛(30)에 제공한다.

이어서, 외부로부터 제3 픽셀(Px3)을 구동하기 위한 영상 데이터(DD)가 로직 블록(10) 내에 배치된 데이터 비교 블록(20)에 제공되면, 데이터 비교 블록(20)은 제어 데이터(CD)로 제1 데이터(예를 들어, 논리 레벨 하이 데이터)를 생성하고, 이를 영상 데이터(DD)와 함께 버퍼 유닛(30)에 제공한다.

이어서, 외부로부터 제4 픽셀(Px4)을 구동하기 위한 영상 데이터(DD)가 로직 블록(10) 내에 배치된 데이터 비교 블록(20)에 제공되면, 데이터 비교 블록(20)은 제4 픽셀(Px4)을 구동하기 위한 영상 데이터(DD)를 제3 픽셀(Px3)을 구동하기 위한 영상 데이터(DD)와 비교한다. 앞서, 가정한 대로, 서로 인접하게 배치된 제3 및 제4 픽셀(Px3, Px4)을 구동하기 위한 영상 데이터(DD)가 서로 동일하므로, 데이터 비교 블록(20)은 제어 데이터(CD)로 제2 데이터(예를 들어, 논리 레벨 로우 데이터)를 생성하고, 이를 영상 데이터(DD)와 함께 버퍼 유닛(30)에 제공한다.

한편, 버퍼 유닛(30)은 이렇게 제공받은 영상 데이터(DD)와 제어 데이터(CD)를 순차적으로 래치한 후, 미리 정한 시점(예를 들어, 도 2의 래치 클럭(LATCH_CK)이 인가된 시점)에 이들을 동시에 출력한다. 이 때, 제어 데이터(CD)는 각 소오스 앰프(SA1~SAn)에 직접 인가되어, 각 소오스 앰프(SA1~SAn)의 인에이블 여부(구체적으로, 각 소오스 앰프(SA1~SAn)의 버퍼 스테이지(도 3의 84)의 인에이블 여부)를 결정하며, 각 소오스 앰프(SA1~SAn) 사이에 접속된 각 스위치(S1~Sm)에도 인가되어 각 스위치(S1~Sm)의 온/오프 여부를 결정한다. 그리고, 영상 데이터(DD)는 각 소오스 앰프(SA1~SAn)에 접속된 제1 디코더(40-1~40-n)에 인가되고, 제1 디코더(40-1~40-n)는 제1 내지 제3 컨트롤 신호(CR, CG, CB)에 따라 이를 제1 내지 제3 서브 영상 데이터로 분할하여 각 소오스 앰프(SA1~SAn)에 제공한다.

도 7은 1수평 주기(1H) 동안, 제1 내지 제3 소오스 앰프(SA1~SA3)와 이들에 접속된 제1 디코더(40-1~40-3)에 각각 인가되는 제어 데이터(CD) 및 제1 내지 제3 컨트롤 신호(CR, CG, CB)를 도시한 타이밍도이고, 도 8은 1수평 주기(1H) 동안, 제4 소오스 앰프(SA4)와 이에 접속된 제1 디코더(40-4)에 각각 인가되는 제어 데이터(CD) 및 제1 내지 제3 컨트롤 신호(CR, CG, CB)를 도시한 타이밍도이다.

먼저, 도 6 및 도 7을 참조하면, 앞서 제1 내지 제3 소오스 앰프(SA1~SA3)에 제공되는 제어 데이터(CD)는 제1 데이터(예를 들어, 논리 레벨 하이 데이터)라고 가정하였으므로, 제1 내지 제3 소오스 앰프(SA1~SA3)의 버퍼 스테이지(도 3의 84)는 제1 내지 제3 컨트롤 신호(CR, CG, CB)가 제1 디코더(40-1~40-3)에 인가되는 동안 인에이블 된다. 이에 따라, 제1 내지 제3 소오스 앰프(SA1~SA3)는 제공받은 영상 데이터(DD)를 바탕으로 영상 신호를 출력할 수 있게된다.

한편, 도 6 및 도 8을 참조하면, 앞서 제4 소오스 앰프(SA4)에 제공되는 제어 데이터(CD)는 제2 데이터(예를 들어, 논리 레벨 로우 데이터)라고 가정하였으므로, 제4 소오스 앰프(SA4)의 버퍼 스테이지(도 3의 84)는 제1 내지 제3 컨트롤 신호(CR, CG, CB)가 제1 디코더(40-4)에 인가되는 동안 디스에이블 된다. 이에 따라, 제4 소오스 앰프(SA1~SA3)는 제공받은 영상 데이터(DD)를 바탕으로 영상 신호를 출력할 수 없게 된다.

한편, 제2 소오스 앰프(SA2)에 제공되는 제어 데이터(CD)는 제1 데이터(예를 들어, 논리 레벨 하이 데이터)이기 때문에, 제1 스위치(S1)는 오프(off)되나, 제4 소오스 앰프(SA4)에 제공되는 제어 데이터(CD)는 제2 데이터(예를 들어, 논리 레벨 로우 데이터)이므로, 제2 스위치(S2)는 온(on)된다. 이에 따라, 제3 소오스 앰프(SA3)로부터 출력된 영상 신호는 제3 픽셀(Px3)뿐 아니라 제4 픽셀(Px4)에도 제공되게 된다.

앞서, 서로 인접하여 배치된 제3 및 제4 픽셀(Px3, Px4)을 구동하기 위한 영상 데이터(DD)가 서로 동일하다고 가정하였으므로, 제3 소오스 앰프(SA3)와 제4 소오스 앰프(SA4)에 제공되는 영상 데이터(DD)는 결국 동일할 것이다. 또한, 이에 따라 제3 소오스 앰프(SA3)와 제4 소오스 앰프(SA4)로부터 출력될 영상 신호도 결국 동일할 것이다. 따라서, 도시된 것과 같이 제3 소오스 앰프(SA3)로 제4 픽셀(Px4)을 구동하여도 패널 등에 출력되는 출력 영상은 결국 동일할 것이며, 오히려, 불필요한 제4 소오스 앰프(SA4) 구동을 사전에 차단할 수 있으므로, 동일한 영상을 출력하는데 있어서 구동 전력 소모를 저감시킬 수 있게 된다.

한편, 출력 영상의 화질이 높아짐에 따라 한 프레임에 제공되어야하는 영상 신호의 양이 점차 증가하고 있다. 이에 따라, 도 7 및 도 8에 도시된 1수평 주기(1H)에 해당하는 시간이 점차 줄어들고 있다. 이렇게 1수평 주기(1H)에 해당하는 시간이 줄어든 상황에서, 각 소오스 앰프(SA1~SAn)의 증폭 스테이지(도 3의 82)와 버퍼 스테이지(도 3의 84)가 모두 인에이블 또는 디스에이블 되도록 구동될 경우, 소오스 앰프(SA1~SAn)의 인에이블/디스에이블 속도가 1수평 주기(1H)의 변화에 민감하게 대응하지 못할 우려가 있다. 즉, 제1 수평 주기(kH)에서 제2 수평 주기((k+1)H)로 변환될 때, 소오스 앰프(SA1~SAn)가 이에 민첩하게 반응하여 인에이블/디스에이블 되어야 하나, 인에이블되는데 상당히 많은 시간이 소요되어 잘못된 영상을 사용자에게 전달할 우려가 있다. 따라서, 본 실시예에서는, 증폭 스테이지(도 3의 82)에 비해 상대적으로 동작 전환이 빨리 수행될 수 있는 버퍼 스테이지(도 3의 84)만을 제어 데이터(CD)에 의해 인에이블/디스에이블 시킴으로써, 점차 줄어들고 있는 1수평 주기(1H)에서도 신뢰성 있게 영상 데이터 구동 장치가 동작할 수 있게 된다.

나아가, 앞서 설명한 본 실시예가, 서브 영상 데이터(예를 들어, 8비트로 구성된 영상 데이터) 별로 제어 데이터(CD)를 생성하는 것으로 변형될 경우, 앞서 설명한 1수평 주기(1H)는 각 컨트롤 신호(CR, CG, CB)가 인가되는 주기(도 7 및 도 8의 T)로 더욱 줄어들게 된다. 하지만, 본 실시예의 경우, 이러한 짧은 주기 내에서도 민첩하게 각 소오스 앰프(SA1~SAn)를 인에이블/디스에이블 시킬 수 있게 되므로, 신뢰성 있게 영상 데이터 구동 장치가 동작할 수 있게된다.

도 9는 본 발명의 일 실시예에 따른 영상 데이터 구동 장치의 효과를 설명하기 위한 도면이다.

도 9를 참조하면, 도 9는 앞서 설명한 본 발명의 일 실시예에 따른 영상 데이터 구동 장치(도 5의 1)의 구성과 달리, 데이터 비교부(120)가 로직 블록(10) 내에 배치되지 않고, 소오스 드라이버(60) 내에 배치되거나, 로직 블록(10) 및 소오스 드라이버(60)와 별도로 배치된 구성을 도시한 도면이다.

도 9에서, 이러한 데이터 비교부(120)가 차지하는 폭(a)은 약 20 내지 40㎛일 수 있다. 본 실시예에서는 이러한 데이터 비교부(120)를 로직 블록(10)내에 배치된 디지털 회로를 이용하여 구현함으로써 도 9에 도시된 것과 같이 별도의 데이터 비교부(120)를 영상 데이터 구동 장치(1)에 배치하지 않는다. 이에 따라, 데이터 비교부(120)에 의해 불필요하게 점유되는 면적이 줄어들기 때문에, 영상 데이터 구동 장치(1)의 소형화가 가능해지게 된다.

이하, 도 10 및 도 11을 참조하여, 본 발명의 다른 실시예에 따른 영상 데이터 구동 장치에 대해 설명하도록 한다.

도 10은 본 발명의 다른 실시예에 따른 영상 데이터 구동 장치의 구성을 도시한 블록도이다. 도 11은 도 10의 버퍼 유닛의 예시적인 상세 구성을 도시한 블록도이다. 이하에서는 앞서 설명한 실시예와 동일한 사항에 대해서는 중복된 설명을 생략하고 그 차이점을 위주로 설명하도록 한다.

먼저, 도 10을 참조하면, 영상 데이터 구동 장치(2)는 로직 블록(11)과 소오스 드라이버(61)를 포함한다.

로직 블록(11)은 외부로부터 입력되는 제1 영상 데이터(DD1)와 제2 영상 데이터(DD2)를 비교하고, 그 비교 결과를 바탕으로 제어 데이터(CD)를 생성하는 데이터 비교 블록(21)을 포함할 수 있다. 여기서, 데이터 비교 블록(21)은 예를 들어, 홀수 열에 배치된 소오스 앰프(SA(n-1)) 및 픽셀(Px(n-1))에 제공될 제1 영상 데이터(DD1)에는 제어 데이터(CD)를 생성하지 않으나, 짝수 열에 배치된 소오스 앰프(SAn) 및 픽셀(Pxn)에 제공될 제2 영상 데이터(DD2)에는 제1 영상 데이터(DD1)와 제2 영상 데이터(DD2)를 비교한 결과를 바탕으로 제어 데이터(CD)를 생성할 수 있다.

본 실시예에서, 소오스 드라이버(61)에 포함된 버퍼 유닛(31)은 데이터 비교 블록(21)으로부터 제공받은 직렬화된 데이터를 미리 정한 시점에 병렬화된 데이터로 출력하기 위해 예를 들어, 복수의 그래픽 메모리를 포함할 수 있다.

도 11을 참조하면, 버퍼 유닛(31)은 예를 들어, 홀수 열에 배치된 소오스 앰프(SA(n-1)) 및 픽셀(Px(n-1))에 제공될 제1 영상 데이터(DD1)를 저장하고 출력하기 위한 제1 그래픽 메모리(GR(n-1)와, 짝수 열에 배치된 소오스 앰프(SAn) 및 픽셀(Pxn)에 제공될 제2 영상 데이터(DD2)와 제어 데이터(CD)를 저장하고 출력하기 위한 제2 그래픽 메모리(GRn)을 포함할 수 있다. 여기서, 제1 그래픽 메모리(GR(n-1)와, 제2 그래픽 메모리(GRn)의 저장 용량은 서로 다를 수 있다. 구체적으로, 제2 그래픽 메모리(GRn)의 저장 용량은 제1 그래픽 메모리(GR(n-1)의 저장 용량보다 클 수 있다.

비록, 제2 그래픽 메모리(GRn)의 저장 용량이 제어 데이터(CD)를 추가로 저장하기 위해 제1 그래픽 메모리(GR(n-1)의 저장 용량보다 커야하기는 하나, 그렇다고 해서 제2 그래픽 메모리(GRn)의 크기가 제1 그래픽 메모리(GR(n-1)보다 많이 클 필요는 없다. 도시된 것과 같이 제2 그래픽 메모리(GRn)는 제1 그래픽 메모리(GR(n-1)에 비해 기껏해야 제어 데이터(CD)에 해당하는 1비트 정도를 더 저장해야하기 때문이다. 따라서, 본 실시예에 따른 영상 데이터 구동 장치(2)가 이러한 구성을 갖는다고 하더라도, 버퍼 유닛(31)의 크기 증가는 매우 미미하다 할 것이다. 한편, 도 9를 참조하여 설명한 것과 같이, 데이터 비교 블록(21)이 로직 블록(10) 내에 배치됨으로써 전체 영상 데이터 구동 장치(2)의 크기는 줄어들 수 있으므로, 본 실시예에 따른 구성을 취하더라도, 전체 영상 데이터 구동 장치의 크기는 소형화될 수 있다.

한편, 본 실시예에서는 홀수 열에 배치된 소오스 앰프(SA(n-1))에 제공되는 제어 데이터(CD)를 생략함으로써 회로의 배선을 보다 단순하게 디자인할 수 있게 된다. 이에 따라 제품 생산성이 향상될 수 있다.

기타 다른 구성 요소들에 대한 설명은, 본 기술 분야의 통상의 지식을 가진 자라면 앞서 설명한 실시예의 구성을 통해 충분히 유추가능한 바, 그 상세한 설명은 생략하도록 한다.

다음, 도 12를 참조하여, 본 발명의 또 다른 실시예에 따른 영상 데이터 구동 장치에 대해 설명하도록 한다.

도 12는 본 발명의 또 다른 실시예에 따른 영상 데이터 구동 장치의 구성을 도시한 블록도이다. 이하에서도 앞서 설명한 실시예들과 동일한 사항에 대해서는 중복된 설명을 생략하고 그 차이점을 위주로 설명하도록 한다.

도 12를 참조하면, 영상 데이터 구동 장치(3)는 로직 블록(13)과 소오스 드라이버(63)를 포함한다.

로직 블록(13)은 외부로부터 입력되는 제1 내지 제4 영상 데이터(DD1~DD4)를 비교하고, 그 비교 결과를 바탕으로 제1 내지 제3 제어 데이터(CD1~CD3)를 생성하는 데이터 비교 블록(23)을 포함할 수 있다. 여기서, 데이터 비교 블록(21)은 제1 영상 데이터(DD1)에 대해서는 제어 데이터(CD1~CD3)를 생성하지 않으나, 제2 영상 데이터(DD2)에 대해서는 제1 영상 데이터(DD1)와 제2 영상 데이터(DD2)를 비교한 결과를 바탕으로 제1 제어 데이터(CD1)를 생성하고, 제3 영상 데이터(DD3)에 대해서는 제1 내지 제3 영상 데이터(DD1~DD3)를 비교한 결과를 바탕으로 제2 제어 데이터(CD2)를 생성하고, 제4 영상 데이터(DD4)에 대해서는 제1 내지 제4 영상 데이터(DD1~DD4)를 비교한 결과를 바탕으로 제3 제어 데이터(CD2)를 생성할 수 있다.

본 실시예에서, 소오스 드라이버(63)에 포함된 버퍼 유닛(33)은 데이터 비교 블록(23)으로부터 제공받은 직렬화된 데이터를 미리 정한 시점에 병렬화된 데이터로 각 소오스 앰프(SA1~SA4)에 출력할 수 있다. 즉, 본 실시예에서는 제공되는 제1 내지 제4 영상 데이터(DD1~DD4)의 동일 여부에 따라, 하나의 소오스 드라이버(예를 들어, 제1 소오스 드라이버(SA1))가 최대 4개의 픽셀(Px1~Px4)까지 구동할 수 있게 된다.

즉, 예를 들어, 제1 내지 제4 픽셀(Px1~Px4)를 구동시키기 위한 제1 내지 제4 영상 데이터(DD1~DD4)가 모두 동일한 경우, 제1 내지 제4 픽셀(Px1~Px4)은 제1 소오스 드라이버(SA1)에 의해 구동될 수 있고, 제1 내지 제3 픽셀(Px1~Px3)을 구동시키기 위한 제1 내지 제3 영상 데이터(DD1~DD3)는 서로 동일하나, 제4 픽셀(Px4)을 구동시키기 위한 제4 영상 데이터(DD4)가 다른 경우, 제1 내지 제3 픽셀(Px1~Px3)은 제1 소오스 드라이버(SA1)에 의해 구동될 수 있고, 제4 픽셀(Px4)은 제4 소오스 드라이버(SA4)에 의해 구동될 수 있다.

이와 같이, 하나의 소오스 드라이버(예를 들어, 제1 소오스 드라이버(SA1))로 구동시킬 수 있는 픽셀의 수가 증가되면, 디스에이블 되는 소오스 드라이버(예를 들어, 제2 내지 제4 소오스 드라이버(SA2~SA4))의 수가 많아지게 되므로, 구동 전력이 더욱 저감될 수 있게 된다.

여기서도 기타 다른 구성 요소들에 대한 설명은, 본 기술 분야의 통상의 지식을 가진 자라면 앞서 설명한 실시예들의 구성을 통해 충분히 유추가능한 바, 그 상세한 설명은 생략하도록 한다.

도 13은 본 발명의 일 실시예에 따른 디스플레이 장치의 구성을 도시한 블록도이다.

도 13을 참조하면, 디스플레이 장치(500)는 패널(510), 소오스 드라이버(520), 게이트 드라이버(530) 및 타이밍 컨트롤러(540)를 포함할 수 있다.

패널(510)은 복수의 픽셀을 포함할 수 있다. 패널(510)에는 복수의 게이트 라인(G1~Gn) 및 소오스 라인(S1~Sn)이 매트릭스 형태로 교차하여 배치되고, 이러한 교차 지점은 픽셀로로 정의될 수 있다. 한편, 각 픽셀은 앞서 설명한 것과 같이 복수의 도트(예를 들어, RGB)로 구성될 수 있다.

타이밍 컨트롤러(540)는 소오스 드라이버(520) 및 게이트 드라이버(530)를 제어할 수 있다. 타이밍 컨트롤러(540)는 외부 시스템(미도시)으로부터 복수의 제어 신호들 및 데이터 신호들을 수신할 수 있다. 타이밍 컨트롤러(540)는 수신된 제어 신호들 및 데이터 신호들에 응답하여 게이트 제어 신호(GC) 및 소오스 제어 신호(SC)를 생성하고, 게이트 제어 신호(GC)를 게이트 드라이버(530)로 출력하며 소오스 제어 신호(SC)를 소오스 드라이버(520)로 출력할 수 있다.

게이트 드라이버(530)는 게이트 제어 신호(GC)에 응답하여 게이트 라인(G1~Gn)을 통해 게이트 구동 신호를 순차적으로 패널(510)에 공급할 수 있다. 또한, 소오스 드라이버(520)는 게이트 라인(G1~Gn)이 순차적으로 선택될 때마다, 소오스 제어 신호(SC)에 응답하여 소정의 영상 신호를 소오스 라인(S1~Sn)을 통하여 패널(510)에 공급할 수 있다.

여기서, 소오스 드라이버(520)로는 앞서 설명한 본 발명의 실시예들에 따른 영상 데이터 구동 장치(1~3) 중 어느 하나에 포함된 소오스 드라이버(60, 61, 63)가 채용될 수 있다. 이에 따라, 본 실시예에 따른 디스플레이 장치(500)는 저전력 구동이 가능하며, 제품 크기도 소형화 시킬 수 있게 된다.

다음 도 14를 참조하여, 본 발명의 실시예들에 따른 디스플레이 구동 장치가 채용될 수 있는 전자 시스템에 대해 설명하도록 한다.

도 14는 본 발명의 실시예들에 따른 디스플레이 구동 장치가 채용될 수 있는 전자 시스템의 구성을 도시한 블록도이다.

도 14를 참조하면, 전자 시스템(900)은 메모리 시스템(902), 프로세서(904), 램(906), 유저인터페이스(908), 및 디스플레이 구동 장치(910)를 포함할 수 있다.

이러한, 메모리 시스템(902), 프로세서(904), 램(906), 유저인터페이스(908), 및 디스플레이 구동 장치(910)는 버스(Bus, 910)를 이용하여 서로 데이터 통신을 할 수 있다.

프로세서(904)는 프로그램을 실행하고 전자 시스템(900)을 제어하는 역할을 할 수 있으며, 적어도 하나의 마이크로프로세서, 디지털 신호 프로세서, 마이크로컨트롤러, 그리고 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 어느 하나를 포함할 수 있다.

램(906)은 프로세서(904)의 동작 메모리로서 사용될 수 있다. 이러한 램(906)은 예를 들어, 디램(DRAM)과 같은 휘발성 메모리로 이루어질 수 있다. 한편, 이러한 프로세서(904) 및 램(906)은 하나의 반도체 소자 또는 반도체 패키지로 패키징되어 구현될 수 있다.

유저 인터페이스(908)는 전자 시스템(900)에 데이터를 입력 또는 출력하는데 이용될 수 있다. 이러한 유저 인터페이스(908)의 예로는, 키패드, 키보드, 이미지 센서 및 표시 장치(display device) 등을 들 수 있다. 특히, 전자 시스템(900)이 이미지 출력에 관련된 시스템일 경우, 내부에서 연산되어 출력되는 이미지는 디스플레이 구동 장치(910)를 통해 패널(도 13의 510)에 출력됨으로써 사용자에게 전달될 수 있다.

메모리 시스템(902)은 프로세서(904)의 동작을 위한 코드, 프로세서(904)에 의해 처리된 데이터 또는 외부에서 입력된 데이터를 저장할 수 있다. 이러한 메모리 시스템(902)은 구동을 위한 별도의 컨트롤러를 포함할 수 있으며, 오류 정정 블록을 추가적으로 포함하도록 구성될 수도 있다. 오류 정정 블록은 오류 정정 코드(ECC)를 이용하여 메모리 시스템(902)에 저장된 데이터의 오류를 검출하고, 정정하도록 구성될 수 있다.

한편, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에서는 메모리 시스템(902)으로 플래시 메모리가 장착될 수 있다. 이러한 플래시 메모리는 반도체 디스크 장치(SSD; Solid State Drive)로 구성될 수 있다. 이 경우 전자 시스템(900)은 대용량의 데이터를 플래시 메모리에 안정적으로 저장할 수 있다.

메모리 시스템(902)은 하나의 반도체 장치로 집적될 수 있다. 예시적으로, 메모리 시스템(902)은 하나의 반도체 장치로 집적되어, 메모리 카드를 구성할 수 있다. 예를 들면, 메모리 시스템(902)은 하나의 반도체 장치로 집적되어 PC 카드(PCMCIA, personal computer memory card international association), 컴팩트 플래시 카드(CF), 스마트 미디어 카드(SM, SMC), 메모리 스틱, 멀티미디어 카드(MMC, RS-MMC, MMCmicro), SD 카드(SD, miniSD, microSD, SDHC), 유니버설 플래시 기억장치(UFS) 등과 같은 메모리 카드를 구성할 수 있다.

디스플레이 구동 장치(910)는 앞서 설명한 본 발명의 실시예들에 따른 영상 데이터 구동 장치(1~3) 중 어느 하나가 채용될 수 있다.

도 14에 도시된 전자 시스템(900)은 다양한 전자기기들의 전자 제어 장치에 적용될 수 있다. 도 15은 도 14의 전자 시스템(900)이 스마트 폰(1000)에 적용되는 예를 도시한 도면이다. 이처럼 전자 시스템(도 14의 900)이 스마트 폰(1000)에 적용되는 경우, 전자 시스템(도 14의 900)은 AP(Application Processer)의 일부 구성 요소로 채용될 수 있다.

한편, 전자 시스템(도 14의 900)은 이 밖에 여러 다른 전자 기기에도 채용될 수 있다. 도 16은 도 14의 전자 시스템(900)이 테블릿 PC(1100)에 적용되는 예를 도시한 도면이고, 도 17은 도 14의 전자 시스템(900)이 노트북(1200)에 적용되는 예를 도시한 도면이다.

그 밖에, 전자 시스템(도 14의 900)은 개인용 컴퓨터, UMPC(Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA(Personal Digital Assistants), 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player), 정보를 무선 환경에서 송수신할 수 있는 장치, 홈 네트워크를 구성하는 다양한 전자 장치들 중 하나, 컴퓨터 네트워크를 구성하는 다양한 전자 장치들 중 하나, 텔레매틱스 네트워크를 구성하는 다양한 전자 장치들 중 하나, RFID 장치, 또는 컴퓨팅 시스템을 구성하는 다양한 구성 요소들 중 하나 등과 같은 전자 장치의 다양한 구성 요소들 중 하나로 제공될 수 있다.

한편, 전자 시스템(도 14의 900)이 무선 통신을 수행할 수 있는 장비인 경우에, 전자 시스템(도 14의 900)은 CDMA(Code Division Multiple Access), GSM(Global System for Mobile communication), NADC(North American Digital Cellular), E-TDMA(Enhanced-Time Division Multiple Access), WCDAM(Wideband Code Division Multiple Access), CDMA2000과 같은 통신 시스템에서 사용될 수 있다.

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

10, 11, 13: 로직 블록 20, 21, 23: 데이터 비교 블록
30, 31, 33: 버퍼 유닛 60, 61, 63: 소오스 드라이버

Claims

제1 영상 데이터를 제공받고 이를 바탕으로 제1 픽셀에 제1 영상 신호를 제공하는 제1 소오스 앰프;
제2 영상 데이터와 제1 제어 데이터를 제공받고 이를 바탕으로 제2 픽셀에 제2 영상 신호를 제공하는 제2 소오스 앰프; 및
외부로부터 상기 제1 및 제2 영상 데이터를 제공받고 이를 바탕으로 상기 제1 제어 데이터를 생성하는 데이터 비교 블록을 포함하되,
상기 제2 소오스 앰프는, 상기 제2 영상 데이터를 바탕으로 입력 신호를 제1 처리하는 제1 스테이지와 상기 제1 처리된 입력 신호를 제2 처리하여 상기 제2 영상 신호를 출력하는 제2 스테이지를 포함하고,
상기 제1 제어 데이터가 제1 데이터일 경우, 상기 제1 및 제2 스테이지가 모두 인에이블(enable)되어 상기 제2 소오스 앰프가 상기 제2 영상 신호를 상기 제2 픽셀에 제공하고, 상기 제1 제어 데이터가 상기 제1 데이터와 다른 제2 데이터일 경우, 상기 제1 스테이지는 인에이블되고 상기 제2 스테이지는 디스에이블(disable)되어 상기 제1 소오스 앰프가 상기 제1 영상 신호를 상기 제2 픽셀에 제공하고,
상기 제1 스테이지는 상기 입력 신호를 증폭시키는 증폭 스테이지를 포함하고, 상기 증폭 스테이지는 상기 제어 데이터와 관계없이 항상 인에이블되고,
상기 제2 스테이지는 상기 증폭된 입력 신호를 버퍼링(buffering)하는 버퍼 스테이지를 포함하고, 상기 버퍼 스테이지는 상기 제어 데이터에 따라 인에이블 여부가 결정되고,
상기 데이터 비교 블록은 디지털 처리를 수행하는 로직 블록(logic block) 내에 배치되는 영상 데이터 구동 장치.
제 1항에 있어서,
상기 제1 제어 데이터가 상기 제1 데이터일 경우, 상기 제1 영상 데이터와 상기 제2 영상 데이터는 서로 다른 데이터이고,
상기 제1 제어 데이터가 상기 제2 데이터일 경우, 상기 제1 영상 데이터와 상기 제2 영상 데이터는 서로 동일한 데이터인 영상 데이터 구동 장치.
제 2항에 있어서,
상기 제1 데이터는 논리 레벨 하이(logical level high) 데이터를 포함하고,
상기 제2 데이터는 논리 레벨 로우(logical level high) 데이터를 포함하는 영상 데이터 구동 장치.
제 1항에 있어서,
상기 제1 픽셀과 상기 제2 픽셀은 패널 상에서 서로 인접하여 배치되는 영상 데이터 구동 장치.
제 4항에 있어서,
상기 제1 픽셀은 패널의 홀수 열에 배치되고,
상기 제2 픽셀은 패널의 짝수 열에 배치되는 영상 데이터 구동 장치.
제 1항에 있어서,
상기 제1 처리와 상기 제2 처리는 서로 다른 처리인 영상 데이터 구동 장치.
삭제
제 6항에 있어서,
상기 버퍼 스테이지에 포함된 트랜지스터의 게이트에 접속된 버퍼 스위치는, 상기 제1 제어 데이터에 의해 온/오프(on/off)되는 영상 데이터 구동 장치.
제 1항에 있어서,
상기 제1 픽셀은, 제1 내지 제3 도트(dot)를 포함하고,
상기 제1 소오스 앰프에 제공되는 제1 영상 데이터는, 제1 내지 제3 서브 영상 데이터를 포함하고,
상기 제1 소오스 앰프는, 상기 제1 내지 제3 도트에 디코더를 통해 상기 제1 내지 제3 서브 영상 데이터에 대응되는 제1 내지 제3 서브 영상 신호를 제공하는 영상 데이터 구동 장치.
제 9항에 있어서,
상기 제1 내지 제3 서브 영상 데이터는 각각 8비트 데이터이고,
상기 제1 제어 데이터는 1비트 데이터인 영상 데이터 구동 장치.
제 1항에 있어서,
상기 데이터 비교 블록이 생성한 상기 제1 제어 데이터와, 상기 제1 및 제2 영상 데이터를 상기 제1 및 제2 소오스 앰프에 제공하는 버퍼 유닛을 더 포함하되,
상기 버퍼 유닛은 소오스 드라이버 내에 배치되는 영상 데이터 구동 장치.
제 11항에 있어서,
상기 버퍼 유닛은, 직렬화되어(serialized) 제공되는 상기 제1 및 제2 영상 데이터와 제1 제어 데이터를 병렬화(parallelize) 시키는 시프트 레지스터를 포함하는 영상 데이터 구동 장치.
제 11항에 있어서,
상기 버퍼 유닛은, 직렬화되어 제공되는 상기 제1 및 제2 영상 데이터와 제1 제어 데이터를 순차적으로 저장하고, 이를 병렬화하여 출력하는 그래픽 메모리를 포함하는 영상 데이터 구동 장치.
제 1항에 있어서,
제3 영상 데이터와 제2 제어 데이터를 제공받고 이를 바탕으로 제3 픽셀에 제3 영상 신호를 제공하는 제3 소오스 앰프를 더 포함하고,
상기 제3 소오스 앰프는, 상기 제1 스테이지와 상기 제2 스테이지를 포함하고,
상기 제2 제어 데이터가 상기 제1 데이터일 경우, 상기 제3 소오스 앰프의 상기 제1 및 제2 스테이지가 모두 인에이블되어 상기 제3 소오스 앰프가 상기 제3 영상 신호를 상기 제3 픽셀에 제공하고, 상기 제2 제어 데이터가 상기 제2 데이터일 경우, 상기 제3 소오스 앰프의 상기 제1 스테이지는 인에이블되고 상기 제2 스테이지는 디스에이블되어 상기 제1 소오스 앰프가 상기 제1 영상 신호를 상기 제3 픽셀에 제공하는 영상 데이터 구동 장치.
제 14항에 있어서,
제4 영상 데이터와 제3 제어 데이터를 제공받고 이를 바탕으로 제4 픽셀에 제4 영상 신호를 제공하는 제4 소오스 앰프를 더 포함하고,
상기 제4 소오스 앰프는, 상기 제1 스테이지와 상기 제2 스테이지를 포함하고,
상기 제3 제어 데이터가 상기 제1 데이터일 경우, 상기 제4 소오스 앰프의 상기 제1 및 제2 스테이지가 모두 인에이블되어 상기 제4 소오스 앰프가 상기 제4 영상 신호를 상기 제4 픽셀에 제공하고, 상기 제3 제어 데이터가 상기 제2 데이터일 경우, 상기 제4 소오스 앰프의 상기 제1 스테이지는 인에이블되고 상기 제2 스테이지는 디스에이블되어 상기 제1 소오스 앰프가 상기 제1 영상 신호를 상기 제4 픽셀에 제공하는 영상 데이터 구동 장치.
입력 패드를 통해 영상 데이터를 제공받고 상기 영상 데이터로부터 제어 데이터를 생성하는 데이터 비교 블록;
그 내부에 상기 데이터 비교 블록이 배치되어 상기 데이터 비교 블록으로부터 생성된 상기 제어 데이터를 출력하는 로직(logic) 블록; 및
상기 로직 블록으로부터 제공받은 영상 데이터 및 제어 데이터에 따라, 서로 다른 소오스 앰프를 통해 제1 및 제2 픽셀에 영상 신호를 제공하거나, 하나의 소오스 앰프를 통해 상기 제1 및 제2 픽셀에 상기 영상 신호를 제공하는 소오스 드라이버를 포함하고,
상기 소오스 앰프는, 상기 제어 데이터와 관계없이 항상 인에이블되어 입력 신호를 증폭시키는 증폭 스테이지와, 상기 제어 데이터에 따라 인에이블 여부가 결정되어 상기 증폭된 입력 신호를 버퍼링(buffering)하고 이를 상기 영상 신호로 출력하는 버퍼 스테이지를 포함하는 영상 데이터 구동 장치.
제 16항에 있어서,
상기 로직 블록과 데이터 비교 블록은 디지털 회로를 포함하고,
상기 소오스 드라이버는 아날로그 회로를 포함하는 영상 데이터 구동 장치.
제 16항에 있어서,
상기 로직 블록은 상기 제어 데이터를 출력하는 단자를 포함하는 영상 데이터 구동 장치.
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픽셀, 및 상기 픽셀에 영상 신호를 제공하는 제1 및 제2 소오스 앰프를 제공하고,
외부로부터 영상 데이터를 제공받고 이를 바탕으로 제어 데이터를 생성하는 데이터 비교 블록을 제공하고,
제어 데이터에 따라 상기 제1 및 제2 소오스 앰프 중 어느 하나를 통해 상기 픽셀에 상기 영상 신호를 제공하는 것을 포함하되,
상기 제1 및 제2 소오스 앰프는, 각각 제공받은 영상 데이터를 바탕으로 입력 신호를 제1 처리하는 제1 스테이지와 상기 제1 처리된 입력 신호를 제2 처리하여 상기 영상 신호를 출력하는 제2 스테이지를 포함하고,
상기 제어 데이터가 제1 데이터일 경우, 상기 제1 및 제2 스테이지가 모두 인에이블되어 상기 제2 소오스 앰프가 상기 영상 신호를 상기 픽셀에 제공하고, 상기 제어 데이터가 제2 데이터일 경우, 상기 제2 소오스 앰프의 상기 제1 스테이지는 인에이블되고 상기 제2 스테이지는 디스에이블되어 상기 제1 소오스 앰프가 상기 영상 신호를 상기 픽셀에 제공하고,
상기 제1 스테이지는 상기 입력 신호를 증폭시키는 증폭 스테이지를 포함하고, 상기 증폭 스테이지는 상기 제어 데이터와 관계없이 항상 인에이블되고,
상기 제2 스테이지는 상기 증폭된 입력 신호를 버퍼링(buffering)하는 버퍼 스테이지를 포함하고, 상기 버퍼 스테이지는 상기 제어 데이터에 따라 인에이블 여부가 결정되고,
상기 데이터 비교 블록은 디지털 처리를 수행하는 로직 블록(logic block) 내에 배치되는 영상 데이터 구동 장치의 구동 방법.