KR20210116785A - 데이터 드라이버 및 이를 갖는 표시장치 - Google Patents

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Abstract

데이터 드라이버 및 이를 갖는 표시 장치가 개시된다. 데이터 드라이버는, 영상 신호 데이터를 복수의 데이터 전압들로 변환하는 디지털-아날로그 컨버터, 및 복수의 데이터 전압들을 출력하는 복수의 채널을 포함하는 출력 버퍼부를 포함한다. 출력 버퍼부는 복수 개의 출력 블럭을 포함하고, 각 출력 블럭은 하나 이상의 채널을 포함한다. 복수 개의 출력 블럭 중 제1 출력 블럭으로부터 출력되는 데이터 전압들은 제1 시간차를 갖고 지연되고, 복수 개의 출력 블럭 중 제2 출력 블럭으로부터 출력되는 데이터 전압들은 제1 시간차와 다른 제2 시간차를 갖고 지연된다.

Description

데이터 드라이버 및 이를 갖는 표시장치{DATA DRIVER AND DISPLAY APPARATUS HAVING THE SAME}
본 발명은 데이터 드라이버 및 이를 갖는 표시장치에 관한 것으로, 좀 더 상세하게는 신호 지연으로 인한 충전 불량을 개선할 수 있는 데이터 드라이버 및 이를 갖는 표시장치에 관한 것이다.
표시장치는 영상을 표시하기 위한 표시패널과 표시패널을 구동하는 데이터 드라이버 및 게이트 드라이버를 포함한다. 표시패널은 복수의 게이트 라인, 복수의 데이터 라인 및 복수의 화소들을 포함한다.
데이터 드라이버는 데이터 라인들에 데이터 구동 신호를 출력하고, 게이트 드라이버는 게이트 라인들을 구동하기 위한 게이트 구동 신호를 출력한다. 표시장치는 게이트 라인에 연결된 화소에 게이트 신호를 인가한 후, 표시 영상에 대응하는 데이터 전압을 이용하여 영상을 표시할 수 있다.
최근 들어, 표시패널의 크기가 커지고, 고속 구동 방식을 채택함에 따라, 게이트 드라이버로부터 출력된 게이트 신호의 전달 경로 상에 신호 지연이 발행할 수 있다. 이 경우, 게이트 드라이버로부터 먼 곳에 위치한 화소들의 충전율이 가까운 곳에 위치한 화소들의 충전율보다 낮아질 수 있다.
따라서, 본 발명은 신호 지연으로 인한 충전 불량을 개선할 수 있는 데이터 드라이버를 제공하는 것을 목적으로 한다.
본 발명은 상기한 데이터 드라이버를 갖는 표시장치를 제공하는 것이다.
본 발명의 일 실시예에 따른 데이터 드라이버는 영상 신호 데이터를 복수의 데이터 전압들로 변환하는 디지털-아날로그 컨버터, 및 상기 복수의 데이터 전압들을 출력하는 복수의 채널을 포함하는 출력 버퍼부를 포함한다. 상기 출력 버퍼부는 복수 개의 출력 블럭을 포함하고, 각 출력 블럭은 하나 이상의 채널을 포함한다.
상기 복수 개의 출력 블럭 중 제1 출력 블럭으로부터 출력되는 데이터 전압들은 제1 시간차를 갖고 지연되고, 상기 복수 개의 출력 블럭 중 제2 출력 블럭으로부터 출력되는 데이터 전압들은 상기 제1 시간차와 다른 제2 시간차를 갖고 지연된다.
본 발명의 일 실시예에 따른 표시장치는 복수의 게이트 라인들 및 복수의 데이터 라인들과 연결되는 화소들을 구비하여 영상을 표시하는 표시 패널, 복수의 게이트 신호들을 발생하여 상기 복수의 게이트 라인들에 인가하는 게이트 드라이버, 영상 신호 데이터를 기초로 복수의 데이터 전압들을 발생하여 상기 복수의 데이터 라인들에 인가하는 하나 이상의 데이터 집적회로, 및 상기 게이트 드라이버 및 상기 데이터 집적회로의 동작을 제어하고, 영상 데이터에 기초하여 상기 영상 신호 데이터를 발생하는 신호 컨트롤러를 포함한다.
상기 데이터 집적회로는 상기 데이터 라인들과 연결된 복수 개의 출력 블럭을 포함하고, 각 출력 블럭은 하나 이상의 채널을 포함한다.
상기 복수 개의 출력 블럭 중 제1 출력 블럭으로부터 출력되는 데이터 전압들은 제1 시간차를 갖고 지연되고, 상기 복수 개의 출력 블럭 중 제2 출력 블럭으로부터 출력되는 데이터 전압들은 상기 제1 시간차와 다른 제2 시간차를 갖고 지연된다.
본 발명의 일 실시예에 따른 표시장치는 복수의 게이트 라인들 및 복수의 데이터 라인들과 연결되는 화소들을 구비하여 영상을 표시하는 표시 패널, 복수의 게이트 신호들을 발생하여 상기 복수의 게이트 라인들에 인가하는 게이트 드라이버, 및 영상 신호 데이터를 기초로 복수의 데이터 전압들을 발생하여 상기 복수의 데이터 라인들에 인가하는 복수의 데이터 집적회로를 포함한다.
각 데이터 집적회로는 상기 데이터 라인들과 연결된 복수 개의 출력 블럭을 포함하며, 상기 복수의 데이터 집적회로 중 제1 데이터 집적회로의 적어도 하나의 제1 출력 블럭으로부터 출력되는 데이터 전압들은 서로 동일한 제1 지연값을 갖는다.
본 발명의 데이터 드라이버 및 이를 갖는 표시장치에 의하면, 하나의 데이터 집적회로로부터 출력되는 데이터 전압들의 지연값을 블럭 단위로 제어함으로써, 지연값의 미세 조정이 가능해질 수 있으며, 그 결과 화소들 사이의 충전율 편차를 감소시킬 수 있다.
도 1은 본 발명의 실시예에 따른 표시장치의 블록도이다.
도 2는 본 발명의 실시 예에 따른 표시장치의 평면도이다.
도 3은 도 2의 A1 부분에 도시된 제1 데이터 집적회로 및 표시패널의 확대 평면도이다.
도 4는 도 3에 도시된 제1 데이터 집적회로의 내부 블럭도이다.
도 5는 도 4에 도시된 지연 클럭 생성부 및 출력 버퍼부를 구체적으로 나타낸 블럭도이다.
도 6a는 도 5에 도시된 제1 내지 제4 기준 클럭 및 제1 내지 제4 지연 클럭 블럭을 나타낸 파형도이다.
도 6b는 도 5에 도시된 제1 내지 제4 블럭 영역의 데이터 전압의 출력 시점을 나타낸 파형도이다.
도 6c는 다른 실시예에 따른 제1 내지 제4 블럭 영역의 데이터 전압의 출력 시점을 나타낸 파형도이다.
도 7은 본 발명의 일 실시예에 따른 표시장치의 평면도이다.
도 8은 도 7의 A2 부분에 도시된 제1 데이터 집적회로 및 표시패널의 확대 평면도이다.
도 9는 도 8에 도시된 제1 내지 제4 블럭의 데이터 라인들에 인가되는 제1 내지 제4 블럭 영역의 데이터 전압의 출력 시점을 나타낸 파형도이다.
도 10은 도 7의 A3 부분에 도시된 제4 데이터 집적회로 및 표시패널의 확대 평면도이다.
도 11은 도 10에 도시된 제1 내지 제4 블럭 영역의 데이터 라인들에 인가되는 제1 내지 제4 블럭 영역의 데이터 전압의 출력 시점을 나타낸 파형도이다.
도 12는 본 발명의 일 실시예에 따른 표시장치의 평면도이다.
도 13은 도 12의 A4 부분에 도시된 제2 내지 제4 데이터 집적회로 및 표시패널의 확대 평면도이다.
도 14는 도 13에 도시된 제1 내지 제3 구동 영역에 배치된 데이터 라인들에 인가되는 데이터 전압의 출력 시점을 나타낸 파형도이다.
도 15는 도 2의 A1 부분에 대한 다른 실시예에 따른 제1 데이터 집적회로 및 표시패널의 확대 평면도이다.
도 16은 도 15에 도시된 제1 내지 제8 블럭 영역의 데이터 라인들에 인가되는 제1 내지 제8 블럭 영역의 데이터 전압의 출력 시점을 나타낸 파형도이다.
본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 "상에 있다", "연결된다", 또는 "결합된다"고 언급되는 경우에 그것은 다른 구성요소 상에 직접 배치/연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.
동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
"및/또는"은 연관된 구성들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
또한, "아래에", "하측에", "위에", "상측에" 등의 용어는 도면에 도시된 구성들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.
다르게 정의되지 않는 한, 본 명세서에서 사용된 모든 용어(기술 용어 및 과학 용어 포함)는 본 발명이 속하는 기술 분야의 당업자에 의해 일반적으로 이해되는 것과 동일한 의미를 갖는다. 또한, 일반적으로 사용되는 사전에서 정의된 용어와 같은 용어는 관련 기술의 맥락에서 의미와 일치하는 의미를 갖는 것으로 해석되어야 하고, 이상적인 또는 지나치게 형식적인 의미로 해석되지 않는 한, 명시적으로 여기에서 정의될 수 있다.
"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 도면을 참조하여 본 발명의 실시예들을 설명한다.
도 1은 본 발명의 실시예에 따른 표시장치의 블록도이다.
도 1을 참조하면, 표시장치(1000)는 신호 컨트롤러(100), 게이트 드라이버(200), 데이터 드라이버(400) 및 표시 패널(500)을 포함한다.
표시 패널(500)은 복수의 게이트 라인들(GL1~GLm) 및 복수의 데이터 라인들(DL1~DLn)과 연결된 복수의 화소(PX)를 포함하고, 출력 영상 데이터(R'G'B')에 기초하여 영상을 표시한다. 복수의 게이트 라인들(GL1~GLm)은 제1 방향(DR1)으로 연장되고, 복수의 데이터 라인들(DL1~DLn)은 제1 방향(DR1)과 교차하는 제2 방향(DR2)으로 연장될 수 있다. 복수의 화소들(PX)은 매트릭스 형태로 배치되고, 복수의 화소들(PX) 각각은 복수의 게이트 라인들(GL1~GLm) 중 하나 및 복수의 데이터 라인들(DL1~DLn) 중 하나와 전기적으로 연결될 수 있다.
신호 컨트롤러(100)는 게이트 드라이버(200) 및 데이터 드라이버(400)의 동작을 제어한다. 신호 컨트롤러(100)는 외부의 장치(예를 들어, 호스트)로부터 입력 영상 데이터(RGB) 및 입력 제어신호(CONT)를 수신한다. 입력 영상 데이터(RGB)는 화소들(PX) 각각에 대한 적색 계조 데이터(R), 녹색 계조 데이터(G) 및 청색 계조 데이터(B)를 포함할 수 있다. 입력 제어신호(CONT)는 마스터 클럭 신호, 데이터 인에이블 신호, 수직 동기 신호 및 수평 동기 신호 등을 포함할 수 있다.
신호 컨트롤러(100)는 입력 영상 데이터(RGB) 및 입력 제어신호(CONT)에 기초하여 영상 데이터 신호(R'G'B'), 게이트 제어신호(GCS) 및 데이터 제어신호(DCS)를 발생한다.
구체적으로, 신호 컨트롤러(100)는 입력 영상 데이터(RGB)를 기초로 영상 데이터 신호(R'G'B')를 발생하여 데이터 드라이버(400)에 제공할 수 있다. 영상 데이터 신호(R'G'B')는 입력 영상 데이터(RGB)를 보정하여 발생된 보정 영상 데이터일 수 있다. 실시예에 따라서, 신호 컨트롤러(100)는 입력 영상 데이터(RGB)에 대한 화질 보정, 얼룩 보정, 색 특성 보상 및/또는 능동 캐패시턴스 보상 등을 수행할 수 있다.
또한, 신호 컨트롤러(100)는 입력 제어신호(CONT)를 기초로 게이트 드라이버(200)의 동작을 제어하기 위한 게이트 제어신호(GCS)를 발생하여 게이트 드라이버(200)에 제공할 수 있다. 게이트 제어신호(GCS)는 수직 개시 신호 및 게이트 클럭 신호 등을 포함할 수 있다. 신호 컨트롤러(100)는 입력 제어신호(CONT)를 기초로 데이터 드라이버(400)의 동작을 제어하기 위한 데이터 제어신호(DCS)를 발생하여 데이터 드라이버(400)에 제공할 수 있다. 데이터 제어신호(DCS)는 수평 개시 신호, 데이터 클럭 신호, 데이터 로드 신호, 극성 제어 신호, 출력 제어 신호들 등을 포함할 수 있다.
게이트 드라이버(200)는 게이트 제어신호(GCS)에 기초하여 복수의 게이트 라인들(GL1~GLm)을 구동하기 위한 게이트 신호들을 발생한다. 게이트 드라이버(200)는 게이트 신호들을 복수의 게이트 라인들(GL1~GLm)에 순차적으로 인가할 수 있다. 따라서, 복수의 화소들(PX)은 동일 게이트 라인에 연결된 화소들 단위(즉, 화소행 단위)로 순차적으로 구동될 수 있다.
데이터 드라이버(400)는 신호 컨트롤러(100)로부터 데이터 제어신호(DCS) 및 영상 데이터 신호(R'G'B')를 수신한다. 데이터 드라이버(400)는 데이터 제어신호(DCS) 및 디지털 형태의 영상 데이터 신호(R'G'B')에 기초하여 아날로그 형태의 데이터 전압들을 발생한다. 데이터 드라이버(400)는 데이터 전압들을 복수의 데이터 라인들(DL1~DLn)에 순차적으로 인가할 수 있다.
실시예에 따라서, 게이트 드라이버(200) 및/또는 데이터 드라이버(400)는 칩 형태로 표시 패널(500) 상에 실장되거나, 테이프 캐리어 패키지(tape carrier package: TCP) 형태 또는 칩 온 필름(Chip on Film: COF) 형태로 표시 패널(500)에 연결될 수 있다. 실시예에 따라서, 게이트 드라이버(200) 및/또는 데이터 드라이버(400)는 표시 패널(500)에 집적될 수도 있다.
게이트 드라이버(200)는 표시 패널(500)의 일측 또는 양측에 구비되어 게이트 라인들(GL1~GLm)에 순차적으로 게이트 신호들을 인가할 수 있다. 도 1은 게이트 드라이버(200)가 표시 패널(500)의 일측에서 게이트 라인들(GL1~GLm)의 일단에 연결되는 구조를 도시하였다. 그러나, 이에 한정되지 않고, 표시장치(1000)는 게이트 드라이버(200)가 게이트 라인들(GL1~GLm)의 양측에 연결되도록 구비되는 듀얼 게이트 구조를 가질 수 있다.
도 2는 본 발명의 실시 예에 따른 표시장치의 평면도이다.
도 2를 참조하면, 본 발명의 실시 예에 따른 표시장치(1000)에서 게이트 드라이버(200)는 제1 게이트 구동회로(210) 및 제2 게이트 구동회로(220)를 포함한다. 제1 게이트 구동회로(210)는 게이트 라인들(GL1~GLm)의 제1 단부에 연결되고, 제2 게이트 구동회로(220)는 게이트 라인들(GL1~GLm)의 제2 단부에 연결된다.
제1 및 제2 게이트 구동회로(210, 220) 각각은 순차적으로 게이트 신호를 출력하는 쉬프트 레지스터를 포함할 수 있다. 제1 및 제2 게이트 구동회로(210, 220)는 동시에 동작하여 동일 게이트 라인에 동시에 게이트 신호를 출력할 수 있다. 따라서, 각 게이트 라인(GL1~GLm)은 제1 및 제2 단부를 통해 제1 및 제2 게이트 구동회로(210, 220)로부터 게이트 신호를 수신할 수 있다.
여기서, 제1 게이트 구동회로(210)로부터 출력된 게이트 신호는 각 게이트 라인(GL1~GLm)의 제1 단부로부터 중앙부로 갈수록 지연되고, 제2 게이트 구동회로(220)로부터 게이트 신호는 각 게이트 라인(GL1~GLm)의 제2 단부로부터 중앙부로 갈수록 지연될 수 있다. 구체적으로, 각 게이트 라인의 제1 단부에 인접한 화소들에 게이트 신호가 도달하는 시점과 중앙부에 인접한 화소들(예를 들어, 제k+1 화소(PXk+1))에 게이트 신호가 도달하는 시점(이하, 턴-온 시점)에 차이가 발생한다.
예를 들면, 제1 게이트 라인(GL1) 및 제1 데이터 라인(DL1)에 연결된 화소(이하, 제1 화소(PX1))가 제1 게이트 신호에 응답하여 턴-온되는 시점은 제1 게이트 라인(GL1) 및 제j+1 데이터 라인(DLj+1)에 연결된 화소(이하, 제j+1 화소(PXj+1))가 제1 게이트 신호에 응답하여 턴-온되는 시점과 다를 수 있다. 즉, 상기 제k+1 화소(PXj+1)의 턴-온 시점이 제1 화소(PX1)의 턴-온 시점보다 소정 시간 지연될 수 있다. 게이트 신호의 지연 시간은 각 게이트 라인의 라인 저항에 따라 달라질 수 있다.
이처럼, 각 게이트 라인의 라인 저항에 따라, 위치에 따라서 화소들 사이에 턴-온 시간의 편차가 발생할 수 있다. 또한, 동일 화소행에 포함된 화소들 사이에서 턴-온 시간의 편차가 발생하는 경우, 상대적으로 늦게 턴-온되는 화소의 충전율이 저하되는 문제가 발생할 수 있다.
이러한 충전율 저하 문제 개선을 위하여, 데이터 드라이버(400)는 각 게이트 라인의 라인 저항을 고려하여 데이터 전압들이 출력되는 시점을 조정할 수 있다.
도 2를 참조하면, 데이터 드라이버(400)는 제1 데이터 집적회로(410) 및 제2 데이터 집적회로(420)를 포함할 수 있다. 도 2에서는 데이터 드라이버(400)가 2 개의 데이터 집적회로(410, 420)를 포함하는 구조를 도시하였으나, 본 발명은 이에 한정되지 않는다. 즉, 데이터 드라이버(400)는 3개 이상의 데이터 집적회로를 포함하거나 하나의 데이터 집적회로를 포함할 수도 있다.
실시 예에 따르면, 표시장치(1000)는 데이터 집적회로들(410, 420)이 TCP 방식으로 실장되는 연성회로기판들(310, 320) 및 연성회로기판들(310, 320)에 전기적으로 연결된 인쇄회로기판(370)을 더 포함할 수 있다. 구체적으로, 표시장치(1000)는 제1 데이터 집적회로(410)가 실장되는 제1 연성회로기판(310) 및 제2 데이터 집적회로(420)가 실장되는 제2 연성회로기판(320)을 포함할 수 있다.
제1 및 제2 연성회로기판(310, 320)은 표시패널(500)과 인쇄회로기판(370) 사이에서 이들을 서로 전기적으로 연결한다. 구체적으로, 제1 및 제2 연성회로기판(310, 320) 각각의 일단은 인쇄회로기판(370)에 결합되고, 제1 및 제2 연성회로기판(310, 320) 각각의 타단은 표시패널(500)에 결합될 수 있다.
표시패널(500)은 영상을 표시하는 표시 영역(DA) 및 표시 영역(DA) 주변에 인접한 비표시 영역(NDA)을 포함한다.
표시패널(500)은 표시 영역(DA)에 배치되는 복수의 화소들(PX1, PXk+1)을 포함할 수 있다. 또한, 표시패널(500)은 게이트 라인들(GL1~GLn), 게이트 라인들(GL1~GLm)과 절연되어 교차하는 데이터 라인들(DL1~DLj, DLj+1~DLn)을 포함한다.
이 경우, 제1 및 제2 연성회로기판들(310, 320)은 인쇄회로기판(300)에 인접한 표시패널(500)의 비표시 영역(NDA)에 연결될 수 있다. 도면에 도시하지는 않았지만, 데이터 집적회로들(410, 420)은 칩 온 글래스(COG: Chip on Glass) 방식으로 표시패널(500)의 비표시 영역(NDA)에 직접 실장될 수 있다.
제1 데이터 집적회로(410)는 데이터 라인들(DL1~DLj, DLj+1~DLn) 중 제1 그룹의 데이터 라인들(DL1~DLj)에 연결되고, 제2 데이터 집적회로(420)는 데이터 라인들(DL1~DLj, DLj+1~DLn) 중 제2 그룹의 데이터 라인들(DLj+1, DLn)에 연결될 수 있다. 여기서, j는 n의 1/2에 대응하는 수일 수 있다. 여기서, 표시영역(DA)은 제1 그룹의 데이터 라인들(DL1~DLj)이 배치되는 제1 구동 영역(DDA1) 및 제2 그룹의 데이터 라인들(DLj+1~DLn)이 배치되는 제2 구동 영역(DDA2)을 포함할 수 있다. 제1 구동 영역(DDA1)에 배치된 화소들은 제1 데이터 집적회로(410)에 의해 구동되고, 제2 구동 영역(DDA2)에 배치된 화소들은 제2 데이터 집적회로(420)에 의해 구동된다.
도 3은 도 2의 A1 부분에 도시된 제1 데이터 집적회로 및 표시패널의 확대 평면도이다. 도 4는 도 3에 도시된 제1 데이터 집적회로의 내부 블럭도이다.
도 3을 참조하면, 제1 그룹의 데이터 라인들(DL1~DLj, 이하, 제1 데이터 라인 그룹)이 배치되는 제1 구동 영역(DDA1)은 복수 개의 블럭 영역으로 구분될 수 있다. 본 발명의 일 예로, 제1 구동 영역(DDA1)은 4개의 블럭 영역(이하, 제1 내지 제4 블럭 영역(BA1, BA2, BA3, BA4))을 포함할 수 있다. 그러나, 제1 구동 영역(DDA1)에 포함된 블럭 영역의 개수는 이에 한정되지 않는다. 예를 들어, 제1 구동 영역(DDA1)은 3개 이상의 블럭 영역을 포함할 수 있다.
제1 데이터 라인 그룹(DL1~DLj)은 복수 개의 블럭 영역에 각각 대응하여 배치되는 복수 개의 블럭으로 구분될 수 있다. 본 발명의 일 예로, 제1 데이터 라인 그룹(DL1~DLj)은 제1 블럭의 데이터 라인들(이하, 제1 데이터 라인 블럭(DLa1~DLak)), 제2 블럭의 데이터 라인들(이하, 제2 데이터 라인 블럭(DLb1~DLbk)), 제3 블럭의 데이터 라인들(이하, 제3 데이터 라인 블럭(DLc1~DLck)) 및 제4 블럭의 데이터 라인들(이하, 제4 데이터 라인 블럭(DLd1~DLdk))을 포함한다. 제1 데이터 라인 블럭(DLa1~DLak)은 제1 블럭 영역(BA1)에 배치되고, 제2 데이터 라인 블럭(DLb1~DLbk)은 제2 블럭 영역(BA2)에 배치된다. 제3 데이터 라인 블럭(DLc1~DLck)은 제3 블럭 영역(BA3)에 배치되고, 제4 데이터 라인 블럭(DLd1~DLdk)은 제4 블럭 영역(BA4)에 배치된다.
제1 데이터 라인 그룹(DL1~DLj)은 제1 그룹의 팬아웃(fan-out) 라인들(FL1~FLj)(이하, 제1 팬아웃 라인 그룹이라 함)을 통해 제1 데이터 집적회로(410)에 연결된다. 본 발명의 일 예로, 제1 팬아웃 라인 그룹(FL1~FLj)은 서로 다른 라인 저항을 가질 수 있다. 따라서, 제1 데이터 집적회로(410)로부터 동시에 데이터 전압들이 출력되더라도, 서로 다른 라인 저항을 갖는 제1 팬아웃 라인 그룹(FL1~FLj)을 거치면서 데이터 전압들이 제1 데이터 라인 그룹(DL1~DLj)에 도달하는 시점이 서로 상이해질 수 있다.
이처럼, 팬아웃 라인들(FL1~FLj)이 서로 다른 라인 저항을 갖는 경우, 제1 데이터 집적회로(410)는 각 게이트 라인의 라인 저항 뿐만 아니라 팬아웃 라인들(FL1~FLj) 각각의 라인 저항을 고려하여 데이터 전압들이 출력되는 시점을 조정할 수 있다.
도 4를 참조하면, 제1 데이터 집적회로(410)는 쉬프트 레지스터(411), 래치부(412), 디지털-아날로그 컨버터(413), 및 출력 버퍼부(415)를 포함한다.
쉬프트 레지스터(411)는 수평 개시 신호(STH) 및 데이터 클럭 신호(DCK)에 기초하여 복수의 래치 클럭 신호들(CK1~CKn)을 순차적으로 활성화시킨다. 수평 개시 신호(STH) 및 데이터 클럭 신호(DCK)는 신호 컨트롤러(100, 도 1에 도시됨)로부터 제공되는 데이터 제어신호(DCS, 도 1에 도시됨)에 포함된 신호일 수 있다.
래치부(412)는 쉬프트 레지스터(411)로부터 제공된 래치 클럭 신호들(CK1~CKn)에 응답하여, 영상 데이터 신호들(R'G'B')을 래치한다. 실시 예에 따르면, 래치부(412)는 래치된 영상 데이터 신호들(R'G'B')을 데이터 로드 신호(TP)에 기초하여 디지털-아날로그 변환기(413)에 동시에 출력하거나, 소정의 시간 차이를 두고 각각 제공할 수 있다. 데이터 로드 신호(TP)는 데이터 제어신호(DCS)에 포함된 신호일 수 있다. 실시 예에 따르면, 래치된 영상 데이터 신호들(R'G'B')은 디지털 영상 신호들(D_D1~D_Dn)로 정의된다.
디지털-아날로그 컨버터(413)는 래치(412)로부터 디지털 영상 신호들(D_D1~D_Dn)를 수신한다. 디지털-아날로그 컨버터(413)는 수신된 디지털 영상 신호들(D_D1~D_Dn)을 아날로그 형태의 데이터 전압들(D_A1~D_An)로 변환한다. 한편, 도시되지 않았지만, 디지털-아날로그 컨버터(413)는 외부로부터 복수의 감마 전압들을 제공받을 수 있다. 디지털-아날로그 컨버터(413)는 감마 전압들에 기반하여, 디지털 영상 신호들(D_D1~D_Dn)에 대응하는 데이터 전압들(D_A1~D_An)을 출력할 수 있다. 디지털-아날로그 컨버터(413)로 공급되는 극성 제어 신호(POL)에 의해서, 데이터 전압들은 정극성 또는 부극성을 가질 수 있다. 극성 제어 신호(POL)는 데이터 제어신호(DCS)에 포함된 신호일 수 있다. 여기서, 정극성의 데이터 전압들은 기준 전압보다 레벨이 높은 전압들일 수 있고, 부극성의 데이터 전압들은 기준 전압보다 레벨이 낮은 전압들일 수 있다.
디지털-아날로그 컨버터(413)로부터 생성된 데이터 전압들(D_A1~D_An)은 출력 버퍼부(415)로 제공된다. 출력 버퍼부(415)는 하나 이상의 출력 버퍼를 포함하는 복수 개의 출력 블럭으로 구분될 수 있다. 본 발명의 일 예로, 출력 버퍼부(415)는 4개의 출력 블럭(이하, 제1 내지 제4 출력 블럭(415a, 415b, 415c, 415d)이라 함)을 포함할 수 있다. 그러나, 출력 버퍼부(415)에 포함된 출력 블럭의 개수는 이에 한정되지 않는다. 예를 들어, 출력 버퍼부(415)는 3개 이상의 출력 블럭을 포함할 수 있다.
제1 데이터 집적회로(410)는 지연 클럭 생성부(416)를 더 포함할 수 있다. 지연 클럭 생성부(416)는 기 설정된 기준 클럭(RCLK)에 근거하고, 복수 개의 출력 블럭들(415a~415d) 각각의 지연 정보를 반영하여 복수 개의 지연 클럭들(DCLKa, DCLKb, DCLKc, DCLKd)을 생성할 수 있다. 여기서, 복수 개의 지연 클럭들(DCLKa, DCLKb, DCLKc, DCLKd)은 제1 출력 블럭(415a)으로 공급되는 제1 블럭의 지연 클럭들(DCLKa)(이하, 제1 지연 클럭 블럭이라 함), 제2 출력 블럭(415b)으로 공급되는 제2 블럭의 지연 클럭들(DCLKb)(이하, 제2 지연 클럭 블럭이라 함), 제3 출력 블럭(415c)으로 공급되는 제3 블럭의 지연 클럭들(DCLKc)(이하, 제3 지연 클럭 블럭이라 함), 및 제4 출력 블럭(415d)으로 공급되는 제4 블럭의 지연 클럭들(DCLKd)(이하, 제4 지연 클럭 블럭이라 함)을 포함한다.
제1 내지 제4 출력 블럭들(415a~415d) 각각의 지연 정보는 지연 클럭 생성부(416)에 저장되거나, 또는 신호 컨트롤러(100)와 같은 외부 회로에서 제공될 수도 있다.
출력 버퍼부(415)는 지연 클럭 생성부(416)로부터 제1 내지 제4 지연 클럭 블럭들(DCLKa~DCLKd)를 수신한다. 구체적으로, 제1 출력 블럭(415a)은 제1 지연 클럭 블럭(DCLKa)에 동기하여 제1 데이터 라인 블럭(DLa1~DLak, 도 3에 도시됨)에 제1 블럭의 데이터 전압들(Da1~Dak)을 출력한다. 제2 출력 블럭(415b)은 제2 지연 클럭 블럭(DCLKb)에 동기하여 제2 데이터 라인 블럭(DLb1~DLbk, 도 3에 도시됨)에 제2 블럭의 데이터 전압들(Db1~Dbk)을 출력한다. 제3 출력 블럭(415c)은 제3 지연 클럭 블럭(DCLKc)에 동기하여 제3 데이터 라인 블럭(DLc1~DLck, 도 3에 도시됨)에 제3 블럭의 데이터 전압들(Dc1~Dck)을 출력한다. 제4 출력 블럭(415d)은 제4 지연 클럭 블럭(DCLKd)에 동기하여 제4 데이터 라인 블럭(DLd1~DLdk, 도 3에 도시됨)에 제4 블럭의 데이터 전압들(Dd1~Ddk)을 출력한다.
제1 내지 제4 출력 블럭들(415a~415d) 각각은 제1 내지 제k 채널(CH1~CHk)을 구비하고, 제1 내지 제k 채널(CH1~CHk)을 통해 대응하는 데이터 전압들을 출력할 수 있다. 즉, 각 출력 블럭(415a~415d)은 대응하는 지연 클럭 블럭에 응답하여 제1 내지 제k 채널(CH1~CHk)로부터 데이터 전압이 출력되는 시점을 각각 결정할 수 있다.
도 5는 도 4에 도시된 지연 클럭 생성부 및 출력 버퍼부를 구체적으로 나타낸 블럭도이다. 도 6a는 도 5에 도시된 제1 내지 제4 기준 클럭 및 제1 내지 제4 지연 클럭 블럭을 나타낸 파형도이고, 도 6b는 도 5에 도시된 제1 내지 제4 블럭 영역의 데이터 전압의 출력 시점을 나타낸 파형도이다.
도 5를 참조하면, 신호 컨트롤러(100, 도 1에 도시됨)은 기준 클럭 생성부(110)를 포함할 수 있다. 기준 클럭 생성부(110)는 데이터 클럭 신호(CLK)에 각 출력 블럭의 지연 정보를 반영하여 각 출력 블럭으로부터 출력되는 데이터 전압의 지연값을 제어하기 위한 기준 클럭들(RCLK1, RCLK2, RCLK4)을 생성할 수 있다. 도 4에 도시된 기준 클럭(RCLK)은 상기한 기준 클럭들(RCLK1, RCLK2, RCLK4)을 포함할 수 있다.
제1 데이터 집적회로(410, 도 4에 도시됨)가 제1 내지 제4 출력 블럭(415a, 415b, 415c, 415d)을 포함하는 경우, 기준 클럭 생성부(110)는 제1 내지 제4 기준 클럭들(RCLK1, RCLK2, RCLK3, RCLK4)을 생성하여 제1 데이터 집적회로(410)에 공급할 수 있다. 제1 데이터 집적회로(410)는 제1 내지 제4 기준 클럭들(RCLK1, RCLK2, RCLK3, RCLK4)에 기초하여 제1 내지 제4 출력 블럭(415a, 415b, 415c, 415d) 각각의 지연값을 독립적으로 제어할 수 있다.
도 5에서는 기준 클럭 생성부(110)가 신호 컨트롤러(100)에 포함된 구조를 도시하였으나, 본 발명은 이에 한정되지 않는다. 예를 들어, 기준 클럭 생성부(110)는 표시장치(1000)에 구비된 데이터 집적회로들(410, 420, 도 2에 도시됨) 각각에 구비될 수 있다.
제1 데이터 집적회로(410, 도 4에 도시됨)의 출력 버퍼부(415)가 제1 내지 제4 출력 블럭(415a, 415b, 415c, 415d)을 포함하는 경우, 지연 클럭 생성부(416)는 제1 내지 제4 지연 클럭 생성부(416a, 416b, 416c, 416d)를 포함할 수 있다. 제1 지연 클럭 생성부(416a)는 기준 클럭 생성부(110)로부터 제1 기준 클럭(RCLK1)을 수신한다. 제1 지연 클럭 생성부(416a)는 제1 기준 클럭(RCLK1)에 제1 출력 블럭(415a)의 각 채널의 지연 정보를 반영하여 제1 지연 클럭 블럭(DCLKa_1~DCLKa_k)을 생성할 수 있다. 제1 지연 클럭 블럭(DCLKa_1~DCLKa_k)은 제1 출력 블럭(415a)의 제1 내지 제k 채널(CH1~CHk)의 지연 정보가 각각 반영된 제1 내지 제k 지연 클럭 신호(DCLKa_1~DCLKa_k)를 포함할 수 있다.
도 5 내지 도 6b에 도시된 바와 같이, 제1 기준 클럭(RCLK1)은 기준 시점(t0)으로부터 제4 시간만큼 지연된 제4 시점(t4)부터 제5 시점(t5)까지 활성화될 수 있다. 즉, 제1 기준 클럭(RCLK1)은 제4 시점(t4)에서 제1 시간 구간(1t) 동안 활성화될 수 있다. 제k 지연 클럭 신호(DCLKa_k)는 제1 기준 클럭(RCLK1)의 라이징 시점에서 제1 내지 제k 지연 클럭 신호(DCLKa_1~DCLKa_k) 중 가장 먼저 활성화될 수 있다. 즉, 제1 내지 제k 지연 클럭 신호(DCLKa_1~DCLKa_k)는 제k 지연 클럭 신호(DCLKa_k)로부터 제1 지연 클럭 신호(DCLKa_1)까지 순차적으로 활성화될 수 있다. 제1 내지 제k 지연 클럭 신호(DCLKa_1~DCLKa_k)들은 서로 제1 위상차를 가질 수 있다. 구체적으로, 서로 인접하는 제k 지연 클럭 신호(DCLKa_k) 및 제k-1 지연 클럭 신호(DCLKa_k-1)는 제1 시간 구간(1t)를 채널 개수(k)로 나눈 만큼의 위상차를 갖는다. 즉, "1t/k"이 제1 위상차로 정의될 수 있다.
제1 출력 블럭(415a)은 디지털-아날로그 컨버터(413)로부터 생성된 데이터 전압들(D_A1~D_An) 중 제1 그룹의 데이터 전압(D_Aa1~D_Aak)을 수신한다. 제1 출력 블럭(415a)은 제1 내지 제k 지연 클럭 신호(DCLKa_1~DCLKa_k)에 근거하여 제1 그룹의 데이터 전압(D_Aa1~D_Aak)에 지연 정보를 반영하여 제1 블럭의 데이터 전압(Da1~Dak)을 출력한다.
도 5 내지 도 6b를 참조하면, 제2 지연 클럭 생성부(416b)는 기준 클럭 생성부(110)로부터 제2 기준 클럭(RCLK2)을 수신한다. 제2 지연 클럭 생성부(416b)는 제2 기준 클럭(RCLK2)에 제2 출력 블럭(415b)의 각 채널의 지연 정보를 반영하여 제2 지연 클럭 블럭(DCLKb_1~DCLKb_k)을 생성할 수 있다. 제2 지연 클럭 블럭(DCLKb_1~DCLKb_k)은 제2 출력 블럭(415b)의 제1 내지 제k 채널(CH1~CHk)의 지연 정보가 각각 반영된 제1 내지 제k 지연 클럭 신호(DCLKb_1~DCLKb_k)를 포함할 수 있다.
제2 기준 클럭(RCLK2)은 기준 시점(t0)으로부터 제1 시간만큼 지연된 제1 시점(t1)부터 제4 시점(t4)까지 활성화될 수 있다. 즉, 제2 기준 클럭(RCLK2)은 제1 시점(t1)에서 제2 시간 구간(3t) 동안 활성화될 수 있다. 제k 지연 클럭 신호(DCLKb_k)는 제2 기준 클럭(RCLK2)의 라이징 시점에서 제1 내지 제k 지연 클럭 신호(DCLKb_1~DCLKb_k) 중 가장 먼저 활성화될 수 있다. 즉, 제1 내지 제k 지연 클럭 신호(DCLKb_1~DCLKb_k)는 제k 지연 클럭 신호(DCLKb_k)로부터 제1 지연 클럭 신호(DCLKb_1)까지 순차적으로 활성화될 수 있다. 제1 내지 제k 지연 클럭 신호(DCLKb_1~DCLKb_k)들은 서로 제2 위상차를 가질 수 있다. 구체적으로, 서로 인접하는 제k 지연 클럭 신호(DCLKb_k) 및 제k-1 지연 클럭 신호(DCLKb_k-1)는 제2 시간 구간(3t)를 채널 개수(k)로 나눈 만큼의 위상차를 갖는다. 즉, "3t/k"이 제2 위상차로 정의될 수 있다.
제2 출력 블럭(415b)은 디지털-아날로그 컨버터(413)로부터 생성된 데이터 전압들(D_A1~D_An) 중 제2 그룹의 데이터 전압(D_Ab1~D_Abk)을 수신한다. 제2 출력 블럭(415b)은 제1 내지 제k 지연 클럭 신호(DCLKb_1~DCLKb_k)에 근거하여 제2 그룹의 데이터 전압(D_Ab1~D_Abk)에 지연 정보를 반영하여 제1 블럭의 데이터 전압(Db1~Dbk)을 출력한다.
도 5 내지 도 6b를 참조하면, 제3 지연 클럭 생성부(416c)는 기준 클럭 생성부(110)로부터 제3 기준 클럭(RCLK3)을 수신한다. 제3 지연 클럭 생성부(416c)는 제3 기준 클럭(RCLK3)에 제3 출력 블럭(415c)의 각 채널의 지연 정보를 반영하여 제3 지연 클럭 블럭(DCLKc_1~DCLKc_k)을 생성할 수 있다. 제3 지연 클럭 블럭(DCLKc_1~DCLKc_k)은 제3 출력 블럭(415c)의 제1 내지 제k 채널(CH1~CHk)의 지연 정보가 각각 반영된 제1 내지 제k 지연 클럭 신호(DCLKc_1~DCLKc_k)를 포함할 수 있다.
제3 기준 클럭(RCLK3)은 기준 시점(t0)으로부터 제1 시간만큼 지연된 제1 시점(t1)부터 제2 시점(t2)까지 활성화될 수 있다. 즉, 제3 기준 클럭(RCLK3)은 제1 시점(t1)에서 제3 시간 구간(1t) 동안 활성화될 수 있다. 제1 지연 클럭 신호(DCLKc_1)는 제3 기준 클럭(RCLK3)의 라이징 시점에서 제1 내지 제k 지연 클럭 신호(DCLKc_1~DCLKc_k) 중 가장 먼저 활성화될 수 있다. 즉, 제1 내지 제k 지연 클럭 신호(DCLKc_1~DCLKc_k)는 제1 지연 클럭 신호(DCLKc_1)로부터 제k 지연 클럭 신호(DCLKc_k)까지 순차적으로 활성화될 수 있다. 제1 내지 제k 지연 클럭 신호(DCLKc_1~DCLKc_k)들은 서로 제3 위상차를 가질 수 있다. 구체적으로, 서로 인접하는 제1 지연 클럭 신호(DCLKc_1) 및 제2 지연 클럭 신호(DCLKc_2)는 제3 시간 구간(1t)를 채널 개수(k)로 나눈 만큼의 위상차를 갖는다. 즉, "1t/k"이 제3 위상차로 정의될 수 있다.
제3 출력 블럭(415c)은 디지털-아날로그 컨버터(413)로부터 생성된 데이터 전압들(D_A1~D_An) 중 제3 그룹의 데이터 전압(D_Ac1~D_Ack)을 수신한다. 제3 출력 블럭(415c)은 제1 내지 제k 지연 클럭 신호(DCLKc_1~DCLKc_k)에 근거하여 제3 그룹의 데이터 전압(D_Ac1~D_Ack)에 지연 정보를 반영하여 제3 블럭의 데이터 전압(Dc1~Dck)을 출력한다.
도 5 내지 도 6b를 참조하면, 제4 지연 클럭 생성부(416d)는 기준 클럭 생성부(110)로부터 제4 기준 클럭(RCLK4)을 수신한다. 제4 지연 클럭 생성부(416d)는 제4 기준 클럭(RCLK4)에 제4 출력 블럭(415d)의 각 채널의 지연 정보를 반영하여 제4 지연 클럭 블럭(DCLKd_1~DCLKd_k)을 생성할 수 있다. 제4 지연 클럭 블럭(DCLKd_1~DCLKd_k)은 제4 출력 블럭(415d)의 제1 내지 제k 채널(CH1~CHk)의 지연 정보가 각각 반영된 제1 내지 제k 지연 클럭 신호(DCLKd_1~DCLKd_k)를 포함할 수 있다.
제4 기준 클럭(RCLK4)은 기준 시점(t0)으로부터 제2 시간만큼 지연된 제2 시점(t2)부터 제5 시점(t5)까지 활성화될 수 있다. 즉, 제4 기준 클럭(RCLK4)은 제2 시점(t2)에서 제4 시간 구간(3t) 동안 활성화될 수 있다. 제1 지연 클럭 신호(DCLKd_1)는 제4 기준 클럭(RCLK4)의 라이징 시점에서 제1 내지 제k 지연 클럭 신호(DCLKd_1~DCLKd_k) 중 가장 먼저 활성화될 수 있다. 즉, 제1 내지 제k 지연 클럭 신호(DCLKd_1~DCLKd_k)는 제1 지연 클럭 신호(DCLKd_1)로부터 제k 지연 클럭 신호(DCLKd_k)까지 순차적으로 활성화될 수 있다. 제1 내지 제k 지연 클럭 신호(DCLKd_1~DCLKd_k)들은 서로 제4 위상차를 가질 수 있다. 구체적으로, 서로 인접하는 제1 지연 클럭 신호(DCLKd_1) 및 제2 지연 클럭 신호(DCLKd_2)는 제4 시간 구간(3t)를 채널 개수(k)로 나눈 만큼의 위상차를 갖는다. 즉, "3t/k"이 제4 위상차로 정의될 수 있다.
제4 출력 블럭(415d)은 디지털-아날로그 컨버터(413)로부터 생성된 데이터 전압들(D_A1~D_An) 중 제1 그룹의 데이터 전압(D_Ad1~D_Adk)을 수신한다. 제4 출력 블럭(415d)은 제1 내지 제k 지연 클럭 신호(DCLKd_1~DCLKd_k)에 근거하여 제4 그룹의 데이터 전압(D_Ad1~D_Adk)에 지연 정보를 반영하여 제4 블럭의 데이터 전압(Dd1~Ddk)을 출력한다.
도 3, 도 4 및 도 6a, 도 6b에 도시된 바와 같이, 제1 블럭 영역(BA1)에 배치된 제1 데이터 라인 블럭(DLal~DLak)에는 제1 출력 블럭(415a)의 제1 내지 제k 채널(CH1~CHk)로부터 각각 출력된 제1 블럭의 데이터 전압들(Da1~Dak)이 공급된다. 제2 블럭 영역(BA2)에 배치된 제2 데이터 라인 블럭(DLbl~DLbk)에는 제2 출력 블럭(415b)의 제1 내지 제k 채널(CH1~CHk)로부터 출력된 제2 블럭의 데이터 전압들(Db1~Dbk)이 공급된다. 여기서, 제1 블럭의 데이터 전압들(Da1~Dak)은 제4 시점(t4)에서 제1 시간차(1t/k)를 갖고 제k 데이터 전압(Dak)부터 제1 데이터 전압(Da1)까지 순차적으로 지연된다. 반면, 제2 블럭의 데이터 전압들(Db1~Dbk)은 제 시점(t1)에서 제2 시간차(3t/k)를 갖고 제k 데이터 전압(Dbk)부터 제1 데이터 전압(Db1)까지 순차적으로 지연된다.
또한, 제3 블럭 영역(BA3)에 배치된 제3 데이터 라인 블럭(DLcl~DLck)에는 제3 출력 블럭(415c)의 제1 내지 제k 채널(CH1~CHk)로부터 출력된 제3 블럭의 데이터 전압들(Dc1~Dck)이 공급된다. 제4 블럭 영역(BA4)에 배치된 제4 데이터 라인 블럭(DLdl~DLdk)에는 제4 출력 블럭(415d)의 제1 내지 제k 채널(CH1~CHk)로부터 출력된 제4 블럭의 데이터 전압들(Dd1~Ddk)이 공급된다. 여기서, 제3 블럭의 데이터 전압들(Dc1~Dck)은 제1 시점(t1)에서 제3 시간차(1t/k)를 갖고 제1 데이터 전압(Da1)부터 제k 데이터 전압(Dak)까지 순차적으로 지연된다. 반면, 제4 블럭의 데이터 전압들(Dd1~Ddk)은 제2 시점(t2)에서 제4 시간차(3t/k)를 갖고 제1 데이터 전압(Dd1)부터 제k 데이터 전압(Ddk)까지 순차적으로 지연된다.
이처럼, 하나의 데이터 집적회로로부터 출력되는 데이터 전압들의 지연값은 블럭 마다 서로 상이할 수 있다. 즉, 데이터 라인들의 지연값은 하나의 변수에 의해 결정되지 않으며, 팬아웃 라인들의 길이 차이, 게이트 구동회로들과의 거리, 게이트 구동회로의 개수 및 위치 등 주변 설계 요인들이 모두 반영되어 결정된다. 따라서, 데이터 전압들의 지연값을 하나의 블록 마다 서로 상이하게 설정해야 하는 경우가 존재할 수 있다. 이처럼, 데이터 전압들의 지연값을 블럭 단위로 제어함으로써, 지연값의 미세 조정이 가능해질 수 있으며, 그 결과 화소들 사이의 충전율 편차를 효율적으로 감소시킬 수 있다.
도 6b에서는 본 발명의 일 예로 제1 내지 제4 블록의 데이터 전압의 출력 파형이 역 V자 형태를 갖는 것을 도시하였다. 예를 들어, 팬아웃 라인들(FL1~FLj, 도 3에 도시됨)의 길이 차이로 인해 데이터 전압이 지연되는 수준이 크고, 게이트 신호가 지연되는 수준이 상대적으로 작은 경우, 데이터 집적회로들(410, 420)로부터 출력되는 데이터 전압들의 지연값은 팬아웃 라인들(FL1~FLj)의 길이 차이에 따라 설정될 수 있다. 즉, 팬아웃 라인들(FL1~FLj)의 중심부로 갈수록 데이터 전압의 지연값이 감소하는 역 V자 형태로 제1 내지 제4 블록의 데이터 전압의 출력 파형이 설정될 수 있다. 그러나, 제1 내지 제4 블록의 데이터 전압의 출력 파형의 형태는 이에 한정되지 않는다. 즉, 제1 내지 제4 블록의 데이터 전압의 출력 파형의 형태는 데이터 집적회로들(410, 420)의 실장 위치, 팬아웃 라인들(FL1~FLj)의 형태 또는 게이트 신호의 지연 수준 등에 따라서 다양한 형태로 가변될 수 있다.
도 6c는 본 발명의 다른 실시예에 따른 제1 내지 제4 블럭의 데이터 전압의 출력 시점을 나타낸 파형도이다.
도 3, 도 4, 도 5 및 도 6c를 참조하면, 제1 블럭 영역(BA1)에 배치된 제1 데이터 라인 블럭(DLal~DLak)에는 제1 출력 블럭(415a)의 제1 내지 제k 채널(CH1~CHk)로부터 출력된 제1 블럭의 데이터 전압들(Da1~Dak)이 공급된다. 제2 블럭 영역(BA2)에 배치된 제2 데이터 라인 블럭(DLbl~DLbk)에는 제2 출력 블럭(415b)의 제1 내지 제k 채널(CH1~CHk)로부터 출력된 제2 블럭의 데이터 전압들(Db1~Dbk)이 공급된다. 여기서, 제1 블럭의 데이터 전압들(Da1~Dak)은 제1 시점(t1)에서 제1 시간차(1t/k)를 갖고 제1 데이터 전압(Da1)부터 제k 데이터 전압(Dak)까지 순차적으로 지연된다. 반면, 제2 블럭의 데이터 전압들(Db1~Dbk)은 제2 시점(t2)에서 제2 시간차(3t/k)를 갖고 제1 데이터 전압(Db1)부터 제k 데이터 전압(Dbk)까지 순차적으로 지연된다.
또한, 제3 블럭 영역(BA3)에 배치된 제3 데이터 라인 블럭(DLcl~DLck)에는 제3 출력 블럭(415c)의 제1 내지 제k 채널(CH1~CHk)로부터 출력된 제3 블럭의 데이터 전압들(Dc1~Dck)이 공급된다. 제4 블럭 영역(BA4)에 배치된 제4 데이터 라인 블럭(DLdl~DLdk)에는 제4 출력 블럭(415d)의 제1 내지 제k 채널(CH1~CHk)로부터 출력된 제4 블럭의 데이터 전압들(Dd1~Ddk)이 공급된다. 여기서, 제3 블럭의 데이터 전압들(Dc1~Dck)은 제4 시점(t4)에서 제3 시간차(1t/k)를 갖고 제k 데이터 전압(Dck)부터 제1 데이터 전압(Dc1)까지 순차적으로 지연된다. 반면, 제4 블럭의 데이터 전압들(Dd1~Ddk)은 제1 시점(t1)에서 제4 시간차(3t/k)를 갖고 제k 데이터 전압(Ddk)부터 제1 데이터 전압(Dd1)까지 순차적으로 지연된다.
도 6c에서는 본 발명의 일 예로 제1 내지 제4 블록의 데이터 전압의 출력 파형이 V자 형태를 갖는 것을 도시하였다. 예를 들어, 팬아웃 라인들(FL1~FLj, 도 3에 도시됨)이 동일한 길이를 갖는 경우, 팬아웃 라인들의 길이 차이에 의한 데이터 전압의 지연 수준은 무시할 정도로 작을 수 있다. 이때 제1 및 제2 게이트 구동회로가 게이트 라인의 양단부에 각각 배치되면, 데이터 집적회로들 중 어느 하나의 데이터 집적회로에 대한 제1 내지 제4 블록의 데이터 전압의 출력 파형은 팬아웃 라인들(FL1~FLj)의 중심부로 갈수록 데이터 전압의 지연값이 증가하는 V자 형태로 설정될 수 있다.
도 7은 본 발명의 일 실시예에 따른 표시장치의 평면도이다. 도 8은 도 7의 A2 부분에 도시된 제1 데이터 집적회로 및 표시패널의 확대 평면도이고, 도 9는 도 8에 도시된 제1 내지 제4 블럭의 데이터 라인들에 인가되는 제1 내지 제4 블럭의 데이터 전압의 출력 시점을 나타낸 파형도이다. 도 10은 도 7의 A3 부분에 도시된 제4 데이터 집적회로 및 표시패널의 확대 평면도이고, 도 11은 도 10에 도시된 제1 내지 제4 블럭의 데이터 라인들에 인가되는 제1 내지 제4 블럭의 데이터 전압의 출력 시점을 나타낸 파형도이다.
도 7을 참조하면, 데이터 드라이버(400)는 제1 내지 제4 데이터 집적회로(410, 420, 430, 440)를 포함할 수 있다. 도 7에서는 데이터 드라이버(400)가 4 개의 데이터 집적회로(410~440)를 포함하는 구조를 도시하였으나, 본 발명은 이에 한정되지 않는다.
실시 예에 따르면, 표시장치(1000)는 데이터 집적회로들(410~440)이 TCP 방식으로 실장되는 연성회로기판들(310~340) 및 연성회로기판들(310~340)에 전기적으로 연결된 인쇄회로기판(370)을 더 포함할 수 있다. 구체적으로, 표시장치(1000)는 제1 데이터 집적회로(410)가 실장되는 제1 연성회로기판(310), 제2 데이터 집적회로(420)가 실장되는 제2 연성회로기판(320), 제3 데이터 집적회로(430)가 실장되는 제3 연성회로기판(330) 및 제4 데이터 집적회로(440)가 실장되는 제4 연성회로기판(340)을 포함할 수 있다.
제1 내지 제4 연성회로기판(310~340)은 표시패널(500)과 인쇄회로기판(370) 사이에서 이들을 서로 전기적으로 연결한다.
제1 데이터 집적회로(410)는 데이터 라인들(DL1~DLn) 중 제1 그룹의 데이터 라인들에 연결되고, 제2 데이터 집적회로(420)는 데이터 라인들(DL1~DLn) 중 제2 그룹의 데이터 라인들에 연결될 수 있다. 제3 데이터 집적회로(430)는 데이터 라인들(DL1~DLn) 중 제3 그룹의 데이터 라인들에 연결되고, 제4 데이터 집적회로(440)는 데이터 라인들(DL1~DLn) 중 제4 그룹의 데이터 라인들에 연결될 수 있다.
여기서, 표시영역(DA)은 제1 내지 제4 데이터 집적회로(410~440)에 의해서 각각 구동되는 제1 내지 제4 구동 영역(DDA1~DDA4)을 포함할 수 있다. 제1 구동 영역(DDA1)에는 제1 그룹의 데이터 라인들이 배치되고, 제2 구동 영역(DDA2)에는 제2 그룹의 데이터 라인들이 배치된다. 또한, 제3 구동 영역(DDA3)에는 제3 그룹의 데이터 라인들이 배치되고, 제4 구동 영역(DDA4)에는 제4 그룹의 데이터 라인들이 배치된다.
도 8 및 도 9를 참조하면, 제1 그룹의 데이터 라인들(DL1~DLj, 이하, 제1 데이터 라인 그룹)이 배치되는 제1 구동 영역(DDA1)은 복수 개의 블럭 영역으로 구분될 수 있다. 본 발명의 일 예로, 제1 구동 영역(DDA1)은 4개의 블럭 영역(이하, 제1 내지 제4 블럭 영역(BA1, BA2, BA3, BA4))을 포함할 수 있다.
제1 데이터 라인 그룹(DL1~DLj)은 복수 개의 블럭 영역에 각각 대응하여 배치되는 복수 개의 블럭으로 구분될 수 있다. 본 발명의 일 예로, 제1 데이터 라인 그룹(DL1~DLj)은 제1 데이터 라인 블럭(DLa1~DLak), 제2 데이터 라인 블럭(DLb1~DLbk), 제3 데이터 라인 블럭(DLc1~DLck) 및 제4 데이터 라인 블럭(DLd1~DLdk)을 포함한다. 제1 데이터 라인 블럭(DLa1~DLak)은 제1 블럭 영역(BA1)에 배치되고, 제2 데이터 라인 블럭(DLb1~DLbk)은 제2 블럭 영역(BA2)에 배치된다. 제3 데이터 라인 블럭(DLc1~DLck)은 제3 블럭 영역(BA3)에 배치되고, 제4 데이터 라인 블럭(DLd1~DLdk)은 제4 블럭 영역(BA4)에 배치된다.
제1 데이터 라인 그룹(DL1~DLj)은 제1 팬아웃 라인 그룹(FL1~FLj)을 통해 제1 데이터 집적회로(410)에 연결된다. 본 발명의 일 예로, 제1 팬아웃 라인 그룹(FL1~FLj)의 팬아웃 라인들은 서로 다른 라인 저항을 가질 수 있다. 따라서, 제1 데이터 집적회로(410)로부터 동시에 데이터 전압들이 출력되더라도, 서로 다른 라인 저항을 갖는 팬아웃 라인들(FL1~FLj)을 거치면서 데이터 전압들이 제1 데이터 라인 그룹(DL1~DLj)에 도달하는 시점이 서로 상이해질 수 있다.
이처럼, 팬아웃 라인들(FL1~FLj)이 서로 다른 라인 저항을 갖는 경우, 팬아웃 라인들(FL1~FLj) 각각의 라인 저항을 고려하여 데이터 전압들이 출력되는 시점이 조정될 수 있다.
또한, 제1 게이트 구동회로(210)로부터 출력된 게이트 신호는 각 게이트 라인(GL1~GLm, 도 7에 도시됨)의 제1 단부로부터 중앙부로 갈수록 지연될 수 있다. 구체적으로, 제1 데이터 라인 그룹(DL1~DLj) 중 첫번째 데이터 라인(DL1)에 연결된 화소들에 게이트 신호가 도달하는 시점과 마지막 데이터 라인(DLj)에 연결된 화소들에 게이트 신호가 도달하는 시점(이하, 턴-온 시점)에 차이가 발생한다.
예를 들면, 제1 게이트 라인(GL1) 및 제1 데이터 라인(DL1)에 연결된 화소(이하, 제1 화소)가 제1 게이트 신호에 응답하여 턴-온되는 시점은 제1 게이트 라인(GL1) 및 제j 데이터 라인(DLj)에 연결된 화소(이하, 제j 화소)가 제1 게이트 신호에 응답하여 턴-온되는 시점과 다를 수 있다. 즉, 상기 제j 화소의 턴-온 시점이 제1 화소의 턴-온 시점보다 소정 시간 지연될 수 있다. 게이트 신호의 지연 시간은 각 게이트 라인의 라인 저항에 따라 달라질 수 있다.
이처럼, 각 게이트 라인의 라인 저항에 따라, 위치에 따라서 화소들 사이에 턴-온 시간의 편차가 발생할 수 있다. 또한, 동일 화소행에 포함된 화소들 사이에서 턴-온 시간의 편차가 발생하는 경우, 상대적으로 늦게 턴-온되는 화소의 충전율이 저하되는 문제가 발생할 수 있다.
이러한 충전율 저하 문제 개선을 위하여, 제1 데이터 집적회로(410)는 각 게이트 라인의 라인 저항을 고려하여 데이터 전압들이 출력되는 시점을 조정할 수 있다.
제1 블럭 영역(BA1)에 배치된 제1 데이터 라인 블럭(DLal~DLak)에는 제1 블럭의 데이터 전압들(Da1~Dak)이 공급된다. 제2 블럭 영역(BA2)에 배치된 제2 데이터 라인 블럭(DLbl~DLbk)에는 제2 블럭의 데이터 전압들(Db1~Dbk)이 공급된다. 여기서, 제1 블럭의 데이터 전압들(Da1~Dak)은 제1 시점(t1)에서 제1 시간차(1t/k)를 갖고 제1 데이터 전압(Da1)부터 제k 데이터 전압(Dak)까지 순차적으로 지연된다. 반면, 제2 블럭의 데이터 전압들(Db1~Dbk)은 제2 시점(t2)에서 제2 시간차(2t/k)를 갖고 제1 데이터 전압(Db1)부터 제k 데이터 전압(Dbk)까지 순차적으로 지연된다.
또한, 제3 블럭 영역(BA3)에 배치된 제3 데이터 라인 블럭(DLcl~DLck)에는 제3 블럭의 데이터 전압들(Dc1~Dck)이 공급된다. 제4 블럭 영역(BA4)에 배치된 제4 데이터 라인 블럭(DLdl~DLdk)에는 제4 블럭의 데이터 전압들(Dd1~Ddk)이 공급된다. 여기서, 제3 블럭의 데이터 전압들(Dc1~Dck)은 제4 시점(t4)에서 제3 시간차(0.5t/k)를 갖고 제1 데이터 전압(Dc1)부터 제k 데이터 전압(Dck)까지 순차적으로 지연된다. 반면, 제4 블럭의 데이터 전압들(Dd1~Ddk)은 제4.5 시점(t4.5)에서 제4 시간차(1.5t/k)를 갖고 제1 데이터 전압(Dd1)부터 제k 데이터 전압(Ddk)까지 순차적으로 지연된다.
도 10 및 도 11을 참조하면, 제4 그룹의 데이터 라인들(DL3j+1~DLn, 이하, 제4 데이터 라인 그룹)이 배치되는 제4 구동 영역(DDA4)은 복수 개의 블럭 영역으로 구분될 수 있다. 본 발명의 일 예로, 제4 구동 영역(DDA4)은 4개의 블럭 영역(이하, 제1 내지 제4 블럭 영역(BA1, BA2, BA3, BA4))을 포함할 수 있다. 도 10에서는 제4 구동 영역(DDA4)이 제1 구동 영역(DDA1)과 동일한 개수의 블럭 영역을 포함하는 것을 도시하였으나, 본 발명은 이에 한정되지 않는다. 즉, 제4 구동 영역(DDA4)은 제1 구동 영역(DDA1)에 포함된 블럭 영역의 개수와 다른 개수의 블럭 영역을 포함할 수 있다. 예를 들어, 제4 구동 영역(DDA4)이 3개의 블럭 영역을 포함하는 것도 가능하다.
제4 데이터 라인 그룹(DL3j+1~DLn)은 복수 개의 블럭 영역에 각각 대응하여 배치되는 복수 개의 블럭으로 구분될 수 있다. 본 발명의 일 예로, 제4 데이터 라인 그룹(DL3j+1~DLn)은 제1 데이터 라인 블럭(DLa1~DLak), 제2 데이터 라인 블럭(DLb1~DLbk), 제3 데이터 라인 블럭(DLc1~DLck) 및 제4 데이터 라인 블럭(DLd1~DLdk)을 포함한다. 제1 데이터 라인 블럭(DLa1~DLak)은 제1 블럭 영역(BA1)에 배치되고, 제2 데이터 라인 블럭(DLb1~DLbk)은 제2 블럭 영역(BA2)에 배치된다. 제3 데이터 라인 블럭(DLc1~DLck)은 제3 블럭 영역(BA3)에 배치되고, 제4 데이터 라인 블럭(DLd1~DLdk)은 제4 블럭 영역(BA4)에 배치된다.
또한, 제2 게이트 구동회로(220)로부터 출력된 게이트 신호는 각 게이트 라인(GL1~GLm, 도 7에 도시됨)의 제1 단부로부터 중앙부로 갈수록 지연될 수 있다. 구체적으로, 제4 데이터 라인 그룹(DL3j+1~DLn) 중 첫번째 데이터 라인(DL3j+1)에 연결된 화소들에 게이트 신호가 도달하는 시점과 마지막 데이터 라인(DLn)에 연결된 화소들에 게이트 신호가 도달하는 시점(이하, 턴-온 시점)에 차이가 발생한다.
예를 들면, 제1 게이트 라인(GL1) 및 제3j+1 데이터 라인(DL3j+1)에 연결된 화소(이하, 제3j+1 화소)가 제1 게이트 신호에 응답하여 턴-온되는 시점은 제1 게이트 라인(GL1) 및 제n 데이터 라인(DLn)에 연결된 화소(이하, 제n 화소)가 제1 게이트 신호에 응답하여 턴-온되는 시점과 다를 수 있다. 즉, 상기 제3j+1 화소의 턴-온 시점이 제n 화소의 턴-온 시점보다 소정 시간 지연될 수 있다. 게이트 신호의 지연 시간은 각 게이트 라인의 라인 저항에 따라 달라질 수 있다.
이처럼, 각 게이트 라인의 라인 저항에 따라, 위치에 따라서 화소들 사이에 턴-온 시간의 편차가 발생할 수 있다. 또한, 동일 화소행에 포함된 화소들 사이에서 턴-온 시간의 편차가 발생하는 경우, 상대적으로 늦게 턴-온되는 화소의 충전율이 저하되는 문제가 발생할 수 있다.
이러한 충전율 저하 문제 개선을 위하여, 제4 데이터 집적회로(440)는 각 게이트 라인의 라인 저항을 고려하여 데이터 전압들이 출력되는 시점을 조정할 수 있다.
도 11에 도시된 바와 같이, 제1 블럭 영역(BA1)에 배치된 제1 데이터 라인 블럭(DLal~DLak)에는 제1 블럭의 데이터 전압들(Da1~Dak)이 공급된다. 제2 블럭 영역(BA2)에 배치된 제2 데이터 라인 블럭(DLbl~DLbk)에는 제2 블럭의 데이터 전압들(Db1~Dbk)이 공급된다. 여기서, 제1 블럭의 데이터 전압들(Da1~Dak)은 제4.5 시점(t4.5)에서 제1 시간차(1.5t/k)를 갖고 제k 데이터 전압(Dak)부터 제1 데이터 전압(Da1)까지 순차적으로 지연된다. 반면, 제2 블럭의 데이터 전압들(Db1~Dbk)은 제4 시점(t4)에서 제2 시간차(0.5t/k)를 갖고 제k 데이터 전압(Dbk)부터 제1 데이터 전압(Db1)까지 순차적으로 지연된다.
또한, 제3 블럭 영역(BA3)에 배치된 제3 데이터 라인 블럭(DLcl~DLck)에는 제3 블럭의 데이터 전압들(Dc1~Dck)이 공급된다. 제4 블럭 영역(BA4)에 배치된 제4 데이터 라인 블럭(DLdl~DLdk)에는 제4 블럭의 데이터 전압들(Dd1~Ddk)이 공급된다. 여기서, 제3 블럭의 데이터 전압들(Dc1~Dck)은 제2 시점(t2)에서 제3 시간차(2t/k)를 갖고 제k 데이터 전압(Dck)부터 제1 데이터 전압(Dc1)까지 순차적으로 지연된다. 반면, 제4 블럭의 데이터 전압들(Dd1~Ddk)은 제1 시점(t1)에서 제4 시간차(1t/k)를 갖고 제k 데이터 전압(Ddk)부터 제1 데이터 전압(Dd1)까지 순차적으로 지연된다.
이처럼, 제1 및 제4 데이터 집적회로(410, 440)는 서로 다른 위치에 구비되기 때문에 서로 다른 지연 패턴을 가지고 데이터 전압들의 출력 시점을 제어할 수 있다. 또한, 제1 및 제4 데이터 집적회로(410, 440) 각각은 복수의 출력 블럭을 포함하기 때문에, 블럭 단위로 데이터 전압들의 지연값을 조절할 수 있다.
도 12는 본 발명의 일 실시예에 따른 표시장치의 평면도이고, 도 13은 도 12의 A4 부분에 도시된 제2 내지 제4 데이터 집적회로 및 표시패널의 확대 평면도이며, 도 14는 도 13에 도시된 제2 내지 제4 구동 영역에 배치된 데이터 라인들에 인가되는 데이터 전압의 출력 시점을 나타낸 파형도이다.
도 12를 참조하면, 데이터 드라이버(400)는 제1 내지 제5 데이터 집적회로(410, 420, 430, 440, 450)를 포함할 수 있다. 도 12에서는 데이터 드라이버(400)가 5 개의 데이터 집적회로(410~450)를 포함하는 구조를 도시하였으나, 본 발명은 이에 한정되지 않는다.
실시 예에 따르면, 표시장치(1000)는 데이터 집적회로들(410~450)이 TCP 방식으로 실장되는 연성회로기판들(310~350) 및 연성회로기판들(310~350)에 전기적으로 연결된 인쇄회로기판(370)을 더 포함할 수 있다. 구체적으로, 표시장치(1000)는 제1 데이터 집적회로(410)가 실장되는 제1 연성회로기판(310), 제2 데이터 집적회로(420)가 실장되는 제2 연성회로기판(320), 제3 데이터 집적회로(430)가 실장되는 제3 연성회로기판(330), 제4 데이터 집적회로(440)가 실장되는 제4 연성회로기판(340) 및 제5 데이터 집적회로(450)가 실장되는 제5 연성회로기판(350)을 포함할 수 있다.
제1 내지 제5 연성회로기판(310~350)은 표시패널(500)과 인쇄회로기판(370) 사이에서 이들을 서로 전기적으로 연결한다.
제1 데이터 집적회로(410)는 데이터 라인들(DL1~DLn) 중 제1 그룹의 데이터 라인들에 연결되고, 제2 데이터 집적회로(420)는 데이터 라인들(DL1~DLn) 중 제2 그룹의 데이터 라인들에 연결될 수 있다. 제3 데이터 집적회로(430)는 데이터 라인들(DL1~DLn) 중 제3 그룹의 데이터 라인들에 연결되고, 제4 데이터 집적회로(440)는 데이터 라인들(DL1~DLn) 중 제4 그룹의 데이터 라인들에 연결되며, 제5 데이터 집적회로(450)는 데이터 라인들(DL1~DLn) 중 제5 그룹의 데이터 라인들에 연결될 수 있다.
여기서, 표시영역(DA)은 제1 내지 제5 데이터 집적회로(410~450)에 의해서 각각 구동되는 제1 내지 제5 구동 영역(DDA1~DDA5)을 포함할 수 있다. 제1 구동 영역(DDA1)에는 제1 그룹의 데이터 라인들이 배치되고, 제2 구동 영역(DDA2)에는 제2 그룹의 데이터 라인들이 배치된다. 또한, 제3 구동 영역(DDA3)에는 제3 그룹의 데이터 라인들이 배치되고, 제4 구동 영역(DDA4)에는 제4 그룹의 데이터 라인들이 배치된다. 제5 구동 영역(DDA5)에는 제5 그룹의 데이터 라인들이 배치된다.
도 12 및 도 13을 참조하면, 제2 데이터 집적회로(420)는 제2 구동 영역(DDA2)에 배치된 제2 그룹의 데이터 라인들(DLa1, DLag, DLah, DLai, DLaj)에 연결된다. 제3 데이터 집적회로(430)는 제3 구동 영역(DDA3)에 배치된 제3 그룹의 데이터 라인들(DLb1, DLbg, DLbh, DLbi, DLbj)에 연결된다. 제4 데이터 집적회로(440)는 제4 구동 영역(DDA4)에 배치된 제4 그룹의 데이터 라인들(DLc1, DLcg, DLch, DLci, DLcj)에 연결된다. 제2 내지 제4 구동 영역(DDA2~DDA4)은 제1 구동 영역(DDA1)과 제5 구동 영역(DDA5) 사이에 배치된다.
제2 내지 제4 구동 영역(DDA2, DDA3, DDA4) 각각은 복수 개의 블럭 영역으로 구분될 수 있다. 본 발명의 일 예로, 제2 내지 제4 구동 영역(DDA2, DDA3, DDA4) 각각은 4개의 블럭 영역을 포함할 수 있다. 제2 구동 영역(DDA2)은 제1 내지 제4 블럭 영역(BA1a, BA2a, BA3a, BA4a)을 포함하고, 제3 구동 영역(DDA3)은 제1 내지 제4 블럭 영역(BA1b, BA2b, BA3b, BA4b)을 포함하며, 제4 구동 영역(DDA4)은 제1 내지 제4 블럭 영역(BA1c, BA2c, BA3c, BA4c)을 포함한다. 제2 내지 제4 구동 영역(DDA2, DDA3, DDA4)은 제1 및 제5 구동 영역(DDA1, DDA5)에 비하여 블럭 영역별 게이트 신호의 지연차가 작을 수 있다.
제2 데이터 집적회로(420)는 제2 그룹의 팬아웃 라인들(FLa_1, FLa_g, FLa_h, FLa_i, FLa_j)을 통해 제2 그룹의 데이터 라인들(DLa1, DLag, DLah, DLai, DLaj)과 연결된다. 여기서, 제2 그룹의 팬아웃 라인들(FLa_1, FLa_g, FLa_h, FLa_i, FLa_j)은 서로 동일한 라인 저항을 가질 수 있다.
도 14에 도시된 바와 같이, 제2 그룹의 팬아웃 라인들(FLa_1, FLa_g, FLa_h, FLa_i, FLa_j)이 서로 동일한 라인 저항을 갖고, 제2 구동 영역(DDA2) 내에서 블럭 영역 간 게이트 신호의 지연 차가 미세(또는 일정)한 경우, 제2 구동 영역(DDA2)은 플랫 구간을 포함할 수 있다. 여기서, 플랫 구간은 데이터 전압의 지연값이 동일한 구간으로 정의될 수 있다. 제2 구동 영역(DDA2) 내에 제공된 플랫 구간을 제1 플랫 구간(FMP1)으로 명명할 수 있다. 본 발명의 일 예로, 제1 플랫 구간(FMP1)은 제2 및 제3 블럭 영역(BA2a, BA3a)에 형성될 수 있다. 여기서는 플랫 구간이 포함되는 경우를 팬아웃 라인들이 등저항 구조를 갖고 게이트 신호들의 지연 차가 미세(또는 일정)한 경우를 예로 들어 설명하였으나, 본 발명은 이에 한정되지 않는다. 즉, 게이트 신호들의 지연값이 동일하도록 설계된 경우, 팬아웃 라인들에 의한 지연차가 미세(또는 일정)한 구간에서도 플랫 구간이 존재할 수 있다.
또한, 제3 그룹의 팬아웃 라인들(FLb_1, FLb_g, FLb_h, FLb_i, FLb_j)이 서로 동일한 라인 저항을 갖고, 제3 구동 영역(DDA3) 내에서 블럭 영역 간 게이트 신호의 지연 차가 미세한 경우, 제3 구동 영역(DDA3)은 플랫 구간을 포함할 수 있다. 여기서, 제3 구동 영역(DDA3) 내에 제공된 플랫 구간을 제2 플랫 구간(FMP2)으로 명명할 수 있다. 본 발명의 일 예로, 제2 플랫 구간(FMP2)은 제2 및 제3 블럭 영역(BA2b, BA3b)에 형성될 수 있다.
마지막으로, 제4 그룹의 팬아웃 라인들(FLc_1, FLc_g, FLc_h, FLc_i, FLc_j)이 서로 동일한 라인 저항을 갖고, 제4 구동 영역(DDA4) 내에서 블럭 영역 간 게이트 신호의 지연 차가 미세한 경우, 제4 구동 영역(DDA4)은 플랫 구간을 포함할 수 있다. 여기서, 제4 구동 영역(DDA4) 내에 제공된 플랫 구간을 제3 플랫 구간(FMP3)으로 명명할 수 있다. 본 발명의 일 예로, 제3 플랫 구간(FMP3)은 제2 및 제3 블럭 영역(BA2c, BA3c)에 형성될 수 있다.
제1 플랫 구간(FMP1)에서 데이터 전압들(Dag, Dah)의 출력 시점은 제3.5 시점으로 유지되고, 제2 플랫 구간(FMP2)에서 데이터 전압들(Dbg, Dbh)의 출력 시점은 제4.5 시점으로 유지될 수 있다. 제1 및 제2 플랫 구간(FMP1, FMP2) 사이에 지연차로 인해 표시 영역에 경계가 시인되는 것을 방지할 위하여 제1 및 제2 플랫 구간(FMP1, FMP2) 사이에는 데이터 전압의 지연값이 동일하지 않는 비플랫 구간이 제공될 수 있다. 제1 및 제2 플랫 구간(FMP1, FMP2) 사이의 비플랫 구간은 제2 구동 영역(DDA2)의 제4 블럭 영역(BA4a) 및 제3 구동 영역(DDA3)의 제1 블럭 영역(BA1b)에 제공될 수 있다. 제2 구동 영역(DDA2)의 제4 블럭 영역(BA4a)으로 제공되는 제4 블럭의 데이터 전압들(Dai~Daj)은 제3.5 시점(t3.5)에서 제1 시간차(0.5t/(j-i))를 갖고 제i 데이터 전압(Dai)부터 제j 데이터 전압(Daj)까지 순차적으로 지연될 수 있다. 제3 구동 영역(DDA3)의 제1 블럭 영역(BA1b)으로 제공되는 제1 블럭의 데이터 전압들(Db1~Dbg-1)도 제1 시간차(0.5t/(j-i))를 갖고 순차적으로 지연될 수 있다.
제3 플랫 구간(FMP3)에서 데이터 전압들(Dcg, Dch)의 출력 시점은 제3.5 시점으로 유지될 수 있다. 이 경우, 제2 및 제3 플랫 구간(FMP2, FMP3) 사이에 지연차로 인해 표시 영역에 경계가 시인되는 것을 방지할 위하여 제2 및 제3 플랫 구간(FMP2, FMP3) 사이에는 데이터 전압의 지연값이 동일하지 않는 비플랫 구간이 제공될 수 있다. 제2 및 제3 플랫 구간(FMP2, FMP3) 사이의 비플랫 구간은 제3 구동 영역(DDA3)의 제4 블럭 영역(BA4b) 및 제4 구동 영역(DDA4)의 제1 블럭 영역(BA1c)에 제공될 수 있다. 제3 구동 영역(DDA3)의 제4 블럭 영역(BA4b)으로 제공되는 제4 블럭의 데이터 전압들(Dbi~Dbj)은 제4.5 시점(t4.5)에서 제2 시간차(0.5t/(j-i))를 갖고 제j 데이터 전압(Dbj)부터 제i 데이터 전압(Dbi)까지 순차적으로 지연될 수 있다. 제4 구동 영역(DDA4)의 제1 블럭 영역(BA1c)으로 제공되는 제1 블럭의 데이터 전압들(Dc1~Dcg-1)도 제2 시간차(0.5t/(j-i))를 갖고 순차적으로 지연될 수 있다.
이처럼, 각 구동 영역(DDA2, DDA3, DDA4)이 플랫 구간(FMP1, FMP2, FMP3)을 포함하는 경우, 플랫 구간들(FMP1, FMP2, FMP3) 사이에 플랫 구간들(FMP1, FMP2, FMP3) 사이의 지연 편차에 대응하는 지연값이 반영된 블럭 영역을 배치할 수 있다. 따라서, 플랫 구간들(FMP1, FMP2, FMP3) 사이의 경계가 시인되는 것을 방지할 수 있다.
도 15는 도 2의 A1 부분에 대한 다른 실시예에 따른 제1 데이터 집적회로 및 표시패널의 확대 평면도이고, 도 16은 도 15에 도시된 제1 내지 제8 블럭의 데이터 라인들에 인가되는 제1 내지 제8 블럭의 데이터 전압의 출력 시점을 나타낸 파형도이다.
도 15를 참조하면, 제1 데이터 라인 그룹(DL1~DLj)이 배치되는 제1 구동 영역(DDA1)은 복수 개의 블럭 영역으로 구분될 수 있다. 본 발명의 일 예로, 제1 구동 영역(DDA1)은 8개의 블럭 영역(이하, 제1 내지 제8 블럭 영역(BA1, BA2, BA3, BA4, BA5, BA6, BA7, BA8))을 포함할 수 있다. 그러나, 제1 구동 영역(DDA1)에 포함된 블럭 영역의 개수는 이에 한정되지 않는다. 예를 들어, 제1 구동 영역(DDA1)은 5개 내지 7개의 블럭 영역을 포함할 수 있다.
제1 데이터 라인 그룹(DL1~DLj)은 복수 개의 블럭 영역에 각각 대응하여 배치되는 복수 개의 블럭으로 구분될 수 있다. 본 발명의 일 예로, 제1 데이터 라인 그룹(DL1~DLj)은 제1 데이터 라인 블럭(DLa1~DLak), 제2 데이터 라인 블럭(DLb1~DLbk), 제3 데이터 라인 블럭(DLc1~DLck), 제4 데이터 라인 블럭(DLd1~DLdk), 제5 데이터 라인 블럭(DLe1~DLek), 제6 데이터 라인 블럭(DLf1~DLfk), 제7 데이터 라인 블럭(DLg1~DLgk), 및 제8 데이터 라인 블럭(DLh1~DLhk)을 포함한다.
제1 데이터 라인 블럭(DLa1~DLak)은 제1 블럭 영역(BA1)에 배치되고, 제2 데이터 라인 블럭(DLb1~DLbk)은 제2 블럭 영역(BA2)에 배치되며, 제3 데이터 라인 블럭(DLc1~DLck)은 제3 블럭 영역(BA3)에 배치되고, 제4 데이터 라인 블럭(DLd1~DLdk)은 제4 블럭 영역(BA4)에 배치된다. 제5 데이터 라인 블럭(DLe1~DLek)은 제5 블럭 영역(BA5)에 배치되고, 제6 데이터 라인 블럭(DLf1~DLfk)은 제6 블럭 영역(BA6)에 배치되며, 제7 데이터 라인 블럭(DLg1~DLgk)은 제7 블럭 영역(BA7)에 배치되고, 제8 데이터 라인 블럭(DLh1~DLhk)은 제8 블럭 영역(BA8)에 배치된다.
제1 블럭 영역(BA1)에 배치된 제1 데이터 라인 블럭(DLal~DLak)에는 제1 블럭의 데이터 전압들(Da1~Dak)이 공급된다. 제2 블럭 영역(BA2)에 배치된 제2 데이터 라인 블럭(DLbl~DLbk)에는 제2 블럭의 데이터 전압들(Db1~Dbk)이 공급된다. 여기서, 제1 블럭의 데이터 전압들(Da1~Dak)은 기준 시점(t0)에서 제1 시간차(0.5t/k)를 갖고 제1 데이터 전압(Da1)부터 제k 데이터 전압(Dak)까지 순차적으로 지연된다. 반면, 제2 블럭의 데이터 전압들(Db1~Dbk)은 제1 시점(t1)에서 제2 시간차(2t/k)를 갖고 제1 데이터 전압(Db1)부터 제k 데이터 전압(Dbk)까지 순차적으로 지연된다.
또한, 제3 블럭 영역(BA3)에 배치된 제3 데이터 라인 블럭(DLcl~DLck)에는 제3 블럭의 데이터 전압들(Dc1~Dck)이 공급된다. 제4 블럭 영역(BA4)에 배치된 제4 데이터 라인 블럭(DLdl~DLdk)에는 제4 블럭의 데이터 전압들(Dd1~Ddk)이 공급된다. 여기서, 제3 블럭의 데이터 전압들(Dc1~Dck)은 제1 플랫 구간(FMP1) 동안 동일한 지연값(즉, 제2.5 시간(t2.5-t0) 만큼)으로 지연된다. 반면, 제4 블럭의 데이터 전압들(Dd1~Ddk)은 제2.5 시점(t2.5)에서 제3 시간차(0.5t/k)를 갖고 제1 데이터 전압(Dd1)부터 제k 데이터 전압(Ddk)까지 순차적으로 지연된다.
제5 블럭 영역(BA5)에 배치된 제5 데이터 라인 블럭(DLel~DLek)에는 제5 블럭의 데이터 전압들(De1~Dek)이 공급된다. 제6 블럭 영역(BA6)에 배치된 제6 데이터 라인 블럭(DLfl~DLfk)에는 제6 블럭의 데이터 전압들(Df1~Dfk)이 공급된다. 제7 블럭 영역(BA7)에 배치된 제7 데이터 라인 블럭(DLgl~DLgk)에는 제7 블럭의 데이터 전압들(Dg1~Dgk)이 공급된다. 제8 블럭 영역(BA8)에 배치된 제8 데이터 라인 블럭(DLhl~DLhk)에는 제6 블럭의 데이터 전압들(Dh1~Dhk)이 공급된다.
여기서, 제5 블럭의 데이터 전압들(De1~Dek)은 제3 시점(t3)에서 제4 시간차(1t/k)를 갖고 제1 데이터 전압(De1)부터 제k 데이터 전압(Dek)까지 순차적으로 지연된다. 제6 블럭의 데이터 전압들(Df1~Dfk) 및 제7 블럭의 데이터 전압들(Dg1~Dgk)은 제2 플랫 구간(FMP2) 동안 동일한 지연값(즉, 제4 시간(t4-t0) 만큼)으로 지연된다. 반면, 제8 블럭의 데이터 전압들(Dh1~Dhk)은 제4 시점(t4)에서 제5 시간차(1t/k)를 갖고 제1 데이터 전압(Dh1)부터 제k 데이터 전압(Dhk)까지 순차적으로 지연된다.
이처럼, 하나의 데이터 집적회로를 더 많은 개수의 출력 블럭으로 분리하고, 하나의 데이터 집적회로로부터 출력되는 데이터 전압들의 지연값을 출력 블럭 단위로 제어할 수 있다. 따라서, 데이터 전압들의 지연값에 대한 미세 조정이 가능해질 수 있으며, 그 결과 화소들 사이의 충전율 편차를 더욱 감소시킬 수 있다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 발명의 설명에 기재된 내용으로 한정되는 것이 아니라 청구범위에 의해 정하여져야만 할 것이다.
100: 신호 컨트롤러 200: 게이트 드라이버
210: 제1 게이트 구동회로 220: 제2 게이트 구동회로
400: 데이터 드라이버 410: 제1 데이터 집적회로
420: 제2 데이터 집적회로 411: 쉬프트 레지스터
412: 래치부 413: 디지털-아날로그 컨버터
415: 출력 버퍼부 415a~415d: 제1 내지 제4 출력 블럭
416: 지연 클럭 생성부 500: 표시패널
350: 인쇄회로기판 310, 320: 제1 및 제2 연성회로필름
1000: 표시장치

Claims (20)

  1. 영상 신호 데이터를 복수의 데이터 전압들로 변환하는 디지털-아날로그 컨버터; 및
    상기 복수의 데이터 전압들을 출력하는 복수의 채널을 포함하는 출력 버퍼부를 포함하고,
    상기 출력 버퍼부는 복수 개의 출력 블럭을 포함하고, 각 출력 블럭은 하나 이상의 채널을 포함하며,
    상기 복수 개의 출력 블럭 중 제1 출력 블럭으로부터 출력되는 데이터 전압들은 제1 시간차를 갖고 지연되고, 상기 복수 개의 출력 블럭 중 제2 출력 블럭으로부터 출력되는 데이터 전압들은 상기 제1 시간차와 다른 제2 시간차를 갖고 지연되는 데이터 드라이버.
  2. 제1항에 있어서, 상기 제1 출력 블럭이 상기 데이터 전압들을 출력하는 시점을 결정하는 제1 기준 클럭 및 상기 제2 출력 블럭이 상기 데이터 전압들을 출력하는 시점을 결정하는 제2 기준 클럭을 수신하는 지연 클럭 생성부를 더 포함하는 데이터 드라이버.
  3. 제2항에 있어서, 상기 지연 클럭 생성부는 상기 제1 기준 클럭에 상기 제1 출력 블럭의 지연 정보를 반영하여 제1 지연 클럭 신호들을 출력하고, 상기 제2 기준 클럭에 상기 제2 출력 블럭의 지연 정보를 반영하여 제2 지연 클럭 신호들을 출력하는 데이터 드라이버.
  4. 제3항에 있어서, 상기 제1 지연 클럭 신호들은 순차적으로 제1 위상차를 갖고, 상기 제2 지연 클럭 신호들은 순차적으로 제2 위상차를 가지며,
    상기 제1 위상차는 상기 제2 위상차와 상이한 데이터 드라이버.
  5. 제4항에 있어서, 상기 제1 출력 블럭은 상기 제1 지연 클럭 신호들에 기초하여 상기 제1 위상차에 대응하는 제1 시간차를 갖고 상기 데이터 전압들을 출력하고,
    상기 제2 출력 블럭은 상기 제2 지연 클럭 신호들에 기초하여 상기 제2 위상차에 대응하는 제2 시간차를 갖고 상기 데이터 전압들을 출력하는 데이터 드라이버.
  6. 제1항에 있어서, 상기 복수 개의 출력 블럭 중 적어도 하나 이상의 출력 블럭으로부터 출력되는 데이터 전압들은 서로 동일한 지연값을 갖는 데이터 드라이버.
  7. 복수의 게이트 라인들 및 복수의 데이터 라인들과 연결되는 화소들을 구비하여 영상을 표시하는 표시 패널;
    복수의 게이트 신호들을 발생하여 상기 복수의 게이트 라인들에 인가하는 게이트 드라이버;
    영상 신호 데이터를 기초로 복수의 데이터 전압들을 발생하여 상기 복수의 데이터 라인들에 인가하는 하나 이상의 데이터 집적회로; 및
    상기 게이트 드라이버 및 상기 데이터 집적회로의 동작을 제어하고, 영상 데이터에 기초하여 상기 영상 신호 데이터를 발생하는 신호 컨트롤러를 포함하고,
    상기 데이터 집적회로는 상기 데이터 라인들과 연결된 복수 개의 출력 블럭을 포함하고, 각 출력 블럭은 하나 이상의 채널을 포함하며,
    상기 복수 개의 출력 블럭 중 제1 출력 블럭으로부터 출력되는 데이터 전압들은 제1 시간차를 갖고 지연되고, 상기 복수 개의 출력 블럭 중 제2 출력 블럭으로부터 출력되는 데이터 전압들은 상기 제1 시간차와 다른 제2 시간차를 갖고 지연되는 표시장치.
  8. 제7항에 있어서, 상기 데이터 집적회로는,
    상기 영상 신호 데이터를 상기 복수의 데이터 전압들로 변환하는 디지털-아날로그 컨버터; 및
    상기 복수의 데이터 전압들을 출력하는 복수의 채널을 포함하는 출력 버퍼부를 포함하고,
    상기 출력 버퍼부는 상기 복수 개의 출력 블럭을 포함하는 표시장치.
  9. 제8항에 있어서, 상기 데이터 집적회로는,
    상기 제1 출력 블럭이 상기 데이터 전압들을 출력하는 시점을 결정하는 제1 기준 클럭 및 상기 제2 출력 블럭이 상기 데이터 전압들을 출력하는 시점을 결정하는 제2 기준 클럭을 수신하는 지연 클럭 생성부를 더 포함하는 표시장치.
  10. 제9항에 있어서, 상기 지연 클럭 생성부는 상기 제1 기준 클럭에 상기 제1 출력 블럭의 지연 정보를 반영하여 제1 지연 클럭 신호들을 출력하고, 상기 제2 기준 클럭에 상기 제2 출력 블럭의 지연 정보를 반영하여 제2 지연 클럭 신호들을 출력하는 표시장치.
  11. 제10항에 있어서, 상기 제1 지연 클럭 신호들은 순차적으로 제1 위상차를 갖고, 상기 제2 지연 클럭 신호들은 순차적으로 제2 위상차를 가지며,
    상기 제1 위상차는 상기 제2 위상차와 상이한 표시장치.
  12. 제11항에 있어서, 상기 제1 출력 블럭은 상기 제1 지연 클럭 신호들에 기초하여 상기 제1 위상차에 대응하는 제1 시간차를 갖고 상기 데이터 전압들을 출력하고,
    상기 제2 출력 블럭은 상기 제2 지연 클럭 신호들에 기초하여 상기 제2 위상차에 대응하는 제2 시간차를 갖고 상기 데이터 전압들을 출력하는 표시장치.
  13. 제8항에 있어서, 상기 신호 컨트롤러는,
    상기 제1 및 제2 기준 클럭을 생성하여 상기 지연 클럭 생성부로 제공하는 기준 클럭 생성부를 포함하는 표시장치.
  14. 제7항에 있어서, 상기 복수의 데이터 라인들을 상기 데이터 집적회로에 연결하는 복수의 팬아웃 라인들을 더 포함하고,
    상기 복수의 팬아웃 라인들은 서로 동일한 라인 저항을 갖는 표시장치.
  15. 제14항에 있어서, 상기 복수 개의 출력 블럭 중 적어도 하나 이상의 출력 블럭으로부터 출력되는 데이터 전압들은 서로 동일한 지연값을 갖는 표시장치.
  16. 제7항에 있어서, 상기 게이트 드라이버는,
    상기 복수의 게이트 라인들의 제1 단부에 연결된 제1 게이트 구동회로; 및
    상기 복수의 게이트 라인들의 제2 단부에 연결된 제2 게이트 구동회로를 포함하는 표시장치.
  17. 복수의 게이트 라인들 및 복수의 데이터 라인들과 연결되는 화소들을 구비하여 영상을 표시하는 표시 패널;
    복수의 게이트 신호들을 발생하여 상기 복수의 게이트 라인들에 인가하는 게이트 드라이버; 및
    영상 신호 데이터를 기초로 복수의 데이터 전압들을 발생하여 상기 복수의 데이터 라인들에 인가하는 복수의 데이터 집적회로를 포함하고,
    각 데이터 집적회로는 상기 데이터 라인들과 연결된 복수 개의 출력 블럭을 포함하며,
    상기 복수의 데이터 집적회로 중 제1 데이터 집적회로의 적어도 하나의 제1 출력 블럭으로부터 출력되는 데이터 전압들은 서로 동일한 제1 지연값을 갖는 표시장치.
  18. 제17항에 있어서, 상기 제1 데이터 집적회로에 인접하는 제2 데이터 집적회로의 적어도 하나의 제2 출력 블럭으로부터 출력되는 데이터 전압들은 서로 동일한 제2 지연값을 갖고,
    상기 제1 지연값은 상기 제2 지연값과 상이한 표시장치.
  19. 제18항에 있어서, 상기 제1 출력 블럭과 상기 제2 출력 블럭 사이에는 상기 데이터 전압들을 기 설정된 시간차로 지연시켜 출력하는 제3 출력 블럭이 배치되는 표시장치.
  20. 제17항에 있어서, 상기 복수의 데이터 라인들을 상기 데이터 집적회로에 연결하는 복수의 팬아웃 라인들을 더 포함하고,
    상기 복수의 팬아웃 라인들은 서로 동일한 라인 저항을 갖는 표시장치.
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