KR101653246B1 - 표시 패널의 구동 방법 및 이를 수행하기 위한 표시 장치 - Google Patents

표시 패널의 구동 방법 및 이를 수행하기 위한 표시 장치 Download PDF

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Abstract

표시 패널의 구동 방법에서, 표시 패널에 정상 영상을 표시하기 위한 정상모드용 선택신호에 응답하여, 메모리의 제1 및 제2 영역에서 순방향으로 제1 및 제2 프레임 데이터 각각을 읽고, 순방향으로 읽은 제1 및 제2 프레임 데이터를 근거로 제1 보상 데이터를 표시 패널에 인가하고, 상하좌우 반전된 영상을 표시 패널에 표시하기 위한 반전 모드용 선택신호에 응답하여, 메모리의 제1 및 제2 영역에서 역방향으로 제1 및 제2 프레임 데이터 각각을 읽고, 역방향으로 읽은 제1 및 제2 프레임 데이터를 근거로 제2 보상 데이터를 표시 패널에 인가한다. 따라서, 표시 장치의 발열을 감소시키고 화면의 품질을 향상시킨다.

Description

표시 패널의 구동 방법 및 이를 수행하기 위한 표시 장치{METHOD OF DRIVING A DISPLAY PANEL AND DISPLAY APPARATUS FOR PERFORMING THE SAME}
본 발명은 표시 장치의 구동 방법 및 이를 이용하는 표시 장치에 관한 것으로, 더욱 상세하게는 표시 장치의 발열을 감소시키고 화면의 품질을 향상시키기 위한 표시 장치의 구동 방법 및 이를 이용하는 표시 장치에 관한 것이다.
일반적으로, 액정 표시 장치는 화면이 반전되지 않은 정상 영상을 표시하는 표시 패널에 대하여 게이트 구동부가 좌측에 위치하고, 데이터 구동부 및 상기 게이트 구동부와 데이터 구동부에 신호를 전송하는 타이밍 제어부가 상측에 위치하는 상측 구동 방식을 이용한다.
상측 구동 방식은 데이터 구동부가 좌측의 데이터 구동 회로부부터 우측의 데이터 구동 회로부까지 데이터 신호를 래치하고, 게이트 구동부가 표시 패널의 상측에서부터 하측으로 게이트 신호를 전송한다.
하지만 노트북 컴퓨터의 경우에는 노트북 컴퓨터의 구조로 인해 전원, 데이터 및 제어 신호를 표시 패널의 하단부 쪽에서 타이밍 제어부로 전송하도록 되어 있다. 표시 패널의 하단부 쪽에서 표시 패널의 상측에 위치한 타이밍 제어부로 전원, 데이터 및 제어 신호를 전송하게 되면 전원, 데이터 및 제어 신호를 전송하는 라인이 길어지게 되고, 라인의 길이가 길어지면 노이즈 및 전자파 장해와 같은 문제가 발생할 수 있다.
따라서, 최근에는 노트북 컴퓨터뿐만 아니라 텔레비전의 액정 표시장치에서도 상측 구동에 비하여 발열이 적은 하측 구동 방식을 이용한다.
하측 구동 방식에서는, 게이트 구동부가 포함한 게이트 구동 회로부들이 상측에 위치한 첫번째 게이트 구동 회로부부터 하측에 위치한 게이트 구동 회로부까지 순차적으로 동작하게 된다. 따라서, 표시 패널의 하측에 위치한 타이밍 제어부는 표시 패널의 우상측에 위치한 첫 번째 게이트 구동 회로부에 게이트 시작 신호를 인가한다.
하지만, 하측 구동 방식에서는 게이트 시작 신호를 전송하는 게이트 시작 신호 라인이 상측 구동 방식에서의 게이트 시작 신호 라인에 비해 길어지게 되고, 게이트 시작 신호 라인의 길이가 길어짐으로 인해 게이트 시작 신호 라인의 로드(load)가 증가하여 액정 표시 장치의 화면품질을 감소시키는 문제점이 있다.
이에, 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로 본 발명의 목적은 표시 장치의 발열을 감소시키고 화면 품질을 향상시킬 수 있는 표시 패널의 구동 방법을 제공하는 것이다.
본 발명의 다른 목적은 상기 표시 패널의 구동 방법을 수행하는데 적합한 표시 장치를 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 표시 패널의 구동 방법에서, 표시 패널에 정상 영상을 표시하기 위한 정상 모드용 모드 선택신호에 응답하여, 메모리의 제1 및 제2 영역에서 순방향으로 제1 및 제2 프레임 데이터 각각이 읽혀진다. 이어서, 상기 순방향으로 읽은 제1 및 제2 프레임 데이터를 근거로 제1 보상 데이터가 상기 표시 패널에 인가된다. 이어서, 상하좌우 반전된 영상을 상기 표시 패널에 표시하기 위한 반전 모드용 모드 선택신호에 응답하여, 상기 메모리의 제1 및 제2 영역에서 역방향으로 상기 제1 및 제2 프레임 데이터 각각이 읽혀진다. 이어서, 상기 역방향으로 읽은 제1 및 제2 프레임 데이터를 근거로 제2 보상 데이터가 상기 표시패널에 인가된다.
상기 반전 모드용 모드 선택신호가 제공됨에 따라, 상기 제1 프레임 데이터는 상기 제1 영역의 마지막 로우 어드레스부터 첫 번째 로우 어드레스까지 순차적으로 읽혀지고, 상기 제2 프레임 데이터는 상기 제2 영역의 마지막 로우 어드레스부터 첫 번째 로우 어드레스까지 순차적으로 읽혀질 수 있다.
상기 반전 모드용 모드 선택신호가 제공됨에 따라, 상기 제1 프레임 데이터는 상기 제1 영역의 마지막 칼럼 어드레스부터 첫 번째 칼럼어드레스까지 순차적으로 읽혀지고, 상기 제2 프레임 데이터는 상기 제2 영역의 마지막 칼럼 어드레스부터 첫 번째 칼럼어드레스까지 순차적으로 읽혀질 수 있다.
상기 제2 프레임 데이터가 읽혀진 후에, 상기 제2 프레임 데이터에 후속하여 입력되는 제3 프레임 데이터가 상기 메모리의 제1 영역에 더 기록될 수 있다.
상기 제2 프레임 데이터는 상기 메모리의 제2 영역에 기록될 수 있다.
상기한 본 발명의 목적을 실현하기 위한 다른 실시예에 따른 표시 장치의 구동 방법에서, 복수의 게이트 라인들 및 복수의 데이터 라인들을 포함하는 표시 패널에 정상 영상을 표시하기 위한 정상 모드용 모드 선택신호에 응답하여, 데이터 구동 회로부들에 래치되는 영상 데이터의 래치 순서와 게이트 구동 회로부들의 출력 순서 각각이 순방향으로 제어된다. 이어서, 상기 래치된 영상 데이터 및 상기 게이트 구동 회로부들에서 출력되는 게이트 신호들이 상기 표시 패널에 인가된다. 이어서, 상하좌우 반전된 영상을 상기 표시 패널에 표시하기 위한 반전모드용 모드 선택신호에 응답하여, 상기 게이트 라인들 중 마지막 게이트 라인에 인접한 하나 이상의 더미 게이트 라인에 더미 게이트 신호가 인가된다. 이어서, 상기 데이터 구동 회로부들에 래치되는 상기 영상 데이터의 래치 순서와 상기 게이트 구동 회로부들의 출력 순서 각각이 역방향으로 제어된다. 이어서, 상기 래치된 영상 데이터 및상기 게이트 구동 회로부들에서 출력되는 게이트 신호들이 상기 표시 패널에 인가된다.
상기 더미 게이트 신호가 인가되는 단계에서, 상기 영상 데이터의 프레임을 제어하는 제1 프레임 레이트 제어 칩 및 제2 프레임 제어 칩 간의 비동기 구간 동안 수행될 수 있다.
상기 데이터 구동 회로부들에 래치되는 데이터의 래치 순서와 게이트 구동 회로부들의 출력 순서 각각이 순방향으로 제어되는 단계에서, 상기 데이터 구동 회로부들의 첫 번째 데이터 구동 회로부부터 마지막 데이터 구동 회로부까지 상기 영상 데이터가 순차적으로 래치되고, 상기 각각의 데이터 구동 회로부들에 연결된 복수의 데이터 채널들 중 첫 번째 데이터 채널에 인가되는 영상 데이터부터 마지막데이터 채널에 인가되는 영상 데이터까지 순차적으로 출력될 수 있다.
상기 데이터 구동 회로부들에 래치되는 데이터의 래치 순서와 게이트 구동 회로부들의 출력 순서 각각이 역방향으로 제어되는 단계에서, 상기 데이터 구동 회로부들의 마지막 데이터 구동 회로부부터 첫 번째 데이터 구동 회로부까지 상기 영상 데이터가 순차적으로 래치되고, 상기 각각의 데이터 구동 회로부들에 연결된 복수의 데이터 채널들 중 마지막 데이터 채널에 인가되는 영상 데이터부터 첫 번째 데이터 채널에 인가되는 영상 데이터까지 순차적으로 출력될 수 있다.
상기 데이터 구동 회로부들에 래치되는 데이터의 래치 순서와 게이트 구동 회로부들의 출력 순서 각각이 역방향으로 제어되는 단계에서, 상기 데이터 채널들 중 홀수 번째 데이터 채널들에 상기 영상 데이터를 인가하는 제1 포트 및 상기 데이터 채널들 중 짝수 번째 데이터 채널들에 상기 영상 데이터를 인가하는 제2 포트를 가지는 두 포트 모드인 경우에는, 상기 홀수 번째 데이터 채널들에 인가되는 영상 데이터의 출력 순서와 상기 짝수 번째 데이터 채널들에 인가되는 영상 데이터의 출력 순서가 서로 바뀔 수 있다.
상기 데이터 구동 회로부들에 래치되는 데이터의 래치 순서와 게이트 구동 회로부들의 출력 순서 각각이 순방향으로 제어되는 단계에서, 상기 게이트 구동 회로부들 중 첫 번째 게이트 구동 회로부부터 마지막 게이트 구동 회로부까지 게이트 신호들이 순차적으로 출력되고, 상기 각각의 게이트 구동 회로부들에 연결된 복수의 게이트 채널들 중 첫 번째 게이트 채널부터 마지막 게이트 채널까지 상기 게이트 신호들이 순차적으로 출력될 수 있다.
상기 게이트 구동 회로부들 중 첫 번째 게이트 구동 회로부부터 마지막 게이트 구동 회로부까지 순차적으로 게이트 신호들이 출력되는 단계에서, 상기 첫 번째 게이트 구동 회로부부터 상기 마지막 게이트 구동 회로부까지 순차적으로 구동되도록, 상기 게이트 시작 신호가 상기 첫 번째 게이트 구동 회로부에 인가될 수 있다.
상기 첫 번째 게이트 채널부터 마지막 게이트 채널까지 순차적으로 상기 게이트 신호들이 출력되는 단계에서, 상기 첫 번째 게이트 채널에 연결된 첫 번째 플립플롭부터 상기 마지막 게이트 채널에 연결된 마지막 플립플롭까지 순차적으로 활성화될 수 있다.
상기 데이터 구동 회로부들에 래치되는 데이터의 래치 순서와 게이트 구동 회로부들의 출력 순서 각각이 역방향으로 제어되는 단계에서, 상기 게이트 구동 회로부들 중 마지막 게이트 구동 회로부부터 첫 번째 게이트 구동 회로부까지 순차적으로 게이트 신호들이 출력되도록 제어되고, 상기 각각의 게이트 구동 회로부들에 연결된 복수의 게이트 채널들 중 마지막 게이트 채널부터 첫 번째 게이트 채널까지 순차적으로 상기 게이트 신호들이 출력되도록 제어될 수 있다.
상기 게이트 구동 회로부들 중 마지막 게이트 구동 회로부부터 첫 번째 게이트 구동 회로부까지 순차적으로 게이트 신호들이 출력되는 단계에서, 상기 마지막 게이트 구동 회로부부터 상기 첫 번째 게이트 구동 회로부까지 순차적으로 구동되도록, 상기 게이트 시작 신호가, 상기 첫 번째 게이트 구동 회로부를 경유하여 상기 마지막 게이트 구동 회로부까지 전달될 수 있다.
상기 마지막 게이트 채널부터 첫 번째 게이트 채널까지 순차적으로 상기 게이트 신호들이 출력되는 단계에서, 상기 마지막 게이트 채널에 연결된 마지막 플립플롭부터 상기 첫 번째 게이트 채널에 연결된 첫 번째 플립플롭까지 순차적으로 활성화될 수 있다.
상기한 본 발명의 목적을 실현하기 위한 또 다른 실시예에 따른 표시 장치는 표시 패널, 게이트 구동부, 타이밍 제어부 및 데이터 구동부를 포함한다. 상기 표시 패널은 복수의 게이트 라인들 및 복수의 데이터 라인들을 가진다. 상기 게이트 구동부는 상기 게이트 라인들에 게이트 신호들을 출력한다. 상기 타이밍 제어부는 외부로부터 순차적으로 제공되는 제1 프레임 데이터 및 제2 프레임 데이터를 메모리의 제1 영역 및 제2 영역에 순방향으로 기록하고, 상하좌우 반전된 영상을 상기 표시패널에 표시하기 위한 반전 모드용 선택신호에 응답하여, 상기 메모리의 제1 및 제2 영역에서 역방향으로 상기 제1 및 제2 프레임 데이터 각각을 읽고, 상기 역방향으로 읽은 제1 및 제2 프레임 데이터를 근거로 보상 데이터를 출력한다. 상기 데이터 구동부는 상기 보상 데이터를 상기 표시 패널의 데이터 라인들에 인가한다.
상기 타이밍 제어부는 상기 반전 모드용 모드 선택신호가 제공됨에 따라, 상기 제1 프레임 데이터를 상기 제1 영역의 마지막 로우 어드레스부터 첫 번째 로우어드레스까지 순차적으로 읽고, 상기 제2 프레임 데이터를 상기 제2 영역의 마지막 로우 어드레스부터 첫 번째 로우어드레스까지 순차적으로 읽을 수 있다.
상기한 본 발명의 목적을 실현하기 위한 또 다른 실시예에 따른 표시 장치는 표시 패널, 게이트 구동 회로부들, 데이터 구동 회로부들 및 타이밍 제어부를 포함한다. 상기 표시 패널은 복수의 게이트 라인들 및 복수의 데이터 라인들을 가진다. 상기 게이트 구동 회로부들은 상기 게이트 라인들에 게이트 신호들을 출력한다. 상기 데이터 구동 회로부들은 상기 데이터 라인들에 데이터 신호들을 출력한다. 상기 타이밍 제어부는 상하좌우 반전된 영상을 상기 표시 패널에 표시하기 위한 반전모드용 모드 선택신호에 응답하여, 상기 게이트 라인들 중 마지막 게이트 라인에 인접한 하나 이상의 더미 게이트 라인에 더미 게이트 신호를 인가하고, 상기 데이터 구동 회로부들에 래치되는 상기 영상 데이터의 래치 순서와 상기 게이트 구동 회로부들의 출력 순서 각각을 역방향으로 제어한다.
상기 타이밍 제어부는 상기 영상 데이터의 프레임을 제어하는 제1 프레임 레이트 제어 칩 및 제2 프레임 제어 칩 간의 비동기 구간 동안 상기 더미 게이트 라인에 상기 더미 게이트 신호를 인가할 수 있다.
이와 같은 표시패널의 구동 방법 및 이를 수행하기 위한 표시 장치에 따르면, 이전 프레임 데이터와 현재 프레임 데이터를 역방향으로 읽음으로써, 동적 캐패시턴스 보상 데이터를 생성할 수 있을 뿐만 아니라 하측 구동 방식의 상하좌우 반전된 영상을 표시할 수 있다. 또한, 타이밍 제어부가 데이터 구동 회로부들의 래치 순서 및 게이트 구동부들의 출력 순서를 제어함으로써 하측 구동 방식의 상하좌우 반전된 영상을 표시할 수 있다. 그러므로, 본 발명에 따른 표시 패널의 구동 방법 및 이를 수행하기 위한 표시 장치는 반전 영상을 표시할 때, 게이트 시작 신호를 전송하는 라인의 길이를 감소시킬 수 있어 발열을 감소시킬 수 있고, 표시 장치의 영상 품질을 향상시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 블록도이다.
도 2a는 정상 모드일 때 표시 장치의 상태를 나타내는 블록도이다.
도 2b는 반전 모드일 때 표시 장치의 상태를 나타내는 블록도이다.
도 3은 제1 프레임 데이터 및 제2 프레임 데이터가 기록되고, 제2 프레임 데이터가 출력되는 순서를 나타내는 프레임 메모리의 상태도이다.
도 4는 타이밍 제어부의 프레임 메모리 접속 순서를 나타내는 개념도이다.
도 5a는 타이밍 제어부가 프레임 메모리에 제1 프레임 데이터 및 제2 프레임 데이터를 기록하는 방향을 나타내는 개념도이다.
도 5b는 정상 모드일 때, 타이밍 제어부가 프레임 메모리로부터 제1 프레임 데이터 및 제2 프레임 데이터를 읽는 방향을 나타내는 개념도이다.
도 5c는 반전 모드일 때, 타이밍제어부가 프레임 메모리로부터 제1 프레임 데이터 및 제2 프레임 데이터를 읽는 방향을 나타내는 개념도이다.
도 6은 본 발명의 일 실시예에 따른 표시 패널의 구동 방법을 나타내는 순서도이다.
도 7은 본 발명의 다른 실시예에 따른 표시 장치를 나타내는 블록도이다.
도 8은 정상 모드일 때, 복수의 채널들로 인가되는 영상 데이터의 출력 순서를 설명하기 위한 제1 데이터 구동 회로부 및 제2 데이터 구동 회로부의 블록도이다.
도 9는 반전 모드일 때, 복수의 채널들로 인가되는 영상 데이터의 출력 순서를 설명하기 위한 제1 데이터 구동 회로부 및 제2 데이터 구동 회로부의 블록도이다.
도 10은 도 7에 도시된 저장부를 나타내는 블록도이다.
도 11a는 타이밍 제어부의 외부로부터 제1 프레임 레이트 제어 칩에 의해 수신하는 영상 데이터와 제2 프레임 레이트 제어 칩에 의해 수신하는 영상 데이터 간의 비동기 구간을 설명하기 위한 파형도이다.
도 11b는 도 11a에 도시된 비동기 구간을 이용하여 더미 게이트 신호들의 인가를 설명하기 위한 파형도이다.
도 12는 마지막 게이트 구동 회로부인 제n 게이트 구동 회로부가 다른 게이트 구동 회로부들에 비해 먼저 게이트 시작 신호에 응답하는 과정을 나타내는 개념도이다.
도 13은 정상 모드일 때의 게이트 구동 회로부 및 더미 게이트 구동 회로부에 인가되는 신호들을 나타내는파형도이다.
도 14는 반전 모드일 때의 게이트 구동 회로부 및 더미 게이트 구동 회로부에 인가되는 신호들을 나타내는 파형도이다.
도 15는 일 실시예에 따른 정상 모드일 때의 게이트 구동 회로부를 나타내는 블록도이다.
도 16은 일 실시예에 따른 정상 모드일 때의 더미 게이트 구동 회로부를 나타내는 블록도이다.
도 17은 일 실시예에 따른 반전 모드일 때의 더미 게이트 구동 회로부를 나타내는 블록도이다.
도 18은 일 실시예에 따른 반전 모드일 때의 게이트 구동 회로부를 나타내는 블록도이다.
도 19a는 정상모드일 때, 제1 클럭 펄스 라인의 전단에 위치한 선택기를 나타내는 회로도이다.
도 19b는 반전 모드일 때, 제1 클럭 펄스 라인의 전단에 위치한 선택기를 나타내는 회로도이다.
도 19c는 정상모드일 때, 제2 클럭 펄스 라인의 전단에 위치한 선택기를 나타내는 회로도이다.
도 19d는 반전모드일 때, 제2 클럭 펄스 라인의 전단에 위치한 선택기를 나타내는 회로도이다.
도 20은 정상 모드일 때의 게이트 구동 회로부 및 더미 게이트 구동 회로부에 인가되는 신호들을 나타내는 파형도이다.
도 21은 반전 모드일 때의 게이트 구동 회로부 및 더미 게이트 구동 회로부에 인가되는 신호들을 나타내는 파형도이다.
도 22는 다른 실시예에 따른 정상모드일 때의 게이트 구동 회로부를 나타내는 블록도이다.
도 23은 다른 실시예에 따른 정상모드일 때의 더미 게이트 구동 회로부를 나타내는 블록도이다.
도 24는 다른 실시예에 따른 반전 모드일 때의 게이트 구동 회로부를 나타내는 블록도이다.
도 25는 다른 실시예에 따른 반전 모드일 때의 더미 게이트 구동 회로부를 나타내는 블록도이다.
도 26은 서브 화소 및 전하 공유 라인을 설명하기 위한 회로도이다.
도 27은 본 발명의다른 실시예에 따른 표시 패널의 구동 방법을 나타내는 순서도이다.
도 28은 본 발명의 또 다른 실시예에 따른 표시 장치를 나타내는 블록도이다.
도 29는 본 발명의 또 다른 실시예에 따른 표시 장치를 나타내는 블록도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 실시예들을 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "이루어진다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥 상 가지는 의미와 일치하는 의미를 가지는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치를 나타내는 블록도이다.
도 1을 참조하면, 표시 장치(100)는 표시 패널(110), 게이트 구동부(130), 데이터 구동부(150) 및 타이밍 제어부(170)를 포함한다.
상기 표시 패널(110)은 복수의 게이트 라인들(GL1, GL2, ..., GLn) 및 상기 게이트 라인들(GL1, GL2, ..., GLn)과 교차하는 복수의 데이터 라인들(DL1, DL2, ..., DLm)을 포함한다. 본 실시예에서, 'n' 및 'm'은 자연수이다.
또한, 상기표시 패널(110)은 복수의 화소들을 포함하고, 각각의 화소들은 상기 각각의 게이트 라인들(GL1, GL2, ..., GLn) 및 각각의 데이터 라인들(DL1, DL2, ..., DLm)과 연결된 스위칭 소자(TR), 상기 스위칭 소자(TR)에 연결된 액정 캐패시터(CLC) 및 스토리지 캐패시터(CST)를 포함한다.
상기 타이밍 제어부(170)는 외부로부터 영상 데이터(DATA), 제어 신호(CON) 및 선택 신호들(SELN, SELI)을 수신하고, 상기 제어 신호(CON)는 수평 동기 신호(Hsync), 수직 동기 신호(Vsync) 및 클럭 신호를 포함할 수 있다.
상기 타이밍 제어부(170)는 상기 수평 동기 신호(Hsync)를 이용하여 데이터 시작 신호(STH)를 생성한 후 상기 데이터 시작 신호(STH)를 상기 데이터 구동부(150)로 출력하고, 상기 수직 동기 신호(Vsync)를 이용하여 게이트 시작 신호(STV)를 생성한 후 상기 게이트 시작 신호(STV)를 상기 게이트 구동부(130)로 출력한다. 또한, 상기 타이밍 제어부(170)는 상기 클럭 신호를 이용하여 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)를 생성한 후, 상기 제1 클럭 신호(CLK1)를 상기 데이터 구동부(150)로 출력하고, 상기 제2 클럭 신호(CLK2)를 상기 게이트 구동부(130)로 출력한다.
상기 선택 신호들(SELN, SELI)은 정상 모드용 선택신호(SELN) 및 반전 모드용 선택신호(SELI)를 포함한다.
상기 타이밍 제어부(170)는 상기 영상 데이터(DATA)를 저장하는 프레임 메모리(180)를 가진다. 상기 타이밍 제어부(170)는 외부로부터 순차적으로 제공되는 상기 영상 데이터(DATA)의 제1 프레임 데이터 및 제2 프레임 데이터를 상기 프레임 메모리(180)에 기록하고, 또한 상기 프레임 메모리(180)에 기록한 상기 제1 프레임 데이터 및제2 프레임 데이터를 읽은 후, 상기 읽은 제1 프레임 데이터 및 제2 프레임 데이터를 서로 비교하여 동적 캐패시턴스 보상(Dynamic Capacitance Compensation 이하, DCC) 데이터를 상기 데이터 구동부(150)로 출력한다.
예를 들어, 상기 타이밍 제어부(170)는 상기 표시 패널(110)에 정상 영상을 표시하기 위한 상기 정상 모드용 선택신호(SELN)에 응답하여 상기 프레임 메모리(180)의 제1 및 제2 영역에서 순방향으로 상기 제1 및 제2 프레임 데이터 각각을 읽고, 상기 표시 패널(110)에 상하좌우 반전된 영상을 표시하기 위한 상기 반전 모드용 선택신호(SELI)에 응답하여 상기 프레임 메모리(180)의 제1 및 제2 영역에서 역방향으로 상기 제1 및 제2 프레임 데이터 각각을 읽을 수 있다.
이하, 상기 정상 모드용 선택신호(SELN)가 입력되는 모드는 정상 모드라 칭하고, 상기 반전 모드용 선택신호(SELI)가 입력되는 모드는 반전 모드라 칭한다.
도 2a는 정상 모드일 때 표시 장치의 상태를 나타내는 블록도이고, 도 2b는 반전 모드일 때표시 장치의 상태를 나타내는 블록도이다.
도 2a 및 도 2b를 참조하면, 상기 정상 모드는 상기 표시 패널(110)에 정상 영상을 표시하는 모드이고, 상기 반전 모드는 상기 정상 영상에 비해 상하좌우 반전된 영상을 표시하는 모드일 수 있다.
도 3은 제1 프레임 데이터 및 제2 프레임 데이터가 기록되고, 제2 프레임 데이터가 출력되는 순서를 나타내는 프레임 메모리의 상태도이다.
도 3을 참조하면, 상기 프레임 메모리(180)는 제1 영역(182) 및 제2 영역(184)을 가진다.
상기 타이밍 제어부(170)는 제1 영역(182)으로 제1 프레임 데이터((N-2)F)를 기록한다.
이어, 상기 타이밍 제어부(170)는 상기 제1 영역(182)으로 상기 제1 프레임 데이터((N-2)F)의 다음 데이터인 제2 프레임 데이터((N-1)F)를 기록하기 위해, 상기 제1 프레임 데이터((N-2)F)를 상기 제2 영역(184)으로 이동한다.
이어, 상기 타이밍 제어부(170)는 상기 제2 프레임 데이터((N-1)F)를 상기 제1 영역(182)에 기록한다.
이어, 상기 타이밍 제어부(170)는 상기 제1 프레임 데이터((N-2)F) 및 상기 제2 프레임 데이터((N-1)F)를 읽어 상기 제1 프레임 데이터((N-2)F) 및 상기 제2 프레임 데이터((N-1)F)를 서로 비교한 후, 상기 제1 프레임 데이터((N-2)F)의 DCC 데이터를 출력한다. 예를 들면, 상기 제1 프레임 데이터((N-2)F)의 DCC 데이터는 상기 제1 및 제2 프레임 데이터들((N-2)F, (N-1)F)의 계조 데이터들 간의 차이보다 큰 값이 상기 제1 프레임 데이터((N-2)F)의 계조 데이터에 더해진 데이터일 수 있다.
이어, 상기 타이밍 제어부(170)는 상기 제2 프레임 데이터((N-1)F)의 다음 데이터인 제3 프레임 데이터((N)F)를 기록하기 위해, 상기 제2 프레임 데이터((N-1)F)를 상기 제2 영역(184)으로 이동하여 기록한다.
이어, 상기 타이밍 제어부(170)는 상기 제3 프레임 데이터((N)F)를 상기 제1 영역(182)에 기록한다.
도 4는 타이밍 제어부의 프레임 메모리 접속 순서를 나타내는 개념도이다.
도 3 및 도 4를 참조하면, 상기 타이밍 제어부(170)는 상기 제2 영역(184)에 위치한 상기 제1 프레임 데이터((N-2)F)와 상기 제1 영역(182)에 위치한 제2 프레임 데이터((N-1)F)를 순차적으로 읽은 다음에 상기 제3 프레임 데이터((N)F)를 상기 프레임 메모리(180)에 기록한다.
도 5a는 타이밍 제어부가 프레임 메모리에 제1 프레임 데이터 및 제2 프레임 데이터를 기록하는 방향을 나타내는 개념도이다. 도 5b는 정상모드일 때, 타이밍 제어부가 프레임 메모리로부터 제1 프레임 데이터 및 제2 프레임 데이터를 읽는 방향을 나타내는 개념도이다. 도 5c는 반전 모드일 때, 타이밍 제어부가 프레임 메모리로부터 제1 프레임 데이터 및 제2 프레임 데이터를 읽는 방향을 나타내는 개념도이다. 설명의 편의상, 상기 타이밍 제어부(170)가 상기 프레임 메모리(180)의 상기 제1 영역(182)에는 상기 제1 프레임 데이터((N-2)F)를 기록하고, 상기 제2 영역(184)에는 상기 제2 프레임 데이터((N-1)F)를 기록한 후, 상기 제1 프레임 데이터((N-2)F) 및 상기 제2 프레임 데이터((N-1)F)를 읽는 것으로 가정한다.
도 5a를 참조하면, 상기 제1 영역(182)은 복수의 로우 어드레스들(R1, R2, ..., R7, R8) 및 복수의 칼럼 어드레스들(C1, C2, ..., C7, C8)을 가지고, 상기 제2 영역(184)도 복수의 로우 어드레스들(R1, R2, ..., R7, R8) 및 복수의 칼럼 어드레스들(C1, C2, ...,C7, C8)을 가진다. 설명의 편의상, 본 실시예에는 상기 제1 영역(182) 및 제2 영역(184)이 가지는 상기 로우 어드레스들(R1, R2, ...,R7, R8) 및 칼럼 어드레스들(C1, C2, ...,C7, C8)의 개수를 여덟 개로 하였으나, 로우 어드레스들의 개수는 n(자연수)개일 수 있고, 칼럼 어드레스들의 개수는 m(자연수)개일 수 있다.
상기 정상 모드일 때, 상기 타이밍 제어부(170)는 상기 정상 모드용 모드 선택신호(SELN)에 응답하여, 상기 제1 프레임 데이터((N-2)F) 및 제2 프레임 데이터((N-1)F)를 상기 메모리(170)의 제1 영역(182) 및 제2 영역(184)에 순방향으로 기록한다.
즉, 상기 타이밍 제어부(170)는 상기 제1 프레임 데이터((N-2)F)를 상기 제1 영역(182)의 첫 번째 로우 어드레스(R1)부터 마지막 로우 어드레스(R8)까지 및 첫 번째 칼럼 어드레스(C1)부터 마지막 칼럼 어드레스(C8)까지 순차적으로 기록하고, 상기 제2 프레임 데이터((N-1)F)를 상기 제2 영역(184)의 첫 번째 로우 어드레스(R1)부터 마지막 로우 어드레스(R8)까지 및 첫 번째 칼럼 어드레스(C1)부터 마지막 칼럼 어드레스(C8)까지 순차적으로 기록한다.
예를 들어, 상기 타이밍 제어부(170)는 상기 제1 프레임 데이터((N-2)F)를 상기 제1 영역(182)에 기록할 때, 제1 로우 어드레스(R1), 제2 로우 어드레스(R2), ..., 제7 로우 어드레스(R7) 및 제8 로우 어드레스(R8)의 순서 및 제1 칼럼 어드레스(C1), 제2 칼럼 어드레스(C2), ..., 제7 칼럼 어드레스(C7) 및 제8 칼럼 어드레스(C8)의 순서로 기록한다.
마찬가지로, 상기 타이밍 제어부(170)가 상기 제2 프레임 데이터((N-1)F)를 상기 제2 영역(184)에 기록할 때, 제1 로우 어드레스(R1), 제2 로우 어드레스(R2), , 제7 로우 어드레스(R7) 및 제8 로우 어드레스(R8)의 순서 및 제1 칼럼 어드레스(C1), 제2 칼럼 어드레스(C2), ..., 제7 칼럼 어드레스(C7) 및 제8 칼럼 어드레스(C8)의 순서로 기록한다.
더욱 구체적으로, 상기 타이밍 제어부(170)가 상기 제1 프레임 데이터((N-2)F)를 기록할 때는, 상기 제1 영역(182)에R1C1 어드레스, R1C2 어드레스, ..., R1C7 어드레스 및 R1C8 어드레스 순서로 기록한 후, R8C1 어드레스, R8C2 어드레스, ..., R8C7 어드레스 및 R8C8 어드레스 순서로 기록한다.
또한, 상기 타이밍 제어부(170)가 상기 제2 프레임 데이터((N-1)F)를 기록할 때는, 상기 제2 영역(184)에 R1C1 어드레스, R1C2 어드레스, ..., R1C7 어드레스 및 R1C8 어드레스 순서로 기록한 후, R8C1 어드레스, R8C2 어드레스, ..., R8C7 어드레스 및 R8C8 어드레스 순서로 기록한다.
도 5b를 참조하면, 상기 정상 모드일 때 상기 타이밍 제어부(170)가 상기 프레임 메모리(180)로부터 상기 제1 프레임 데이터((N-2)F) 및 상기 제2 프레임 데이터((N-1)F)를 읽는 방향은 상기 타이밍 제어부(170)가 상기 제1 프레임 데이터((N-2)F) 및 상기 제2 프레임 데이터((N-1)F)를 기록한 순방향과 동일하다.
즉, 상기 타이밍 제어부(170)가 상기 제1 프레임 데이터((N-2)F)를 상기 제1 영역(182)으로부터 읽을 때, 첫 번째 로우 어드레스부터 마지막 로우 어드레스의 순서로 읽고, 첫 번째 칼럼 어드레스부터 마지막 칼럼 어드레스의 순서로 읽는다. 예를 들어, 상기 타이밍 제어부(170)는 상기 제1 프레임 데이터((N-2)F)를 제1 로우 어드레스(R1), 제2 로우 어드레스(R2), ..., 제7 로우 어드레스(R7) 및 제8 로우 어드레스(R8)의 순서 및 제1 칼럼 어드레스(C1), 제2 칼럼 어드레스(C2), ..., 제7 칼럼 어드레스(C7) 및 제8 칼럼 어드레스(C8)의 순서로 읽는다.
마찬가지로, 상기 타이밍 제어부(170)는 상기 제2 프레임 데이터((N-1)F)를 상기 제2 영역(184)으로부터 읽을 때, 첫 번째 로우어드레스부터 마지막 로우 어드레스의 순서로 읽고, 첫 번째 칼럼 어드레스부터 마지막 칼럼 어드레스의 순서로 읽는다. 예를 들어, 상기 타이밍 제어부(170)는 상기 제2 프레임 데이터((N-1)F)를 제1 로우 어드레스(R1), 제2 로우 어드레스(R2), ..., 제7 로우 어드레스(R7) 및 제8 로우 어드레스(R8)의 순서 및 제1 칼럼 어드레스(C1), 제2 칼럼 어드레스(C2), ..., 제7 칼럼 어드레스(C7) 및 제8 칼럼 어드레스(C8)의 순서로 읽는다.
더욱 구체적으로, 상기 타이밍 제어부(170)가 상기 제1 프레임 데이터((N-2)F)를 읽을 때는, 상기 제1 영역(182)으로부터 R1C1 어드레스, R1C2 어드레스, ..., R1C7 어드레스 및 R1C8 어드레스 순서로 읽은 후, R8C1 어드레스, R8C2 어드레스, ..., R8C7 어드레스 및 R8C8 어드레스 순서로 읽는다.
또한, 상기 타이밍 제어부(170)가 상기 제2 프레임 데이터((N-1)F)를 읽을 때는, 상기 제2 영역(184)으로부터 R1C1 어드레스, R1C2 어드레스, ..., R1C7 어드레스 및 R1C8 어드레스 순서로 읽은 후, R8C1 어드레스, R8C2 어드레스, ..., R8C7 어드레스 및 R8C8 어드레스 순서로 읽는다.
도 5c를 참조하면, 상기 반전 모드일 때 상기 타이밍 제어부(170)가 상기 프레임 메모리(180)로부터 상기 제1 프레임 데이터((N-2)F) 및 상기 제2 프레임 데이터((N-1)F)를 읽는 방향은 상기 타이밍 제어부(170)가 상기 제1 프레임 데이터((N-2)F) 및 상기 제2 프레임 데이터((N-1)F)를 기록한 순방향과 반대인 역방향이다.
즉, 상기 타이밍 제어부(170)가 상기 제1 프레임 데이터((N-2)F)를 상기 제1 영역(182)으로부터 읽을 때, 마지막 로우 어드레스부터 첫 번째 로우 어드레스의 순서로 읽고, 마지막 칼럼 어드레스부터 첫 번째 칼럼 어드레스의 순서로 읽는다. 예를 들어, 상기 타이밍 제어부(170)는 상기 제1 프레임 데이터((N-2)F)를 제8 로우 어드레스(R8), 제7 로우 어드레스(R7), ..., 제2 로우 어드레스(R2) 및 제1 로우 어드레스(R1)의 순서 및 제8 칼럼 어드레스(C8), 제7 칼럼 어드레스(C7), ..., 제2 칼럼 어드레스(C2) 및 제1 칼럼 어드레스(C1)의 순서로 읽는다.
마찬가지로, 상기 타이밍 제어부(170)는 상기 제2 프레임 데이터((N-1)F)를 상기 제2 영역(184)으로부터 읽을 때, 마지막 로우 어드레스부터 첫 번째 로우 어드레스의 순서로 읽고, 마지막 칼럼 어드레스부터 첫 번째 칼럼어드레스의 순서로 읽는다. 예를 들어, 상기 타이밍 제어부(170)는 상기 제2 프레임 데이터((N-1)F)를 제8 로우 어드레스(R8), 제7 로우 어드레스(R7), ..., 제2 로우 어드레스(R2) 및 제1 로우 어드레스(R1)의 순서 및 제8 칼럼 어드레스(C8), 제7 칼럼 어드레스(C7), ..., 제2 칼럼 어드레스(C2) 및 제1 칼럼 어드레스(C1)의 순서로 읽는다.
더욱 구체적으로, 상기 타이밍 제어부(170)가 상기 제1 프레임 데이터((N-2)F)를 읽을 때는, 상기 제1 영역(182)으로부터 R8C8 어드레스, R8C7 어드레스, ..., R8C2 어드레스 및 R8C1 어드레스 순서로 읽은 후, R1C8 어드레스, R1C7 어드레스, ..., R1C2 어드레스 및 R1C1 어드레스 순서로 읽는다.
또한, 상기 타이밍 제어부(170)가 상기 제2 프레임 데이터((N-1)F)를 읽을 때는, 상기 제2 영역(184)으로부터 R8C8 어드레스, R8C7 어드레스, ..., R8C2 어드레스 및 R8C1 어드레스 순서로 읽은 후, R1C8 어드레스, R1C7 어드레스, ..., R1C2 어드레스 및 R1C1 어드레스 순서로 읽는다.
다시 도 1을 참조하면, 상기 타이밍 제어부(170)는 상기 선택 신호들(SELN, SELI)에 응답하여, 상기 프레임 메모리(180)에 기록된 상기 제1 프레임 데이터((N-2)F) 및 상기 제2 프레임 데이터((N-1)F)를 읽어 정상 영상 데이터(DATA_N) 및 반전 영상 데이터(DATA_I)를 상기 데이터 구동부(150)로 출력한다.
구체적으로, 상기 타이밍 제어부(170)는 상기 선택 신호들(SELN, SELI)을 판단하여, 상기 정상 모드이면 상기 제1 프레임 데이터((N-2)F) 및 상기 제2 프레임 데이터((N-1)F)를 상기 프레임 메모리(180)에 기록한 방향과 동일한 방향으로 읽어 상기정상 영상 데이터(DATA_N)를 출력하고, 상기 반전 모드이면 상기 제1 프레임 데이터((N-2)F) 및 상기 제2 프레임 데이터((N-1)F)를 상기 프레임 메모리(180)에 기록한 방향과 반대의 방향으로 읽어 상기 반전영상 데이터(DATA_I)를 출력한다.
상기 정상 영상 데이터(DATA_N)는 상기 순방향으로 읽은 제1 프레임 데이터((N-2)F) 및 상기 제2 프레임 데이터((N-1)F)를 비교하여 생성된 제1 DCC 데이터일 수 있고, 상기 반전 영상 데이터(DATA_I)는 상기 역방향으로 읽은 제1 프레임 데이터((N-2)F) 및 상기 제2 프레임 데이터((N-1)F)를 비교하여 생성된 제2 DCC 데이터일 수 있다.
상기 데이터 구동부(150)는 상기 타이밍 제어부(170)로부터 제공된 제1 클럭 신호(CLK1) 및 상기 데이터 시작 신호(STH)에 응답하여, 상기 제1 DCC 데이터 또는 상기 제2 DCC 데이터를 상기 데이터 라인들(DL1, DL2, ..., DLm)로 출력한다.
상기 게이트 구동부(130)는 상기 타이밍 제어부(170)로부터 제공된 상기 게이트 시작 신호(STV) 및 상기 제2 클럭 신호(CLK2)를 이용하여 게이트 신호들을 생성하고, 상기 게이트 신호들을 상기 게이트 라인들(GL1, GL2, ..., GLn)로 출력한다.
도 6은 본 발명의 일 실시예에 따른 표시 패널의 구동 방법을 나타내는 순서도이다.
도 1 내지 도 6을 참조하면, 본 발명의 일 실시예에 따른 표시장치의 구동 방법은 상기 타이밍 제어부(170)가 상기 제1 프레임 데이터((N-2)F)를 상기 프레임 메모리(180)의 상기 제1 영역(182)에 순방향으로 기록한다(단계 S110).
예를 들면, 상기 타이밍 제어부(170)가 제1 프레임 데이터((N-2)F)를 제1 로우 어드레스(R1), 제2 로우 어드레스(R2), ..., 제7 로우 어드레스(R7) 및 제8 로우 어드레스(R8)의 순서 및 제1 칼럼 어드레스(C1), 제2 칼럼 어드레스(C2), ..., 제7 칼럼 어드레스(C7) 및 제8 칼럼 어드레스(C8)의 순서로 기록한다.
상기 타이밍 제어부(170)가 상기 제1 프레임 데이터((N-2)F)의 다음 데이터인 상기 제2 프레임 데이터((N-1)F)를 상기 제2 영역(184)에 기록한다(단계 S130).
예를 들면, 상기 타이밍 제어부(170)가 제2 프레임 데이터((N-1)F)를 제1 로우 어드레스(R1), 제2 로우 어드레스(R2), ..., 제7 로우 어드레스(R7) 및 제8 로우 어드레스(R8)의 순서 및 제1 칼럼 어드레스(C1), 제2 칼럼 어드레스(C2), ..., 제7 칼럼 어드레스(C7) 및 제8 칼럼 어드레스(C8)의 순서로 기록한다.
실시예에 따라, 상기 타이밍 제어부(170)가 상기 제2 프레임 데이터((N-1)F)를 기록하기 전에 상기 제1 프레임 데이터((N-2)F)를 상기 제2 영역(184)으로 옮긴 후에, 상기 제2 프레임 데이터((N-1)F)를 상기 제1 영역(182)에 기록할 수 있다.
상기 타이밍 제어부(170)가 상기 정상 모드 및 반전 모드인지를 나타내는 선택 신호(SELN, SELI)를 인가 받아 상기정상 모드인지 상기 반전 모드인지 판단한다(단계 S150).
상기 정상 모드이면, 상기 타이밍 제어부(170)는 상기 프레임 메모리(180)에 기록된 상기 제1 프레임 데이터((N-2)F)를 상기 프레임 메모리(180)에 기록한 방향과 동일한 방향으로 읽는다(단계 S210). 또한, 상기 타이밍 제어부(170)는 상기 프레임 메모리(180)에 기록된 상기 제2 프레임 데이터((N-1)F)를 상기 프레임 메모리(180)에 기록한 방향과 동일한 방향으로 읽는다(단계 S230).
상기 타이밍 제어부(170)는 상기 프레임 메모리(180)로부터 읽은 제1 프레임 데이터((N-2)F) 및 제2 프레임 데이터((N-1)F)를 비교하여 제1 DCC 데이터를 상기 데이터 구동부(150)로 출력한다(단계 S250).
상기 데이터 구동부(150)는 상기 제1 DCC 데이터를 상기 표시 패널(110)에 인가한다(단계 S270).
상기 반전 모드이면, 상기 타이밍 제어부(170)는 상기 프레임 메모리(180)에 기록된 상기 제1 프레임 데이터((N-2)F)를 상기 프레임 메모리(180)에 기록한 방향과 반대의 방향으로 읽는다(단계 S310). 또한, 상기 타이밍 제어부(170)는 상기 프레임 메모리(180)에 기록된 상기 제2 프레임 데이터((N-1)F)를 상기 프레임 메모리(180)에 기록한 방향과 반대의 방향으로 읽는다(단계 S330).
상기 타이밍 제어부(170)는 상기 프레임 메모리(180)로부터 읽은 제1 프레임 데이터((N-2)F) 및 제2 프레임 데이터((N-1)F)를 비교하여 제2 DCC 데이터를 출력한다(단계 S350).
상기 데이터 구동부(150)는 상기 제2 DCC 데이터를 상기 표시 패널(110)에 인가한다(단계 S370).
본 발명의 일 실시예에 따르면, 상기 반전 모드일 때, 상기 타이밍 제어부(170)가 상기 프레임 메모리(180)에 기록된 상기 제1 프레임 데이터((N-2)F) 및 상기 제2 프레임 데이터((N-1)F)를 기록한 방향과 반대의 방향으로 읽음으로써, 상기 정상 영상에 비해 상하좌우 반전된 반전 영상을 상기 표시패널(110)에 표시할 수 있다.
또한, 상기 타이밍 제어부(170)가 상기 프레임 메모리(180)에 상기 제1 프레임 데이터((N-2)F) 및 상기 제2 프레임 데이터((N-1)F)를 기록한 후 상기 제1 프레임 데이터((N-2)F) 및 상기 제2 프레임 데이터((N-1)F)를 읽으므로, 상기 타이밍 제어부(170)가 상기 프레임 메모리(180)에 기록한 방향과 동일한 방향으로 읽을 때뿐만 아니라 상기 프레임 메모리(180)에 기록한 방향과 반대의 방향으로 읽을 때에도 상기 제1 프레임 데이터((N-2)F) 및 상기 제2 프레임 데이터((N-1)F)를 비교하여 DCC 데이터를 생성할 수 있다.
도 7은 본 발명의 다른 실시예에 따른 표시 장치를 나타내는 블록도이다.
도 7을 참조하면, 표시 장치(500)는 표시 패널(510), 게이트 구동부(530), 데이터 구동부(550) 및 타이밍 제어부(570)를 포함한다.
상기 표시 패널(510)은 복수의 게이트 라인들(GL11, ..., GL1l, GL21, ..., GL2l, ..., GLn1, ..., GLnl) 및 상기 게이트 라인들(GL11, ..., GL1l, GL21, ..., GL2l, ..., GLn1, ..., GLnl)과 교차하는 복수의 데이터 라인들(DL11, ..., DL1m, DL21, ..., DL2m, DLm1, ..., DLmm)을 포함한다.
상기 타이밍 제어부(570)는 외부로부터 영상 데이터(DATA), 제어 신호(CON) 및 선택 신호들(SELN, SELI)을 수신하고, 상기 제어 신호(CON)는 수평 동기 신호(Hsync), 수직 동기 신호(Vsync) 및 클럭 신호를 포함할 수 있다.
상기 타이밍 제어부(570)는 상기 수평동기 신호(Hsync)를 이용하여 데이터 시작 신호(STH)를 생성한 후 상기 데이터 시작 신호(STH)를 상기 데이터 구동부(550)로 출력하고, 상기 수직 동기 신호(Vsync)를 이용하여 게이트 시작 신호(STV)를 생성한 후 상기 게이트 시작 신호(STV)를 상기 게이트 구동부(530)로 출력한다. 또한, 상기 타이밍 제어부(570)는 상기 클럭 신호를 이용하여 제1 클럭 신호(CLK1) 및 제2 클럭 신호(CLK2)를 생성한 후, 상기 제1 클럭 신호(CLK1)를 상기 데이터 구동부(550)로 출력하고, 상기 제2 클럭 신호(CLK2)를 상기 게이트 구동부(530)로 출력한다.
상기 선택 신호들(SELN, SELI)은 정상 모드용 선택신호(SELN) 및 반전 모드용 선택신호(SELI)를 포함한다. 이하, 상기 정상 모드용 선택신호(SELN)가 입력되는 모드는 정상 모드라 칭하고, 상기 반전 모드용 선택신호(SELI)가 입력되는 모드는 반전 모드라 칭한다.
상기 타이밍 제어부(570)는 상기 선택 신호들(SELN, SELI)을 수신하여 상기 정상 모드인지 상기 반전 모드인지 판단한다.
상기 타이밍 제어부(570)가 상기 정상 모드로 판단한 경우, 상기 타이밍 제어부(570)는 정상 모드신호(USD)를 상기 게이트 구동부(530) 및 상기 데이터 구동부(550)로 출력하여 상기 게이트 구동부(530)의 출력 순서 및 상기 데이터 구동부(550)에 래치되는 상기 영상데이터(DATA)의 래치 순서를 순방향으로 제어한다.
상기 타이밍 제어부(570)가 상기 반전 모드로 판단한 경우, 상기 타이밍 제어부(570)는 반전 모드신호(LSD)를 상기 게이트 구동부(530) 및 상기 데이터 구동부(550)로 출력하여 상기 게이트 구동부(530)의 출력 순서 및 상기 데이터 구동부(550)에 래치되는 상기 영상 데이터(DATA)의 래치 순서를 역방향으로 제어한다.
상기 데이터 구동부(550)는 제1 데이터 구동 회로부(DIC1), 제2 데이터 구동 회로부(DIC2), ..., 제m 데이터 구동 회로부(DICm)를 포함한다.
상기 데이터 구동 회로부들(DIC1, DIC2, ..., DICm)은 상기 데이터 구동부(550)가 상기 타이밍 제어부(570)로부터 상기 정상 모드 신호(USD)를 수신하는지 상기 반전 모드 신호(LSD)를 수신하는지에 따라, 상기 영상 데이터(DATA)를 래치하는 순서가 서로 다르게 제어된다.
상기 데이터 구동부(550)가 상기 정상 모드 신호(USD)를 수신하면, 상기 데이터 구동 회로부들(DIC1, DIC2, ..., DICm)에 래치되는 영상 데이터(DATA)의 래치 순서는 순방향으로서, 상기 제1 데이터 구동 회로부(DIC1)에부터 상기 제m 데이터 구동 회로부(DICm)에까지 순차적으로 상기 영상 데이터(DATA)가 래치된다.
상기 데이터 구동부(550)가 상기 반전 모드 신호(LSD)를 수신하면, 상기 데이터 구동 회로부들(DIC1, DIC2, ..., DICm)에 래치되는 영상 데이터(DATA)의 래치 순서는 역방향으로서, 상기 제m 데이터 구동 회로부(DICm)에부터 상기 제1 데이터 구동 회로부(DIC1)에까지 순차적으로 상기 영상 데이터(DATA)가 래치된다.
상기 각각의 데이터 구동 회로부들(DIC1, DIC2,, DICm)은 복수의 데이터 채널들을 포함할 수 있다.
예를 들면, 상기 제1 데이터 구동 회로부(DIC1)는 제1 데이터 채널, 제2 데이터 채널, ..., 제(k-1) 데이터 채널 및 제k 데이터 채널을 가질 수 있다.
도 8은 정상 모드일 때, 복수의 채널들로 인가되는 영상 데이터의 출력 순서를 설명하기 위한 제1 데이터 구동 회로부 및 제2 데이터 구동 회로부의 블록도이다.
도 8을 참조하면, 상기 제1 데이터 구동 회로부(DIC1)는 제1 쉬프트 레지스터(710), 제1 직렬/병렬 변환부(730), 제1 래치(750), 제1 디지털/아날로그 변환부(770) 및 제1 버퍼(790)를 포함하고, 상기 제2 데이터 구동 회로부(DIC2)는 제2 쉬프트 레지스터(810), 제2 직렬/병렬 변환부(830), 제2 래치(850), 제2 디지털/아날로그 변환부(870) 및 제2 버퍼(890)를 포함한다.
상기 제1 직렬/병렬 변환부(730)는 상기 영상 데이터 중 제1 영상 데이터(DATA1)를 수신하고, 상기 제1 영상 데이터(DATA1)를 병렬로 변환하여 병렬 데이터(DATA11, ..., DATA1k)를 출력한다.
상기 제1 쉬프트 레지스터(710)는 상기 데이터 시작 신호(STH)를 쉬프트시키면서 상기 병렬 데이터(DATA11, ..., DATA1k)를 순차적으로 상기 제1 래치(750)로 제공한다.
구체적으로, 상기 제1 쉬프트 레지스터(710)는 활성화 신호들(En11, ..., En1k) 중 첫 번째 활성화 신호(En11)부터 마지막 활성화 신호(En1k)까지 순차적으로 출력하여 상기 병렬 데이터(DATA11, ..., DATA1k) 중 첫 번째 병렬 데이터(DATA11)부터 마지막 병렬 데이터(DATA1k)까지 순차적으로 상기 제1 래치(750)에 저장한다.
즉, 상기 정상 모드일 때, 상기 제1 쉬프트 레지스터(710)는 상기 병렬 데이터(DATA11, ..., DATA1k) 중에서 첫 번째 데이터 채널(DC11)에 인가되는 첫 번째 병렬 데이터(DATA11)부터 마지막 데이터 채널(DC1k)에 인가되는 마지막 병렬 데이터(DATA1k)까지 순차적으로 상기 제1 래치(750)에 저장한다.
상기 제1 래치(750)는 상기 저장한 상기 병렬 데이터들(DATA11, ..., DATA1k)을 상기 제1 디지털/아날로그 변환부(770)로 출력하고, 상기 제1 디지털/아날로그 변환부(770)는 상기 제1 래치(750)로부터 수신한 상기 병렬 데이터들(DATA11, ..., DATA1k)을 아날로그 형태의 데이터로 변환하여 아날로그 데이터를 상기 제1 버퍼(790)로 출력한다.
상기 제1 버퍼(790)는 상기 아날로그 데이터를 상기 데이터 채널들(DC11, ..., DC1k)로 출력하여 상기 표시 패널(510)의 상기 데이터 라인들(DL11,, DL1k)로 인가한다.
상기 제1 쉬프트 레지스터(710)는 상기 데이터 시작 신호(STH)를 상기 제2 데이터 구동 회로부(DIC2)의 제2 쉬프트 레지스터(810)로 제공하고, 상기 제2 데이터 구동 회로부(DIC2)는 상기 데이터 시작 신호(STH)에 응답하여 동작한다.
상기 제2 데이터 구동 회로부(DIC2)의 동작은 상기 제1 데이터 구동 회로부(DIC1)의 동작과 유사하므로 상세한 설명은 생략한다.
도 9는 반전 모드일 때, 복수의 채널들로 인가되는 영상 데이터의 출력 순서를 설명하기 위한 제1 데이터 구동 회로부 및 제2 데이터 구동 회로부의 블록도이다.
도 9를 참조하면, 상기 제2 직렬/병렬 변환부(830)는 상기 영상 데이터 중상기 제1 영상 데이터(DATA1)를 수신하고, 상기 제1 영상 데이터(DATA1)를 병렬로 변환하여 병렬 데이터(DATA11, ..., DATA1k)를 출력한다.
상기 제2 쉬프트 레지스터(810)는 상기 데이터 시작 신호(STH)를 쉬프트시키면서 상기 병렬 데이터(DATA11, ..., DATA1k)를 순차적으로 상기 제2 래치(850)로 제공한다.
구체적으로, 상기 제2 쉬프트 레지스터(810)는 활성화 신호들(En21, ..., En2k) 중 첫 번째 활성화 신호(En21)부터 마지막 활성화 신호(En2k)까지 순차적으로 출력하여 상기 병렬 데이터(DATA11, ..., DATA1k) 중 첫 번째 병렬 데이터(DATA11)부터 마지막 병렬 데이터(DATA1k)까지 순차적으로 상기 제2 래치(850)에 저장한다.
즉, 상기 반전 모드일 때, 상기 제2 쉬프트 레지스터(810)는 상기 병렬 데이터(DATA11, ..., DATA1k) 중에서 마지막 데이터 채널(DC2k)에 인가되는 첫 번째 병렬 데이터(DATA11)부터 첫 번째 데이터 채널(DC21)에 인가되는 마지막 병렬 데이터(DATA1k)까지 순차적으로 상기 제2 래치(850)에 저장한다.
상기 제2 래치(850)는 상기 저장한 상기 병렬 데이터(DATA11, ..., DATA1k)를 상기 제2 디지털/아날로그 변환부(870)로 출력하고, 상기 제2 디지털/아날로그 변환부(870)는 상기 제2 래치(850)로부터 수신한 상기 병렬 데이터(DATA11, ..., DATA1k)를 아날로그 형태의 데이터로 변환하여 아날로그 데이터를 상기 제2 버퍼(890)로 출력한다.
상기 제2 버퍼(790)는 상기 아날로그 데이터를 상기 데이터 채널들(DC21, ..., DC2k)로 출력하여 상기 표시 패널(510)의 상기 데이터 라인들(DL21, ..., DL2k)로 인가한다.
상기 제2 쉬프트 레지스터(810)는 상기 데이터 시작 신호(STH)를 상기 제1 데이터 구동 회로부(DIC1)의 제1 쉬프트 레지스터(710)로 제공하고, 상기 제1 데이터 구동 회로부(DIC1)는 상기 데이터 시작 신호(STH)에 응답하여 동작한다.
상기 제1 데이터 구동 회로부(DIC1)의 동작은 상기 제2 데이터 구동 회로부(DIC2)의 동작과 유사하므로 상세한 설명은 생략한다.
상기 제1 데이터 구동 회로부(DIC1)가 상기 데이터 채널들(DC11, ..., DC1k) 중에서 홀수 번째 데이터 채널들에 상기 제1 영상 데이터(DATA1) 중 홀수 영상 데이터를 인가하는 제1 포트 및 상기 데이터 채널들(DC11, ..., DC1k) 중에서 짝수 번째 데이터 채널들에 상기 제1 영상 데이터(DATA1) 중 짝수 영상 데이터를 인가하는 제2 포트를 가지는 두 포트 모드인 경우에는, 상기 반전 모드일 때 상기 홀수 번째 데이터 채널들에 인가되는 상기 홀수 영상 데이터의 출력 순서와 상기 짝수 번째데이터 채널들에 인가되는 상기 짝수 영상 데이터의 출력 순서는 서로 바뀔 수 있다.
상기 타이밍 제어부(570)는 상기 정상 모드 및 상기 반전 모드인지에 따라, 상기 데이터 구동부(550) 및 상기 영상 데이터(DATA)를 제어하기 위한 파라미터를 저장하는 저장부(580)를 포함할 수 있다.
도 10은 도 7에 도시된 저장부를 나타내는 블록도이다.
도 10을 참조하면, 상기 저장부(580)는 상기 표시 패널(510)에 포함된 각각의 화소가 메인 화소와 서브 화소를 가질 때, 메인 화소와 서브 화소에 대한 룩업 테이블을 서로 바꾸는 'A/B Gamma swap', 상기 영상 데이터(DATA)의 극성을 서로 바꾸는 'Pol. swap', 홀수 번째 포트와 짝수 번째 포트를 서로 바꾸는 'AiPi Lane swap', 상기 영상 데이터(DATA)의 순서를 비트 단위로 서로 바꾸는 'Data order swap', 상기 데이터 구동 회로부들(DIC1, DIC2, ..., DICm)의 래치 순서를 바꾸는'D-IC order swap', 상기 영상 데이터(DATA)의 순서를 RGB 단위로 서로 바꾸는 'RGB swap', 홀수 번째 채널들의 데이터와 짝수 번째 채널들의 영상 데이터를 서로 바꾸는 'O/E line swap', 홀수 번째의 화소들의 데이터와 짝수 번째의 화소들의 데이터를 서로 바꾸는 'O/E pixel swap'을 포함할 수 있다.
상기 타이밍 제어부(570)는 상기 정상 모드 및 상기 반전 모드에 따라, 상기 저장부(580)에 저장된 파라미터들 중에서 적어도 하나 이상을 이용하여 상기 데이터 구동부(550) 및 상기 영상 데이터(DATA)를 제어한다.
상기 게이트 구동부(530)는 제1 게이트 구동 회로부(GIC1), 제2 게이트 구동 회로부(GIC2), ..., 제n 게이트 구동 회로부(GICn)를 포함한다.
상기 타이밍 제어부(570)로부터 상기 정상 모드 신호(USD)를 수신하는지 상기 반전 모드 신호(LSD)를 수신하는지에 따라, 상기 게이트 구동 회로부들(GIC1, GIC2, ..., GICn)의 출력 순서가 서로 다르게 제어된다.
상기 게이트 구동부(530)가 상기 정상 모드 신호(USD)를 수신하면, 상기 게이트 구동 회로부들(GIC1, GIC2, ..., GICn) 중 상기 제1 게이트 구동 회로부(GIC1)부터 상기 제n 게이트 구동 회로부(DICn)까지 순차적으로 게이트 신호들을 출력하고, 상기 게이트 구동부(530)가 상기 반전 모드 신호(LSD)를 수신하면, 상기 게이트 구동 회로부들(GIC1, GIC2, ..., GICn) 중, 상기 제n 게이트 구동 회로부(GICn)부터 상기 제1 게이트 구동 회로부(DIC1)까지 순차적으로 상기 게이트 신호들을 출력한다.
상기 게이트 구동부(530)는 상기 반전 모드 신호(LSD)를 수신하면, 상기 제n 게이트 구동 회로부(GICn)를 동작시키기 전에, 상기 게이트 라인들(GL11, ..., GL1l, GL21, ..., GL2l, ..., GLn1, ..., GLnl) 중 마지막 게이트 라인(GLnl)에 인접한 하나 이상의 더미 게이트 라인들(DGL1, DGL2, ..., DGLn)에 더미 게이트 신호들을 인가한다. 상기 게이트 구동부(530)는 상기 더미게이트 라인들(DGL1, DGL2, ..., DGLn)에 상기 더미 게이트 신호들을 인가하는 더미 게이트 구동 회로부(DGIC)를 더 포함할 수 있다.
일반적으로 상기 타이밍 제어부(570)의 외부로부터 상기 영상데이터(DATA)를 수신하기 위해서는 두 개의 프레임 레이트 제어(FRC: Frame Rate Control) 칩들을 이용하고, 상기 두 개의 프레임 레이트 제어 칩들 간에는 비동기 구간이 존재하게 된다.
상기 비동기 구간을 이용하여 상기 더미 게이트 라인들(DGL1, DGL2, ..., DGLn)에 더미 게이트 신호들을 인가한다.
도 11a는 타이밍 제어부의 외부로부터 제1 프레임 레이트 제어 칩에 의해 수신하는 영상 데이터와 제2 프레임 레이트 제어 칩에 의해 수신하는 영상 데이터 간의 비동기 구간을 설명하기 위한 파형도이고, 도 11b는 도 11a에 도시된 비동기 구간을 이용하여 더미 게이트 신호들의 인가를 설명하기 위한 파형도이다.
도 11a를 참조하면, 제1 프레임 레이트 제어 칩에 의한 제1 영상 데이터(DATA_L)의 시작데이터(L1)와 제2 프레임 레이트 제어 칩에 의한 제2 영상 데이터(DATA_R)의 시작 데이터(R1)는 서로 다른 시점에 수신된다. 따라서, 상기 제1 영상 데이터(DATA_L)와 상기 제2 영상 데이터(DATA_R) 간에는 비동기 구간(ASYNC)이 존재한다.
도 11b를 참조하면, 상기 제1 영상 데이터(DATA_L)와 상기 제2 영상 데이터(DATA_R) 간의 동기를 맞추기 위하여 상기 제2 영상 데이터(DATA_R)의 시작 데이터(R1) 시점에 상기 제1 영상 데이터(DATA_L)의 시작 데이터(L1)를 동기시킨다.
따라서, 상기 비동기 구간(ASYNC)에서 상기 더미 게이트 라인들(DGL1, DGL2, DGLn)에 더미 게이트 신호들(LD1, LD2, ..., LD8, RD1, RD2, ..., RD8)을 인가할 수 있다.
상기 게이트 구동부(530)가 상기 반전 모드 신호(LSD)를 수신한 경우, 상기 게이트 구동 회로부들(GIC1, GIC2, ..., GICn) 중에서 상기 제n 게이트 구동 회로부(GICn)가 가장 먼저 동작하기 위해 상기 제n 게이트 구동 회로부(GICn)가 상기 게이트 시작 신호(STV)에 가장 먼저 응답한다.
도 12는 마지막 게이트 구동 회로부인 제n 게이트 구동 회로부가 다른 게이트 구동 회로부들에 비해 먼저 게이트 시작 신호에 응답하는 과정을 나타내는 개념도이다.
도 12를 참조하면, 상기 제n 게이트 구동 회로부(GICn)를 제외하고 전단의 게이트 구동 회로부로부터 상기 게이트 시작 신호(STV)를 전달 받은 상기 게이트 구동 회로부들(GIC1, GIC2, ..., GIC(n-1))은 상기 게이트 시작 신호(STV)에 응답하지 않고 상기 게이트 시작 신호(STV)를 후단의 게이트 구동 회로부로 전달한다.
상기 게이트 시작 신호(STV)가 상기 제n 게이트 구동 회로부(GICn)에 전달되면, 상기 제n 게이트 구동 회로부(GICn)는 상기 게이트 시작 신호(STV)에 응답하여 상기 제n 게이트 구동 회로부(GICn)와 연결된 게이트 라인들(GLn1, ..., GLnl)로 게이트 신호들을 전송한다.
상기 제n 게이트 구동 회로부(GICn)는 상기 게이트 신호들을 출력할 때, 제n 캐리 신호(CARRYn)를 출력하고, 상기 제(n-1) 게이트 구동 회로부 내지 상기 제1 게이트 구동 회로부(GIC(n-1), , GIC1)들은 순차적으로 후단의 게이트 구동 회로부가 출력하는 캐리 신호에 응답하여 동작한다. 예를 들어, 상기 제(n-1) 게이트 구동 회로부(GIC(n-1))는 상기 제n 게이트 구동 회로부(GICn)가 출력하는 제n 캐리 신호(CARRYn)에 응답하여 동작할 수 있고, 상기 제1 게이트 구동 회로부(GIC1)는 상기 제2 게이트 구동 회로부(GIC2)가 출력하는 제2 캐리 신호(CARRY2)에 응답하여 동작할 수 있다.
그러므로, 상기 표시 패널(510)에 반전 영상을 표시할 때, 상기 게이트 시작 신호(STV)를 전송하는 라인의 길이를 감소시킬 수 있고, 이에 따라 상기표시 장치(500)의 발열을 감소시킬 수 있다.
상기 각각의 게이트 구동 회로부들(GIC1, GIC2, ..., GICn)은 복수의 게이트 채널들을 포함할 수 있다.
예를 들면, 상기 제1 게이트 구동 회로부(GIC1)는 제1 게이트 채널, 제2 게이트 채널, ..., 제(l-1) 게이트 채널 및 제l 게이트 채널을 가질 수 있다.
상기 제1 게이트 구동 회로부(GIC1)는 상기 정상 모드일 때 상기 제1 게이트 채널, 제2 게이트 채널, ..., 제(l-1) 게이트 채널 및 제l 게이트 채널의 순서로 상기 게이트 신호들을 출력하고, 상기 반전 모드일 때, 상기 제l 게이트 채널, 제(l-1) 게이트 채널, ..., 제2 게이트 채널 및 제1 게이트 채널의 순서로 상기 게이트 신호들을 출력할 수 있다.
도 13은 정상 모드일 때의 게이트 구동 회로부 및 더미 게이트 구동 회로부에 인가되는 신호들을 나타내는 파형도이다.
도 14는 반전 모드일 때의 게이트 구동 회로부 및 더미 게이트 구동 회로부에 인가되는 신호들을 나타내는 파형도이다.
도 15는 일 실시예에 따른 정상 모드일 때의 게이트 구동 회로부를 나타내는 블록도이다.
도 16은 일 실시예에 따른 정상 모드일 때의 더미 게이트 구동 회로부를 나타내는 블록도이다.
도 17은 일 실시예에 따른 반전 모드일 때의 더미 게이트 구동 회로부를 나타내는 블록도이다.
도 18은 일 실시예에 따른 반전 모드일 때의 게이트 구동 회로부를 나타내는 블록도이다.
도 13 및 도 15를 참조하면, 게이트 구동 회로부(GIC10)는 제1 플립플롭(DF1), 제2 플립플롭(DF2), 제3 플립플롭(DF3), 제4 플립플롭(DF4), 제5 플립플롭(DF5), 제6 플립플롭(DF6), 제7 플립플롭(DF7) 및 제8 플립플롭(DF8)을 포함한다.
상기 게이트 구동 회로부(GIC10)는 도 7에 도시된 상기 게이트 구동 회로부들(GIC1, GIC2, ..., GICn) 중 어느 하나일 수 있다.
설명의 편의상, 도 15에서는 상기 게이트 구동 회로부(GIC10)가 여덟 개의 플립플롭들을 포함하는 것으로 도시하였지만, 상기 게이트 구동 회로부(GIC10)는 연결된 게이트 라인들의 개수에 따른 복수의 플립플롭들을 포함할 수 있다.
상기 정상 모드에서는 제1 클럭 펄스 라인(CPL1)에 제1 클럭 펄스(CPV1)가 인가되고, 제2 클럭 펄스 라인(CPL2)에 제2 클럭 펄스(CPV2)가 인가된다.
상기 제1 플립플롭(DF1)은 상기 게이트 시작 신호(STV)를 수신하고, 상기 제1 클럭 펄스(CPV1)의 첫 번째 펄스에 응답하여 제1 화소(P1)와 연결된 제1 게이트 라인(GL1)에 제1 게이트 신호를 출력한다. 상기 제1 플립플롭(DF1)은 상기 제1 게이트 신호를 출력할 때, 제1 캐리 신호(C1)를 상기 제2 플립플롭(DF2)으로 출력한다.
상기 제2 플립플롭(DF2)은 상기 제1 플립플롭(DF1)으로부터 상기 제1 캐리 신호(C1)를 수신하고, 상기 제1 캐리 신호(C1) 및 상기 제2 클럭 펄스(CPV2)의 첫 번째 펄스에 응답하여 제2 화소(P2)와 연결된 제2 게이트 라인(GL2)에 제2 게이트 신호를 출력한다. 상기 제2 플립플롭(DF2)은 상기 제2 게이트 신호를 출력할 때, 제2 캐리 신호(C2)를 상기 제3 플립플롭(DF3)으로 출력한다.
상기 제2 플립플롭(DF2)과 마찬가지로, 상기 제3 내지 제8 플립플롭들도 순차적으로 전단의 플립플롭으로부터 캐리 신호를 수신하고, 상기 제1 클럭 펄스(CPV1) 및 상기 제2 클럭 펄스(CPV2)에 응답하여 제3 내지 제8 게이트 라인들(GL3, GL4, ..., GL8)에 제3 내지 제8 게이트 신호들을 출력한다.
상기 제8 플립플롭(DF8)은 상기 제8 게이트 신호를 출력할 때, 제8 캐리 신호(C8)를 상기 제8 플립플롭(DF8)의 후단에 위치한 더미 게이트 구동 회로부의 첫 번째 플립플롭인 제9 플립플롭(DF9)으로 출력한다.
도 13 및 도 16을 참조하면, 더미 게이트 구동 회로부(DGIC1)는 제9 플립플롭(DF9), 제10 플립플롭(DF10), 제11 플립플롭(DF11), 제12 플립플롭(DF12), 제13 플립플롭(DF13), 제14 플립플롭(DF14), 제15 플립플롭(DF15) 및 제16 플립플롭(DF16)을 포함한다.
설명의 편의상, 도 16에서는 상기 더미 게이트 구동 회로부(DGIC1)가 여덟 개의 플립플롭들을 포함하는 것으로 도시하였지만, 상기 더미 게이트 구동 회로부(DGIC1)는 연결된 더미 게이트 라인들의 개수에 따른 복수의 플립플롭들을 포함할 수 있다.
상기 정상 모드에서는 제1 클럭 펄스라인(CPL1)에 제1 클럭 펄스(CPV1)가 인가되고, 제2 클럭 펄스 라인(CPL2)에 제2 클럭 펄스(CPV2)가 인가된다.
상기 제9 플립플롭(DF9)은 도 15에 도시된 상기 제8 플립플롭(DF8)으로부터 상기 제8 캐리 신호(C8)를 수신하고, 상기 제8 캐리 신호(C8) 및 상기 제1 클럭 펄스(CPV1)의 다섯 번째 펄스에 응답하여 제1 더미 게이트 라인(DGL1)에 제1 더미 게이트 신호를 출력한다. 상기 제9 플립플롭(DF9)은 상기 제1 더미 게이트 신호를 출력할 때, 제9 캐리 신호(C9)를 상기 제10 플립플롭(DF10)으로 출력한다.
상기 제10 플립플롭(DF10)은 상기 제9 플립플롭(DF9)으로부터 상기 제9 캐리 신호(C9)를 수신하고, 상기 제9 캐리 신호(C9) 및 상기 제2 클럭 펄스(CPV2)의 다섯 번째 펄스에 응답하여 제2 더미 게이트 라인(DGL2)에 제2 더미 게이트 신호를 출력한다.
상기 제10 플립플롭(DF10)과 마찬가지로, 상기 제11 내지 제16 플립플롭들(DF11, DF12, DF13, DF14, DF15, DF16)도 순차적으로 전단의 플립플롭으로부터 캐리 신호를 수신하고, 상기 제1 클럭 펄스(CPV1) 및 상기 제2 클럭 펄스(CPV2)에 응답하여 제3 내지 제8 더미 게이트 라인들(DGL3, DGL4, DGL5, DGL6, DGL7, DGL8)에 제3 내지 제8 더미 게이트 신호들을 출력한다.
도 14 및 도 17을 참조하면, 상기 반전 모드에서는 제1 클럭 펄스 라인(CPL1)에 제2 클럭 펄스(CPV2)가 인가되고, 제2 클럭 펄스 라인(CPL2)에 제1 클럭 펄스(CPV1)가 인가된다.
상기 제16 플립플롭(DF16)은 상기 게이트 시작 신호(STV)를 수신하고, 상기 제1 클럭 펄스(CPV1)의 첫 번째 펄스에 응답하여 상기 제8 더미 게이트 라인(DGL8)에 상기 제8 더미 게이트 신호를 출력한다. 상기 제16 플립플롭(DF16)은 상기 제8 더미 게이트 신호를 출력할 때, 제16 캐리 신호(C16)를 상기 제15 플립플롭(C15)으로 출력한다.
상기 제15 플립플롭(DF15)은 상기 제16 플립플롭(DF16)으로부터 상기 제16 캐리 신호(C16)를 수신하고, 상기 제2 클럭 펄스(CPV2)의 첫 번째 펄스에 응답하여 상기 제7 더미 게이트 라인(DGL7)에 상기 제7 더미 게이트 신호를 출력한다. 상기 제15 플립플롭(DF15)은 상기 제7 더미 게이트 신호를 출력할 때, 제15 캐리 신호(C15)를 상기 제14 플립플롭(C14)으로 출력한다.
상기 제15 플립플롭(DF15)의 동작과 마찬가지로, 상기 제14 내지 제9 플립플롭들(DF14, DF13, DF12, DF11, DF10, DF9)도 순차적으로 후단의 플립플롭으로부터 캐리 신호를 수신하고, 상기 제1 클럭 펄스(CPV1) 및 상기 제2 클럭 펄스(CPV2)에 응답하여 상기 제6 내지 제1 더미 게이트 라인들(DGL6, DGL5, DGL4, DGL3, DGL2, DGL1)에 상기 제6 내지 제1 더미 게이트 신호들을 출력한다.
도 14 및 도 18을 참조하면, 상기 반전 모드에서는 상기 제1 클럭 펄스 라인(CPL1)에 상기 제2 클럭 펄스(CPV2)가 인가되고, 상기 제2 클럭 펄스 라인(CPL2)에 상기 제1 클럭 펄스(CPV1)가 인가된다.
상기 제8 플립플롭(DF8)은 도 17에 도시된 상기 제9 플립플롭(DF9)으로부터 상기 제9 캐리 신호(C9)를 수신하고, 상기 제9 캐리 신호(C9) 및 상기 제1 클럭 펄스(CPV1)의 다섯 번째 펄스에 응답하여 상기 제8 화소(P8)와 연결된 상기 제8 게이트 라인(GL8)에 상기 제8 게이트 신호를 출력한다. 상기 제8 플립플롭(DF8)은 상기 제8 게이트 신호를 출력할 때, 제8 캐리 신호(C8)를 상기 제7 플립플롭(DF7)으로 출력한다.
상기 제7 플립플롭(DF7)은 상기 제8 플립플롭(DF8)으로부터 상기 제8 캐리 신호(C8)를 수신하고, 상기 제8 캐리 신호(C8) 및 상기 제2 클럭 펄스(CPV2)의 다섯 번째 펄스에 응답하여 상기 제7 화소(P7)와 연결된 상기 제7 게이트 라인(GL7)에 상기 제7 게이트 신호를 출력한다.
상기 제7 플립플롭(DF7)의 동작과 마찬가지로, 상기 제6 내지 제1 플립플롭들(DF6, DF5, DF4, DF3, DF2, DF1)도 순차적으로 후단의 플립플롭으로부터 캐리 신호를 수신하고, 상기 제1 클럭 펄스(CPV1) 및 상기 제2 클럭 펄스(CPV2)에 응답하여 상기 제6 내지 제1 게이트 라인들(GL6, GL5, ..., GL1)에 상기 제6 내지 제1 게이트 신호들을 출력한다.
상기 정상 모드 및 상기 반전 모드에 따라, 상기 제1 클럭 펄스 라인(CPL1)과 상기 제2 클럭 펄스 라인(CPL2)에는 다른 클럭펄스가 인가된다.
상기 정상 모드 및 상기 반전 모드에 따라, 상기 제1 클럭 펄스 라인(CPL1)과 상기 제2 클럭 펄스 라인(CPL2)에 다른 클럭 펄스를 인가하기 위해 상기 제1 클럭 펄스 라인(CPL1)과 상기 제2 클럭 펄스 라인(CPL2)의 전단에 선택기를 배치할 수 있다.
도 19a는 정상모드일 때, 제1 클럭 펄스 라인의 전단에 위치한 선택기를 나타내는 회로도이다.
도 19a를 참조하면, 상기 제1 클럭 펄스 라인(CPL1)의 전단에 위치한 제1 선택기(121)는 상기 정상 모드 신호(USD)에 응답하여, 입력 받은 상기 제1 클럭 펄스(CPV1) 및 상기 제2 클럭 펄스(CPV2) 중 상기 제1 클럭 펄스(CPV1)를 출력한다.
도 19b는 반전모드일 때, 제1 클럭 펄스 라인의 전단에 위치한 선택기를 나타내는 회로도이다.
도 19b를 참조하면, 상기 제1 클럭 펄스 라인(CPL1)의 전단에 위치한 제1 선택기(121)는 상기 반전 모드 신호(LSD)에 응답하여, 입력 받은 상기 제1 클럭 펄스(CPV1) 및 상기 제2 클럭 펄스(CPV2) 중 상기 제2 클럭 펄스(CPV2)를 출력한다.
도 19c는 정상모드일 때, 제2 클럭 펄스 라인의 전단에 위치한 선택기를 나타내는 회로도이다.
도 19c를 참조하면, 상기 제2 클럭 펄스 라인(CPL2)의 전단에 위치한 제2 선택기(123)는 상기 정상 모드 신호(USD)에 응답하여, 입력 받은 상기 제1 클럭 펄스(CPV1) 및 상기 제2 클럭 펄스(CPV2) 중 상기 제2 클럭 펄스(CPV2)를 출력한다.
도 19d는 반전모드일 때, 제2 클럭 펄스 라인의 전단에 위치한 선택기를 나타내는 회로도이다.
도 19d를 참조하면, 상기 제2 클럭 펄스 라인(CPL2)의 전단에 위치한 제2 선택기(123)는 상기 반전 모드 신호(LSD)에 응답하여, 입력 받은 상기 제1 클럭 펄스(CPV1) 및 상기 제2 클럭 펄스(CPV2) 중 상기 제1 클럭 펄스(CPV1)를 출력한다.
도 20은 정상 모드일 때의 게이트 구동 회로부 및 더미 게이트 구동 회로부에 인가되는 신호들을 나타내는 파형도이다.
도 21은 반전 모드일 때의 게이트 구동 회로부 및 더미 게이트 구동 회로부에 인가되는 신호들을 나타내는 파형도이다.
도 22는 다른 실시예에 따른 정상모드일 때의 게이트 구동 회로부를 나타내는 블록도이다.
도 23은 다른 실시예에 따른 정상모드일 때의 더미 게이트 구동 회로부를 나타내는 블록도이다.
도 24는 다른 실시예에 따른 반전 모드일 때의 게이트 구동 회로부를 나타내는 블록도이다.
도 25는 다른 실시예에 따른 반전 모드일 때의 더미 게이트 구동 회로부를 나타내는 블록도이다.
도 20 및 도 22를 참조하면, 게이트 구동 회로부(GIC20)는 제17 플립플롭(DF17), 제18 플립플롭(DF18), 제19 플립플롭(DF19), 제20 플립플롭(DF20), 제21 플립플롭(DF21), 제22 플립플롭(DF22), 제23 플립플롭(DF23) 및 제24 플립플롭(DF24)을 포함한다.
상기 게이트 구동 회로부(GIC20)는 도 7에 도시된 상기 게이트 구동 회로부들(GIC1, GIC2, ..., GICn) 중 어느 하나일 수 있다.
설명의 편의상, 도 20에서는 상기 게이트 구동 회로부(GIC20)가 여덟 개의 플립플롭들을 포함하는 것으로 도시하였지만, 상기 게이트 구동 회로부(GIC10)는 연결된 게이트 라인들의 개수 및 전하 공유 라인들의 개수에 따른 복수의 플립플롭들을 포함할 수 있다.
도 20에 도시된 하나의 화소는 메인 화소 및 서브 화소를 포함할 수 있고, 메인 화소는 게이트 라인에 연결되고, 서브 화소는 전하 공유 라인에 연결될 수 있다. 예를 들어, 하나의 적색 화소는 제1 메인 적색 화소(RMP1) 및 제1 서브 적색 화소(RSP1)를 포함하고, 상기 제1 메인 적색 화소(RMP1)는 제1 게이트 라인(GL1)과 연결되고, 상기 제1 서브 적색 화소(RSP1)는 제1 전하 공유 라인(CS1)과 연결될 수 있다.
도 26은 서브 화소 및 전하 공유 라인을 설명하기 위한 회로도이다.
도 26을 참조하면, 화소(900)는 메인 화소(910), 서브 화소(930) 및 부스트 캐패시터(Cboost)를 포함한다.
상기 메인 화소(910)는 제1 박막 트랜지스터(TR1), 제1 액정 캐패시터(CLC1) 및 제1 스토리지 캐패시터(CST1)를 포함하고, 상기 서브 화소(930)는 제2 박막 트랜지스터(TR2), 제2 액정 캐패시터(CLC2) 및 제2 스토리지 캐패시터(CST2)를 포함한다.
상기 제1 박막 트랜지스터(TR1)는 게이트 라인(GL)에 연결된 게이트 전극, 데이터 라인(DL)에 연결된 소스 전극 및 상기 제1 액정 캐패시터(CLC1)에 연결된 드레인 전극을 가진다. 상기 제1 액정 캐패시터(CLC1)는 상기 제1 박막 트랜지스터(TR1)의 드레인 전극과 연결된 제1 전극 및 공통 전압(VCOM)을 입력 받는 제2 전극을 가진다. 상기 제1 스토리지 캐패시터(CST1)는 상기 제1 액정 캐패시터(CLC1)의 제1 전극과 연결된 제1 전극 및 스토리지 전압(VST)을 입력 받는 제2 전극을 가진다.
상기 제2 박막 트랜지스터(TR2)는 전하 공유 라인(CS)에 연결된 게이트 전극, 데이터 라인(DL)에 연결된 소스 전극 및 상기 제2 액정 캐패시터(CLC2)에 연결된 드레인 전극을 가진다. 상기 제2 액정 캐패시터(CLC2)는 상기 제2 박막 트랜지스터(TR2)의 드레인 전극과 연결된 제1 전극 및 공통 전압(VCOM)을 입력 받는 제2 전극을 가진다. 상기 제2 스토리지 캐패시터(CST2)는 상기 제2 액정 캐패시터(CLC2)의 제1 전극과 연결된 제1 전극 및 스토리지 전압(VST)을 입력 받는 제2 전극을 가진다.
상기 부스트 캐패시터(CBOOST)는 상기 제1 박막 트랜지스터(TR1)의 드레인 전극에 연결된 제1 전극 및 상기 제2 박막 트랜지스터(TR2)의 드레인 전극에 연결된 제2 전극을 가진다.
상기 게이트 라인(GL)을 통해 게이트 신호가 상기 메인 화소(910)에 인가되면, 상기 메인 화소(910)는 상기 게이트 신호에 응답하여 상기 데이터 라인(DL)에 흐르는 제1 데이터 신호를 인가 받아 메인 화소 전압을 충전한다.
상기 게이트 신호에 후속하여 발생하고 상기 전하 공유 라인(CS)을 통해 흐르는 전하 공유 신호가 상기 서브화소(930)에 인가되면, 상기 서브 화소(930)는 상기 전하 공유 신호에 응답하여 상기 데이터 라인(DL)에 흐르는 제2 데이터 신호를 인가 받아 서브화소 전압을 충전한다.
상기 부스트 캐패시터(CBOOST)는 상기 서브 화소(930)에 상기 서브 화소 전압이 충전될 때, 상기 메인 화소 전압을 부스트 업 시킨다. 따라서, 상기 화소(900)를 포함하는 표시 장치는 상기 메인 화소(910)와 상기 서브화소(930)에 서로 다른 전압을 충전함으로써, 표시 장치의 측면 시인성을 개선할 수 있고, 상기 메인 화소(910)의 화소 전압을 상기 데이터 라인(DL)으로부터 인가 받은 데이터 신호의 레벨보다 높은 레벨로 부스트 업함으로써, 고계조에서 표시 장치의 휘도가 저하되는 것을 방지할 수 있다.
다시 도 20 및 도 22를 참조하면, 상기 정상 모드에서는, 제1 클럭 펄스 라인(CPL1)에 제1 클럭 펄스(CPV1)가 인가되고, 제2 클럭 펄스 라인(CPL2)에 제2 클럭 펄스(CPV2)가 인가되고, 제3 클럭 펄스 라인(CPL3)에 제3 클럭 펄스(CPV3)가 인가되고, 제4 클럭 펄스 라인(CPL4)에 제4 클럭 펄스(CPV4)가 인가된다.
상기 제1 및 제2 클럭 펄스들(CPV1, CPV2)과 제1 게이트 시작 신호(STV1)는 게이트 라인들(GL1, GL2, ..., GL8)에 게이트 신호들을 인가하기 위한 펄스들이고, 상기 제3 및 제4 클럭 펄스들(CPV3, CPV4)과 제2 게이트 시작 신호(STV2)는 전하 공유 라인들(CS1, CS2, ..., CS8)에 전하 공유 신호들을 인가하기 위한 펄스들이다.
상기 정상 모드일 때, 상기 게이트 구동 회로부(GIC20)가 상기 게이트 라인들(GL1, GL2, ..., GL8)에 상기 게이트 신호들을 인가하는 순서를 설명한 후, 상기 전하 공유라인들(CS1, CS2, ..., CS8)에 상기 전하 공유 신호들을 인가하는 순서를 설명한다.
상기 정상 모드에서는 상기 제17 플립플롭(DF17)이 상기 제1 게이트 시작 신호(STV1)를 수신하고, 상기 제1 클럭 펄스(CPV1)의 첫 번째 펄스에 응답하여 제1 메인 화소(MP1)와 연결된 상기 제1 게이트 라인(GL1) 및 제2 메인 화소(MP2)와 연결된 상기 제2 게이트 라인(GL2)에 제1 게이트 신호를 출력한다. 상기 제17 플립플롭(DF17)은 상기 제1 게이트 신호를 출력할 때, 제17 캐리 신호(C17)를 상기 제21 플립플롭(DF21)으로 출력한다.
상기 제19 플립플롭(DF19)은 상기 제1 게이트 시작 신호(STV1)를 수신하고, 상기 제2 클럭 펄스(CPV2)의 첫 번째 펄스에 응답하여 제3 메인 화소(MP3)와 연결된 상기 제3 게이트 라인(GL3) 및 제4 메인 화소(MP4)와 연결된 상기 제4 게이트 라인(GL4)에 제2 게이트 신호를 출력한다. 상기 제19 플립플롭(DF19)은 상기 제2 게이트 신호를 출력할 때, 제19 캐리 신호(C19)를 상기 제23 플립플롭(DF23)으로 출력한다.
상기 제21 플립플롭(DF21)은 상기 제17 플립플롭(DF17)으로부터 상기 제17 캐리 신호(C17)를 수신하고, 상기 제17 캐리 신호(C17) 및 상기 제1 클럭 펄스(CPV1)의 두 번째 펄스에 응답하여 제5 메인 화소(MP5)와 연결된 상기 제5 게이트 라인(GL5) 및 제6 메인 화소(MP6)와 연결된 상기 제6 게이트 라인(GL6)에 제3 게이트 신호를 출력한다. 상기 제21 플립플롭(DF21)은 상기 제3 게이트 신호를 출력할 때, 제21 캐리 신호(C21)를 상기 게이트 구동 회로부(GIC20)의 후단에 위치한 상기 더미게이트 구동 회로부(DGIC2)의 첫 번째 플립플롭인 제25 플립플롭(DF25)으로 출력한다.
상기 제23 플립플롭(DF23)은 상기 제19 플립플롭(DF19)으로부터 상기 제19 캐리 신호(C19)를 수신하고, 상기 제19 캐리 신호(C19) 및 상기 제2 클럭 펄스(CPV2)의 두 번째 펄스에 응답하여 제7 메인 화소(MP7)와 연결된 상기 제7 게이트 라인(GL7) 및 제8 메인 화소(MP8)와 연결된 상기 제8 게이트 라인(GL8)에 제4 게이트 신호를 출력한다. 상기 제23 플립플롭(DF23)은 상기 제4 게이트 신호를 출력할 때, 제23 캐리 신호(C23)를 상기 게이트 구동 회로부(GIC20)의 후단에 위치한 상기 더미 게이트 구동 회로부(DGIC2)의 세 번째 플립플롭인 제27 플립플롭(DF27)으로 출력한다.
이하, 상기 전하 공유 라인들(CS1, CS2, ..., CS8)에 전하 공유 신호들을 인가하는 순서를 설명한다.
상기 정상 모드에서는 상기 제18 플립플롭(DF18)이 상기 제2 게이트 시작 신호(STV2)를 수신하고, 상기 제3 클럭 펄스(CPV3)의 첫 번째 펄스에 응답하여 제1 서브 화소(SP1)와 연결된 상기 제1 전하 공유 라인(CS1) 및 제2 서브 화소(SP2)와 연결된 상기 제2 전하 공유 라인(CS2)에 제1 전하 공유 신호를 출력한다. 상기 제18 플립플롭(DF18)은 상기 제1 전하 공유 신호를 출력할 때, 제18 캐리 신호(C18)를 상기 제22 플립플롭(DF22)으로 출력한다.
상기 제20 플립플롭(DF20)은 상기 제2 게이트 시작 신호(STV2)를 수신하고, 상기 제4 클럭 펄스(CPV4)의 첫 번째 펄스에 응답하여 제3 서브 화소(SP3)와 연결된 상기 제3 전하 공유 라인(CS3) 및 제4 서브 화소(SP4)와 연결된 상기 제4 전하 공유 라인(CS4)에 제2 전하 공유 신호를 출력한다. 상기 제20 플립플롭(DF20)은 상기 제2 전하 공유 신호를 출력할 때, 제20 캐리 신호(C20)를 상기 제24 플립플롭(DF24)으로 출력한다.
상기 제22 플립플롭(DF22)은 상기 제18 플립플롭(DF18)으로부터 상기 제18 캐리 신호(C18)를 수신하고, 상기 제18 캐리 신호(C18) 및 상기 제3 클럭 펄스(CPV3)의 두 번째 펄스에 응답하여 제5 서브 화소(SP5)와 연결된 상기 제5 전하 공유 라인(CS5) 및 제6 서브 화소(SP6)와 연결된 상기 제6 전하 공유 라인(CS6)에 제3 전하 공유 신호를 출력한다. 상기 제22 플립플롭(DF22)은 상기 제3 전하 공유 신호를 출력할 때, 제22 캐리 신호(C22)를 상기 게이트 구동 회로부(GIC20)의 후단에 위치한 상기 더미 게이트 구동 회로부(DGIC2)의 두 번째 플립플롭인 제26 플립플롭(DF26)으로 출력한다.
상기 제24 플립플롭(DF24)은 상기 제20 플립플롭(DF20)으로부터 상기 제20 캐리 신호(C20)를 수신하고, 상기 제20 캐리 신호(C20) 및 상기 제4 클럭 펄스(CPV4)의 두 번째 펄스에 응답하여 제7 서브 화소(SP7)와 연결된 상기 제7 전하 공유 라인(CS7) 및 제8 서브 화소(SP8)와 연결된 상기 제8 전하 공유 라인(CS8)에 제4 전하 공유 신호를 출력한다. 상기 제24 플립플롭(DF24)은 상기 제4 전하 공유 신호를 출력할 때, 제24 캐리 신호(C24)를 상기 게이트 구동 회로부(GIC20)의 후단에 위치한 상기 더미 게이트 구동 회로부(DGIC2)의 네 번째 플립플롭인 제28 플립플롭(DF28)으로 출력한다.
상기 정상 모드에서는 상기 게이트 구동 회로부(GIC20)가 동작한 뒤, 상기 더미 게이트 구동 회로부(DGIC2)가 동작한다.
도 20 및 도 23을 참조하면, 상기 더미 게이트 구동 회로부(DGIC2)는 제25 플립플롭(DF25), 제26 플립플롭(DF26), 제27 플립플롭(DF27), 제28 플립플롭(DF28), 제29 플립플롭(DF29), 제30 플립플롭(DF30), 제31 플립플롭(DF31) 및 제32 플립플롭(DF32)을 포함한다.
설명의 편의상, 도 23에서는 상기 더미게이트 구동 회로부(DGIC2)가 여덟 개의 플립플롭들을 포함하는 것으로 도시하였지만, 상기 더미 게이트 구동 회로부(DGIC2)는 연결된 더미 게이트 라인들 및 더미 전하 공유 라인들의 개수에 따른 복수의 플립플롭들을 포함할 수 있다.
상기 정상 모드에서는 상기 제1 클럭 펄스 라인(CPL1)에 상기 제1 클럭 펄스(CPV1)가 인가되고, 상기 제2 클럭 펄스 라인(CPL2)에 상기 제2 클럭 펄스(CPV2)가 인가되고, 상기 제3 클럭 펄스 라인(CPL3)에 상기 제3 클럭 펄스(CPV3)가 인가되고, 상기 제4 클럭 펄스 라인(CPL4)에 상기 제4 클럭 펄스(CPV4)가 인가된다.
상기 정상 모드에서는 상기 제25 플립플롭(DF25)이 도 22에 도시된 상기 제21 플립플롭(DF21)으로부터 상기 제21 캐리 신호(C21)를 수신하고, 상기 제21 캐리 신호(C21) 및 상기 제1 클럭 펄스(CPV1)의 세 번째 펄스에 응답하여 제1 더미 게이트 라인(DGL1) 및 제2 더미 게이트 라인(GL2)에 제1 더미 게이트 신호를 출력한다. 상기 제25 플립플롭(DF25)은 상기 제1 더미 게이트 신호를 출력할 때, 제25 캐리 신호(C25)를 상기 제29 플립플롭(DF29)으로 출력한다.
상기 제25 플립플롭(DF25)과 마찬가지로, 상기 제27 플립플롭(DF27), 제29 플립플롭(DF29) 및 제31 플립플롭(DF31)은 제3 더미 게이트 라인(DGL3), 제4 더미 게이트 라인(DGL4), ..., 제8 더미 게이트 라인(DGL8)에 제2, 제3 및 제4 더미 게이트 신호들을 출력한다.
상기 제26 플립플롭(DF26)은 도 22에 도시된 상기 제22 플립플롭(DF22)으로부터 상기 제22 캐리 신호(C22)를 수신하고, 상기 제22 캐리 신호(C21) 및 상기 제3 클럭 펄스(CPV3)의 세 번째 펄스에 응답하여 제1 더미 전하 공유 라인(DCS1) 및 제2 더미 전하 공유라인(DCS2)에 제1 더미 전하 공유 신호를 출력한다. 상기 제26 플립플롭(DF26)은 상기 제1 더미 전하 공유신호를 출력할 때, 제26 캐리 신호(C26)를 상기 제30 플립플롭(DF30)으로 출력한다.
상기 제26 플립플롭(DF26)과 마찬가지로, 상기 28 플립플롭(DF28), 제30 플립플롭(DF30) 및 제32 플립플롭(DF32)은 제3 더미 전하 공유 라인(DCS3), 제4 더미 전하 공유 라인(DCS4), ..., 제8 더미 전하 공유 라인(DCS8)에 제2, 제3 및 제4 더미 전하 공유 신호들을 출력한다.
상기 제27 내지 제32 플립플롭들(DF27, DF28, DF29, DF30, DF31, DF32)의 동작은 도 22를 참조로 설명한 상기 제19 내지 제24 플립플롭들(DF19, DF20, DF21, DF22, DF23, DF24)의 동작과 동일하므로 상세한 설명은 생략한다.
상기 정상 모드에서는 상기 게이트 구동 회로부(GIC20)가 동작한 뒤, 상기 더미 게이트 구동 회로부(DGIC2)가 동작하지만, 상기 반전 모드에서는 상기 더미 게이트 구동 회로부(DGIC2)가 동작한 뒤, 상기 게이트 구동 회로부(GIC20)가 동작한다.
도 21 및 도 24를 참조하면, 상기 반전 모드에서는 상기 제1 클럭 펄스 라인(CPL1)에 상기 제2 클럭 펄스(CPV2)가 인가되고, 상기 제2 클럭 펄스 라인(CPL2)에 상기 제1 클럭 펄스(CPV1)가 인가되고, 상기 제3 클럭 펄스 라인(CPL3)에 상기 제4 클럭 펄스(CPV4)가 인가되고, 상기 제4 클럭 펄스 라인(CPL4)에 상기 제3 클럭 펄스(CPV3)가 인가된다.
상기 반전 모드일 때, 상기 더미 게이트 구동 회로부(DGIC2)가 상기 더미 게이트 라인들(DGL1, GL2, ..., DGL8)에 상기 더미 게이트 신호들을 인가하는 순서를 설명한 후, 상기 더미 전하 공유 라인들(DCS1, DCS2, ..., DCS8)에 상기 전하 공유 신호들을 인가하는 순서를 설명한다.
상기 반전 모드일 때, 상기 제31 플립플롭(DF31)이 상기 제1 게이트 시작 신호(STV1)를 수신하고, 상기 제1 클럭 펄스(CPV1)의 첫 번째 펄스에 응답하여 상기 제8 더미 게이트 라인(DGL8) 및 상기 제7 더미 게이트 라인(DGL7)에 상기 제4 더미 게이트 신호를 출력한다. 상기 제31 플립플롭(DF31)은 상기 제4 더미 게이트 신호를 출력할 때, 제31 캐리 신호(C31)를 상기 제27 플립플롭(DF27)으로 출력한다.
상기 제29 플립플롭(DF29)은 상기 제1 게이트 시작 신호(STV1)를 수신하고, 상기 제2 클럭 펄스(CPV2)의 첫 번째 펄스에 응답하여 상기 제6 더미 게이트 라인(DGL6) 및 상기 제5 더미 게이트 라인(DGL5)에 상기 제3 더미 게이트 신호를 출력한다. 상기 제29 플립플롭(DF29)은 상기 제3 더미 게이트 신호를 출력할 때, 제29 캐리 신호(C29)를 상기 제25 플립플롭(DF25)으로 출력한다.
상기 제27 플립플롭(DF27)은 상기 제31 플립플롭(DF31)으로부터 상기 제31 캐리 신호(C31)를 수신하고, 상기 제31 캐리 신호(C31) 및 상기 제1 클럭 펄스(CPV1)의 두 번째 펄스에 응답하여 상기 제4 더미 게이트 라인(DGL4) 및 상기 제3 더미 게이트 라인(DGL3)에 상기 제2 더미 게이트 신호를 출력한다. 상기 제27 플립플롭(DF27)은 상기 제2 더미 게이트 신호를 출력할 때, 제27 캐리 신호(C27)를 상기 더미 게이트 구동 회로부(GIC2)의 전단에 위치한 상기 게이트 구동 회로부(GIC20)의 일곱 번째 플립플롭인 제23 플립플롭(DF23)으로 출력한다.
상기 제25 플립플롭(DF25)은 상기 제29 플립플롭(DF29)으로부터 상기 제29 캐리 신호(C29)를 수신하고, 상기 제29 캐리 신호(C29) 및 상기 제2 클럭 펄스(CPV2)의 두 번째 펄스에 응답하여 상기 제2 더미 게이트 라인(DGL2) 및 상기 제1 더미 게이트 라인(DGL1)에 상기 제1 더미 게이트 신호를 출력한다. 상기 제25 플립플롭(DF25)은 상기 제1 더미 게이트 신호를 출력할 때, 제25 캐리 신호(C25)를 상기 더미게이트 구동 회로부(GIC2)의 전단에 위치한 상기 게이트 구동 회로부(GIC20)의 다섯 번째 플립플롭인 제21 플립플롭(DF21)으로 출력한다.
이하, 상기 더미 전하 공유 라인들(DCS1, DCS2, ..., DCS8)에 상기 더미 전하 공유 신호들을 인가하는 순서를 설명한다.
상기 반전 모드에서는 상기 제32 플립플롭(DF32)이 상기 제2 게이트 시작 신호(STV2)를 수신하고, 상기 제3 클럭 펄스(CPV3)의 첫 번째 펄스에 응답하여 상기 제8 더미 전하 공유라인(DCS8) 및 상기 제7 더미 전하 공유 라인(DCS7)에 상기 제4 더미 공유 신호를 출력한다. 상기 제32 플립플롭(DF32)은 상기 제4 더미 공유 신호를 출력할 때, 제32 캐리 신호(C32)를 상기 제28 플립플롭(DF28)으로 출력한다.
상기 제30 플립플롭(DF32)은 상기 제2 게이트 시작 신호(STV2)를 수신하고, 상기 제4 클럭 펄스(CPV4)의 첫 번째 펄스에 응답하여 상기 제6 더미 전하 공유 라인(DCS6) 및 상기 제5 더미 전하 공유 라인(DCS5)에 상기 제3 더미 공유 신호를 출력한다. 상기 제30 플립플롭(DF30)은 상기 제3 더미 공유 신호를 출력할 때, 제30 캐리 신호(C30)를 상기 제26 플립플롭(DF26)으로 출력한다.
상기 제28 플립플롭(DF28)은 상기 제32 플립플롭(DF32)으로부터 상기 제32 캐리 신호(C32)를 수신하고, 상기 제32 캐리 신호(C32) 및 상기 제3 클럭 펄스(CPV3)의 두 번째 펄스에 응답하여 상기 제4 더미 전하 공유 라인(DCS4) 및 상기 제3 더미 전하 공유 라인(DCS3)에 상기 제2 더미 공유 신호를 출력한다. 상기 제28 플립플롭(DF28)은 상기 제2 더미 공유 신호를 출력할 때, 제28 캐리 신호(C28)를 상기 더미 게이트 구동 회로부(GIC2)의 전단에 위치한 상기 게이트 구동 회로부(GIC20)의 여덟 번째 플립플롭인 제24 플립플롭(DF24)으로 출력한다.
상기 제26 플립플롭(DF26)은 상기 제30 플립플롭(DF30)으로부터 상기 제30 캐리 신호(C30)를 수신하고, 상기 제30 캐리 신호(C30) 및 상기 제4 클럭 펄스(CPV4)의 두 번째 펄스에 응답하여 상기 제2 더미 전하 공유 라인(DCS2) 및 상기 제1 더미 전하 공유 라인(DCS1)에 상기 제1 더미 공유 신호를 출력한다. 상기 제26 플립플롭(DF26)은 상기 제1 더미 공유 신호를 출력할 때, 제26 캐리 신호(C26)를 상기 더미 게이트 구동 회로부(GIC2)의 전단에 위치한 상기 게이트 구동 회로부(GIC20)의 여섯 번째 플립플롭인 제22 플립플롭(DF22)으로 출력한다.
도 21 및 도 25를 참조하면, 상기 반전 모드에서는 상기 제1 클럭 펄스 라인(CPL1)에 상기 제2 클럭 펄스(CPV2)가 인가되고, 상기 제2 클럭 펄스 라인(CPL2)에 상기 제1 클럭 펄스(CPV1)가 인가되고, 상기 제3 클럭 펄스 라인(CPL3)에 상기 제4 클럭 펄스(CPV4)가 인가되고, 상기 제4 클럭 펄스 라인(CPL4)에 상기 제3 클럭 펄스(CPV3)가 인가된다.
상기 반전 모드에서는 상기 제23 플립플롭(DF23)이 상기 더미 게이트 구동 회로부(DGIC2)의 제27 플립플롭(DF27)으로부터 상기 제27 캐리 신호(C27)를 수신하고, 상기 제27 캐리 신호(C27) 및 상기 제1 클럭 펄스(CPV1)의 세 번째 펄스에 응답하여 상기 제8 메인 화소(MP8)와 연결된 상기 제8 게이트 라인(GL8) 및 제7 메인 화소(MP7)와 연결된 상기 제7 게이트 라인(GL7)에 상기 제4 게이트 신호를 출력한다. 상기 제23 플립플롭(DF23)은 상기 제4 게이트 신호를 출력할 때, 제23 캐리 신호(C23)를 상기 제19 플립플롭(DF19)으로 출력한다.
상기 제23 플립플롭(DF23)과 마찬가지로, 상기 제21 플립플롭(DF21), 제19 플립플롭(DF19) 및 제17 플립플롭(DF17)은 상기 제6 게이트 라인(GL6), 제5 게이트 라인(GL5), ..., 제1 게이트 라인(GL1)에 상기 제3, 제2 및 제1 게이트 신호들을 출력한다.
상기 제24 플립플롭(DF24)은 상기 더미 게이트 구동 회로부(DGIC2)의 제28 플립플롭(DF28)으로부터 상기 제28 캐리 신호(C28)를 수신하고, 상기 제28 캐리 신호(C28) 및 상기 제3 클럭 펄스(CPV3)의 세 번째 펄스에 응답하여 상기 제8 서브 화소(SP8)와 연결된 상기 제8 전하 공유 라인(CS8) 및 상기 제7 서브 화소(SP7)와 연결된 상기 제7 전하 공유 라인(CS7)에 상기 제4 전하 공유 신호를 출력한다. 상기 제24 플립플롭(DF24)은 상기 제4 전하 공유 신호를 출력할 때, 제24 캐리 신호(C24)를 상기 제20 플립플롭(DF20)으로 출력한다.
상기 제24 플립플롭(DF24)과 마찬가지로, 상기 제22 플립플롭(DF22), 제20 플립플롭(DF20) 및 제18 플립플롭(DF18)은 상기 제6 전하 공유 라인(CS6), 제5 전하 공유 라인(CS5), ..., 제1 전하 공유 라인(CS1)에 상기 제3, 제2 및 제1 전하 공유 신호들을 출력한다.
상기 제17 내지 제22 플립플롭들(DF17, DF18, DF19, DF20, DF21, DF22)의 동작은 도 24를 참조로 설명한 상기 제25 내지 제30 플립플롭들(DF25, DF26, DF27, DF28, SF29, DF30)의 동작과 동일하므로 상세한 설명은 생략한다.
도 27은 본 발명의 다른 실시예에 따른 표시패널의 구동 방법을 나타내는 순서도이다.
도 7 내지 도 27을 참조하면, 본 발명의 다른 실시예에 따른 표시 장치의 구동 방법은 상기 타이밍 제어부(570)가 외부로부터 인가 받은 상기선택 신호(SEL)에 따라 상기 정상 모드인지 상기 반전 모드인지 판단한다(단계 S510).
상기 정상 모드는 상기 표시 패널(510)에 정상 영상을 표시하는 모드이고, 상기 반전 모드는 상기 표시 패널(510)에, 상기 정상 영상을 상하좌우 반전시킨 반전 영상을 표시하는 모드일 수 있다.
상기 타이밍 제어부(570)가 상기 정상 모드로 판단하면, 상기 타이밍 제어부(570)는 상기 데이터 구동부(550)가 포함한 상기 데이터 구동 회로부들(DIC1, DIC2, ..., DICm)에 상기 영상 데이터(DATA)를 래치하는 순서를, 상기 제1 데이터 구동 회로부(DIC1), 제2 데이터 구동 회로부(DIC2), ...,제m 데이터 구동 회로부(DICm)의 순서로 제어한다(단계 S610).
상기 타이밍 제어부(570)는 상기 게이트 구동부(530)가 포함한 상기 게이트 구동 회로부들(GIC1, GIC2, ..., GICn)의 출력 순서를, 상기 제1 게이트 구동 회로부(GIC1), 제2 게이트 구동 회로부(GIC2), ..., 제n 게이트 구동 회로부(GICn)의 순서로 제어한다(단계 S630).
상기 데이터 구동부(550)는 상기 데이터 구동 회로부들(DIC1, DIC2, ..., DICm)에 래치된 영상 데이터(DATA)를 상기 표시 패널(510)에 인가하고, 상기 게이트 구동부(530)는 상기 게이트 구동 회로부들(GIC1, GIC2, ..., GICn)에서 출력되는 게이트 신호들을 상기 표시 패널(510)에 인가한다(단계 S650).
상기 타이밍 제어부(570)가 상기 반전 모드로 판단하면, 상기 게이트 구동부(530)는 상기 게이트 구동 회로부들(GIC1, GIC2, ..., GICn)을 동작시키기 전에 상기 더미 게이트 라인들(DGL1, DGL2, ..., DGLn)에 더미 게이트 신호들을 인가한다.
상기 타이밍 제어부(570)는 순차적으로 상기 제m 데이터 구동 회로부(DICm)에부터 상기 제1 데이터 구동 회로부(DIC1)에까지 상기 영상 데이터(DATA)가 래치되도록 제어한다(단계 S730).
상기 타이밍 제어부(570)는 순차적으로 상기 제n 게이트 구동 회로부(GICn)부터 상기 제1 게이트 구동 회로부(DIC1)까지 상기 게이트 신호들을 출력하도록 제어한다(단계 S750).
상기 데이터 구동부(550)는 상기 데이터 구동 회로부들(DIC1, DIC2, ..., DICm)에 래치된 영상 데이터(DATA)를 상기 표시 패널(510)에 인가하고, 상기 게이트 구동부(530)는 상기 게이트 구동 회로부들(GIC1, GIC2, ..., GICn)에서 출력되는 게이트 신호들을 상기 표시 패널(510)에 인가한다(단계 S770).
본 발명의 다른 실시예에 따르면, 상기 반전 모드일 때, 상기 타이밍 제어부(570)가 상기 데이터 구동 회로부들(DIC1, DIC2, ..., DICm)에 상기 영상 데이터(DATA)를 래치하는 순서를 상기 정상 모드일 때의 순방향과 반대인 역방향 순서로 제어하고, 상기 게이트 구동 회로부들(GIC1, GIC2, ..., GICn)의 출력 순서를 상기 정상 모드일 때의 순방향과 반대인 역방향 순서로 제어함으로써, 상기 정상 모드 때의 정상영상에 비해 상하좌우 반전된 반전 영상을 표시할 수 있다.
도 28은 본 발명의 또 다른 실시예에 따른 표시 장치를 나타내는 블록도이다.
도 28에 도시된 표시 장치(1100)는 도 1에 도시된 표시 장치(100)와 비교하여 표시 패널(1110) 및 게이트 구동부(1130)를 제외하고는 도 1에 도시된 표시 장치(100)와 실질적으로 동일하다. 따라서, 도 1과 동일한 부재는 동일한 참조 부호로 나타내고, 중복되는 상세한 설명은 생략될 수 있다.
도 28을 참조하면, 표시 장치(1100)는 표시 패널(1110), 데이터 구동부(150) 및 타이밍 제어부(170)를 포함하고, 상기 표시 패널(1110)은 게이트 구동부(1130)를 포함한다.
상기 게이트 구동부(1130)는 상기 표시패널(1110)의 어레이 기판에 배치되는 아몰퍼스 실리콘 게이트(Amorphous Silicon Gate: 이하, ASG)를 포함할 수 있고, 게이트 라인들(GL1, GL2, , GLn)에 상응하고 캐스케이드(cascade) 접속된 복수의 게이트 구동 회로부들을 포함할 수 있다.
상기 게이트 구동부(1130)의 동작은 도 1에 도시된 게이트 구동부(130)의 동작과 유사하고, 이에 따라, 상기 타이밍 제어부(170)로부터 제공된 게이트 시작 신호(STV) 및 제2 클럭 신호(CLK2)에 응답하여 게이트 신호들을 생성하고, 상기 게이트 신호들을 상기 게이트 라인들(GL1, GL2, ..., GLn)로 출력한다.
도 29는 본 발명의 또 다른 실시예에 따른 표시 장치를 나타내는 블록도이다.
도 29에 도시된 표시 장치(1500)는 도 7에 도시된 표시 장치(500)와 비교하여 표시 패널(1510) 및 게이트 구동부(1530)를 제외하고는 도 7에 도시된 표시 장치(500)와 실질적으로 동일하다. 따라서, 도 7과 동일한 부재는 동일한 참조 부호로 나타내고, 중복되는 상세한 설명은 생략될 수 있다.
도 29를 참조하면, 표시 장치(1500)는 표시 패널(1510), 데이터 구동부(550) 및 타이밍 제어부(570)를 포함하고, 상기 표시 패널(1510)은 게이트 구동부(1530)를 포함한다.
상기 게이트 구동부(1530)는 상기 표시 패널(1510)의 어레이 기판에 배치되는 ASG를 포함할 수 있고, 게이트 라인들(GL11, ..., GL1l, GL21, ..., GL2l, ..., GLn1, ..., GLnl)에 연결되고 캐스케이드(cascade) 접속된 복수의 게이트 구동 회로부들(GC1, GC2, , GCn)을 포함할 수 있다.
상기 게이트 구동부(1530)의 동작은 도 7에 도시된 게이트 구동부(530)의 동작과 유사하고, 이에 따라, 상기 타이밍 제어부(570)로부터 제공된 게이트 시작 신호(STV), 제2 클럭 신호(CLK2), 정상 모드 신호(USD) 및 반전 모드 신호(LSD)에 응답하여 게이트 신호들을 생성하고, 상기 게이트 신호들을 상기 게이트 라인들(GL11, ..., GL1l, GL21, ..., GL2l, ..., GLn1, ..., GLnl)로 출력한다.
본 발명에 따른 표시 패널의 구동 방법 및 이를 수행하기 위한 표시 장치는 이전 프레임 데이터와 현재 프레임 데이터를 순방향으로 기록한 후 상기 이전 프레임 데이터와 현재 프레임 데이터를 역방향으로 읽음으로써, DCC 데이터를 생성할 수 있을 뿐만 아니라 하측 구동 방식의 상하좌우 반전된 영상을 표시할 수 있다. 또한, 타이밍 제어부가 데이터 구동 회로부들의 래치 순서 및 게이트구동부들의 출력 순서를 제어함으로써 하측 구동방식의 상하좌우 반전된 영상을 표시할 수 있다. 그러므로, 본 발명에 따른 표시 패널의 구동 방법 및 이를 수행하기 위한 표시 장치는 반전 영상을 표시할 때, 게이트 시작 신호를 전송하는 라인의 길이를 감소시킬 수 있어 발열을 감소시킬 수 있고, 표시 장치의 영상 품질을 향상시킬 수 있다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100, 500: 표시 장치 110, 510, 1110, 1510: 표시 패널
130, 530, 1130, 1530: 게이트 구동부
150, 550, 1150, 1550: 데이터 구동부
170, 570: 타이밍 제어부 180: 프레임 메모리

Claims (20)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 복수의 게이트 라인들 및 복수의 데이터 라인들을 포함하는 표시 패널에 정상 영상을 표시하기 위한 정상 모드용 모드 선택신호에 응답하여, 데이터 구동 회로부들에 래치되는 영상 데이터의 래치 순서와 게이트 구동 회로부들의 출력 순서 각각을 순방향으로 제어하는 단계;
    상기 래치된 영상 데이터 및 상기 게이트 구동 회로부들에서 출력되는 게이트 신호들을 상기 표시 패널에 인가하는 단계;
    상하좌우 반전된 영상을 상기 표시 패널에 표시하기 위한 반전 모드용 모드 선택신호에 응답하여, 상기 게이트 라인들 중 마지막 게이트 라인에 인접한 하나 이상의 더미 게이트 라인에 더미 게이트 신호를 인가하는 단계;
    상기 데이터 구동 회로부들에 래치되는 상기 영상 데이터의 래치 순서와 상기 게이트 구동 회로부들의 출력 순서 각각을 역방향으로 제어하는 단계; 및
    상기 래치된 영상 데이터 및 상기 게이트 구동 회로부들에서 출력되는 게이트 신호들을 상기 표시 패널에 인가하는 단계를 포함하고,
    상기 더미 게이트 신호를 인가하는 단계는,
    상기 영상 데이터의 프레임을 제어하는 제1 프레임 레이트 제어 칩 및 제2 프레임 제어 칩 간의 비동기 구간 동안 수행되는 것을 특징으로 하는 표시 패널의 구동 방법.
  7. 삭제
  8. 제6항에 있어서, 상기 데이터 구동 회로부들에 래치되는 데이터의 래치 순서와 게이트 구동 회로부들의 출력 순서 각각을 순방향으로 제어하는 단계는,
    상기 데이터 구동 회로부들의 첫 번째 데이터 구동 회로부부터 마지막 데이터 구동 회로부까지 상기 영상 데이터를 순차적으로 래치하는 단계; 및
    상기 각각의 데이터 구동 회로부들에 연결된 복수의 데이터 채널들 중 첫 번째 데이터 채널에 인가되는 영상 데이터부터 마지막 데이터 채널에 인가되는 영상 데이터까지 순차적으로 출력하는 단계를 포함하는 것을 특징으로 하는 표시 패널의 구동 방법.
  9. 제6항에 있어서, 상기 데이터 구동 회로부들에 래치되는 데이터의 래치 순서와 게이트 구동 회로부들의 출력 순서 각각을 역방향으로 제어하는 단계는,
    상기 데이터 구동 회로부들의 마지막 데이터 구동 회로부부터 첫 번째 데이터 구동 회로부까지 상기 영상 데이터를 순차적으로 래치하는 단계; 및
    상기 각각의 데이터 구동 회로부들에 연결된 복수의 데이터 채널들 중 마지막 데이터 채널에 인가되는 영상 데이터부터 첫 번째 데이터 채널에 인가되는 영상 데이터까지 순차적으로 출력하는 단계를 포함하는 것을 특징으로 하는 표시 패널의 구동 방법.
  10. 제9항에 있어서, 상기 데이터 구동 회로부들에 래치되는 데이터의 래치 순서와 게이트 구동 회로부들의 출력 순서 각각을 역방향으로 제어하는 단계는,
    상기 데이터 채널들 중 홀수 번째 데이터 채널들에 상기 영상 데이터를 인가하는 제1 포트 및 상기 데이터 채널들 중 짝수 번째 데이터 채널들에 상기 영상 데이터를 인가하는 제2 포트를 가지는 두 포트 모드인 경우에는, 상기 홀수 번째 데이터 채널들에 인가되는 영상 데이터의 출력 순서와 상기 짝수 번째 데이터 채널들에 인가되는 영상 데이터의 출력 순서를 서로 바꾸는 단계를 더 포함하는 것을 특징으로 하는 표시패널의 구동 방법.
  11. 제6항에 있어서, 상기 데이터 구동 회로부들에 래치되는 데이터의 래치 순서와 게이트 구동 회로부들의 출력 순서 각각을 순방향으로 제어하는 단계는,
    상기 게이트 구동 회로부들 중 첫 번째 게이트 구동 회로부부터 마지막 게이트 구동 회로부까지 게이트 신호들을 순차적으로 출력하는 단계; 및
    상기 각각의 게이트 구동 회로부들에 연결된 복수의 게이트 채널들 중 첫 번째 게이트 채널부터 마지막 게이트 채널까지 상기 게이트 신호들을 순차적으로 출력하는 단계를 포함하는 것을 특징으로 하는 표시패널의 구동 방법.
  12. 제11항에 있어서, 상기 게이트 구동 회로부들 중 첫 번째 게이트 구동 회로부부터 마지막 게이트 구동 회로부까지 순차적으로 게이트 신호들을 출력하는 단계는,
    상기 첫 번째 게이트 구동 회로부부터 상기 마지막 게이트 구동 회로부까지 순차적으로 구동되도록, 게이트 시작 신호를 상기 첫 번째 게이트 구동 회로부에 인가하는 단계를 포함하는 것을 특징으로 하는 표시 패널의 구동 방법.
  13. 제11항에 있어서, 상기 첫 번째 게이트 채널부터 마지막 게이트 채널까지 순차적으로 상기 게이트 신호들을 출력하는 단계는,
    상기 첫 번째 게이트 채널에 연결된 첫 번째 플립플롭부터 상기 마지막 게이트 채널에 연결된 마지막 플립플롭까지 순차적으로 활성화시키는 것을 특징으로 하는 표시 패널의 구동 방법.
  14. 제6항에 있어서, 상기 데이터 구동 회로부들에 래치되는 데이터의 래치 순서와 게이트 구동 회로부들의 출력 순서 각각을 역방향으로 제어하는 단계는,
    상기 게이트 구동 회로부들 중 마지막 게이트 구동 회로부부터 첫 번째 게이트 구동 회로부까지 순차적으로 게이트 신호들이 출력되도록 제어하는 단계; 및
    상기 각각의 게이트 구동 회로부들에 연결된 복수의 게이트 채널들 중 마지막 게이트 채널부터 첫 번째 게이트 채널까지 순차적으로 상기 게이트 신호들이 출력되도록 제어하는 단계를 포함하는 것을 특징으로 하는 표시 패널의 구동 방법.
  15. 제14항에 있어서, 상기 게이트 구동 회로부들 중 마지막 게이트 구동 회로부부터 첫 번째 게이트 구동 회로부까지 순차적으로 게이트 신호들을 출력하는 단계는,
    상기 마지막 게이트 구동 회로부부터 상기 첫 번째 게이트 구동 회로부까지 순차적으로 구동되도록, 게이트 시작 신호를, 상기 첫 번째 게이트 구동 회로부를 경유하여 상기 마지막 게이트 구동 회로부까지 전달하는 단계를 포함하는 것을 특징으로 하는 표시 패널의 구동 방법.
  16. 제14항에 있어서, 상기 마지막 게이트 채널부터 첫 번째 게이트 채널까지 순차적으로 상기 게이트 신호들을 출력하는 단계는,
    상기 마지막 게이트 채널에 연결된 마지막 플립플롭부터 상기 첫 번째 게이트 채널에 연결된 첫 번째 플립플롭까지 순차적으로 활성화시키는 단계를 포함하는 것을 특징으로 하는 표시패널의 구동 방법.
  17. 삭제
  18. 삭제
  19. 복수의 게이트 라인들 및 복수의 데이터 라인들을 가진 표시 패널;
    상기 게이트 라인들에 게이트 신호들을 출력하는 복수의 게이트 구동 회로부들;
    상기 데이터 라인들에 데이터 신호들을 출력하는 복수의 데이터 구동 회로부들; 및
    상하좌우 반전된 영상을 상기 표시 패널에 표시하기 위한 반전 모드용 모드 선택신호에 응답하여, 상기 게이트 라인들 중 마지막 게이트 라인에 인접한 하나 이상의 더미 게이트 라인에 더미 게이트 신호를 인가하고, 상기 데이터 구동 회로부들에 래치되는 영상 데이터의 래치 순서와 상기 게이트 구동 회로부들의 출력 순서 각각을 역방향으로 제어하는 타이밍 제어부를 포함하고,
    상기 타이밍 제어부는,
    상기 영상 데이터의 프레임을 제어하는 제1 프레임 레이트 제어 칩 및 제2 프레임 제어 칩 간의 비동기 구간 동안 상기 더미 게이트 라인에 상기 더미 게이트 신호를 인가하는 것을 특징으로 하는 표시 장치.
  20. 삭제
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