JP2008129610A - タイミングコントローラ及びそれを備える表示装置 - Google Patents

Abstract

【課題】タイミングコントローラ及びそれを備える表示装置を提供する。
【解決手段】タイミングコントローラは、第１クロックに同期して、外部装置からｍビットからなる第１映像データを受け入れて、２^ｎビットからなる第２映像データに変換し、第２クロックに同期して、２^ｎビットの帯域幅を有する外部メモリに第２映像データを格納するデータマッピング部と、第２クロックに応答して、外部メモリから読出された第２映像データを読出した後、ｍビットからなる第１映像データに再変換する。従って、外部メモリの帯域幅に対応するように映像データのビット数を調節することによって、クロック周波数を減少させることができ、その結果、消費電力を減少させることができる。
【選択図】図１

Description

本発明は、タイミングコントローラ及びそれを備える表示装置に関し、より詳細には、消費電力を減少することができるタイミングコントローラ及びそれを備える表示装置に関する。

一般に、液晶表示装置は、２つの表示基板とその間に介在する液晶層と構成される。液晶表示装置は、液晶層に電界を印加し、電界の強度を調節して液晶層を通過する光の透過率を調節することで所望の映像を表示する。
このような液晶表示装置は、コンピュータの表示装置だけでなく、テレビジョンの表示画面として広く使用されている。しかし、従来の液晶表示装置は、液晶の応答速度が遅いため、動画像の具現が困難である。

具体的に、液晶分子の応答速度が遅いため、液晶キャパシタに充電される電圧が目標データ電圧（即ち、所望の輝度が得られる電圧）に到達するまでに、ある程度の時間を必要とする。特に、直前フレームで液晶キャパシタに既に充電されている直前データ電圧と目標データ電圧との差が大きい場合、最初から目標データ電圧だけを印加するとスイッチング素子がターンオンする水平走査区間（１Ｈ時間）の間に、目標電圧に到達しないおそれがある。

したがって、従来の液晶表示装置は、液晶の応答速度を高速化するために、ＤＣＣ（Ｄｙｎａｍｉｃ Ｃａｐａｃｉｔａｎｃｅ Ｃｏｍｐｅｎｓａｔｉｏｎ）方式を採択している。ＤＣＣ方式とは、現在フレームの現在映像データと直前フレームの直前映像データの階調差を考慮して補償を行うための補償データを現在フレームに印加して、液晶の応答速度を高速化する方式である。

しかし、ＤＣＣ方式を採択する液晶表示装置では、各フレームに該当する映像データを格納するためのメモリを必要とする。この時、メモリの個数及びサイズは、映像データのビット数に応じて決定される。従来の液晶表示装置では、映像データのビット数がメモリの帯域幅に対応するようになっていないため、メモリのデータバス全てを使用していない。

本発明は、上述の問題点に鑑みてなされたもので、その目的は、メモリの帯域幅に対応するように映像データのビット数を調節することにより、メモリの書込み及び読出クロックの周波数を減少させるためのタイミングコントローラを提供することにある。
本発明の他の目的は、前記タイミングコントローラを備えることにより、全体消費電流及びＥＭＩを減少させるための表示装置を提供することにある。

上記目的を達成すべく、本発明によるタイミングコントローラは、データマッピング部及びデータリマッピング部を含む。前記データマッピング部は、ｍビットからなる多数の第１映像データを第１クロックに同期して受け入れて、２^ｎビットからなる多数の第２映像データに変換する。変換された多数の第２映像データは、２^ｎビットの帯域幅を有するメモリに第２クロックに応答して、格納される。前記データリマッピング部は、前記第２クロックに応答して、前記メモリから読出された前記多数の第２映像データを前記ｍビットからなる前記多数の第１映像データに再変換する。

本発明による表示装置は、タイミングコントローラ、メモリ、データ駆動部、ゲート駆動部及び表示パネルを含む。
前記タイミングコントローラは、外部装置からｍビットからなる多数の第１映像データを受け入れ、補償データを生成し、前記外部装置からの制御信号をデータ信号及びゲート信号に変換して出力する。

前記データ駆動部は、前記データ制御信号に応答して、前記補償データをデータ電圧に変換して出力し、前記ゲート駆動部は、前記ゲート制御信号に応答して、ゲート電圧を順に出力する。前記表示パネルは、前記ゲート電圧と前記データ電圧に応答して映像を表示する。
前記タイミングコントローラは、データマッピング部、データリマッピング部及びデータ補償部を含む。前記データマッピング部は、ｍビットからなる前記多数の第１映像データを前記第１クロックに同期して外部装置から受け入れて、２^ｎビットからなる多数の第２映像データに変換する。変換された多数の第２映像データは第２クロックに応答して、２^ｎビットの帯域幅を有する外部メモリに格納される。前記データリマッピング部は前記第２クロックに応答して前記外部メモリから前記多数の第２映像データを読出した後、前記ｍビットからなる前記多数の第１映像データに再変換する。前記データ補償部は再変換された前記多数の第１映像データを前記補償データで補償して出力する。

本発明によるタイミングコントローラの駆動方法において、第１クロックに同期してｍビットからなる多数の第１映像データを受け入れて、２^ｎビットからなる多数の第２映像データに変換する、その後、第２クロックに同期して前記多数の第２映像データを外部メモリに格納する。前記第２クロックに同期して前記外部メモリに既に格納された前記多数の第２映像データを読出した後、前記多数の第２映像データをｍビットからなる前記第１映像データに再変換し、再変換された前記多数の第１映像データを補償データに補償する。

このようなタイミングコントローラ及びそれを備える表示装置によれば、外部メモリの帯域幅に対応するように映像データのビット数を調節するデータマッピング部を備えることにより、外部メモリに映像データを書込または読出するクロックの周波数を減少させることができ、その結果、表示装置の全体消費電力を減少させることができる。

本発明によるタイミングコントローラ及びそれを備える表示装置によれば、メモリの帯域幅に対応するように映像データのビット数を調節するデータマッピング部を備えることによって、メモリのデータバスを全て使用することができ、その結果、メモリの書込み及び読出クロックの周波数を減少することができる。したがって、表示装置の全体消費電力を減少することができる。

以下、本発明の好ましい実施の形態を、添付図面に基づき詳細に説明する。
図１は、本発明の一実施の形態によるタイミングコントローラのブロック図である。
図１に示すように、本発明の一実施の形態によるタイミングコントローラ１００は、エンコーダ１２０、データマッピング部１３０、データリマッピング部１５０、デコーダ１６０及びデータ補償部１７０を含む。

現在フレームにおいて、エンコーダ１２０は、第１クロックＣＫ１に同期して外部装置から２４ビット（ｂｉｔ）からなる多数の第１映像データ２４−Ｆ（ｎ）を受け入れる。第１映像データ２４−Ｆ（ｎ）は、それぞれ８ビットからなるレッド、グリーン及びブルー映像データＲｎ［７：０］、Ｇｎ［７：０］、Ｂｎ［７：０］を含む。
エンコーダ１２０は、２４ビットからなる多数の第１映像データ２４−Ｆ（ｎ）を１／２に圧縮して、１２ビットからなる多数の第２映像データ１２−Ｆ（ｎ）を出力する。本発明の一例として、エンコーダ１２０は、多数の第１映像データ２４−Ｆ（ｎ）を１／２に圧縮しているが、他の一例として１／３又は１／４に圧縮することができる。

データマッピング部１３０は、第１クロックＣＫ１に応答して、多数の第２映像データ１２−Ｆ（ｎ）をエンコーダ１２０から受け入れる。データマッピング部１３０は、１２ビットからなる多数の第２映像データ１２−Ｆ（ｎ）を、１６ビットからなる多数の第３映像データ１６−Ｆ´（ｎ）に変換する。変換された１６ビットからなる第３映像データ１６−Ｆ´（ｎ）は、１６ビットデータバスを介して、第１クロックＣＫ１より低い周波数を有する第２クロックＣＫ２に応答して、メモリ１４０に書き込まれる。ここで、メモリ１４０は、１６ビットに対応する帯域幅を有するＳＤＲＡＭで構成される。本発明の一例として、第１クロックＣＫ１は、８０ＭＨｚの周波数を有し、第２クロックＣＫ２は、第１クロックＣＫ１の周波数の１２／１６に該当する６０ＭＨｚの周波数を有する。このように、クロックの周波数が減少することで、タイミングコントローラ１００の全体消費電力を減少させることができる。

したがって、データマッピング部１３０は、メモリ１４０の帯域幅に対応するビット数を有するように多数の第２映像データ１２−Ｆ（ｎ）を変換することで、メモリ１４０のデータバスを全部活用して、映像データを転送することができる。
データマッピング部１３０のデータ変換方法については、図２及び図３を参照して具体的に説明する。

データリマッピング部１５０は、第２クロックＣＫ２に同期して、メモリ１４０に既に格納されている直前フレームに対応する多数の第３直前映像データ１６−Ｆ´（ｎ−１）を読出す。データリマッピング部１５０は、メモリ１４０から読出した直前フレームに対応する多数の第３直前映像データ１６−Ｆ´（ｎ−１）を１２ビットからなる多数の第２直前映像データ１２−Ｆ（ｎ−１）に再変換する。再変換された多数の第２直前映像データ１２−Ｆ（ｎ−１）は、第１クロックＣＫ１に同期してデコーダ１６０に転送される。

デコーダ１６０は、１２ビットからなる多数の第２直前映像データ１２−Ｆ（ｎ−１）を２４ビットからなる多数の第１直前映像データ２４−Ｆ（ｎ−１）に復元する。復元された多数の第１直前映像データ２４−Ｆ（ｎ−１）は、データ補償部１７０に転送される。
データ補償部１７０は、現在フレームに対応する多数の第１映像データ２４−Ｆ（ｎ）と多数の第１直前映像データ２４−Ｆ（ｎ−１）に基づき、多数の第１映像データ２４−Ｆ（ｎ）を補償して補償データＦ´（ｎ）を出力する。

具体的に、データ補償部１７０は、多数の第１映像データ２４−Ｆ（ｎ）の上位ビットと多数の第１直前映像データ２４−Ｆ（ｎ−１）とを比較し、その差が既設定の基準値以上である場合、多数の第１映像データ２４−Ｆ（ｎ）に既設定の補償値を加えて、補償データＦ´（ｎ）を生成する。
この補償値は、多数の第１映像データ２４−Ｆ（ｎ）の上位ビットと多数の第１直前映像データ２４−Ｆ（ｎ−１）の上位ビットの差によって異なるように設定されて、ルックアップ・テーブル（図示せず）に格納される。

上述のように、メモリ１４０に書込まれるデータまたはメモリ１４０から読出されるデータのビット数を、メモリ１４０の帯域幅に対応するように拡張することで、書込または読出の際のクロック周波数を減少することができる。
図面には図示していないが、タイミングコントローラ１００はチップ形態からなり、エンコーダ１２０、データマッピング部１３０、データリマッピング部１５０及びデコーダ１６０は、タイミングコントローラ１００のチップに内蔵することができる。

図２は、図１に図示された１６個の第２映像データを示す図であり、図３は、図１に図示された１２個の第３映像データを示す図である。
図２に示すように、１２ビットからなる１６個の第２映像データが図示されている。１６個の第２映像データは、第２−０〜第２−１５映像データＤ０［１１：０］〜Ｄ１５［１１：０］を含む。第２−０〜第２−１５映像データＤ０［１１：０］〜Ｄ１５［１１：０］のそれぞれは、１２ビットからなる。ここで、第２−０〜第２−１５映像データの最下位ビットＬＳＢは、各々Ｄ０［０］〜Ｄ１５［０］であり、最上位ビットＭＳＢは、各々Ｄ０［１５］〜Ｄ１５［１１］である。

第２−０〜第２−１５映像データＤ０［１１：０］〜Ｄ１５［１１：０］は、８０ＭＨｚの周波数を有する第１クロックＣＫ１に応答して、データマッピング部１３０（図１参照）に転送される。
図３に示すように、データマッピング部１３０は、第２−０〜第２−１５映像データＤ０［１１：０］〜Ｄ１５［１１：０］を１６ビットからなる１２個の第３映像データに変換する。この１２個の第３映像データは、第３−０〜第３−１１映像データＤ'０［１５：０］〜Ｄ'１１［１５：０］を含み、この第３−０〜第３−１１映像データＤ'０［１５：０］〜Ｄ'１１［１５：０］のそれぞれは、１６ビットからなる。

第３−０〜第３−１１映像データＤ'０［１５：０］〜Ｄ'１１［１５：０］は、第２−０〜第２−１５映像データＤ０［１１：０］〜Ｄ１５［１１：０］の最下位ビットＬＳＢから最上位ビットＭＳＢ順の単位ビットの集合を示す。具体的に、第３−０映像データＤ'０［０］〜Ｄ'０［１５］は、第２−０〜第２−１５映像データＤ０［１１：０］〜Ｄ１５［１１：０］の最下位ビットＬＳＢ、即ち、Ｄ０［０］〜Ｄ１５［０］からなり、第３−１１映像データＤ'１１［０］〜Ｄ'１１「１５」は、第２−０〜第２−１５映像データＤ０［１１：０］〜Ｄ１５［１１：０］の最上位ビットＭＳＢ、即ち、Ｄ０［１１］〜Ｄ１５［１１］からなる。

これで、データマッピング部１３０は、１２ビットからなる１６個の第２−０〜第２−１５映像データＤ０［１１：０］〜Ｄ１５［１１：０］を１６ビットからなる１２個の第３−０〜第３−１１映像データＤ'［１５：０］〜Ｄ'１１［１５：０］に変換することができる。
データマッピング部１３０は、第３−０〜第３−１１映像データＤ０［１５：０］〜Ｄ１１［１５：０］を６０ＭＨｚの周波数を有する第２クロックＣＫ１に応答して、メモリ１４０に転送する。

図１〜図３には、タイミングコントローラ１００がエンコーダ１２０及びデコーダ１６０を含んで２４ビットのデータを１２ビットに圧縮して格納する構造を提示している。したがって、データマッピング部１３０は、１２ビットの第２映像データＦ（ｎ）を１６ビットの第３映像データＦ´（ｎ）に変換している。
以下では、タイミングコントローラ１００からエンコーダ１２０及びデコーダ１６０を省略して、第１映像データＦ（ｎ）を圧縮しない構造について具体的に説明する。

図４は、本発明の他の実施の形態によるタイミングコントローラのブロック図である。但し、図４に図示された構成要素のうち、図１に図示された構成要素と同一の構成要素に対しては同一の参照符号を付け、その具体的な説明は省略する。
図４に示すように、本発明の他の実施の形態によるタイミングコントローラ１０３は、データマッピング部１３０、データリマッピング部１５０及びデータ補償部１７０を含む。

データマッピング部１３０は、第１クロックＣＫ１に応答して、外部装置から２４ビットからなる多数の第１映像データ２４−Ｆ（ｎ）を受け入れる。第１映像データ２４−Ｆ（ｎ）は、それぞれ８ビットからなるレッド、グリーン及びブルー映像データＲｎ［７：０］、Ｇｎ［７：０］、Ｂｎ［７：０］を含む。
データマッピング部１３０は、２４ビットからなる多数の第１映像データ２４−Ｆ（ｎ）を３２ビットからなる多数の第２映像データ３２−Ｆ（ｎ）に変換する。

本発明の一例として、データマッピング部１３０は、２４ビットからなる３２個の第１映像データ２４−Ｆ（ｎ）を３２ビットからなる２４個の第２映像データ３２−Ｆ（ｎ）に変換する。具体的に、３２ビットからなる２４個の第２映像データ３２−Ｆ（ｎ）のうち１番目第２映像データは、３２個の第１映像データ２４−Ｆ（ｎ）の最下位ビットＬＳＢからなり、２４個の第２映像データのうち最後の２４番目第２映像データは、３２個の第１映像データ２４−Ｆ（ｎ）の最上位ビットＭＳＢからなる。結果的に、２４ビットからなる３２個の第１映像データ３２−Ｆ（ｎ）の最下位ビットから最上位ビットまで順に増加することで、３２個の単位ビットからなる２４個の第２映像データ３２−Ｆ（ｎ）が生成される。

このように、変換された３２ビット第２映像データ３２−Ｆ（ｎ）は、第１クロックＣＫ１より低い周波数を有する第２クロックＣＫ２に応答して、３２ビットデータバスを介してメモリ１４０に記入される。メモリ１４０は、３２ビット帯域幅を有するＳＤＲＡＭからなる。本発明の一例として、第１クロックＣＫ１は、８０ＭＨｚの周波数を有し、第２クロックＣＫ２は、第１クロックＣＫ１の周波数の２４/３２に該当する６０ＭＨｚの周波数を有する。このように、クロックの周波数が減少することで、タイミングコントローラ１０３の全体消費電力を減少することができる。

このように、データマッピング部１３０は、メモリ１４０の帯域幅に対応するビット数を有するように、多数の第１映像データ２４−Ｆ（ｎ）を変換することで、メモリ４０のデータバスを全部活用してデータを転送することができる。
データリマッピング部１５０は、第２クロックＣＫ２に同期して、メモリ１４０に既に格納されている直前フレームに対応する多数の第２直前映像データ３２Ｆ（ｎ−１）を読み出す。データリマッピング部１５０は、メモリ１４０から読み出した直前フレームに対応する多数の第２直前映像データ３２−Ｆ（ｎ−１）を２４ビットからなる多数の第１直前映像データ２４−Ｆ（ｎ−１）に再変換する。再変換された多数の第１直前映像データ２４−Ｆ（ｎ−１）は、第１クロックＣＫ１に同期してデータ補償部１７０に転送される。

データ補償部１７０は、現在フレームに対応する多数の第１映像データ２４−Ｆ（ｎ）と多数の第１直前映像データ２４−Ｆ（ｎ−１）に基づいて、多数の第１映像データ２４−Ｆ（ｎ）を補償して補償データＦ´（ｎ）を出力する。
図１〜図４には、データマッピング部１３０が１２ビットを１６ビットに拡張するか、２４ビットを３２ビットに拡張する方法を本発明の一例として示している。しかし、データマッピング部１３０は、ｍビットからなる映像データをメモリ１４０の帯域幅に対応するように、２^ｎビットからなる映像データに拡張することができる。このとき、第２クロックＣＫ２は、第１クロックＣＫ１のｍ／２^ｎに該当する周波数を有する。

図５は、本発明のまた他の実施の形態によるタイミングコントローラのブロック図である。但し、図５に図示された構成要素のうち、図１に図示された構成要素と同一の構成要素に対しては同一の参照符号を付け、その具体的な説明は省略する。
図５に示すように、本発明のまた他の実施の形態によるタイミングコントローラ１０５は、タイミングコントローラ１８０、メモリ１４０及びデータ補償部１７０を含む。タイミングコントローラ１８０は、データマッピング部１８１、書込みバッファ１８２、読出バッファ１８３、データリマッピング部１８４及びデータ補償部１７０からなる。タイミングコントローラ１０５は１つのチップからなり、データマッピング部１８１、書込みバッファ１８２、読出バッファ１８３、データリマッピング部１８４及びデータ補償部１７０はチップに内蔵される。

データマッピング部１８１は、第１クロックＣＫ１に応答して、多数の第１映像データ２４−Ｆ（ｎ）を外部装置（図示せず）から受け入れる。データマッピング部１８１は、２４ビットからなる多数の第１映像データ２４−Ｆ（ｎ）を３２ビットからなる多数の第２映像データ３２−Ｆ（ｎ）に変換する。
データマッピング部１８１のデータ変換過程については、以後図６を参照して具体的に説明する。

書込みバッファ１８２は、第１クロックＣＫ１に応答して、多数の第２映像データ３２−Ｆ（ｎ）を受け入れる。書込みバッファ１８２は、１ライン単位で多数の第２映像データ３２−Ｆ（ｎ）を受け入れる。書込みバッファ１８２は、多数の第２映像データ３２−Ｆ（ｎ）を第１クロックＣＫ１の２倍より低い周波数を有する第２クロックＣＫ２に応答してメモリ１４０に記入する。本発明の一例として、メモリ１４０は、３２ビットの帯域幅を有する１つのＳＤＲＡＭからなる。したがって、書込みバッファ１８２に出力された多数の第２映像データ３２−Ｆ（ｎ）がメモリ１４０の帯域幅に対応する３２ビットからなることで、メモリ１４０のデータバスを全部活用することができる。その結果、メモリ１４０の個数及び書込みクロック（ここでは、第２クロックＣＫ２）の周波数を減少させることができる。

一方、読出バッファ１８３は、第２クロックＣＫ２に応答して、メモリ１４０から直前フレームに対応する多数の第２直前映像データ３２−Ｆ（ｎ−１）を読み出す。読出バッファ１８３は、メモリ１４０から読み出した多数の第２直前映像データ３２−Ｆ（ｎ）を、第１クロックＣＫ１に同期して、データリマッピング部１８４にライン単位で転送する。

データリマッピング部１８４は、多数の第２直前映像データ３２−Ｆ（ｎ−１）を２４ビットからなる多数の第１直前映像データ２４−Ｆ（ｎ−１）に再変換する。再変換された多数の第１直前映像データ２４−Ｆ（ｎ−１）は、第１クロックＣＫ１に同期して、データ補償部１７０に転送される。
データリマッピング部１８４のデータ再変換過程については、以後図７を参照して具体的に説明する。

図６は、図５に図示されたデータマッピング部のマッピング過程を示す図であり、図７は、図５に図示されたデータリマッピング部のリマッピング過程を示す図である。
図６に示すように、データマッピング部１８１（図５参照）は、８０ＭＨｚの周波数を有する第１クロックＣＫ１に応答して、外部装置から２４ビットからなる第１映像データ２４−Ｆ（ｎ）（図５参照）を受け入れる。第１映像データ２４−Ｆ（ｎ）のそれぞれは、８ビットからなるレッド、グリーン及びブルーデータを含む。データマッピング部１８１は、第１クロックＣＫ１の１番目上昇エッジで、第１レッド、第１グリーン及び第１ブルーカラーデータＲ１、Ｇ１、Ｂ１を順に受け入れ、第１クロックＣＫ１の２番目上昇エッジで、第２レッド、第２グリーン及び第２ブルーカラーデータＲ２、Ｇ２、Ｂ２を順に受け入れる。ここで、１番目上昇エッジから出力された多数のレッド、グリーン及びブルーカラーデータを第１グループＣ１（奇数番目のグループ）と定義し、２番目上昇エッジから出力された多数のレッド、グリーン及びブルーカラーデータを第２グループＣ２（偶数番目のグループ）と定義する。

また、データマッピング部１８１は、４クロック単位で繰り返される選択信号ＳＥＬを受信して、１つのアドレスに４個のカラーデータが含まれるようにマッピングして、４個のカラーデータを含んで３２ビットからなる第２映像データを出力する。データマッピング部１８１は、第１クロックＣＫ１に同期して、第２映像データを書込みバッファ１８２に書込む。

具体的に、データマッピング部１８１は、選択信号ＳＥＬの１番目カウント１で、書込みバッファ１８２の１番目アドレスＡ０に第１レッド、第２レッド、第１グリーン及び第１ブルーカラーデータＲ１、Ｒ２、Ｇ１、Ｂ１を書込む。具体的には、１番目アドレスＡ０には、第１グループＣ１（奇数番目グループ）から選択された第１レッド、第１グリーン及び第１ブルーカラーデータＲ１、Ｇ１、Ｂ１を書込み、第２グループＣ２（偶数番目グループ）から選択された第２レッドカラーデータＲ２を書込む。

次に、データマッピング部１８１は、選択信号ＳＥＬの２番目カウント２で、書込みバッファ１８２の２番目アドレスＡ１に、第２グリーン、第３レッド、第３グリーン及び第２ブルーカラーデータＧ２、Ｒ３、Ｇ３、Ｂ２を書込む。具体的に、２番目アドレスＡ１に、第２グループＣ２（偶数番目グループ）から選択された第２グリーン及び第２ブルーカラーデータＧ２、Ｂ２を書込み、第１グループＣ１（奇数番目グループ）から選択された第３レッド及び第３グリーンカラーデータＲ３、Ｇ３を書込む。

データマッピング部１８１は、選択信号ＳＥＬの３番目カウント３で、書込みバッファ１８２の３番目アドレスＡ２に、第３ブルー、第４レッド、第４グリーン及び第４ブルーカラーデータＢ３、Ｒ４、Ｇ４、Ｂ４を書込む。具体的に、３番目アドレスＡ２に、第１グループＣ１（奇数番目グループ）から選択された第３ブルーカラーデータＢ３を書込み、第２グループＣ２（偶数番目グループ）から選択された第４レッド、第４グリーン及び第４ブルーカラーデータＲ４、Ｇ４、Ｂ４を書込む。

データマッピング部１８１は、選択信号ＳＥＬの４番目カウント０で、書込みバッファ１８２の３番目アドレスＡ２に、第３ブルー、第４レッド、第４グリーン及び第４ブルーカラーデータＢ３、Ｒ４、Ｇ４、Ｂ４を書込む動作を繰り返す。したがって、データマッピング部１８１は、３２ビットに拡張された第２映像データを第３クロックＣＫ１に同期して、書込みバッファ１８２に格納することができる。

以後、書込みバッファ１８２は、６０ＭＨｚの周波数を有する第２クロックＣＫ２に同期して、各アドレスに格納された３２ビットの第２映像データを、図５に図示されたメモリ１４０に格納する。すなわち、書込みバッファ１８２は、メモリ１４０の帯域幅に対応する第２映像データをメモリ１４０に転送することで、メモリ１４０の書込みクロック（すなわち、第２クロックＣＫ２）の周波数を第１クロックＣＫ１の周波数の２４／３２に減少することができる。

図７に示すように、読出バッファ１８３（図５参照）は、６０ＭＨｚの周波数を有する第２クロックＣＫ２に同期して、メモリ１４０から第２映像データを読出す。
データリマッピング部１８４は、８０ＭＨｚの周波数を有する第１クロックＣＫ１に同期して、読出バッファ１８３に格納された第２映像データを読出する。このとき、データリマッピング部１８４は、第１クロックＣＫ１の４個のクロックごと１回ずつ、アドレス値を増加せずに、同一のカラーデータを２回読出す。

データリマッピング部１８４は、第１クロックＣＫ１の第１上昇エッジに同期して、読出バッファ１８３で第１レッド、第２レッド、第１グリーン及び第１ブルーカラーデータＲ１、Ｒ２、Ｇ１、Ｂ１から順に読出し、第１クロックＣＫ１の第２上昇エッジで第１レッド、第２レッド、第１グリーン及び第１ブルーカラーデータＲ１、Ｒ２、Ｇ１、Ｂ１からまた順に読出す。ここで、第１上昇エッジから出力された多数のレッド、グリーン及びブルーカラーデータを第３グループＣ３（奇数番目グループ）と定義し、第２上昇エッジから出力された多数のレッド、グリーン及びブルーカラーデータを第４グループＣ４（偶数番目グループ）と定義する。

データリマッピング部１８４は、４クロック単位で繰り返される選択信号ＳＥＬを受信して、４個のカラーデータを含み３２ビットからなる第２映像データを、３個のカラーデータを含み２４ビットからなる第１映像データに再変換する。
具体的に、選択信号ＳＥＬの１番目カウント１で、第１レッド、第１グリーン及び第１ブルーカラーデータＲ１、Ｇ１、Ｂ１からなる第１映像データが生成される。ここで、第１レッド、第１グリーン及び第１ブルーカラーデータＲ１、Ｇ１、Ｂ１は、第３グループＣ３（奇数番目グループ）から選択されたものである。

次に、選択信号ＳＥＬの２番目カウント２で、第２レッド、第２グリーン及び第２ブルーカラーデータＲ２、Ｇ２、Ｂ２からなる第１映像データが生成される。ここで、第２レッドカラーデータＲ２は第４グループＣ４（偶数番目グループ）から選択されたものであり、第２グリーン及び第２ブルーカラーデータＧ２、Ｂ２は、第３グループＣ３（奇数番目グループ）から選択されたものである。

また、選択信号ＳＥＬの３番目カウント３で、第３レッド、第３グリーン及び第３ブルーカラーデータＲ３、Ｇ３、Ｂ３からなる第１映像データが生成される。ここで、第３レッド及び第３グリーンカラーデータＲ３、Ｇ３は、第４グループＣ４（偶数番目グループ）から選択されたものであり、第３ブルーカラーデータＢ３は、第３グループＣ３（奇数番目グループ）から選択されたものである。

最後に、選択信号ＳＥＬの４番目カウント０で、第４レッド、第４グリーン及び第４ブルーカラーデータＲ４、Ｇ４、Ｂ４からなる第１映像データが生成される。ここで、第４レッド、第４グリーン及び第４ブルーカラーデータＲ４、Ｇ４、Ｂ４は、第４グループＣ４（偶数番目グループ）から選択されたものである。
このような方法で、データリマッピング部１８４は、３２ビットの第２映像データを２４ビットの第１映像データに再変換することができる。

図５〜図７に図示されたタイミングコントローラ１０５が、３２ビットの帯域幅を有するＳＤＲＡＭからなるメモリ１４０を備え、本発明の一例としてデータマッピング部１８１が２４ビットの第１映像データを３２ビットの第２映像データに変換する方法を開示したが、メモリ１４０の帯域幅によって、データマッピング部１８１により変換される第２映像データのビット数を異なるように構成することが可能である。

図８は、図５に図示されたタイミングコントローラを備える表示装置のブロック図である。但し、図８に図示された構成要素のうち、図１に図示された構成要素と同一の構成要素に対しては同一の参照符号を付け、その具体的な説明は省略する。
図８に示すように、表示装置４００は、タイミングコントローラ１８０、メモリ１４０、データ補償部１７０、データ駆動部２１０、ゲート駆動部２２０及び表示パネル３００を含む。

タイミングコントローラ１８０は、外部装置から各種制御信号Ｏ−ＣＳ及び２４ビットからなる第１映像データ２４−Ｆ（ｎ）を受信する。タイミングコントローラ１８０は、各種制御信号Ｏ−ＣＳをデータ制御信号ＣＳ１とゲート制御信号ＣＳ２に変換して、データ駆動部２１０及びゲート駆動部２２０にそれぞれ転送する。
データ補償部１７０から出力された補償データ２４−Ｆ´（ｎ）は、データ制御信号ＣＳ１に同期して、データ駆動部２１０に転送される。データ駆動部２１０は、ガンマ基準電圧（図示せず）に基づいて、補償データ２４−Ｆ´（ｎ）を階調データ電圧に変換し、データ制御信号ＣＳ１のうち出力指示信号（図示せず）に応答して、データ電圧を出力する。ゲート駆動部２２０は、ゲート制御信号ＣＳ２に応答して、ゲート電圧を順に出力する。

表示パネル３００は、多数のゲートラインＧＬ１〜ＧＬｎ、多数のデータラインＤＬ１〜ＤＬｍ及び多数のピクセルからなる。多数のゲートラインＧＬ１〜ＧＬｎと多数のデータラインＤＬ１〜ＤＬｍにより、多数の画素領域がマトリックス形態で定義され、この多数の画素領域は、それぞれ一対一で１つのピクセルが対応している。各ピクセルは、薄膜トランジスタ及び液晶キャパシタからなる。本発明の一例として、１番目ピクセルＰ１の薄膜トランジスタＴｒのゲート電極は、第１ゲートラインＧＬ１に接続され、第１データラインＤＬ１に接続されたソース電極は、液晶キャパシタＣｌｃの第１電極に接続される。

多数のデータラインＤＬ１〜ＤＬｍには、データ駆動部２１０からデータ電圧が入力され、多数のゲートラインＧＬ１〜ＧＬｎには、ゲート駆動部２２０からゲート電圧が順に受け入れる。したがって、多数のピクセルは、ゲート電圧に応答して、一行単位で順にターンオンし、データ電圧が入力されて映像を表示する。
上述した本発明の好ましい実施の形態は、例示の目的のために開示されたものであり、本発明の属する技術の分野における通常の知識を有する者であれば、本発明の技術的思想を逸脱しない範囲内で、様々な置換、変形、及び変更が可能であり、このような置換、変更などは、特許請求の範囲に属するものである。

本発明の一実施の形態によるタイミングコントローラのブロック図である。 図１に図示された１６個の第２映像データを示す図である。 図１に図示された１２個の第３映像データを示す図である。 本発明の他の実施の形態によるタイミングコントローラのブロック図である。 本発明のまた他の実施の形態によるタイミングコントローラのブロック図である。 図５に図示されたデータマッピング部のマッピング過程を示す図である。 図５に図示されたデータリマッピング部のリマッピング過程を示す図である。 図５に図示されたタイミングコントローラを備える表示装置のブロック図である。

符号の説明

１００、１０３、１０５ タイミングコントローラ
１２０ エンコーダ
１３０、１８１ データマッピング部
１４０ メモリ
１５０、１８４ データリマッピング部
１６０ デコーダ
１７０ データ補償部
１８２ 書込みバッファ
１８３ 読出バッファ
２１０ データ駆動部
２２０ ゲート駆動部
３００ 表示パネル
４００ 表示装置

Claims (25)

1. 第１クロックに同期して、外部装置からｍビットからなる多数の第１映像データを受け入れて、２^ｎビットからなる多数の第２映像データに変換し、第２クロックに応答して、前記２^ｎビットの帯域幅を有する外部メモリに前記多数の第２映像データを格納するデータマッピング部と、
   前記第２クロックに応答して、前記外部メモリから前記多数の第２映像データを読出し、読出された前記多数の第２映像データを前記ｍビットからなる前記多数の第１映像データに再変換するデータリマッピング部と、
   を含むことを特徴とするタイミングコントローラ。
2. 前記データリマッピング部からの前記多数の第１映像データと直前フレームに対応する多数の直前映像データに基づき、前記多数の第１映像データを補償するデータ補償部をさらに含むことを特徴とする、請求項１に記載のタイミングコントローラ。
3. 前記データマッピング部は、
   前記多数の第１映像データを２^ｎ個の単位で分割し、２^ｎ個の第１映像データをｍ個の第２映像データに変換することを特徴とする請求項１に記載のタイミングコントローラ。
4. 前記ｍ個の映像データのうち、前記１番目の映像データは、前記２^ｎ個の第１映像データの最下位データビットからなり、前記ｍ番目の映像データは、前記２^ｎ個の第１映像データの最上位データビットからなることを特徴とする請求項３に記載のタイミングコントローラ。
5. 前記２^ｎは、前記ｍより大きい数であることを特徴とする請求項１に記載のタイミングコントローラ。
6. 前記第２クロックは、前記第１クロックの周波数のｍ／２^ｎの周波数を有することを特徴とする請求項５に記載のタイミングコントローラ。
7. 前記多数の第１映像データそれぞれは、レッド、グリーン及びブルーカラーデータを含み、
   前記各カラーデータは、ｋビットからなり、前記ｍビットは、前記ｋビットの３倍数からなることを特徴とする請求項６に記載のタイミングコントローラ。
8. 前記データマッピング部は、ｉ個（ここで、ｉは３より大きい自然数）のカラーデータを含み、前記２^ｎビットからなる前記第２映像データを生成することを特徴とする請求項７に記載のタイミングコントローラ。
9. 前記データマッピング部と前記外部メモリとの間に設けられ、前記第１クロックに同期して、前記多数の第２映像データが格納される書込みバッファと、
   前記外部メモリと前記データリマッピング部との間に設けられ、前記第２クロックに同期して、前記外部メモリから前記多数の第２映像データを読み出す読出バッファと、
   をさらに含むことを特徴とする請求項８に記載のタイミングコントローラ。
10. 前記データマッピング部は、選択信号に応答して、前記書込みバッファの各アドレスに前記２^ｎビットからなる前記多数の第２映像データを書き込み、
    前記ｉ個のクロック単位で１回ずつ、同一のアドレスに同一の映像データを２回書込むことを特徴とする請求項９に記載のタイミングコントローラ。
11. 前記データリマッピング部は、選択信号に応答して、前記読出バッファの各アドレスから前記２^ｎビットからなる前記多数の第２映像データを読出し、
    前記ｉ個のクロック単位で１回ずつ、同一のアドレスから同一の映像データを２回連続して読出すことを特徴とする請求項９に記載のタイミングコントローラ。
12. 前記書込みバッファに格納された前記多数の第２映像データは、前記第２クロックに同期して読出された後、前記外部メモリに格納され、
    前記読出バッファは、前記第２クロックに同期して、前記外部メモリから前記多数の第２映像データを読出し、前記第１クロックに同期して、前記多数の第２映像データを前記データリマッピング部に転送することを特徴とする請求項９に記載のタイミングコントローラ。
13. 前記第２クロックは、前記第１クロックの周波数の３／ｉ倍の周波数を有することを特徴とする請求項１２に記載のタイミングコントローラ。
14. 外部装置から提供される多数の第１映像データを補償して補償データを生成し、データ制御データ信号とゲート制御信号を出力するタイミングコントローラと、
    前記データ制御信号に応答して、前記補償データをデータ電圧に変換するデータ駆動部と、
    前記ゲート制御信号に応答してゲート電圧を順に出力するゲート駆動部と、
    前記ゲート電圧に応答して前記データ電圧に対応する映像を表示する表示パネルと、
    を含み、前記タイミングコントローラは、
    第１クロックに同期して、外部装置からｍビットからなる多数の第１映像データが受け入れて、２^ｎビットからなる多数の第２映像データに変換し、第２クロックに応答して、前記２^ｎビットの帯域幅を有する外部メモリに前記多数の第２映像データを格納するデータマッピング部と、
    前記第２クロックに応答して、前記外部メモリから前記多数の第２映像データを読出し、読出された 前記多数の第２映像データを前記ｍビットからなる前記多数の第１映像データに再変換するデータリマッピング部と、
    を含むことを特徴とする表示装置。
15. 前記データマッピング部は、
    前記多数の第１映像データを２^ｎ個の単位で分割し、２^ｎ個の第１映像データをｍ個の第２映像データに変換することを特徴とする請求項１４に記載の表示装置。
16. 前記ｍ個の第２映像データのうち、前記１番目の映像データは、前記２^ｎ個の第１映像データの最下位データビットからなり、前記ｍ番目の映像データは、前記２^ｎ個の第１映像データの最上位データビットからなることを特徴とする請求項１５に記載の表示装置。
17. 前記２^ｎは、前記ｍより大きい数であり、
    前記第２クロックは、前記１クロックの周波数のｍ／２^ｎの周波数を有することを特徴とする請求項１４に記載の表示装置。
18. 前記多数の第１映像データそれぞれは、レッド、グリーン及びブルーカラーデータを含み、
    前記各カラーデータは、ｋビットからなり、前記ｍビットは、前記ｋビットの３倍数からなることを特徴とする請求項１４に記載の表示装置。
19. 前記データマッピング部は、ｉ個（ここで、ｉは３より大きい自然数）のカラーデータを含み、前記２^ｎビットからなる前記第２映像データを生成することを特徴とする請求項１８に記載の表示装置。
20. 前記第２クロックは、前記第１クロックの周波数の３／ｉ倍の周波数を有することを特徴とする請求項１８に記載の表示装置。
21. 第１クロックに同期して、ｍビットからなる多数の第１映像データを受け入れる段階と、
    前記多数の第１映像データを２^ｎビットからなる多数の第２映像データに変換する段階と、
    第２クロックに応答して、前記多数の第２映像データを外部メモリに格納する段階と、
    前記第２クロックに応答して、前記外部メモリに既に格納された多数の第２映像データを読出する段階と、
    前記多数の第２映像データを前記ｍビットからなる前記第１映像データに再変換する段階と、
    再変換された前記多数の第１映像データを補償データで補償する段階と、
    を含むことを特徴とするタイミングコントローラの駆動方法。
22. 前記多数の第１映像データを、２^ｎ個の単位で分割し、２^ｎ個の第１映像データは、ｍ個の第２映像データに変換することを特徴とする請求項２１に記載のタイミングコントローラの駆動方法。
23. 前記ｍ個第２映像データのうち、前記１番目の映像データは、前記２^ｎ個の第１映像データの最下位データビットからなり、前記ｍ番目の映像データは、前記２^ｎ個の第１映像データの最上位データビットからなることを特徴とする請求項２２に記載のタイミングコントローラの駆動方法。
24. 前記２^ｎは、前記ｍより大きい数であり、
    前記第２クロックは、前記１クロックの周波数のｍ／２^ｎの周波数を有することを特徴とする請求項２１に記載のタイミングコントローラの駆動方法。
25. 前記多数の第１映像データそれぞれは、レッド、グリーン及びブルーカラーデータを含み、
    前記各カラーデータは、ｋビットからなり、前記ｍビットは、前記ｋビットの３倍数からなることを特徴とする請求項２１に記載のタイミングコントローラの駆動方法。

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