KR100942834B1 - 액정표시장치의 구동장치 및 구동방법 - Google Patents

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Abstract

본 발명은 고정세용 액정표시장치에 적합하도록 한 액정표시장치의 구동장치에 관한 것이다.
본 발명의 액정표시장치의 구동장치는 분할된 화면마다 설치되어 분할된 화면에 형성된 데이터라인들 각각을 구동하기 위한 데이터 드라이버들과, 액정패널에 데이터라인들과 교차되는 방향으로 형성되는 게이트라인들을 구동하기 위한 게이트 드라이버와, 데이터 드라이버들 각각에 대응되도록 설치되어 외부로부터 입력되는 데이터를 데이터 드라이버들로 공급하기 위한 타이밍 제어부들을 구비하며, 타이밍 제어부들은 분할된 화면의 1수평라인분 데이터를 임시 저장하기 위한 라인 메모리를 적어도 둘 이상 각각 구비한다.

Description

액정표시장치의 구동장치 및 구동방법{Apparatus and Method for Driving Liquid Crystal Display}
도 1은 종래의 액정표시장치를 개략적으로 나타내는 도면.
도 2는 종래의 다른 실시예에 의한 액정표시장치를 개략적으로 나타내는 도면.
도 3은 이상적인 경우 비디오카드로부터 도 2에 도시된 액정표시장치로 공급되는 데이터 인에이블 신호를 나타내는 도면.
도 4 및 도 5는 실제 비디오카드로부터 도 2에 도시된 액정표시장치로 공급되는 데이터 인에이블 신호를 나타내는 도면.
도 6은 본 발명의 실시예에 의한 액정표시장치를 나타내는 도면.
도 7은 제 1실시예에 의하여 도 6에 도시된 타이밍 제어부를 상세히 나타내는 도면.
도 8은 도 7에 도시된 타이밍 제어부의 동작과정을 나타내는 파형도.
도 9는 제 2실시예에 의하여 도 6에 도시된 타이밍 제어부를 상세히 나타내는 도면.
도 10은 도 9에 도시된 타이밍 제어부의 동작과정을 나타내는 파형도.
도 11은 본 발명의 다른 실시예에 의한 액정표시장치를 나타내는 도면.
도 12는 도 11에 도시된 타이밍 제어부를 나타내는 도면.
도 13 및 도 15는 도 11에 도시된 타이밍 제어부의 동작과정을 나타내는 파형도.
도 14a 및 도 14b는 도 12에 도시된 메모리에 데이터가 저장 및 출력되는 과정을 나타내는 도면.
< 도면의 주요 부분에 대한 부호의 설명 >
2,10,40,100 : 액정패널 6,28,58,110 : 게이트 드라이버
4,20,22,24,26,50,52,54,56,105,106,107,108 : 데이터 드라이버
7 : 액정셀 38,68,120 : 비디오 카드
12,14,16,18,42,44,46,48,101,102,103,104 : 분할화면
8,30,32,34,36,60,62,64,66,112,114 : 타이밍 제어부
61,63,65,67,116,118 : 메모리부 70,72,74,76 : 제어부
78,80,82,84,86 : 라인메모리
본 발명은 액정표시장치의 구동장치 및 구동방법에 관한 것으로 특히, 고정 세용 액정표시장치에 적합하도록 한 액정표시장치의 구동장치 및 구동방법에 관한 것이다.
통상의 액정표시장치는 전계를 이용하여 액정의 광 투과율을 조절함으로써 화상을 표시한다.
이를 위하여, 액정표시장치는 도 1에 도시된 바와 같이 액정셀들이 매트릭스 형으로 배열된 액정패널(2)과, 액정패널(2)의 게이트라인들(GL1 내지 GLn)을 구동하기 위한 게이트 드라이버(6)와, 액정패널(2)의 데이터라인들(DL1 내지 DLi)을 구동하기 위한 데이터 드라이버(4)와, 게이트 드라이버(6)와 데이터 드라이버(4)를 제어하기 위한 타이밍 제어부(8)를 구비한다.
액정패널(2)은 게이트라인들(GL1 내지 GLn)과 데이터라인들(DL1 내지 DLi)의 교차부마다 형성된 박막 트랜지스터(TFT)와, 박막 트랜지스터(TFT)와 접속된 액정셀(7)을 구비한다. 박막 트랜지스터(TFT)는 게이트라인(GL)으로부터의 스캔신호, 즉 게이트 하이 전압(VGH)이 공급되는 경우 턴-온되어 테이터라인(DL)으로부터의 화소신호를 액정셀(7)에 공급한다. 그리고, 박막 트랜지스터(TFT)는 게이트라인(GL)으로부터 게이트 로우 전압(VGL)이 공급되는 경우 턴-오프되어 액정셀(7)에 충전된 화소신호가 유지되게 한다.
액정셀(7)은 등가적으로 액정용량 캐패시터로 표현되며, 액정을 사이에 두고 대면하는 공통전극과 박막 트랜지스터(TFT)에 접속된 화소전극을 포함한다. 그리고, 액정셀(7)은 충전된 화소 신호가 다음 화소 신호가 충전될 때까지 안정적으로 유지되게 하기 위하여 스토리지 캐패시터를 더 구비한다. 이 스토리지 캐패시터는 화소전극과 이전단 게이트 라인 사이에 형성된다. 이러한 액정셀(7)은 박막 트랜지스터(TFT)를 통해 충전되는 화소 신호에 따라 유전 이방성을 가지는 액정의 배열 상태가 가변하여 광투과율을 조절함으로써 계조를 구현하게 된다.
게이트 드라이버(6)는 타이밍 제어부(8)로부터의 게이트 제어 신호들(GSP, GSC, GOE)에 응답하여 게이트라인들(GL1 내지 GLn)에 순차적으로 게이트 하이 전압(VGH)을 공급한다. 이에 따라, 게이트 드라이버(6)는 게이트라인(GL1 내지 GLn)에 접속된 박막 트랜지스터(TFT)가 게이트라인(GL) 단위로 구동되게 한다.
구체적으로, 게이트 드라이버(6)는 게이트 스타트 펄스(GSP)를 게이트 쉬프트 펄스(GSC)에 따라 쉬프트시켜 쉬프트 펄스를 발생한다. 그리고, 게이트 드라이버(6)는 쉬프트 펄스에 응답하여 수평 기간 마다 해당 게이트 라인(GL)에 게이트 하이 전압(VGH)을 공급하게 된다. 이 경우, 게이트 드라이버(6)는 게이트 출력 인에이블 신호(GOE)의 인에이블 기간에만 게이트 하이 전압(VGH)을 출력하게 된다. 그리고, 게이트 드라이버(6)는 게이트 라인들(GL1 내지 GLn)에 게이트 하이 전압(VGH)이 공급되지 않는 나머지 기간에서는 게이트 로우 전압(VGL)을 공급하게 된다.
데이터 드라이버(4)는 타이밍 제어부(8)로부터의 데이터 제어 신호들(SSP, SSC, SOE, POL)에 응답하여 수평 기간 마다 1라인분씩의 화소 신호를 데이터라인들(DL1 내지 DLi)에 공급한다. 특히, 데이터 드라이버(4)는 타이밍 제어부(8)로부터의 디지털 화소 데이터(R, G, B)를 감마전압 발생부(도시하지 않음)로부터의 감마 전압을 이용하여 아날로그 화소신호로 변환하여 공급한다.
구체적으로, 데이터 드라이버(4)는 소스 스타트 펄스(SSP)를 소스 쉬프트 클럭(SSC)에 따라 쉬프트시켜 샘플링 신호를 발생한다. 이어서, 데이터 드라이버(4)는 샘플링 신호에 응답하여 데이터(R,G,B)를 일정 단위씩 순차적으로 입력하여 래치한다. 그리고, 데이터 드라이버(4)는 래치된 1라인분의 데이터(R,G,B)를 아날로그 화소신호로 변환하여 소스 출력 인에이블 신호(SOE)의 인에이블 기간에 데이터 라인들(DL1 내지 DLi)에 공급하게 된다. 이 경우, 데이터 드라이버(4)는 데이터(R,G,B)를 극성 제어 신호(POL)에 응답하여 정극성 또는 부극성의 화소신호로 변환하게 된다.
타이밍 제어부(8)는 도시되지 않은 비디오 카드로부터 수직 동기신호(V), 수평 동기신호(H), 데이터 인에이블 신호(DE) 및 데이터(data) 등을 공급받는다. 데이터 인에이블 신호(DE)는 1수평기간의 주기를 갖게되고, 데이터(data)는 데이터 인에이블 신호(DE)의 하이기간동안 타이밍 제어부(8)로 공급된다.
구체적으로, 수직동기신호(V) 및 수평동기신호(H)를 공급받은 타이밍 제어부(8)는 게이트 제어 신호들(GSP, GSC, GOE)을 발생하여 게이트 드라이버(6)를 제어하고, 데이터 제어 신호들(SSP, SSC, SOE, POL)을 발생하여 데이터 드라이버(4)를 제어하게 된다. 아울러, 타이밍 제어부(8)는 데이터(R, G, B)를 정렬하여 데이터 드라이버(4)에 공급한다.
하지만, 이와 같은 종래의 액정표시장치는 타이밍 제어부(8)로부터 데이터 드라이버(4)로 공급되는 데이터 공급시간, 데이터 드라이버(4)에서 래치하여 데이터를 데이터라인들(DL1 내지 DLi)로 공급하기까지 많은 시간이 소모되게 된다. 따 라서, 이와 같은 종래의 액정표시장치는 고정세용, 즉, 많은 데이터라인들(DL)을 가지는 액정표시장치에 적용되기 어려운 단점이 있다. 이와 같은 단점을 극복하기 위하여 종래에는 도 2와 같은 액정표시장치가 이용되고 있다.
도 2는 종래의 다른 실시예에 의한 액정표시장치를 나타내는 도면이다.
도 2를 참조하면, 종래의 다른 실시예에 의한 액정표시장치는 액정셀들이 매트릭스 형으로 배열된 액정패널(10)과, 액정패널(10)의 게이트라인들(GL1 내지 GLn)을 구동하기 위한 게이트 드라이버(28)와, 액정패널(10)의 데이터라인들(DL1 내지 DLm)을 구동하기 위한 제 1 내지 제 4데이터 드라이버(20,22,24,26)와, 제 1 내지 제 4데이터 드라이버(20,22,24,26) 각각에 데이터를 공급하기 위한 제 1 내지 제 4타이밍 제어부(30,32,34,36)를 구비한다.
액정패널(10)은 게이트라인들(GL1 내지 GLn)과 데이터라인들(DL1 내지 DLm)의 교차부마다 형성된 박막 트랜지스터(TFT)와, 박막 트랜지스터(TFT)에 접속된 액정셀을 구비한다. 박막 트랜지스터(TFT)는 게이트라인(GL)으로부터의 스캔신호에 응답하여 데이터라인(DL)으로부터의 화소신호를 액정셀로 공급한다. 액정셀은 등가적으로 액정용량 캐패시터(Clc)로 표현되며, 액정을 사이에 두고 대면하는 공통전극과 박막 트랜지스터(TFT)에 접속된 화소전극을 포함한다. 그리고, 액정셀은 충전된 화소 신호가 다음 화소 신호가 충전될 때까지 안정적으로 유지되게 하기 위하여 스토리지 캐패시터를 더 구비한다. 이 스토리지 캐패시터는 화소전극과 이전단 게이트 라인 사이에 형성된다.
이와 같은 액정패널(10)은 4개의 화면(12,14,16,18)으로 분할되어 구동된다. 다시 말하여, 종래의 다른 실시예에 의한 액정표시장치는 고정세용으로 구동되기 위하여 제 1화면(12), 제 2화면(14), 제 3화면(16) 및 제 4화면(18)을 구비한다.
게이트 드라이버(28)는 제 1 내지 제 4타이밍 제어부(30,32,34,36) 중 어느 하나의 타이밍 제어부로부터 게이트 제어 신호들(GSP, GSC, GOE)를 공급받는다. 이후, 설명의 편의성을 위하여 제 2타이밍 제어부(32)로부터 게이트 제어 신호들(GSP, GSC, GOE)이 공급된다고 가정하여 설명하기로 한다. 제 2타이밍 제어부(32)로부터 게이트 제어 신호들(GSP, GSC, GOE)을 공급받은 게이트 드라이버(28)는 게이트라인들(GL1 내지 GLn)에 순차적으로 게이트 하이 전압(VGH)을 공급한다. 이에 따라, 게이트 드라이버(28)는 게이트라인(GL1 내지 GLn)에 접속된 박막 트랜지스터(TFT)가 게이트라인(GL) 단위로 구동되게 한다.
구체적으로, 게이트 드라이버(28)는 게이트 스타트 펄스(GSP)를 게이트 쉬프트 펄스(GSC)에 따라 쉬프트시켜 쉬프트 펄스를 발생한다. 그리고, 게이트 드라이버(28)는 쉬프트 펄스에 응답하여 수평기간마다 해당 게이트라인(GL)에 게이트 하이 전압(VGH)을 공급하게 된다. 이 경우, 게이트 드라이버(28)는 게이트 출력 인에이블(GOE)의 인에이블 기간에만 게이트 하이 전압(VGH)을 출력하게 된다. 그리고, 게이트 드라이버(28)는 게이트 라인들(GL1 내지 GLn)에 게이트 하이 전압(VGH)이 공급되지 않는 나머지 기간에서는 게이트 로우 전압(VGL)을 공급하게 된다.
제 1데이터 드라이버(20)는 제 1화면(12)에 형성된 데이터라인들(DL1 내지 DLi)을 구동하기 위하여 이용된다. 이와 같은 제 1데이터 드라이버(20)는 제 2타이밍 제어부(32)로부터의 데이터 제어 신호들(SSP, SSC, SOE, POL)에 응답하여 수 평기간마다 1라인분씩의 화소신호를 데이터라인들(DL1 내지 DLi)에 공급한다. 이때, 제 1데이터 드라이버(20)는 제 1타이밍 제어부(30)로부터 디지털 화소 데이터(R,G,B)를 공급받는다.
구체적으로, 제 1데이터 드라이버(20)는 소스 스타트 펄스(SSP)를 소스 쉬프트 클럭(SSC)에 따라 쉬프트시켜 샘플링 신호를 발생한다. 이어서, 제 1데이터 드라이버(20)는 샘플링 신호에 응답하여 제 1타이밍 제어부(30)로부터 공급된 데이터(R,G,B)를 일정 단위씩 순차적으로 입력하여 래치한다. 그리고, 제 1데이터 드라이버(20)는 래치된 1라인분의 데이터(R,G,B)를 아날로그 화소신호로 변환하여 데이터라인들(DL1 내지 DLi)에 공급하게 된다. 이 경우, 제 1데이터 드라이버(20)는 데이터(R,G,B)를 극성제어신호(POL)에 응답하여 정극성 또는 부극성의 화소신호로 변환하게 된다.
제 2데이터 드라이버(22)는 제 2화면(14)에 형성된 데이터라인들(DLi+1 내지 DL2i)을 구동하기 위하여 이용된다. 이와 같은 제 2데이터 드라이버(22)는 제 2타이밍 제어부(32)로부터의 데이터 제어 신호들(SSP, SSC, SOE, POL)에 응답하여 수평기간마다 1라인분씩의 화소신호를 데이터라인들(DL1 내지 DLi)에 공급한다. 이때, 제 2데이터 드라이버(22)는 제 2타이밍 제어부(32)로부터 디지털 화소 데이터(R,G,B)를 공급받는다.
제 3데이터 드라이버(24)는 제 3화면(16)에 형성된 데이터라인들(DL2i+1 내지 DL3i)을 구동하기 위하여 이용된다. 이와 같은 제 3데이터 드라이버(24)는 제 2타이밍 제어부(32)로부터의 데이터 제어 신호들(SSP, SSC, SOE, POL)에 응답하여 수평기간마다 1라인분씩의 화소신호를 데이터라인들(DL2i+1 내지 DL3i)에 공급한다. 이때, 제 3데이터 드라이버(24)는 제 3타이밍 제어부(34)로부터 디지털 화소 데이터(R,G,B)를 공급받는다.
제 4데이터 드라이버(26)는 제 4화면(18)에 형성된 데이터라인들(DL3i+1 내지 DLm)을 구동하기 위하여 이용된다. 이와 같은 제 4데이터 드라이버(26)는 제 2타이밍 제어부(32)로부터의 데이터 제어 신호들(SSP, SSC, SOE, POL)에 응답하여 수평기간마다 1라인분씩의 화소신호를 데이터라인들(DL3i+1 내지 DLm)에 공급한다. 이때, 제 4데이터 드라이버(26)는 제 4타이밍 제어부(36)로부터 디지털 화소 데이터(R,G,B)를 공급받는다.
제 1 내지 제 4타이밍 제어부(30,32,34,36)는 비디오 카드(38)로부터 데이터(data) 및 데이터 인에이블 신호(DE)를 공급받는다. 데이터 인에이블 신호(DE)는 1수평기간의 주기를 갖게되고, 데이터(data)는 데이터 인에이블 신호(DE)의 하이기간동안 타이밍 제어부로 공급된다. 이를 도 3을 참조하여 상세히 설명하기로 한다. 도 3은 이상적인 경우 비디오 카드(38)로부터 제 1 내지 제 4타이밍 제어부(30,32,34,36)로 공급되는 제 1 내지 제 4데이터 인에이블 신호(DE1 내지 DE4)를 나타낸다.
제 1타이밍 제어부(30)는 비디오 카드(38)로부터 공급되는 제 1데이터 인에이블 신호(DE1)의 하이기간동안 데이터(data)를 공급받고, 이 데이터(data)를 제 1데이터 드라이버(20)로 공급한다.
제 2타이밍 제어부(32)는 비디오 카드(38)로부터 공급되는 제 2데이터 인에 이블 신호(DE2)의 하이기간동안 데이터(data)를 공급받고, 이 데이터(data)를 제 2데이터 드라이버(22)로 공급한다. 또한, 제 2타이밍 제어부(32)는 비디오 카드(38)로부터 수직동기신호(V) 및 수평동기신호(H)를 입력받아 게이트 제어 신호들(GSP, GSC, GOE)을 발생하여 게이트 드라이버(28)를 제어하고, 데이터 제어 신호들(SSP, SSC, SOE, POL)을 발생하여 제 1 내지 제 4데이터 드라이버(20,22,24,26)를 제어한다. 여기서, 제 2타이밍 제어부(32)에서 제 1 내지 제 4데이터 드라이버(20,22,24,26) 및 게이트 드라이버(28)를 제어하기 때문에 제 2데이터 인이에블 신호(DE2)를 기준으로 스캔펄스 공급시간 및 데이터 공급시간이 정해지게 된다.
제 3타이밍 제어부(34)는 비디오 카드(38)로부터 공급되는 제 3데이터 인에이블 신호(DE3)의 하이기간동안 데이터(data)를 공급받고, 이 데이터(data)를 제 3데이터 드라이버(24)로 공급한다.
마찬가지로, 제 4타이밍 제어부(36)는 비디오 카드(38)로부터 공급되는 제 4데이터 인에이블 신호(DE4)의 하이기간동안 데이터(data)를 공급받고, 이 데이터(data)를 제 4데이터 드라이버(26)로 공급한다.
이후, 데이터를 공급받은 데이터 드라이버(20,22,24,26)들은 제 2타이밍 제어부(32)의 제어에 의하여 화소신호를 출력함과 아울러 게이트 드라이버(28)는 제 2타이밍 제어부(32)의 제어에 의하여 스캔신호를 출력하게 된다. 따라서, 분할된 화면(12,14,16,18) 각각에 소정의 영상이 표시되게 되고, 이 분할영상들이 합쳐져 하나의 영상이 액정패널(10)에 표시되게 된다.
하지만, 이와 같은 종래의 다른 실시예에 의한 액정표시장치는 데이터의 유실등에 의하여 분할화면(12,14,16,18) 각각에 원하지 않는 화상이 표시되는 문제점이 있다. 이를 상세히 설명하면, 비디오 카드(38)로부터 제 1 내지 제 4타이밍 제어부(30,32,34,36) 각각으로 공급되는 제 1 내지 제 4데이터 인에이블 신호(DE1 내지 DE4)들은 외부 노이즈, 비디오 카드(38)의 자체 딜레이등의 문제점으로 인하여 도 4와 같이 소정 시간차를 두고 제 1 내지 제 4타이밍 제어부(30,32,34,36)로 공급되게 된다.
예를 들어, 제 1데이터 인에이블 신호(DE1)는 제 2데이터 인에이블 신호(DE2) 보다 T1시간 먼저 입력되게 된다. 그리고, 제 3데이터 인에이블 신호(DE3)는 제 2데이터 인에이블 신호(DE2) 보다 T2시간만큼 나중에 공급된다. 아울러, 제 4데이터 인에이블 신호(DE4)는 제 2데이터 인에이블 신호(DE2) 보다 T3시간 먼저 입력되게 된다. 여기서, 데이터 드라이버(20,22,24,26) 및 게이트 드라이버(28)로 공급되는 제어신호는 제 2타이밍 제어부(32)에서 제 2데이터 인에이블 신호(DE2)를 기준으로 생성되기 때문에 T1, T2 및 T3 기간동안 입력된 데이터들이 유실되게 된다.
이를 상세히 설명하면, 제 1타이밍 제어부(30)는 제 1데이터 인에이블 신호(DE1)에 대응하여 데이터를 입력받고, 입력받은 데이터를 제 1데이터 드라이버(20)로 공급한다. 제 1데이터 드라이버(20)는 자신에게 입력된 데이터를 화소신호로 변환하여 데이터라인들(DL1 내지DLi)로 공급하게 된다. 여기서, 제 2데이터 드라이버(20) 및 게이트 드라이버(28)를 제어하는 제어신호가 제 2타이밍 제어부(32)에서 제 2데이터 인에이블 신호(DE2)를 기준으로 생성되기 때문에 T1기간동안 제 1데이터 드라이버(20)는 제어신호를 공급받지 못하게 되고, 이에 따라 T1기간에 입력된 데이터가 유실되게 된다. 또한, 제 1데이터 드라이버(20)에서 데이터 라인들(DL1 내지 DLi)로 데이터가 공급되더라도 게이트 드라이버(28)로부터의 스캔신호가 T1 기간동안 게이트라인들(GL1 내지 GLn)로 공급되지 않기 때문에 T1기간동안 입력된 데이터는 화상으로 표시되지 못하게 된다. 마찬가지로, T2 기간 및 T3기간동안 입력된 데이터는 화상으로 표시되지 못한다.
한편, 종래에는 도 5와 같이 데이터 인에이블 신호(DE)가 하나의 수평기간만큼 지연되어 입력되기도 한다. 즉, 제 1데이터 인에이블 신호(DE1) 및 제 2데이터 인에이블 신호(DE2)는 첫번째 수평기간(1H)부터 제 1 및 제 2타이밍 제어부(30,32)로 각각 입력되고, 제 3데이터 인에이블 신호(DE3) 및 제 4데이터 인에이블 신호(DE4)는 두번째 수평기간(2H) 부터 제 3 및 제 4타이밍 제어부(34,36)로 각각 입력된다. 이때, 게이트 및 데이터 제어신호들은 제 2데이터 인에이블 신호(DE2)를 기준으로 생성되므로 첫번째 수평기간부터 소정의 화상이 표시된다. 즉, 제 3 및 제 4타이밍 제어부(34,36)로 입력된 데이터들은 1수평기간씩 딜레이되어 제 3 및 제 4데이터 드라이버(24,26)로 공급되고, 이에 따라 제 3 및 제 4화면(16,18)에서는 1수평기간 딜레이된 화상이 표시되게 된다.
따라서, 본 발명의 목적은 고정세용 액정표시장치에서 자연스러운 화상을 표 시하기 위한 액정표시장치의 구동장치 및 구동방법을 제공하는 것이다.
또한, 본 발명의 다른 목적은 고정세용 액정표시장치에서 데이터의 유실을 방지할 수 있도록 한 액정표시장치의 구동장치 및 구동방법을 제공하는 것이다.
상기 목적을 달성하기 위하여 본 발명의 액정표시장치의 구동장치는 분할된 화면마다 설치되어 분할된 화면에 형성된 데이터라인들 각각을 구동하기 위한 데이터 드라이버들과, 액정패널에 데이터라인들과 교차되는 방향으로 형성되는 게이트라인들을 구동하기 위한 게이트 드라이버와, 데이터 드라이버들 각각에 대응되도록 설치되어 외부로부터 입력되는 데이터를 데이터 드라이버들로 공급하기 위한 타이밍 제어부들을 구비하며, 타이밍 제어부들은 분할된 화면의 1수평라인분 데이터를 임시 저장하기 위한 라인 메모리를 적어도 둘 이상 각각 구비한다.
상기 타이밍 제어부들은 제 1 및 제 2라인메모리를 구비하며, 제 1라인 메모리들은 i(i는 홀수 또는 짝수)번째 수평기간동안 타이밍 제어부들 각각의 제어에 의하여 한 수평라인분 데이터를 저장하고, 제 2라인 메모리들은 i+1번째 수평기간동안 타이밍 제어부들 각각의 제어에 의하여 그 다음 수평라인분 데이터를 저장한다.
상기 타이밍 제어부들은 제 1 및 제 2라인메모리를 구비하며, 제 1 및 제 2라인 메모리들은 각각 1수평라인분의 데이터를 순차적으로 저장한다.
상기 제 1라인메모리들로부터 데이터가 저장될 때 제 2라인 메모리에 저장된 데이터가 각각의 데이터 드라이버들로 공급되고, 제 2라인 메모리에 데이터가 저장될 때 제 1라인 메모리에 저장된 데이터가 각각의 데이터 드라이버들로 공급된다.
상기 데이터 드라이버들 각각은 타이밍 제어부들로부터 1수평기간 지연된 데이터를 공급받는다.
상기 타이밍 제어부들은 제 1 내지 제 3라인메모리를 구비하며, 제 1라인 메모리들은 i(i는 1,4,7,10,...)번째 수평기간동안 타이밍 제어부들 각각의 제어에 의하여 외부로부터 i번째 수평기간에 입력되는 데이터를 저장하고, 제 2라인메모리들은 i+1번째 수평기간동안 타이밍 제어부들 각각의 제어에 의하여 외부로부터 i+1번째 수평기간에 입력되는 데이터를 저장하고, 제 3라인메모리들은 i+2번째 수평기간동안 타이밍 제어부들 각각의 제어에 의하여 외부로부터 i+2번째 수평기간에 입력되는 데이터를 저장한다.
상기 i번째 수평기간동안 타이밍 제어부들 중 적어도 하나 이상의 타이밍 제어부로 데이터가 공급되지 않을 때 데이터가 공급되지 않는 타이밍 제어부에 포함된 제 1 라인 메모리에 데이터가 저장되고 않고, i+1번째 수평기간부터 제 1라인 메모리로 데이터가 저장된다.
상기 i+2번째 수평기간부터 1수평기간이 증가할 때 마다 제 1라인 메모리로부터 제 3라인 메모리에 저장된 데이터가 순차적으로 데이터 드라이버로 공급된다.
상기 데이터 드라이버들 각각은 타이밍 제어부들로부터 2수평기간 지연된 데이터를 공급받는다.
상기 다수의 타이밍 제어부들 중 어느 하나의 타이밍 제어부가 게이트 드라 이버 및 데이터 드라이버들을 제어하는 제어신호들을 생성한다.
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본 발명의 액정표시장치의 구동장치는 분할된 화면마다 설치되어 분할된 화면에 형성된 데이터라인들 각각을 구동하기 위한 2i개의 데이터 드라이버들과, 액정패널에 데이터라인들과 교차되는 방향으로 형성되는 게이트라인들을 구동하기 위한 게이트 드라이버와, 외부로부터 입력되는 데이터를 데이터 드라이버들 중 각각 2개의 데이터 드라이버들로 공급하기 위한 i개의 타이밍 제어부들을 구비하며, 타이밍 제어부들 각각은 분할된 화면의 2수평라인분 데이터를 임시 저장하기 위한 메모리를 구비하고, 상기 i개의 타이밍 제어부들 중 어느 하나의 타이밍 제어부가 게이트 드라이버 및 데이터 드라이버들을 제어하는 제어신호들을 생성한다.
상기 타이밍 제어부들 각각에 포함된 메모리는 i 및 i+1번째 수평기간의 데이터를 연속하여 저장함과 아울러 상기 i+1번째 수평기간의 데이터가 저장되는 동안 상기 i번째 수평기간의 데이터를 출력한다.
상기 타이밍 제어부들 각각에 포함된 메모리는 i 및 i+1번째 수평기간의 데이터를 연속하여 저장함과 아울러 i+2번째 수평기간에 상기 i번째 수평기간에 저장된 데이터를 출력한다.
상기 i번째 수평기간동안 데이터가 공급되지 않는 경우 메모리는 i+1번째 데이터부터 저장한다.
상기 메모리는 데이터의 저장 및 출력을 동시에 행할 수 있는 타입의 메모리이다.
상기 메모리는 링(Ring)형 타입 메모리이다.
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상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부도면을 참조한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하 도 6 내지 도 10을 참조하여 본 발명의 바람직한 실시예에 대하여 설명하기로 한다.
도 6은 본 발명의 실시예에 의한 액정표시장치를 나타내는 도면이다.
도 6을 참조하면, 본 발명의 실시예에 의한 액정표시장치는 액정셀들이 매트릭스 형으로 배열된 액정패널(40)과, 액정패널(40)의 게이트라인들(GL1 내지 GLn)을 구동하기 위한 게이트 드라이버(58)와, 액정패널(40)의 데이터라인들(DL1 내지 DLm)을 구동하기 위한 제 1 내지 제 4데이터 드라이버(50,52,54,56)와, 제 1 내지 제 4데이터 드라이버(50,52,54,56) 각각에 데이터를 공급하기 위한 제 1 내지 제 4타이밍 제어부(60,62,64,66)를 구비한다.
액정패널(40)은 게이트라인들(GL1 내지 GLn)과 데이터라인들(DL1 내지 DLm)의 교차부마다 형성된 박막 트랜지스터(TFT)와, 박막 트랜지스터(TFT)에 접속된 액정셀을 구비한다. 박막 트랜지스터(TFT)는 게이트라인(GL)으로부터의 스캔신호에 응답하여 데이터라인(DL)으로부터의 화소신호를 액정셀로 공급한다. 액정셀은 등가적으로 액정용량 캐패시터(Clc)로 표현되며, 액정을 사이에 두고 대면하는 공통전극과 박막 트랜지스터(TFT)에 접속된 화소전극을 포함한다. 그리고, 액정셀은 충전된 화소 신호가 다음 화소 신호가 충전될 때까지 안정적으로 유지되게 하기 위하여 스토리지 캐패시터를 더 구비한다. 이 스토리지 캐패시터는 화소전극과 이전단 게이트 라인 사이에 형성된다.
이와 같은 액정패널(40)은 4개의 화면(42,44,46,48)으로 분할되어 구동된다.(실제적으로 액정패널(40)은 적어도 둘 이상의 화면으로 분할된다.) 다시 말하여, 고정세용 액정표시장치에 설치된 많은 데이터라인들(DL1 내지 DLm)이 소정개수씩(i개씩 ; 예를 들어 i는 640) 분할되어 구동될 수 있도록 액정패널(40)은 제 1화면(42), 제 2화면(44), 제 3화면(44) 및 제 4화면(48)으로 분할되어 구동된다.
게이트 드라이버(58)는 제 1 내지 제 4타이밍 제어부(60,62,64,66) 중 어느 하나의 타이밍 제어부로부터 게이트 제어신호들(GSP, GSC, GOE)을 공급받는다. 이후, 설명의 편의성을 위하여 제 2타이밍 제어부(62)에서 게이트 제어신호들(GSP, GSC, GOE) 및 데이터 제어신호들(SSP, SSC, SOE, POL)이 생성된다고 가정하여 설명하기로 한다. 제 2타이밍 제어부(62)로부터 게이트 제어신호들(GSP, GSC, GOE)을 공급받은 게이트 드라이버(58)는 게이트라인들(GL1 내지 GLn)에 순차적으로 게이트 하이 전압(VGH)을 공급한다. 이에 따라, 게이트 드라이버(58)는 게이트라인(GL1 내지 GLn)에 접속된 박막 트랜지스터(TFT)가 게이트라인(GL) 단위로 구동되게 한다.
구체적으로, 게이트 드라이버(58)는 게이트 스타트 펄스(GSP)를 게이트 쉬프트 펄스(GSC)에 따라 쉬프트시켜 쉬프트 펄스를 발생한다. 그리고, 게이트 드라이버(58)는 쉬프트 펄스에 응답하여 수평기간마다 해당 게이트라인(GL)에 게이트 하이 전압(VGH)을 공급하게 된다. 이 경우, 게이트 드라이버(58)는 게이트 출력 인에이블(GOE)의 인에이블 기간에만 게이트 하이 전압(VGH)을 출력하게 된다. 그리고, 게이트 드라이버(58)는 게이트 라인들(GL1 내지 GLn)에 게이트 하이 전압(VGH)이 공급되지 않는 나머지 기간에서는 게이트 로우 전압(VGL)을 공급하게 된다.
제 1데이터 드라이버(50)는 제 1화면(42)에 형성된 데이터라인들(DL1 내지 DLi)을 구동하기 위하여 이용된다. 이와 같은 제 1데이터 드라이버(50)는 제 2타이밍 제어부(62)로부터의 데이터 제어 신호들(SSP, SSC, SOE, POL)에 응답하여 수평기간마다 1라인분씩의 화소신호를 데이터라인들(DL1 내지 DLi)에 공급한다. 이때, 제 1데이터 드라이버(50)는 제 1타이밍 제어부(60)로부터 디지털 화소 데이터(R,G,B)를 공급받는다.
구체적으로, 제 1데이터 드라이버(50)는 소스 스타트 펄스(SSP)를 소스 쉬프 트 클럭(SSC)에 따라 쉬프트시켜 샘플링 신호를 발생한다. 이어서, 제 1데이터 드라이버(50)는 샘플링 신호에 응답하여 제 1타이밍 제어부(60)로부터 공급된 데이터(R,G,B)를 일정단위씩 순차적으로 입력하여 래치한다. 그리고, 제 1데이터 드라이버(20)는 래치된 1라인분(1수평라인분)의 데이터(R,G,B)를 아날로그 화소신호로 변환하여 데이터라인들(DL1 내지 DLi)에 공급하게 된다. 이 경우, 제 1데이터 드라이버(50)는 데이터(R,G,B)를 극성제어신호(POL)에 응답하여 정극성 또는 부극성의 화소신호로 변환하게 된다.
제 2데이터 드라이버(52)는 제 2화면(44)에 형성된 데이터라인들(DLi+1 내지 DL2i)을 구동하기 위하여 이용된다. 이와 같은 제 2데이터 드라이버(52)는 제 2타이밍 제어부(62)로부터의 데이터 제어 신호들(SSP, SSC, SOE, POL)에 응답하여 수평기간마다 1라인분씩의 화소신호를 데이터라인들(DLi+1 내지 DL2i)에 공급한다. 이때, 제 2데이터 드라이버(52)는 제 2타이밍 제어부(62)로부터 디지털 화소 데이터(R,G,B)를 공급받는다.
제 3데이터 드라이버(54)는 제 3화면(46)에 형성된 데이터라인들(DL2i+1 내지 DL3i)을 구동하기 위하여 이용된다. 이와 같은 제 3데이터 드라이버(54)는 제 2타이밍 제어부(62)로부터의 데이터 제어 신호들(SSP, SSC, SOE, POL)에 응답하여 수평기간마다 1라인분씩의 화소신호를 데이터라인들(DL2i+1 내지 DL3i)에 공급한다. 이때, 제 3데이터 드라이버(54)는 제 3타이밍 제어부(64)로부터 디지털 화소 데이터(R,G,B)를 공급받는다.
제 4데이터 드라이버(56)는 제 4화면(48)에 형성된 데이터라인들(DL3i+1 내 지 DLm)을 구동하기 위하여 이용된다. 이와 같은 제 4데이터 드라이버(56)는 제 2타이밍 제어부(62)로부터의 데이터 제어 신호들(SSP, SSC, SOE, POL)에 응답하여 수평기간마다 1라인분씩의 화소신호를 데이터라인들(DL3i+1 내지 DLm)에 공급한다. 이때 제 4데이터 드라이버(56)는 제 4타이밍 제어부(66)로부터 디지털 화소 데이터(R,G,B)를 공급받는다.
제 1 내지 제 4타이밍 제어부(60,62,64,66)는 비디오 카드(68)로부터 데이터(data) 및 데이터 인에이블 신호(DE)를 공급받는다. 데이터 인에이블 신호(DE)는 1수평기간의 주기를 갖게되고, 1수평라인분의 데이터(data)는 데이터 인에이블 신호(DE)의 하이기간동안 타이밍 제어부로 공급된다. 이와같은, 제 1 내지 제 4타이밍 제어부(60,62,64,66)는 각각 메모리부(61,63,65,67)를 구비한다. 메모리부(61,63,65,67)에는 적어도 1라인분(즉, 분할화면(42,44,46,48) 각각에 대응되는 1수평라인분의 데이터)의 데이터가 저장된다.
실제적으로 제 1 내지 제 4타이밍 제어부(60,62,64,66)는 도 7과 같은 구조를 갖는다.
도 7을 참조하면, 제 1타이밍 제어부(60)는 제 1제어부(70)와 제 1메모리부(61)를 구비한다. 여기서, 제 1메모리부(61)는 제 1라인 메모리(78) 및 제 2라인 메모리(80)를 구비한다. 제 1제어부(70)는 비디오카드(68)로부터 공급되는 제 1데이터 인에이블 신호(DE1)에 대응되어 데이터(data)를 제 1메모리부(61)로 공급한다.
제 2타이밍 제어부(62)는 제 2제어부(72)와 제 2메모리부(63)를 구비한다. 여기서, 제 2메모리부(63)는 제 1라인 메모리(78) 및 제 2라인 메모리(80)를 구비한다. 제 2제어부(72)는 비디오카드(68)로부터 공급되는 제 2데이터 인에이블 신호(DE2)에 대응되어 데이터(data)를 제 2메모리부(63)로 공급한다. 그리고, 제 2제어부(72)는 비디오카드(68)로부터 공급되는 수직동기신호(V), 수평동기신호(H) 및 제 2데이터 인에이블 신호(DE2)를 이용하여 게이트 제어 신호들(GSP, GSC, GOE)을 생성하여 게이트 드라이버(58)를 제어하고, 데이터 제어 신호들(SSP, SSC, SOE, POL)을 생성하여 제 1 내지 제 4데이터 드라이버(50,52,54,56)를 제어한다.
제 3타이밍 제어부(64)는 제 3제어부(74)와 제 3메모리부(65)를 구비한다. 여기서, 제 3메모리부(65)는 제 1라인 메모리(78) 및 제 2라인 메모리(80)를 구비한다. 제 3제어부(74)는 비디오카드(68)로부터 공급되는 제 3데이터 인에이블 신호(DE3)에 대응되어 데이터(data)를 제 3메모리부(65)로 공급한다.
제 4타이밍 제어부(66)는 제 4제어부(76)와 제 4메모리부(67)를 구비한다. 여기서, 제 4메모리부(67)는 제 1라인 메모리(78) 및 제 2라인 메모리(80)를 구비한다. 제 4제어부(76)는 비디오카드(68)로부터 공급되는 제 4데이터 인에이블 신호(DE4)에 대응되어 데이터(data)를 제 4메모리부(67)로 공급한다.
타이밍 제어부들(60,62,64,66)의 동작과정을 도 8과 결부하여 상세히 설명하기로 한다. 먼저, 첫번째 수평기간(1H)동안 제 1데이터 인에이블 신호(DE1)를 입력받은 제 1제어부(70)는 제 1데이터 인에이블 신호(DE1)에 대응되도록 제 1쓰기신호(WR1)를 생성하여 제 1메모리부(61)의 제 1라인 메모리(78)로 공급한다. 이때, 제 1라인 메모리(78)에는 비디오 카드(68)로부터 공급된 1라인분(제 1화면(42)의 1 수평라인분)의 데이터가 저장된다.
첫번째 수평기간(1H)동안 제 2데이터 인에이블 신호(DE2)를 입력받은 제 2제어부(72)는 제 2데이터 인에이블 신호(DE2)에 대응되도록 제 2쓰기신호(WR2)를 생성하여 제 2메모리부(63)의 제 1라인 메모리(78)로 공급한다. 이때, 제 1라인 메모리(78)에는 비디오 카드(68)로부터 공급된 1라인분(제 2화면(44)의 1수평라인분)의 데이터가 저장된다.
첫번째 수평기간(1H)동안 제 3데이터 인에이블 신호(DE3)를 입력받은 제 3제어부(74)는 제 3데이터 인에이블 신호(DE3)에 대응되도록 제 3쓰기신호(WR3)를 생성하여 제 3메모리부(65)의 제 1라인 메모리(78)로 공급한다. 이때, 제 1라인 메모리(78)에는 비디오 카드(68)로부터 공급된 1라인분(제 3화면(46)의 1수평라인분)의 데이터가 저장된다.
마찬가지로, 첫번째 수평기간(1H)동안 제 4데이터 인에이블 신호(DE4)를 입력받은 제 4제어부(76)는 제 4데이터 인에이블 신호(DE4)에 대응되도록 제 4쓰기신호(WR4)를 생성하여 제 4메모리부(67)의 제 1라인 메모리(78)로 공급한다. 이때, 제 1라인 메모리(78)에는 비디오 카드(68)로부터 공급된 1라인분(제 4화면(48)의 1수평라인분)의 데이터가 저장된다.
즉, 첫번째 수평기간(1H) 동안 제 1라인 메모리들(78)에는 각각의 제어부(70,72,74,76)의 제어에 의하여 1라인분의 데이터가 저장되게 된다.
이후, 두번째 수평기간(2H)동안 제 1데이터 인에이블 신호(DE1)를 입력받은 제 1제어부(70)는 제 1데이터 인에이블 신호(DE1)에 대응되도록 제 1쓰기신호(WR1) 를 생성하여 제 1메모리부(61)의 제 2라인 메모리(80)로 공급한다. 이때, 제 2라인 메모리(80)에는 비디오 카드(68)로부터 공급된 1라인분의 데이터가 저장된다.
두번째 수평기간(2H)동안 제 2데이터 인에이블 신호(DE2)를 입력받은 제 2제어부(72)는 제 2데이터 인에이블 신호(DE2)에 대응되도록 제 2쓰기신호(WR2)를 생성하여 제 2메모리부(63)의 제 2라인 메모리(80)로 공급한다. 이때, 제 2라인 메모리(80)에는 비디오 카드(68)로부터 공급된 1라인분의 데이터가 저장된다.
두번째 수평기간(2H)동안 제 3데이터 인에이블 신호(DE3)를 입력받은 제 3제어부(74)는 제 3데이터 인에이블 신호(DE3)에 대응되도록 제 3쓰기신호(WR3)를 생성하여 제 3메모리부(65)의 제 2라인 메모리(80)로 공급한다. 이때, 제 2라인 메모리(80)에는 비디오 카드(68)로부터 공급된 1라인분의 데이터가 저장된다.
마찬가지로, 두번째 수평기간(2H)동안 제 4데이터 인에이블 신호(DE4)를 입력받은 제 4제어부(76)는 제 4데이터 인에이블 신호(DE4)에 대응되도록 제 4쓰기신호(WR4)를 생성하여 제 4메모리부(67)의 제 2라인 메모리(80)로 공급한다. 이때, 제 2라인 메모리(80)에는 비디오 카드(68)로부터 공급된 1라인분의 데이터가 저장된다. 이후, 이와 같은 과정을 반복하면서 제 1라인 메모리(78) 및 제 2라인 메모리(80)에 소정의 데이터들이 저장되게 된다.
즉, 본 발명에서 제 1라인 메모리(78)들 및 제 2라인 메모리(80)들은 교번적으로 각각 1수평라인분의 데이터가 저장되게 된다. 예를 들어, 제 1라인 메모리(78)들에 기수번째 수평라인분의 데이터가 저장되었다면, 제 2라인 메모리(80)들에는 우수번째 수평라인분의 데이터가 저장되게 된다.
한편, 제 2라인 메모리(80)들에 데이터가 저장되는 두번째 수평기간(2H) 동안 제 2제어부(72)는 읽기신호(RE)를 생성하여 제 1라인 메모리(78)들로 공급한다. 읽기신호(RE)를 공급받은 제 1라인 메모리(78)들은 자신에게 저장되어 있는 데이터를 각각 제 1 내지 제 4데이터 드라이버(50,52,54,56)로 공급한다. 이때, 데이터 인에이블 신호들(DE1,DE2,DE3,DE4)의 딜레이에 관계없이 제 1라인 메모리(78)에 저장된 데이터들은 동시에 제 1 내지 제 4데이터 드라이버(50,52,54,56)로 공급되게 된다. 다시 말하여, i(i는 자연수)수평기간에 저장된 데이터를 i+1수평기간에 데이터 드라이버들(50,52,54,56)로 공급하기 때문에 데이터 드라이버들(50,52,54,56)은 동시에 데이터를 공급받을 수 있고, 이에 따라 데이터의 유실없이 자연스러운 화상을 액정패널(40)에 표시할 수 있다. 한편, 읽기신호(RE)는 제 1라인 메모리(78) 및 제 2라인 메모리(80)로 순차적 및 반복적으로 공급된다.
한편, 이와 같은 본 발명에서는 도 5와 같이 데이터 인에이블 신호(DE)가 1수평기간씩 지연될 때 1수평기간 분의 데이터가 유실되는 것을 방지하기 위하여 타이밍 제어부들(60,62,64,66)을 도 9와 같이 구성할 수 있다.
도 9를 참조하면, 제 1타이밍 제어부(60)는 제 1제어부(70)와 제 1메모리부(61)를 구비한다. 여기서, 제 1메모리부(61)는 제 1라인 메모리(82), 제 2라인 메모리(84) 및 제 3라인 메모리(86)를 구비한다. 제 1제어부(70)는 비디오카드(68)로부터 공급되는 제 1데이터 인에이블 신호(DE1)에 대응되어 데이터(data)를 제 1메모리부(61)로 공급한다.
제 2타이밍 제어부(62)는 제 2제어부(72)와 제 2메모리부(63)를 구비한다. 여기서, 제 2메모리부(63)는 제 1라인 메모리(82), 제 2라인 메모리(84) 및 제 3라인 메모리(86)를 구비한다. 제 2제어부(72)는 비디오카드(68)로부터 공급되는 제 2데이터 인에이블 신호(DE2)에 대응되어 데이터(data)를 제 2메모리부(63)로 공급한다. 그리고, 제 2제어부(72)는 비디오카드(68)로부터 공급되는 수직동기신호(V), 수평동기신호(H) 및 제 2데이터 인에이블 신호(DE2)를 이용하여 게이트 제어 신호들(GSP, GSC, GOE)을 생성하여 게이트 드라이버(58)를 제어하고, 데이터 제어 신호들(SSP, SSC, SOE, POL)을 생성하여 제 1 내지 제 4데이터 드라이버(50,52,54,56)를 제어한다.
제 3타이밍 제어부(64)는 제 3제어부(74)와 제 3메모리부(65)를 구비한다. 여기서, 제 3메모리부(65)는 제 1라인 메모리(82), 제 2라인 메모리(84) 및 제 3라인 메모리(86)를 구비한다. 제 3제어부(74)는 비디오카드(68)로부터 공급되는 제 3데이터 인에이블 신호(DE3)에 대응되어 데이터(data)를 제 3메모리부(65)로 공급한다.
제 4타이밍 제어부(66)는 제 4제어부(76)와 제 4메모리부(67)를 구비한다. 여기서, 제 4메모리부(67)는 제 1라인 메모리(82), 제 2라인 메모리(84) 및 제 3라인 메모리(86)를 구비한다. 제 4제어부(76)는 비디오카드(68)로부터 공급되는 제 4데이터 인에이블 신호(DE4)에 대응되어 데이터(data)를 제 4메모리부(67)로 공급한다.
타이밍 제어부들(60,62,64,66)의 동작과정을 도 10과 결부하여 상세히 설명하기로 한다. 먼저, 첫번째 수평기간(1H)동안 제 1데이터 인에이블 신호(DE1)를 입력받은 제 1제어부(70)는 제 1데이터 인에이블 신호(DE1)에 대응되도록 제 1쓰기신호(WR1)를 생성하여 제 1메모리부(61)의 제 1라인 메모리(82)로 공급한다. 이때, 제 1라인 메모리(82)에는 비디오 카드(68)로부터 공급된 1라인분(제 1화면(42)의 첫번째 수평라인분)의 데이터가 저장된다.
첫번째 수평기간(1H)동안 제 2데이터 인에이블 신호(DE2)를 입력받은 제 2제어부(72)는 제 2데이터 인에이블 신호(DE2)에 대응되도록 제 2쓰기신호(WR2)를 생성하여 제 2메모리부(63)의 제 1라인 메모리(82)로 공급한다. 이때, 제 1라인 메모리(82)에는 비디오 카드(68)로부터 공급된 1라인분(제 2화면(44)의 첫번째 수평라인분)의 데이터가 저장된다.
이후, 두번째 수평기간(2H)동안 제 1데이터 인에이블 신호(DE1)를 입력받은 제 1제어부(70)는 제 1데이터 인에이블 신호(DE1)에 대응되도록 제 1쓰기신호(WR1)를 생성하여 제 1메모리부(61)의 제 2라인 메모리(84)로 공급한다. 이때, 제 2라인 메모리(84)에는 비디오 카드(68)로부터 공급된 1라인분(제 1화면(42)의 두번째 수평라인분)의 데이터가 저장된다.
두번째 수평기간(2H)동안 제 2데이터 인에이블 신호(DE2)를 입력받은 제 2제어부(72)는 제 2데이터 인에이블 신호(DE2)에 대응되도록 제 2쓰기신호(WR2)를 생성하여 제 2메모리부(63)의 제 2라인 메모리(84)로 공급한다. 이때, 제 2라인 메모리(84)에는 비디오 카드(68)로부터 공급된 1라인분(제 2화면(44)의 두번째 수평라인분)의 데이터가 저장된다.
두번째 수평기간(2H)동안 제 3데이터 인에이블 신호(DE3)를 입력받은 제 3제 어부(74)는 제 3데이터 인에이블 신호(DE3)에 대응되도록 제 3쓰기신호(WR3)를 생성하여 제 3메모리부(65)의 제 1라인 메모리(82)로 공급한다. 이때, 제 1라인 메모리(82)에는 비디오 카드(68)로부터 공급된 1라인분(제 3화면(46)의 첫번째 수평라인분)의 데이터가 저장된다.
마찬가지로, 두번째 수평기간(2H)동안 제 4데이터 인에이블 신호(DE4)를 입력받은 제 4제어부(76)는 제 4데이터 인에이블 신호(DE4)에 대응되도록 제 4쓰기신호(WR4)를 생성하여 제 4메모리부(67)의 제 1라인 메모리(82)로 공급한다. 이때, 제 1라인 메모리(82)에는 비디오 카드(68)로부터 공급된 1라인분(제 4화면(48)의 첫번째 수평라인분)의 데이터가 저장된다.
이후, 세번째 수평기간(3H)에는 제 1메모리부(61) 및 제 2메모리부(63)의 제 3라인 메모리(86)로 제 1화면(42) 및 제 2화면(44)의 세번째 수평라인분 데이터가 저장된다. 그리고, 세번째 수평기간(3H)동안 제 3메모리부(65) 및 제 4메모리부(67)의 제 2라인 메모리(84)로 제 3화면(46) 및 제 4화면(48)의 두번째 수평라인분 데이터가 저장된다. 이후, 이와 같은 과정을 반복하면서 제 1라인 메모리(82) 내지 제 3라인 메모리(86)에 소정의 데이터들이 저장되게 된다.
한편, 세번째 수평기간(3H) 동안 제 2제어부(62)는 읽기신호(RE)를 생성하여 제 1라인 메모리(82)들로 공급한다. 읽기신호(RE)를 공급받은 제 1라인 메모리(82)들은 자신에게 저장되어 있는 데이터를 각각 제 1 내지 제 4데이터 드라이버(50,52,54,56)로 공급한다. 이때, 제 1라인 메모리(82)들에 첫번째 수평라인분의 데이터가 저장되어 있기 때문에 첫번째 수평라인분의 데이터가 제 1 내지 제 4데이터 드라이버(50,52,54,56)로 공급되게 된다.
즉, 본 발명에서는 데이터 인에이블 신호들(DE1,DE2,DE3,DE4) 중 제 3 및 제 4 데이터 인에이블 신호(DE3,DE4)가 1수평기간씩 지연되어 입력되더라도 데이터의 유실없이 안정된 화면을 액정패널(40)에 표시할 수 있다. 다시 말하여, 본 발명에서는 i수평기간에 저장된 데이터를 i+2번째 수평기간에 데이터 드라이버들(50,52,54,56)로 공급하기 때문에 데이터 드라이버들(50,52,54,56)은 동일 수평라인분의 데이터를 공급받을 수 있고, 이에 따라 데이터의 유실없이 자연스러운 화상을 액정패널(40)에 표시할 수 있다. 한편, 읽기신호(RE)는 제 1라인 메모리(82) 내지 제 3라인 메모리(86)로 순차적 및 반복적으로 공급된다.
도 11은 본 발명의 또 다른 실시예에 의한 액정표시장치를 나타내는 도면이다.
도 11을 참조하면, 본 발명의 또 다른 실시예에 의한 액정표시장치는 액정셀들이 매트릭스 형으로 배열된 액정패널(100)과, 액정패널(100)의 게이트라인들(GL1 내지 GLn)을 구동하기 위한 게이트 드라이버(110)와, 액정패널(100)의 데이터라인들(DL1 내지 DLm)을 구동하기 위한 제 1 내지 제 4데이터 드라이버(105 내지 108)와, 제 1 내지 제 4데이터 드라이버(105 내지 108) 각각에 데이터를 공급하기 위한 제 1 내지 제 2타이밍 제어부(116,118)을 구비한다.
액정패널(100)은 게이트라인들(GL1 내지 GLn)과 데이터라인들(DL1 내지 DLm)의 교차부마다 형성된 박막 트랜지스터(TFT)와, 박막 트랜지스터(TFT)에 접속된 액정셀들을 구비한다. 박막 트랜지스터(TFT)는 게이트라인(GL)으로부터의 스캔신호 에 응답하여 데이터라인(DL)으로부터의 화소신호를 액정셀로 공급한다. 액정셀은 등가적으로 액정용량 캐패시터(Clc)로 표현되며, 액정을 사이에 두고 대면하는 공통전극과 박막 트랜지스터(TFT)에 접속된 화소전극을 포함한다. 그리고, 액정셀은 충전된 화소신호가 다음 화소신호가 충전될 때까지 안정적으로 유지되게 하기 위하여 스토리지 캐패시터를 더 구비한다. 이 스토리지 캐패시터는 화소전극과 이전단 게이트라인 사이에 형성된다.
이와 같은 액정패널(100)은 4개의 화면(101 내지 104)으로 분할되어 구동된다. 다시 말하여, 고정세용 액정표시장치에 설치된 많은 데이터라인들(DL1 내지 DLm)이 소정개수씩(i개씩 : 예를 들어 i는 640) 분할되어 구동될 수 있도록 액정패널(100)은 제 1화면(101), 제 2화면(102), 제 3화면(103) 및 제 4화면(104)으로 분할되어 구동된다.
게이트 드라이버(110)는 제 1 및 제 2타이밍 제어부(112,114) 중 어느 하나의 타이밍 제어부로부터 게이트 제어신호들(GSP, GSC, GOE)을 공급받는다. 이후, 설명의 편의성을 위하여 제 2타이밍 제어부(114)에서 게이트 제어신호들(GSP, GSC, GOE) 및 데이터 제어신호들(SSP, SSC, SOE, POL)이 생성된다고 가정하여 설명하기로 한다. 제 2타이밍 제어부(114)로부터 게이트 제어신호들(GSP, GSC, GOE)을 공급받은 게이트 드라이버(110)는 게이트라인들(GL1 내지 GLn)에 순차적으로 게이트 하이 전압(VGH)을 공급한다. 이에 따라, 게이트 드라이버(110)는 게이트라인들(GL1 내지 GLn)에 접속된 박막 트랜지스터(TFT)가 게이트라인(GL) 단위로 구동되게 한다.
구체적으로, 게이트 드라이버(110)는 게이트 스타트 펄스(GSP)를 게이트 쉬프트 펄스(GSC)에 따라 쉬프트시켜 쉬프트 펄스를 발생한다. 그리고, 게이트 드라이버(110)는 쉬프트 펄스에 응답하여 수평기간마다 해당 게이트라인(GL)에 게이트 하이 전압(VGH)을 공급하게 된다. 이 경우, 게이트 드라이버(110)는 게이트 출력 인에이블(GOE)의 인에이블 기간에만 게이트 하이 전압(VGH)을 출력하게 된다. 그리고, 게이트 드라이버(110)는 게이트 라인들(GL1 내지 GLn)에 게이트 하이 전압(VGH)이 공급되지 않는 나머지 기간에서는 게이트 로우 전압(VGL)을 공급하게 된다.
제 1데이터 드라이버(105)는 제 1화면(101)에 형성된 데이터라인들(DL1 내지 DLi)을 구동하기 위하여 이용된다. 이와 같은 제 1데이터 드라이버(105)는 제 2타이밍 제어부(114)로부터의 데이터 제어 신호들(SSP, SSC, SOE, POL)에 응답하여 수평기간마다 1라인분씩의 화소신호를 데이터라인들(DL1 내지 DLi)에 공급한다. 이때, 제 1데이터 드라이버(105)는 제 1타이밍 제어부(112)로부터 디지털 화소 데이터(R,G,B)를 공급받는다.
구체적으로, 제 1데이터 드라이버(105)는 소스 스타트 펄스(SSP)를 소스 쉬프트 클럭(SSC)에 따라 쉬프트 시켜 샘플링 신호를 발생한다. 이어서, 제 1데이터 드라이버(105)는 샘플링 신호에 응답하여 제 1타이밍 제어부(112)로부터 공급된 데이터(R,G,B)를 일정단위씩 순차적으로 입력하여 래치한다. 그리고, 제 1데이터 드라이버(105)는 래치된 1라인분(1수평라인분)의 데이터(R,G,B)를 아날로그 화소신호로 변환하여 데이터라인들(DL1 내지 DLi)에 공급하게 된다. 이 경우, 제 1데이터 드라이버(105)는 데이터(R,G,B)를 극성제어신호(POL)에 응답하여 정극성 또는 부극성의 화소신호로 변환하게 된다.
제 2데이터 드라이버(106)는 제 2화면(102)에 형성된 데이터라인들(DLi+1 내지 DL2i)을 구동하기 위하여 이용된다. 이와 같은 제 2데이터 드라이버(106)는 제 2타이밍 제어부(114)로부터의 데이터 제어 신호들(SSP, SSC, SOE, POL)에 응답하여 수평기간마다 1라인분씩의 화소신호를 데이터라인들(DLi+1 내지 DL2i)에 공급한다. 이때, 제 2데이터 드라이버(106)는 제 1타이밍 제어부(112)로부터 디지털 화소 데이터(R,G,B)를 공급받는다.
제 3데이터 드라이버(107)는 제 3화면(103)에 형성된 데이터라인들(DL2i+1 내지 DL3i)을 구동하기 위하여 이용된다. 이와 같은 제 3데이터 드라이버(107)는 제 2타이밍 제어부(114)로부터의 데이터 제어 신호들(SSP, SSC, SOE, POL)에 응답하여 수평기간마다 1라인분씩의 화소신호를 데이터라인들(DL2i+1 내지 DL3i)에 공급한다. 이때, 제 3데이터 드라이버(107)는 제 2타이밍 제어부(114)로부터 디지털 화소 데이터(R,G,B)를 공급받는다.
제 4데이터 드라이버(108)는 제 4화면(104)에 형성된 데이터라인들(DL3i+1 내지 DLm)을 구동하기 위하여 이용된다. 이와 같은 제 4데이터 드라이버(108)는 제 2타이밍 제어부(112)로부터의 데이터 제어 신호들(SSP, SSC, SOE, POL)에 응답하여 수평기간마다 1라인분씩의 화소신호를 데이터라인들(DL3i+1 내지 DLm)에 공급한다. 이때, 제 4데이터 드라이버(108)는 제 2타이밍 제어부(114)로부터 디지털 화소 데이터(R,G,B)를 공급받는다.
제 1 및 제 2타이밍 제어부(112,114)는 비디오 카드(120)로부터 데이터(data) 및 데이터 인에이블 신호(DE)를 공급받는다. 데이터 인에이블 신호(DE)는 1수평기간의 주기를 갖게되고, 1수평라인분의 데이터(data)는 데이터 인에이블 신호(DE)의 하이기간동안 타이밍 제어부들(112,114)로 공급된다. 이와 같은 제 1 및 제 2타이밍 제어부(112,114)는 각각 메모리부(116,118)를 구비한다. 메모리부(116,118)에는 적어도 2라인분(즉, 분할화면(101,102,103,104)중 2수평라인분의 데이터)의 데이터가 저장된다.
실제로적으로 제 1 및 제 2타이밍 제어부(112,114)는 도 12와 같은 구조를 갖는다.
도 12를 참조하면, 제 1타이밍 제어부(112)는 메모리(116)를 구비한다. 여기서, 메모리(116)는 비디오카드(120)로부터 데이터(data)를 공급받는다. 제 1타이밍 제어부(112)는 비디오카드(120)로부터 제 1데이터 인에이블 신호(DE1)를 공급받고, 이 제 1데이터 인에이블 신호(DE1)에 동기되는 제 1쓰기신호(WR)를 생성하여 메모리(116)로 공급한다.
제 2타이밍 제어부(114)는 메모리(118)를 구비한다. 여기서, 메모리(118)는 비디오카드(120)로부터 데이터(data)를 공급받는다. 제 2타이밍 제어부(114)는 비디오카드(120)로부터 제 2데이터 인에이블 신호(DE2)를 공급받고, 이 제 2데이터 인에이블 신호(DE2)에 동기되는 제 2쓰기신호(WR)를 생성하여 메모리(118)로 공급한다. 아울러, 제 2타이밍 제어부(114)는 읽기신호(RE)를 생성하여 메모리들(116,118)로 공급한다.
그리고, 제 2타이밍 제어부(114)는 비디오카드(120)로부터 공급되는 수직동기신호(V), 수평동기신호(H) 및 제 2데이터 인에이블 신호(DE2)를 이용하여 게이트 제어신호들(GSP, GSC, GOE)을 생성하여 게이트 드라이버(110)를 제어하고, 데이터 제어 신호들(SSP, SSC, SOE, POL)을 생성하여 제 1 내지 제 4데이터 드라이버(105,106,107,108)를 제어한다.
타이밍 제어부들(112,114)의 동작과정을 도 13과 결부하여 상세히 설명하기로 한다. 먼저, 첫번째 수평기간(1H) 동안 제 1데이터 인에이블 신호(DE1)를 입력받은 제 1타이밍 제어부(112)는 제 1쓰기신호(WR1)를 생성하여 메모리(116)로 공급한다. 이때, 메모리(116)에는 도 14a와 같이 비디오 카드(120)로부터 입력된 데이터들(data)이 순차적, 즉 제 1화면(101)의 첫번째 데이터라인(DL1)의 데이터로부터 제 1화면(101)의 마지막 데이터라인(DLi)의 데이터 순서로 저장되게 된다.
그리고, 두번째 수평기간(2H) 동안 제 1데이터 인에이블 신호(DE1)를 입력받은 제 1타이밍 제어부(112)는 제 1쓰기신호(WR1)를 생성하여 메모리(116)로 공급한다. 이때, 메모리(116)에는 도 14a와 같이 비디오 카드(120)로부터 입력된 데이터들(data)들이 순차적, 즉 제 2화면(102)의 첫번째 데이터라인(DLi+1)의 데이터로부터 제 2화면(102)의 마지막 데이터라인(DL2i)의 순서로 저장되게 된다. 이때, 메모리(116)에는 첫번째 수평기간(1H)에 입력된 데이터에 이어서 두번째 수평기간(2H)에 입력된 데이터들이 저장되게 된다.
한편, 첫번째 수평기간(1H) 동안 제 2데이터 인에이블 신호(DE2)를 입력받은 제 2타이밍 제어부(114)는 제 2쓰기신호(WR2)를 생성하여 메모리(118)로 공급한다. 이때, 메모리(118)에는 도 14a와 같이 비디오 카드(120)로부터 입력된 데이터들(data)이 순차적, 즉 제 3화면(103)의 첫번째 데이터라인(DL2i+1)의 데이터로부터 제 3화면(103)의 마지막 데이터리인(DL3i)의 데이터 순서로 저장되게 된다.(이때, 제 2타이밍 제어부(114)의 메모리(118)에 저장되는 데이터(data)는 제 1타이밍 제어부(112)의 메모리(116)에 저장되는 데이터(data)보다 T1시간 늦게 저장된다.)
그리고, 두번째 수평기간(2H) 동안 제 2데이터 인에이블 신호(DE2)를 입력받은 제 2타이밍 제어부(114)는 제 2쓰기신호(WR2)를 생성하여 메모리(118)로 공급한다. 이때, 메모리(118)에는 도 14a와 같이 비디오 카드(120)로부터 입력된 데이터들(data)이 순차적, 즉 제 4화면(104)의 첫번째 데이터라인(DL3i+1)의 데이터로부터 제 4화면(104)의 마지막 데이터라인(DLm)의 데이터 순서로 저장되게 된다. 이때, 메모리(118)에는 첫번째 수평기간(1H)에 입력된 데이터 이어서 두번째 수평기간(2H)에 입력된 데이터들이 저장되게 된다.
한편, 두번째 수평기간(2H)동안 제 2타이밍 제어부(114)는 읽기신호(RE)를 생성하여 메모리들(116,118)로 공급한다. 읽기신호(RE)를 공급받은 메모리들(116,118)들은 자신에게 저장되어 있는 데이터(data)를 순차적으로 제 1 내지 제 4데이터 드라이버(105 내지 108)로 공급한다. 이때, 데이터 인에이블 신호들(DE1, DE2)의 딜레이에 관계없이 메모리(116,118)에 저장된 데이터들은 동시에 출력되게 된다. 다시 말하여, i(i는 자연수) 수평기간에 저장된 데이터를 i+1수평기간부터 출력시키기 때문에 데이터 인에이블 신호들(DE1, DE2)의 딜레이와 무관하 게 데이터의 유실없이 자연스러운 화상을 액정패널(110)에 표시할 수 있다. 한편, 메모리들(116,118)은 링(Ring)형 타입으로 구성되기 때문에 읽기 및 쓰기를 동시에 수행하게 된다.
도 15는 데이터 인에이블 신호(DE)가 1수평기간(H)씩 지연되어 입력될 때를 나타내는 도면이다.
동작과정을 상세히 설명하면, 먼저 첫번째 수평기간(1H) 동안 제 1데이터 인에이블 신호(DE1)를 입력받은 제 1타이밍 제어부(112)는 제 1쓰기신호(WR1)를 생성하여 메모리(116)로 공급한다. 이때, 메모리(116)에는 도 14a와 같이 비디오 카드(120)로부터 입력된 데이터들(data)이 순차적, 즉 제 1화면(101)의 첫번째 데이터라인(DL1)의 데이터로부터 제 1화면(101)의 마지막 데이터라인(DLi)의 데이터 순서로 저장되게 된다.
그리고, 두번째 수평기간(2H) 동안 제 1데이터 인에이블 신호(DE1)를 입력받은 제 1타이밍 제어부(112)는 제 1쓰기신호(WR1)를 생성하여 메모리(116)로 공급한다. 이때, 메모리(116)에는 도 14a와 같이 비디오 카드(120)로부터 입력된 데이터들(data)들이 순차적, 즉 제 2화면(102)의 첫번째 데이터라인(DLi+1)의 데이터로부터 제 2화면(102)의 마지막 데이터라인(DL2i)의 순서로 저장되게 된다. 이때, 메모리(116)에는 첫번째 수평기간(1H)에 입력된 데이터에 이어서 두번째 수평기간(2H)에 입력된 데이터들이 저장되게 된다.
한편, 두번째 수평기간(2H) 동안 제 2데이터 인에이블 신호(DE2)를 입력받은 제 2타이밍 제어부(114)는 제 2쓰기신호(WR2)를 생성하여 메모리(118)로 공급한다. 이때, 메모리(118)에는 도 14b와 같이 비디오 카드(120)로부터 입력된 데이터들(data)이 순차적, 즉 제 3화면(103)의 첫번째 데이터라인(DL2i+1)의 데이터로부터 제 3화면(103)의 마지막 데이터리인(DL3i)의 데이터 순서로 저장되게 된다.
그리고, 세번째 수평기간(3H) 동안 제 2데이터 인에이블 신호(DE2)를 입력받은 제 2타이밍 제어부(114)는 제 2쓰기신호(WR2)를 생성하여 메모리(118)로 공급한다. 이때, 메모리(118)에는 비디오 카드(120)로부터 입력된 데이터들(data)이 순차적, 즉 제 4화면(104)의 첫번째 데이터라인(DL3i+1)의 데이터로부터 제 4화면(104)의 마지막 데이터라인(DLm)의 데이터 순서로 저장되게 된다. 이때, 메모리(118)에는 두번째 수평기간(2H)에 입력된 데이터 이어서 세번째 수평기간(3H)에 입력된 데이터들이 저장되게 된다.
한편, 세번째 수평기간(3H)동안 제 2타이밍 제어부(114)는 읽기신호(RE)를 생성하여 메모리들(116,118)로 공급한다. 읽기신호(RE)를 공급받은 메모리들(116,118)들은 자신에게 저장되어 있는 데이터(data)를 순차적으로 제 1 내지 제 4데이터 드라이버(105 내지 108)로 공급한다. 이때, 데이터 인에이블 신호들(DE1, DE2)의 딜레이에 관계없이 메모리(116,118)에 저장된 데이터들은 동시에 출력되게 된다.
다시 말하여, i(i는 자연수) 수평기간 또는 i+1번째 수평기간에 저장된 데이터를 i+2수평기간부터 출력시키기 때문에 데이터 인에이블 신호들(DE1, DE2)의 딜레이와 무관하게 데이터의 유실없이 자연스러운 화상을 액정패널(110)에 표시할 수 있다. 한편, 메모리들(116,118)은 링(Ring)형 타입으로 구성되기 때문에 읽기 및 쓰기를 동시에 수행하게 된다.
상술한 바와 같이, 본 발명에 따른 액정표시장치의 구동장치 및 구동방법에 의하면 타이밍 제어부들에 메모리를 설치하고, 이 메모리들에 데이터를 저장한후 데이터 드라이버들로 공급하기 때문에 데이터의 유실없이 화상을 표시할 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

Claims (20)

  1. 액정패널이 적어도 둘 이상의 화면으로 분할되어 구동되는 액정표시장치에 있어서,
    상기 분할된 화면마다 설치되어 상기 분할된 화면에 형성된 데이터라인들 각각을 구동하기 위한 데이터 드라이버들과,
    상기 액정패널에 상기 데이터라인들과 교차되는 방향으로 형성되는 게이트라인들을 구동하기 위한 게이트 드라이버와,
    상기 데이터 드라이버들 각각에 대응되도록 설치되어 외부로부터 입력되는 데이터를 상기 데이터 드라이버들로 공급하기 위한 타이밍 제어부들을 구비하며,
    상기 타이밍 제어부들은 상기 분할된 화면의 1수평라인분 데이터를 임시 저장하기 위한 라인 메모리를 적어도 둘 이상 각각 구비하는 것을 특징으로 하는 액정표시장치의 구동장치.
  2. 제 1항에 있어서,
    상기 타이밍 제어부들은 제 1 및 제 2라인메모리를 구비하며,
    상기 제 1라인 메모리들은 i(i는 홀수 또는 짝수)번째 수평기간동안 상기 타이밍 제어부들 각각의 제어에 의하여 한 수평라인분 데이터를 저장하고,
    상기 제 2라인 메모리들은 i+1번째 수평기간동안 상기 타이밍 제어부들 각각의 제어에 의하여 그 다음 수평라인분 데이터를 저장하는 것을 특징으로 하는 액정 표시장치의 구동장치.
  3. 제 2항에 있어서,
    상기 타이밍 제어부들은 제 1 및 제 2라인메모리를 구비하며,
    상기 제 1 및 제 2라인 메모리들은 각각 1수평라인분의 데이터를 순차적으로 저장하는 것을 특징으로 하는 액정표시장치의 구동장치.
  4. 제 2항에 있어서,
    상기 제 1라인메모리들로부터 데이터가 저장될 때 상기 제 2라인 메모리에 저장된 데이터가 상기 각각의 데이터 드라이버들로 공급되고, 상기 제 2라인 메모리에 데이터가 저장될 때 상기 제 1라인 메모리에 저장된 데이터가 상기 각각의 데이터 드라이버들로 공급되는 것을 특징으로 하는 액정표시장치의 구동장치.
  5. 제 1항에 있어서,
    상기 데이터 드라이버들 각각은 상기 타이밍 제어부들로부터 1수평기간 지연된 데이터를 공급받는 것을 특징으로 하는 액정표시장치의 구동장치.
  6. 제 1항에 있어서,
    상기 타이밍 제어부들은 제 1 내지 제 3라인메모리를 구비하며,
    상기 제 1라인 메모리들은 i(i는 1,4,7,10,...)번째 수평기간동안 상기 타이 밍 제어부들 각각의 제어에 의하여 외부로부터 i번째 수평기간에 입력되는 데이터를 저장하고,
    상기 제 2라인메모리들은 i+1번째 수평기간동안 상기 타이밍 제어부들 각각의 제어에 의하여 외부로부터 i+1번째 수평기간에 입력되는 데이터를 저장하고,
    상기 제 3라인메모리들은 i+2번째 수평기간동안 상기 타이밍 제어부들 각각의 제어에 의하여 외부로부터 i+2번째 수평기간에 입력되는 데이터를 저장하는 것을 특징으로 하는 액정표시장치의 구동장치.
  7. 제 6항에 있어서,
    상기 i번째 수평기간동안 상기 타이밍 제어부들 중 적어도 하나 이상의 타이밍 제어부로 상기 데이터가 공급되지 않을 때 상기 데이터가 공급되지 않는 상기 타이밍 제어부에 포함된 상기 제 1 라인 메모리에 데이터가 저장되고 않고, i+1번째 수평기간부터 상기 제 1라인 메모리로 데이터가 저장되는 것을 특징으로 하는 액정표시장치의 구동장치.
  8. 제 6항에 있어서,
    상기 i+2번째 수평기간부터 1수평기간이 증가할 때 마다 제 1라인 메모리로부터 제 3라인 메모리에 저장된 데이터가 순차적으로 상기 데이터 드라이버로 공급되는 것을 특징으로 하는 액정표시장치의 구동장치.
  9. 제 6항에 있어서,
    상기 데이터 드라이버들 각각은 상기 타이밍 제어부들로부터 2수평기간 지연된 데이터를 공급받는 것을 특징으로 하는 액정표시장치의 구동장치.
  10. 제 1항에 있어서,
    상기 다수의 타이밍 제어부들 중 어느 하나의 타이밍 제어부가 상기 게이트 드라이버 및 데이터 드라이버들을 제어하는 제어신호들을 생성하는 것을 특징으로 하는 액정표시장치의 구동장치.
  11. 삭제
  12. 삭제
  13. 삭제
  14. 액정패널이 2i(i는 자연수)개의 화면으로 분할되어 구동되는 액정표시장치에 있어서,
    상기 분할된 화면마다 설치되어 상기 분할된 화면에 형성된 데이터라인들 각각을 구동하기 위한 2i개의 데이터 드라이버들과,
    상기 액정패널에 상기 데이터라인들과 교차되는 방향으로 형성되는 게이트라인들을 구동하기 위한 게이트 드라이버와,
    외부로부터 입력되는 데이터를 상기 데이터 드라이버들 중 각각 2개의 데이터 드라이버들로 공급하기 위한 i개의 타이밍 제어부들을 구비하며,
    상기 타이밍 제어부들 각각은 상기 분할된 화면의 2수평라인분 데이터를 임시 저장하기 위한 메모리를 구비하고,
    상기 i개의 타이밍 제어부들 중 어느 하나의 타이밍 제어부가 상기 게이트 드라이버 및 데이터 드라이버들을 제어하는 제어신호들을 생성하는 것을 특징으로 하는 액정표시장치의 구동장치.
  15. 제 14항에 있어서,
    상기 타이밍 제어부들 각각에 포함된 메모리는
    i 및 i+1번째 수평기간의 데이터를 연속하여 저장함과 아울러 상기 i+1번째 수평기간의 데이터가 저장되는 동안 상기 i번째 수평기간의 데이터를 출력하는 것을 특징으로 하는 액정표시장치의 구동장치.
  16. 제 14항에 있어서,
    상기 타이밍 제어부들 각각에 포함된 메모리는
    i 및 i+1번째 수평기간의 데이터를 연속하여 저장함과 아울러 i+2번째 수평기간에 상기 i번째 수평기간에 저장된 데이터를 출력하는 것을 특징으로 하는 액정표시장치의 구동장치.
  17. 제 15항에 있어서,
    상기 i번째 수평기간동안 데이터가 공급되지 않는 경우 상기 메모리는 i+1번째 데이터부터 저장하는 것을 특징으로 하는 액정표시장치의 구동장치.
  18. 제 14항에 있어서,
    상기 메모리는 데이터의 저장 및 출력을 동시에 행할 수 있는 타입의 메모리인 것을 특징으로 하는 액정표시장치의 구동장치.
  19. 제 18항에 있어서,
    상기 메모리는 링(Ring)형 타입 메모리인 것을 특징으로 하는 액정표시장치의 구동장치.
  20. 삭제
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