CN110970068A - 半导体器件 - Google Patents

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Abstract

本申请公开了半导体器件。一种半导体器件包括：命令合成电路，其与第一分频时钟信号同步以基于偏移信号来将命令移位，并且与第二分频时钟信号同步以从经移位的命令产生命令合成信号。半导体器件还包括：选通控制信号合成电路，其与第二分频时钟信号同步以从选通控制信号产生选通合成信号。半导体器件还包括驱动控制电路，其基于选通合成信号从命令合成信号和驱动信号中的任意一个产生驱动控制信号。

Description

半导体器件
相关申请的交叉引用
本申请要求2018年10月1日提交的申请号为10-2018-0117096的韩国申请的优先权，其通过引用整体合并于此。
技术领域
本公开的实施例涉及执行片内终结(on-die termination)操作的半导体器件。
背景技术
随着快速半导体系统中包括的半导体器件之间的传输信号的摆动宽度逐渐减小，由于阻抗不匹配已在半导体器件之间的接口级处发生了传输信号的反射。由于工艺条件的变化，可能会发生阻抗不匹配。因此，阻抗匹配电路(也被称为“片内终结(ODT)电路”)已被用在半导体系统中以抑制传输信号的反射。
同时，半导体器件被设计为满足一些定时参数的条件，其中一个定时参数由与执行ODT操作的时间段相对应的‘tADC’来表示。定时参数‘tADC’表示在ODT操作期间改变电阻值‘RTT’所花费的时间。
发明内容
根据实施例，一种半导体器件包括命令合成电路、选通(strobe)控制信号合成电路和驱动控制电路。命令合成电路与第一分频(division)时钟信号同步以基于偏移(offset)信号来将命令移位，并且与第二分频时钟信号同步以从经移位的命令产生命令合成信号。选通控制信号合成电路与第二分频时钟信号同步，以从选通控制信号产生选通合成信号。驱动控制电路基于选通合成信号从命令合成信号和驱动信号中的任意一个产生驱动控制信号。
根据另一个实施例，一种半导体器件包括命令合成电路、选通控制信号合成电路和驱动控制电路。命令合成电路与第一分频时钟信号和第三分频时钟信号同步以基于偏移信号来将命令移位，并且与第二分频时钟信号和第四分频时钟信号同步以从经移位的命令产生命令合成信号。选通控制信号合成电路与第二分频时钟信号和第四分频时钟信号同步以从选通控制信号产生选通合成信号。驱动控制电路基于选通合成信号从命令合成信号和驱动信号中的任意一个产生驱动控制信号。
根据又一实施例，一种半导体器件包括命令合成电路、选通控制信号合成电路和驱动控制电路。命令合成电路与第一分频时钟信号同步以基于偏移信号来将第一命令或第二命令移位，并且与第二分频时钟信号同步以从第一命令或第二命令的经移位的命令产生第一命令合成信号和第二命令合成信号。选通控制信号合成电路与第二分频时钟信号同步，以从选通控制信号产生选通合成信号。驱动控制电路基于选通合成信号从第一命令合成信号和第二命令合成信号或者第一驱动信号和第二驱动信号产生第一驱动控制信号和第二驱动控制信号。
附图说明
图1示出了图示根据本公开的实施例的半导体器件的配置的框图。
图2示出了图示包括在图1的半导体器件中的命令合成电路的配置的框图。
图3示出了包括在图2的命令合成电路中的命令移位电路的配置。
图4示出了包括在图2的命令合成电路中的内部命令发生电路的配置。
图5示出了包括在图2的命令合成电路中的信号传输电路的配置。
图6示出了包括在图1的半导体器件中的选通控制信号合成电路的配置的框图。
图7示出了图示包括在图1的半导体器件中的驱动控制电路的配置的电路图。
图8示出了图示根据本公开的实施例的半导体器件的操作的时序图。
图9示出了图示采用图1至图8中所示的半导体器件的电子系统的配置的框图。
具体实施方式
本文中参考附图描述了本公开的各种实施例。所描述的实施例表示有限数量的可能实施例，并且被用于说明性目的。所描述的实施例并非旨在穷举或限制本公开的范围。
如图1中所示，根据实施例的半导体器件100可以包括命令合成电路10、选通控制信号合成电路20、驱动控制电路30和数据输出电路40。
命令合成电路10可以与第一分频时钟信号ICLK和第三分频时钟信号IBCLK同步，以基于第一偏移信号至第五偏移信号MOFS<1:5>来从第一命令和第二命令CMD<1:2>产生第一命令合成信号和第二命令合成信号ODT_SUM<1:2>。命令合成电路10可以与第一分频时钟信号ICLK和第三分频时钟信号IBCLK同步，以基于第一偏移信号至第五偏移信号MOFS<1:5>来将第一命令和第二命令CMD<1:2>移位。命令合成电路10可以与第二分频时钟信号QCLK和第四分频时钟信号QBCLK同步，以从第一命令和第二命令CMD<1:2>的经移位的命令产生第一命令合成信号和第二命令合成信号ODT_SUM<1:2>。第一命令CMD<1>可以被设置为用于在半导体器件100的写入操作期间执行半导体器件100的片内终结(ODT)操作的命令。第二命令CMD<2>可以被设置为用于在另一个半导体器件执行写入操作的同时执行半导体器件100的ODT操作的命令。可选地，第二命令CMD<2>可以被设置为用于在另一个半导体器件执行读取操作的同时执行半导体器件100的ODT操作的命令。尽管本实施例描述了第一命令和第二命令CMD<1:2>包括两个比特位的示例，但是被输入到命令合成电路10的命令中所包括的比特位数可以针对不同的实施例而不同。第一偏移信号至第五偏移信号MOFS<1:5>可以被设置为由模式寄存器组(MRS)产生的用来设置用于将第一命令和第二命令CMD<1:2>移位的时间段的信号。第一分频时钟信号至第四分频时钟信号ICLK、QCLK、IBCLK和QBCLK可以被设置为具有不同相位且周期性切换的信号。第一分频时钟信号ICLK可以被设置为具有与第三分频时钟信号IBCLK的相位相反的相位，并且第二分频时钟信号QCLK可以被设置为具有与第四分频时钟信号QBCLK的相位相反的相位。
选通控制信号合成电路20可以与第二分频时钟信号QCLK和第四分频时钟信号QBCLK同步，以从选通控制信号DQS_ODT产生选通合成信号DQS_SUM。选通控制信号合成电路20可以与第二分频时钟信号QCLK和第四分频时钟信号QBCLK同步，以将选通控制信号DQS_ODT移位。选通控制信号合成电路20可以与第二分频时钟信号QCLK和第四分频时钟信号QBCLK同步，以从选通控制信号DQS_ODT的经移位的信号产生选通合成信号DQS_SUM。选通控制信号DQS_ODT可以被设置为使得能够进行ODT操作的信号。
驱动控制电路30可以基于选通合成信号DQS_SUM来从第一命令合成信号和第二命令合成信号ODT_SUM<1:2>或者第一驱动信号和第二驱动信号DRV<1:2>产生第一驱动控制信号和第二驱动控制信号ODTEN<1:2>。如果选通合成信号DQS_SUM被使能，则驱动控制电路30可以从第一命令合成信号和第二命令合成信号ODT_SUM<1:2>产生第一驱动控制信号和第二驱动控制信号ODTEN<1:2>。如果选通合成信号DQS_SUM被禁止，则驱动控制电路30可以从第一驱动信号和第二驱动信号DRV<1:2>产生第一驱动控制信号和第二驱动控制信号ODTEN<1:2>。第一驱动信号和第二驱动信号DRV<1:2>可以被设置为包括关于用于驱动输出数据DOUT的驱动能力的信息的信号。
数据输出电路40可以使用基于第一驱动控制信号和第二驱动控制信号ODTEN<1:2>而控制的驱动能力来输出输入数据DIN作为输出数据DOUT。数据输出电路40可以利用基于第一驱动控制信号和第二驱动控制信号ODTEN<1:2>而控制的驱动能力来驱动并输出所述输出数据DOUT。数据输出电路40可以基于第一驱动控制信号和第二驱动控制信号ODTEN<1:2>来执行ODT操作，以输出所述输出数据DOUT。
参考图2，命令合成电路10可以包括传输命令发生电路11和命令合成信号发生电路12。
传输命令发生电路11可以包括命令移位电路110、内部命令发生电路120和第一定时控制电路130。
命令移位电路110可以同步于第一分频时钟信号ICLK和第三分频时钟信号IBCLK来将第一命令CMD<1>移位，以产生依次被使能的第一延迟数据命令至第八延迟数据命令DODT<1:8>。命令移位电路110可以同步于第一分频时钟信号ICLK和第三分频时钟信号IBCLK来将第二命令CMD<2>移位，以产生依次被使能的第一延迟写入命令至第八延迟写入命令NTWR<1:8>。
内部命令发生电路120可以基于第一偏移信号至第五偏移信号MOFS<1:5>来从第一延迟数据命令至第八延迟数据命令DODT<1:8>产生第一内部数据命令DODT_I和第二内部数据命令DODT_IB。内部命令发生电路120可以基于第一偏移信号至第五偏移信号MOFS<1:5>来从第一延迟写入命令至第八延迟写入命令NTWR<1:8>产生第一内部写入命令NTWR_I和第二内部写入命令NTWR_IB。
第一定时控制电路130可以同步于第一分频时钟信号ICLK来锁存第一内部数据命令DODT_I，以输出第一内部数据命令DODT_I的已锁存命令作为第一传输命令TDODT_I。第一定时控制电路130可以同步于第三分频时钟信号IBCLK来锁存第二内部数据命令DODT_IB，以输出第二内部数据命令DODT_IB的已锁存命令作为第二传输命令TDODT_IB。第一定时控制电路130可以同步于第一分频时钟信号ICLK来锁存第一内部写入命令NTWR_I，以输出第一内部写入命令NTWR_I的已锁存命令作为第三传输命令TNTWR_I。第一定时控制电路130可以同步于第三分频时钟信号IBCLK来锁存第二内部写入命令NTWR_IB，以输出第二内部写入命令NTWR_IB的已锁存命令作为第四传输命令TNTWR_IB。
如上所述，传输命令发生电路11可以同步于第一分频时钟信号ICLK和第三分频时钟信号IBCLK来使第一命令CMD<1>移位基于第一偏移信号至第五偏移信号MOFS<1:5>而设置的延迟时间，以产生第一传输命令TDODT_I和第二传输命令TDODT_IB。传输命令发生电路11可以同步于第一分频时钟信号ICLK和第三分频时钟信号IBCLK来使第二命令CMD<2>移位基于第一偏移信号至第五偏移信号MOFS<1:5>而设置的延迟时间，以产生第三传输命令TNTWR_I和第四传输命令TNTWR_IB。
命令合成信号发生电路12可以包括信号传输电路140、第二定时控制电路150和第一合成电路160。
信号传输电路140可以基于第一传输命令TDODT_I和第三传输命令TNTWR_I的逻辑电平组合来从第一电阻值设置信号至第六电阻值设置信号RTT<1:6>产生第一预驱动控制信号和第二预驱动控制信号ODT_PREI<1:2>。信号传输电路140可以基于第二传输命令TDODT_IB和第四传输命令TNTWR_IB的逻辑电平组合来从第一电阻值设置信号至第六电阻值设置信号RTT<1:6>产生第三预驱动控制信号和第四预驱动控制信号ODT_PREIB<1:2>。
第二定时控制电路150可以同步于第二分频时钟信号QCLK来锁存第一预驱动控制信号和第二预驱动控制信号ODT_PREI<1:2>，以输出第一预驱动控制信号和第二预驱动控制信号ODT_PREI<1:2>的已锁存信号作为第一传输驱动控制信号和第二传输驱动控制信号TODT_PREI<1:2>。第二定时控制电路150可以同步于第四分频时钟信号QBCLK来锁存第三预驱动控制信号和第四预驱动控制信号ODT_PREIB<1:2>，以输出第三预驱动控制信号和第四预驱动控制信号ODT_PREIB<1:2>的已锁存信号作为第三传输驱动控制信号和第四传输驱动控制信号TODT_PREIB<1:2>。第二定时控制电路150可以使用触发器来实现。
第一合成电路160可以将第一传输驱动控制信号TODT_PREI<1>和第三传输驱动控制信号TODT_PREIB<1>合成，以产生第一命令合成信号ODT_SUM<1>。第一合成电路160可以产生第一命令合成信号ODT_SUM<1>，如果第一传输驱动控制信号TODT_PREI<1>和第三传输驱动控制信号TODT_PREIB<1>中的任意一个被使能，则所述第一命令合成信号ODT_SUM<1>被使能。第一合成电路160可以缓冲第一传输驱动控制信号TODT_PREI<1>以产生第一命令合成信号ODT_SUM<1>。第一合成电路160可以缓冲第三传输驱动控制信号TODT_PREIB<1>以产生第一命令合成信号ODT_SUM<1>。第一合成电路160可以将第二传输驱动控制信号TODT_PREI<2>和第四传输驱动控制信号TODT_PREIB<2>合成以产生第二命令合成信号ODT_SUM<2>。第一合成电路160可以产生第二命令合成信号ODT_SUM<2>，如果第二传输驱动控制信号TODT_PREI<2>和第四传输驱动控制信号TODT_PREIB<2>中的任意一个被使能，则所述第二命令合成信号ODT_SUM<2>被使能。第一合成电路160可以缓冲第二传输驱动控制信号TODT_PREI<2>以产生第二命令合成信号ODT_SUM<2>。第一合成电路160可以缓冲第四传输驱动控制信号TODT_PREIB<2>以产生第二命令合成信号ODT_SUM<2>。
如上所述，命令合成信号发生电路12可以与第二分频时钟信号QCLK和第四分频时钟信号QBCLK同步，以基于第一传输命令TDODT_I和第二传输命令TDODT_IB的逻辑电平来从第一电阻值设置信号至第六电阻值设置信号RTT<1:6>产生第一命令合成信号ODT_SUM<1>。命令合成信号发生电路12可以与第二分频时钟信号QCLK和第四分频时钟信号QBCLK同步，以基于第三传输命令TNTWR_I和第四传输命令TNTWR_IB的逻辑电平来从第一电阻值设置信号至第六电阻值设置信号RTT<1:6>产生第二命令合成信号ODT_SUM<2>。
参考图3，命令移位电路110可以包括第一移位电路111和第二移位电路112。
第一移位电路111可以同步于第一分频时钟信号ICLK和第三分频时钟信号IBCLK来将第一命令CMD<1>移位，以产生依次被使能的第一延迟数据命令至第八延迟数据命令DODT<1:8>。第一移位电路111可以使用包括多个级联反相器的反相器链来实现。在图3中，附图标记“ICLKB”表示第一分频时钟信号ICLK的反相信号，并且附图标记“IBCLKB”表示第三分频时钟信号IBCLK的反相信号。
第二移位电路112可以同步于第一分频时钟信号ICLK和第三分频时钟信号IBCLK来将第二命令CMD<2>移位，以产生依次被使能的第一延迟写入命令至第八延迟写入命令NTWR<1:8>。第二移位电路112可以使用包括多个级联反相器的反相器链来实现。第二移位电路112可以使用与第一移位电路111相同的电路来实现(除了具有不同的输入和输出(I/O)信号之外)。因此，第二移位电路112可以执行与第一移位电路111基本相同的操作。
参考图4，内部命令发生电路120可以包括第一逻辑电路121和第二逻辑电路122。
第一逻辑电路121可以基于第一偏移信号至第五偏移信号MOFS<1:5>从第一命令CMD<1>、第二延迟数据命令DODT<2>、第四延迟数据命令DODT<4>、第五延迟数据命令DODT<5>以及第七延迟数据命令DODT<7>来产生第一内部数据命令DODT_I。第一逻辑电路121可以缓冲基于第一偏移信号至第五偏移信号MOFS<1:5>的逻辑电平组合而从第一命令CMD<1>、第二延迟数据命令DODT<2>、第四延迟数据命令DODT<4>、第五延迟数据命令DODT<5>以及第七延迟数据命令DODT<7>中选择的至少一个命令，以产生第一内部数据命令DODT_I。第一逻辑电路121可以产生第一内部数据命令DODT_I，其使能时段由基于第一偏移信号至第五偏移信号MOFS<1:5>的逻辑电平组合而从第一命令CMD<1>、第二延迟数据命令DODT<2>、第四延迟数据命令DODT<4>、第五延迟数据命令DODT<5>以及第七延迟数据命令DODT<7>中选择的至少一个命令来设置。
第一逻辑电路121可以基于第一偏移信号至第五偏移信号MOFS<1:5>从第一命令CMD<1>、第一延迟数据命令DODT<1>、第三延迟数据命令DODT<3>、第六延迟数据命令DODT<6>以及第八延迟数据命令DODT<8>产生第二内部数据命令DODT_IB。第一逻辑电路121可以缓冲基于第一偏移信号至第五偏移信号MOFS<1:5>的逻辑电平组合而从第一命令CMD<1>、第一延迟数据命令DODT<1>、第三延迟数据命令DODT<3>、第六延迟数据命令DODT<6>以及第八延迟数据命令DODT<8>中选择的至少一个命令，以产生第二内部数据命令DODT_IB。第一逻辑电路121可以产生第二内部数据命令DODT_IB，其使能时段由基于第一偏移信号至第五偏移信号MOFS<1:5>的逻辑电平组合而从第一命令CMD<1>、第一延迟数据命令DODT<1>、第三延迟数据命令DODT<3>、第六延迟数据命令DODT<6>以及第八延迟数据命令DODT<8>中选择的至少一个命令来设置。
第二逻辑电路122可以基于第一偏移信号至第五偏移信号MOFS<1:5>从第二命令CMD<2>、第二延迟写入命令NTWR<2>、第四延迟写入命令NTWR<4>、第五延迟写入命令NTWR<5>以及第七延迟写入命令NTWR<7>产生第一内部写入命令NTWR_I。第二逻辑电路122可以缓冲基于第一偏移信号至第五偏移信号MOFS<1:5>的逻辑电平组合而从第二命令CMD<2>、第二延迟写入命令NTWR<2>、第四延迟写入命令NTWR<4>、第五延迟写入命令NTWR<5>以及第七延迟写入命令NTWR<7>中选择的至少一个命令，以产生第一内部写入命令NTWR_I。第二逻辑电路122可以产生第一内部写入命令NTWR_I，其使能时段由基于第一偏移信号至第五偏移信号MOFS<1:5>的逻辑电平组合而从第二命令CMD<2>、第二延迟写入命令NTWR<2>，第四延迟写入命令NTWR<4>、第五延迟写入命令NTWR<5>以及第七延迟写入命令NTWR<7>中选择的至少一个命令来设置。
第二逻辑电路122可以基于第一偏移信号至第五偏移信号MOFS<1:5>从第二命令CMD<2>、第一延迟写入命令NTWR<1>、第三延迟写入命令NTWR<3>、第六延迟写入命令NTWR<6>以及第八延迟写入命令NTWR<8>产生第二内部写入命令NTWR_IB。第二逻辑电路122可以缓冲基于第一偏移信号至第五偏移信号MOFS<1:5>的逻辑电平组合而从第二命令CMD<2>、第一延迟写入命令NTWR<1>、第三延迟写入命令NTWR<3>、第六延迟写入命令NTWR<6>以及第八延迟写入命令NTWR<8>中选择的至少一个命令，以产生第二内部写入命令NTWR_IB。第二逻辑电路122可以产生第二内部写入命令NTWR_IB，其使能时段由基于第一偏移信号至第五偏移信号MOFS<1:5>的逻辑电平组合而从第二命令CMD<2>、第一延迟写入命令NTWR<1>、第三延迟写入命令NTWR<3>、第六延迟写入命令NTWR<6>以及第八延迟写入命令NTWR<8>中选择的至少一个命令来设置。第二逻辑电路122可以使用与第一逻辑电路121相同的电路来实现(除了具有不同的I/O信号之外)。因此，第二逻辑电路122可以执行与第一逻辑电路121基本相同的操作。
参考图5，信号传输电路140可以包括第一传输电路141和第二传输电路142。
如果第一传输命令TDODT_I被禁止为具有逻辑“低”电平且第三传输命令TNTWR_I被禁止为具有逻辑“低”电平，则第一传输电路141可以从第一电阻值设置信号RTT<1>产生第一预驱动控制信号ODT_PREI<1>。如果第一传输命令TDODT_I被使能为具有逻辑“高”电平，则第一传输电路141可以从第二电阻值设置信号RTT<2>产生第一预驱动控制信号ODT_PREI<1>。如果第三传输命令TNTWR_I被使能为具有逻辑“高”电平，则第一传输电路141可以从第三电阻值设置信号RTT<3>产生第一预驱动控制信号ODT_PREI<1>。第一电阻值设置信号RTT<1>可以被设置为包括关于第一电阻值的信息的信号。第一电阻值表示经由其输出所述输出数据DOUT的路径的电阻值。第二电阻值设置信号RTT<2>可以被设置为包括关于第二电阻值的信息的信号。第二电阻值表示经由其输出所述输出数据DOUT的路径的电阻值。第三电阻值设置信号RTT<3>可以被设置为包括关于第三电阻值的信息的信号。第三电阻值表示经由其输出所述输出数据DOUT的路径的电阻值。第一电阻值、第二电阻值和第三电阻值可以基于环境条件的变化(例如，工艺、电压和/或温度(PVT)的变化)而被设置为具有不同的值。另外，在不同实施例中，第一电阻值、第二电阻值和第三电阻值中的每一个也可以不同。尽管第一电阻值设置信号至第三电阻值设置信号RTT<1:3>各自包括如所述的一个比特位，但是对于不同的实施例，第一电阻值设置信号至第三电阻值设置信号RTT<1:3>的每一个所包括的比特位数可以为两个或更多个。
如果第一传输命令TDODT_I被禁止为具有逻辑“低”电平并且第三传输命令TNTWR_I被禁止为具有逻辑“低”电平，则第一传输电路141可以从第四电阻值设置信号RTT<4>产生第二预驱动控制信号ODT_PREI<2>。如果第一传输命令TDODT_I被使能为具有逻辑“高”电平，则第一传输电路141可以从第五电阻值设置信号RTT<5>产生第二预驱动控制信号ODT_PREI<2>。如果第三传输命令TNTWR_I被使能为具有逻辑“高”电平，则第一传输电路141可以从第六电阻值设置信号RTT<6>产生第二预驱动控制信号ODT_PREI<2>。第四电阻值设置信号RTT<4>可以被设置为包括关于第四电阻值的信息的信号。第四电阻值表示经由其输出所述输出数据DOUT的路径的电阻值。第五电阻值设置信号RTT<5>可以被设置为包括关于第五电阻值的信息的信号。第五电阻值表示经由其输出所述输出数据DOUT的路径的电阻值。第六电阻值设置信号RTT<6>可以被设置为包括关于第六电阻值的信息的信号。第六电阻值表示经由其输出所述输出数据DOUT的路径的电阻值。第四电阻值、第五电阻值和第六电阻值可以基于环境条件的变化(例如，工艺、电压和/或温度(PVT)的变化)而被设置为具有不同的值。另外，对于不同的实施例，第四电阻值、第五电阻值和第六电阻值中的每一个也可以不同。尽管第四电阻值设置信号至第六电阻值设置信号RTT<4:6>各自包括如所述的一个比特位，但是对于不同的实施例，第四电阻值设置信号至第六电阻值设置信号RTT<4:6>的每一个所包括的比特位数可以为两个或更多个。
如果第二传输命令TDODT_IB被禁止为具有逻辑“低”电平并且第四传输命令TNTWR_IB被禁止为具有逻辑“低”电平，则第二传输电路142可以从第一电阻值设置信号RTT<1>产生第三预驱动控制信号ODT_PREIB<1>。如果第二传输命令TDODT_IB被使能为具有逻辑“高”电平，则第二传输电路142可以从第二电阻值设置信号RTT<2>产生第三预驱动控制信号ODT_PREIB<1>。如果第四传输命令TNTWR_IB被使能为具有逻辑“高”电平，则第二传输电路142可以从第三电阻值设置信号RTT<3>产生第三预驱动控制信号ODT_PREIB<1>。
如果第二传输命令TDODT_IB被禁止为具有逻辑“低”电平并且第四传输命令TNTWR_IB被禁止为具有逻辑“低”电平，则第二传输电路142可以从第四电阻值设置信号RTT<4>产生第四预驱动控制信号ODT_PREIB<2>。如果第二传输命令TDODT_IB被使能为具有逻辑“高”电平，则第二传输电路142可以从第五电阻值设置信号RTT<5>产生第四预驱动控制信号ODT_PREIB<2>。如果第四传输命令TNTWR_IB被使能为具有逻辑“高”电平，则第二传输电路142可以从第六电阻值设置信号RTT<6>产生第四预驱动控制信号ODT_PREIB<2>。第二传输电路142可以使用与第一传输电路141相同的电路来实现(除了不同的I/O信号之外)。因此，第二传输电路142可以执行与第一传输电路141基本相同的操作。
参考图6，选通控制信号合成电路20可以包括选通信号移位电路21和第二合成电路22。
选通信号移位电路21可以同步于第二分频时钟信号QCLK来将选通控制信号DQS_ODT移位，以产生第一传输选通控制信号DQS_Q。选通信号移位电路21可以同步于第四分频时钟信号QBCLK来将选通控制信号DQS_ODT移位，以产生第二传输选通控制信号DQS_QB。对于不同的实施例，用于将选通控制信号DQS_ODT移位的移位时间可以被不同地设置。
第二合成电路22可以将第一传输选通控制信号DQS_Q和第二传输选通控制信号DQS_QB合成，以产生选通合成信号DQS_SUM。第二合成电路22可以产生选通合成信号DQS_SUM，如果第一传输选通控制信号DQS_Q和第二传输选通控制信号DQS_QB中的任意一个被使能，则所述选通合成信号DQS_SUM被使能。第二合成电路22可以缓冲第一传输选通控制信号DQS_Q以产生选通合成信号DQS_SUM。第二合成电路22可以缓冲第二传输选通控制信号DQS_QB以产生选通合成信号DQS_SUM。
参考图7，驱动控制电路30可以包括第一驱动控制电路31和第二驱动控制电路32。
第一驱动控制电路31可以基于选通合成信号DQS_SUM从第一命令合成信号ODT_SUM<1>和第一驱动信号DRV<1>中的任意一个产生第一驱动控制信号ODTEN<1>。如果选通合成信号DQS_SUM被禁止为具有逻辑“高”电平，则第一驱动控制电路31可以缓冲第一驱动信号DRV<1>以产生第一驱动控制信号ODTEN<1>。在这种情况下，可以产生用来包括关于用于驱动输出数据DOUT的驱动能力的信息的第一驱动控制信号ODTEN<1>。如果选通合成信号DQS_SUM被使能为具有逻辑“低”电平，则第一驱动控制电路31可以缓冲第一命令合成信号ODT_SUM<1>以产生第一驱动控制信号ODTEN<1>。在这种情况下，可以产生用来包括关于外部电阻值的信息的第一驱动控制信号ODTEN<1>。
第二驱动控制电路32可以基于选通合成信号DQS_SUM从第二命令合成信号ODT_SUM<2>和第二驱动信号DRV<2>中的任意一个产生第二驱动控制信号ODTEN<2>。如果选通合成信号DQS_SUM被禁止为具有逻辑“高”电平，则第二驱动控制电路32可以缓冲第二驱动信号DRV<2>以产生第二驱动控制信号ODTEN<2>。在这种情况下，可以产生用来包括关于用于驱动输出数据DOUT的驱动能力的信息的第二驱动控制信号ODTEN<2>。如果选通合成信号DQS_SUM被使能为具有逻辑“低”电平，则第二驱动控制电路32可以缓冲第二命令合成信号ODT_SUM<2>以产生第二驱动控制信号ODTEN<2>。在这种情况下，可以产生用来包括关于外部电阻值的信息的第二驱动控制信号ODTEN<2>。
在下文中参考图8结合下面的示例来描述根据实施例的半导体器件100的操作，在所述示例中从第一命令CMD<1>产生第一驱动控制信号和第二驱动控制信号ODTEN<1:2>以执行ODT操作。
首先，在说明半导体器件100的操作之前，描述第一分频时钟信号至第四分频时钟信号ICLK、QCLK、IBCLK和QBCLK之间的相位差。
可以产生具有与第三分频时钟信号IBCLK相反的相位的第一分频时钟信号ICLK。可以产生具有与第四分频时钟信号QBCLK相反的相位的第二分频时钟信号QCLK。可以产生领先了第二分频时钟信号QCLK 90度相位的第一分频时钟信号ICLK。可以产生领先了第三分频时钟信号IBCLK 90度相位的第二分频时钟信号QCLK。可以产生领先了第四分频时钟信号QBCLK 90度相位的第三分频时钟信号IBCLK。
在时间点“T1”处，命令移位电路110可以同步于第一分频时钟信号ICLK来将第一命令CMD<1>移位，以产生依次被使能的第一延迟数据命令至第八延迟数据命令DODT<1:8>。
内部命令发生电路120可以基于第一偏移信号至第五偏移信号MOFS<1:5>从第一延迟数据命令至第八延迟数据命令DODT<1:8>产生具有逻辑“高”电平的第一内部数据命令DODT_I。第一内部数据命令DODT_I的使能时段可以基于第一偏移信号至第五偏移信号MOFS<1:5>的逻辑电平组合来确定。
第一定时控制电路130可以同步于第一分频时钟信号ICLK来锁存第一内部数据命令DODT_I，以输出第一内部数据命令DODT_I的已锁存命令作为第一传输命令TDODT_I。
因为第一传输命令TDODT_I被使能为具有逻辑“高”电平，所以第一传输电路141可以从第二电阻值设置信号RTT<2>来产生第一预驱动控制信号ODT_PREI<1>。因为第一传输命令TDODT_I被使能为具有逻辑“高”电平，所以第一传输电路141可以从第五电阻值设置信号RTT<5>来产生第二预驱动控制信号ODT_PREI<2>。
在时间点“T2”处，内部命令发生电路120可以基于第一偏移信号至第五偏移信号MOFS<1:5>从第一延迟数据命令至第八延迟数据命令DODT<1:8>产生具有逻辑“高”电平的第二内部数据命令DODT_IB。第二内部数据命令DODT_IB的使能时段可以基于第一偏移信号至第五偏移信号MOFS<1:5>的逻辑电平组合来确定。
第一定时控制电路130可以同步于第三分频时钟信号IBCLK来锁存第二内部数据命令DODT_IB，以输出第三内部数据命令DODT_IB的已锁存命令作为第二传输命令TDODT_IB。
因为第二传输命令TDODT_IB被使能为具有逻辑“高”电平，所以第二传输电路142可以从第二电阻值设置信号RTT<2>产生第三预驱动控制信号ODT_PREIB<1>。因为第二传输命令TDODT_IB被使能为具有逻辑“高”电平，所以第二传输电路142可以从第五电阻值设置信号RTT<5>产生第四预驱动控制信号ODT_PREIB<2>。
在时间点“T3”处，第二定时控制电路150可以同步于第四分频时钟信号QBCLK来锁存第三预驱动控制信号ODT_PREIB<1>，以产生第三传输驱动控制信号TODT_PREIB<1>。第二定时控制电路150可以同步于第四分频时钟信号QBCLK来锁存第四预驱动控制信号ODT_PREIB<2>，以产生第四传输驱动控制信号TODT_PREIB<2>。
第一合成电路160可以缓冲第三传输驱动控制信号TODT_PREIB<1>以产生第一命令合成信号ODT_SUM<1>。第一合成电路160可以缓冲第四传输驱动控制信号TODT_PREIB<2>以产生第二命令合成信号ODT_SUM<2>。
选通信号移位电路21可以同步于第四分频时钟信号QBCLK来将选通控制信号DQS_ODT移位，以产生具有逻辑“低”电平的第二传输选通控制信号DQS_QB。
第二合成电路22可以缓冲第二传输选通控制信号DQS_QB以产生具有逻辑“低”电平的选通合成信号DQS_SUM。
第一驱动控制电路31可以基于具有逻辑“低”电平的选通合成信号DQS_SUM来缓冲第一命令合成信号ODT_SUM<1>以产生第一驱动控制信号ODTEN<1>。第二驱动控制电路32可以基于具有逻辑“低”电平的选通合成信号DQS_SUM来缓冲第二命令合成信号ODT_SUM<2>以产生第二驱动控制信号ODTEN<2>。
数据输出电路40可以使用基于第一驱动控制信号和第二驱动控制信号ODTEN<1:2>而控制的驱动能力来输出输入数据DIN作为输出数据DOUT。即，数据输出电路40可以基于第一驱动控制信号和第二驱动控制信号ODTEN<1:2>来执行ODT操作，以输出所述输出数据DOUT。
在时间点“T4”处，第二定时控制电路150可以同步于第二分频时钟信号QCLK来锁存第一预驱动控制信号ODT_PREI<1>，以产生具有逻辑“高”电平的第一传输驱动控制信号TODT_PREI<1>。第二定时控制电路150可以同步于第二分频时钟信号QCLK来锁存第二预驱动控制信号ODT_PREI<2>，以产生具有逻辑“高”电平的第二传输驱动控制信号TODT_PREI<2>。
第一合成电路160可以缓冲第一传输驱动控制信号TODT_PREI<1>以产生第一命令合成信号ODT_SUM<1>。第一合成电路160可以缓冲第二传输驱动控制信号TODT_PREI<2>以产生第二命令合成信号ODT_SUM<2>。
第一驱动控制电路31可以基于具有逻辑“低”电平的选通合成信号DQS_SUM来缓冲第一命令合成信号ODT_SUM<1>以产生第一驱动控制信号ODTEN<1>。第一驱动控制电路31可以基于具有逻辑“低”电平的选通合成信号DQS_SUM来缓冲第二命令合成信号ODT_SUM<2>以产生第二驱动控制信号ODTEN<2>。
数据输出电路40可以使用基于第一驱动控制信号和第二驱动控制信号ODTEN<1:2>而控制的驱动能力来输出输入数据DIN作为输出数据DOUT。即，数据输出电路40可以基于第一驱动控制信号和第二驱动控制信号ODTEN<1:2>来执行ODT操作，以输出所述输出数据DOUT。
如上所述，根据实施例的半导体器件100可以通过同步于相同的分频时钟信号锁存经由不同路径产生的命令合成信号和选通合成信号来防止命令合成信号与选通合成信号之间的不匹配。另外，根据实施例的半导体器件100可以通过同步于相同的分频时钟信号锁存经由不同路径产生的命令合成信号和选通合成信号以及通过从命令合成信号和选通合成信号的已锁存信号产生用于执行ODT操作的信号来提供具有期望范围的定时参数‘tADC’。
参考图1至图8描述的半导体器件100可以应用于电子系统，该电子系统包括存储系统、图形系统、计算系统、移动系统等。例如，如图9中所示，根据实施例的电子系统1000可以包括数据储存电路1001、存储器控制器1002、缓冲存储器1003以及I/O接口1004。
基于从存储器控制器1002输出的控制信号，数据储存电路1001可以储存从存储器控制器1002输出的数据或者可以将所储存的数据读取并输出到存储器控制器1002。数据储存电路1001可以包括非易失性存储器，即使在其电源被中断时该非易失性存储器也可以保留所储存的数据。非易失性存储器可以是诸如NOR型快闪存储器或NAND型快闪存储器的快闪存储器、相变随机存取存储器(PRAM)、电阻式随机存取存储器(RRAM)、自旋转移力矩随机存取存储器(STTRAM)、磁随机存取存储器(MRAM)等。
存储器控制器1002可以经由I/O接口1004接收从外部设备(例如，主机设备)输出的命令，并且可以对从主机设备输出的命令进行解码以控制用于将数据输入到数据储存电路1001或缓冲存储器1003的操作、或者用于输出储存在数据储存电路1001或缓冲存储器1003中的数据的操作。尽管图9用单个框示出了存储器控制器1002，但是存储器控制器1002可以包括用于控制具有非易失性存储器的数据储存电路1001的一个控制器和用于控制具有易失性存储器的缓冲存储器1003的另一个控制器。
缓冲存储器1003可以暂时储存由存储器控制器1002处理的数据。即，缓冲存储器1003可以暂时储存从数据储存电路1001输出的或要输入到数据储存电路1001的数据。缓冲存储器1003可以包括图1中所示的存储器件。缓冲存储器1003可以基于控制信号来储存从存储器控制器1002输出的数据。缓冲存储器1003可以读出储存在其中的数据，并且可以将数据输出到存储器控制器1002。缓冲存储器1003可以包括易失性存储器，诸如动态随机存取存储器(DRAM)、移动DRAM或静态随机存取存储器(SRAM)。
I/O接口1004可以将存储器控制器1002物理地和电气地连接到外部设备(即，主机)。因此，存储器控制器1002可以通过I/O接口1004从外部设备(即，主机)接收控制信号和数据，并且可以经由I/O接口1004来将由存储器控制器1002产生的数据输出到外部设备(即，主机)。即，电子系统1000可以经由I/O接口1004与主机通信。I/O接口1004可以包括诸如以下协议的各种接口协议中的任意一种：通用串行总线(USB)、多媒体卡(MMC)、外围组件互连快速(PCI-E)、串行附接SCSI(SAS)、串行AT附件(SATA)、并行AT附件(PATA)、小型计算机系统接口(SCSI)、增强型小型设备接口(ESDI)和集成驱动电子设备(IDE)。
电子系统1000可以被用作主机的辅助储存设备或被用作外部储存设备。电子系统1000可以包括固态盘(SSD)、USB存储器、安全数字(SD)卡、迷你安全数字(mSD)卡、微型安全数字(微型SD)卡、安全数字高容量(SDHC)卡、记忆棒卡、智能媒体(SM)卡、多媒体卡(MMC)、嵌入式多媒体卡(eMMC)、紧凑型闪存(CF)卡等。

Claims (22)

1.一种半导体器件，包括
命令合成电路，其被配置为与第一分频时钟信号同步以基于偏移信号来将命令移位，并且被配置为与第二分频时钟信号同步以从经移位的命令产生命令合成信号；
选通控制信号合成电路，其被配置为与所述第二分频时钟信号同步，以从选通控制信号产生选通合成信号；以及
驱动控制电路，其被配置为基于所述选通合成信号从所述命令合成信号和驱动信号中的任意一个产生驱动控制信号。
2.如权利要求1的半导体器件，
其中，所述命令合成信号包括关于外部电阻值的信息；以及
其中，所述驱动信号包括关于用于驱动输出数据的驱动能力的信息。
3.如权利要求1所述的半导体器件，其中，所述第一分频时钟信号和所述第二分频时钟信号具有不同的相位。
4.如权利要求1所述的半导体器件，其中，所述命令合成电路包括：
传输命令发生电路，其被配置为同步于所述第一分频时钟信号来将所述命令移位由所述偏移信号设置的延迟时间，以产生传输命令；以及
命令合成信号发生电路，其被配置为与所述第二分频时钟信号同步，以基于所述传输命令的逻辑电平从电阻值设置信号产生所述命令合成信号。
5.如权利要求4所述的半导体器件，其中，所述传输命令发生电路包括：
命令移位电路，其被配置为同步于所述第一分频时钟信号来将所述命令移位，以产生多个延迟数据命令；
内部命令发生电路，其被配置为基于所述偏移信号从所述多个延迟数据命令产生内部数据命令；以及
第一定时控制电路，其被配置为同步于所述第一分频时钟信号来锁存所述内部数据命令，以输出已锁存的内部数据命令作为所述传输命令。
6.如权利要求4所述的半导体器件，其中，所述命令合成信号发生电路包括：
信号传输电路，其被配置为当所述传输命令被使能时，输出所述电阻值设置信号作为预驱动控制信号；
第二定时控制电路，其被配置为同步于所述第二分频时钟信号来锁存所述预驱动控制信号，以输出已锁存的预驱动控制信号作为传输驱动控制信号；以及
第一合成电路，其被配置为缓冲所述传输驱动控制信号，以输出缓冲的传输驱动控制信号作为所述命令合成信号。
7.如权利要求1所述的半导体器件，其中，所述选通控制信号合成电路包括：
选通信号移位电路，其被配置为同步于所述第二分频时钟信号来将所述选通控制信号移位，以产生传输选通控制信号；以及
第二合成电路，其被配置为缓冲所述传输选通控制信号，以输出缓冲的传输选通控制信号作为所述选通合成信号。
8.一种半导体器件，包括：
命令合成电路，其被配置为与第一分频时钟信号和第三分频时钟信号同步以基于偏移信号来将命令移位，并且被配置为与第二分频时钟信号和第四分频时钟信号同步以从经移位的命令产生命令合成信号；
选通控制信号合成电路，其被配置为与所述第二分频时钟信号和所述第四分频时钟信号同步，以从选通控制信号产生选通合成信号；以及
驱动控制电路，其被配置为基于所述选通合成信号从所述命令合成信号和驱动信号中的任意一个产生驱动控制信号。
9.如权利要求8所述的半导体器件，
其中，所述命令合成信号包括关于外部电阻值的信息；以及
其中，所述驱动信号包括关于用于驱动输出数据的驱动能力的信息。
10.如权利要求8所述的半导体器件，
其中，所述第一分频时钟信号、所述第二分频时钟信号、所述第三分频时钟信号和所述第四分频时钟信号的相位彼此不同；
其中，所述第一分频时钟信号的相位与所述第三分频时钟信号的相位相反；以及
其中，所述第二分频时钟信号的相位与所述第四分频时钟信号的相位相反。
11.如权利要求8所述的半导体器件，其中，所述命令合成电路包括：
传输命令发生电路，其被配置为同步于所述第一分频时钟信号和所述第三分频时钟信号来将所述命令移位由所述偏移信号设置的延迟时间，以产生第一传输命令和第二传输命令；以及
命令合成信号发生电路，其被配置为与所述第二分频时钟信号和所述第四分频时钟信号同步，以基于所述第一传输命令和所述第二传输命令的逻辑电平从电阻值设置信号产生所述命令合成信号。
12.如权利要求11所述的半导体器件，其中，所述第一传输命令同步于所述第一分频时钟信号来产生，并且其中，所述第二传输命令同步于所述第三分频时钟信号来产生。
13.如权利要求11所述的半导体器件，其中，所述传输命令发生电路包括：
命令移位电路，其被配置为同步于所述第一分频时钟信号和所述第三分频时钟信号来将所述命令移位，以产生多个延迟数据命令；
内部命令发生电路，其被配置为基于所述偏移信号从所述多个延迟数据命令产生第一内部数据命令和第二内部数据命令；以及
第一定时控制电路，其被配置为同步于所述第一分频时钟信号和所述第三分频时钟信号来锁存所述第一内部数据命令和所述第二内部数据命令，以输出所述第一内部数据命令和所述第二内部数据命令的已锁存命令作为所述第一传输命令和所述第二传输命令。
14.如权利要求11所述的半导体器件，其中，所述命令合成信号发生电路包括：
信号传输电路，其被配置为当所述第一传输命令和所述第二传输命令被使能时，输出所述电阻值设置信号作为第一预驱动控制信号和第二预驱动控制信号；
第二定时控制电路，其被配置为同步于所述第二分频时钟信号来锁存所述第一预驱动控制信号和所述第二预驱动控制信号，以输出所述第一预驱动控制信号和所述第二预驱动控制信号的已锁存信号作为第一传输驱动控制信号和第二传输驱动控制信号；以及第一合成电路，其被配置为将所述第一传输驱动控制信号和所述第二传输驱动控制信号合成，以输出所述第一传输驱动控制信号和所述第二传输驱动控制信号的合成信号作为所述命令合成信号。
15.如权利要求14所述的半导体器件，其中，所述信号传输电路包括：
第一传输电路，其被配置为当所述第一传输命令被使能时，输出所述电阻值设置信号作为所述第一预驱动控制信号；以及
第二传输电路，其被配置为当所述第二传输命令被使能时，输出所述电阻值设置信号作为所述第二预驱动控制信号。
16.如权利要求8所述的半导体器件，其中，所述选通控制信号合成电路包括：
选通信号移位电路，其被配置为同步于所述第二分频时钟信号和所述第四分频时钟信号来将所述选通控制信号移位，以产生第一传输选通控制信号和第二传输选通控制信号；以及
第二合成电路，其被配置为将所述第一传输选通控制信号和所述第二传输选通控制信号合成，以输出所述第一传输选通控制信号和第二传输选通控制信号的合成信号作为所述选通合成信号。
17.如权利要求8所述的半导体器件，
其中，当所述选通合成信号被使能时，所述驱动控制电路从所述命令合成信号产生所述驱动控制信号；以及
其中，当所述选通合成信号被禁止时，所述驱动控制电路从所述驱动信号产生所述驱动控制信号。
18.一种半导体器件，包括：
命令合成电路，其被配置为与第一分频时钟信号同步以基于偏移信号来将第一命令或第二命令移位，并且被配置为与第二分频时钟信号同步以从所述第一命令或所述第二命令的经移位的命令产生第一命令合成信号和第二命令合成信号；
选通控制信号合成电路，其被配置为与所述第二分频时钟信号同步，以从选通控制信号产生选通合成信号；以及
驱动控制电路，其被配置为基于所述选通合成信号从所述第一命令合成信号和所述第二命令合成信号或者第一驱动信号和第二驱动信号产生第一驱动控制信号和第二驱动控制信号。
19.如权利要求18所述的半导体器件，其中，所述命令合成电路包括：
传输命令发生电路，其被配置为同步于所述第一分频时钟信号来将所述第一命令或所述第二命令移位由所述偏移信号设置的延迟时间，以产生第一传输命令和第二传输命令；以及
命令合成信号发生电路，其被配置为与所述第二分频时钟信号同步，以基于所述第一传输命令和所述第二传输命令的逻辑电平从电阻值设置信号产生所述第一命令合成信号和所述第二命令合成信号。
20.如权利要求19所述的半导体器件，其中，所述传输命令发生电路包括：
命令移位电路，其被配置为同步于所述第一分频时钟信号来将所述第一命令移位以产生多个延迟数据命令，并且被配置为同步于所述第一分频时钟信号来将所述第二命令移位以产生多个延迟写入命令；
内部命令发生电路，其被配置为基于所述偏移信号从所述多个延迟数据命令产生内部数据命令，并且被配置为基于所述偏移信号从所述多个延迟写入命令产生内部写入命令；以及
第一定时控制电路，其被配置为同步于所述第一分频时钟信号来锁存所述内部数据命令，以输出已锁存的内部数据命令作为所述第一传输命令，并且被配置为同步于所述第一分频时钟信号来锁存所述内部写入命令，以输出已锁存的内部写入命令作为所述第二传输命令。
21.如权利要求19所述的半导体器件，其中，所述命令合成信号发生电路包括：
信号传输电路，其被配置为当所述第一传输命令被使能时，输出所述电阻值设置信号作为第一预驱动控制信号，并且被配置为当所述第二传输命令被使能时，输出所述电阻值设置信号作为第二预驱动控制信号；
第二定时控制电路，其被配置为同步于所述第二分频时钟信号来锁存所述第一预驱动控制信号，以输出所述第一预驱动控制信号的已锁存信号作为第一传输驱动控制信号，并且被配置为同步于所述第二分频时钟信号来锁存所述第二预驱动控制信号，以输出所述第二预驱动控制信号的已锁存信号作为第二传输驱动控制信号；以及
第一合成电路，其被配置为缓冲所述第一传输驱动控制信号，以输出所述第一传输驱动控制信号的缓冲信号作为所述第一命令合成信号，并且被配置为缓冲所述第二传输驱动控制信号，以输出所述第二传输驱动控制信号的缓冲信号作为所述第二命令合成信号。
22.如权利要求18所述的半导体器件，其中，所述选通控制信号合成电路包括：
选通信号移位电路，其被配置为同步于所述第二分频时钟信号来将所述选通控制信号移位，以产生传输选通控制信号；以及
第二合成电路，其被配置为缓冲所述传输选通控制信号，以输出缓冲的传输选通控制信号作为所述选通合成信号。
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