KR101247268B1 - 반도체 장치 - Google Patents

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Abstract

반도체 장치가 개시된다. 본 발명에 따른 반도체 장치는, 임피던스 값을 조정하기 위한 임피던스 조정신호를 생성하는 임피던스 조정신호 생성부, 제1설정값에 응답하여 상기 임피던스 조정신호를 변경해 제1가공신호를 생성하는 제1가공부, 제1클럭 경로에 연결되고 상기 임피던스 조정신호에 의해 임피던스 값이 결정되는 제1클럭 터미네이션부 및 제2클럭 경로에 연결되고 상기 제1가공신호에 의해 임피던스 값이 결정되는 제2클럭 터미네이션부를 포함한다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은 임피던스(Impedence)를 제어하는 반도체 장치에 관한 것이다.
클럭을 사용하는 시스템에서는 클럭의 듀티 사이클(Duty cycle)이 정확하게 제어되는 것은 매우 중요하다. 클럭의 듀티 사이클이란 클럭의 하이 펄스(High pulse) 폭 대 로우 펄스(Low pulse) 폭의 비율을 의미한다. 최근의 메모리장치, 특히 DDR(Double Data Rate) 동기식 메모리장치는 데이터를 스트로브(Strobe)하기 위해 클럭을 사용하는데, 클럭의 라이징 에지(Rising edge) 및 폴링 에지(falling edge)에 동기되어 한 클록 주기 동안 연속적으로 두 비트의 데이터가 입/출력되기 때문에, 클럭의 듀티 사이클이 50%를 유지하지 못하면 데이터의 마진(Margin)이 확보되지 않아 입/출력되는 데이터가 왜곡될 수 있다. 따라서 메모리장치에 있어서 클럭의 듀티 사이클이 정확하게 제어되는 것은 매우 중요하다.
메모리장치로 입력되는 클럭은 외부의 클럭생성기에서 생성되어 전송선로를 이용하여 메모리장치로 전달된다. 이러한 경우 클럭생성기의 미스매치(Mismatch), 전송과정에서 유입되는 외부잡음(Noise), 전송선로에서의 전기신호의 진폭 감쇄 등에 의해 클럭의 '하이' 펄스 폭과 '로우' 펄스 폭이 상이해져 클럭의 듀티 사이클이 왜곡될 가능성이 매우 크다. 이러한 문제를 해결하기 위해 메모리장치 내부에는 듀티 사이클을 보정해줄 수 있는 듀티 사이클 보정 회로(DCC: Duty Cycle Corrector)가 사용되고 있기는 하지만, 듀티 사이클 보정 회로를 사용한다고 하더라도 온칩 전원전압 잡음(On-chip power noise) 등에 기인하여 클럭의 듀티 사이클을 정확히 50%로 유지하는 것은 쉽지 않다.
본 발명은 상기 문제점을 해결하기 위하여 제안된 것으로서, 듀티 사이클 왜곡 정도에 따라 터미네이션 저항값을 변경해 듀티 사이클의 왜곡을 줄일 수 있는 반도체 장치를 제공한다.
상기 목적을 달성하기 위한, 본 발명에 따른 반도체 장치는, 임피던스 값을 조정하기 위한 임피던스 조정신호를 생성하는 임피던스 조정신호 생성부, 제1설정값에 응답하여 상기 임피던스 조정신호를 변경해 제1가공신호를 생성하는 제1가공부, 제1클럭 경로에 연결되고 상기 임피던스 조정신호에 의해 임피던스 값이 결정되는 제1클럭 터미네이션부, 및 제2클럭 경로에 연결되고 상기 제1가공신호에 의해 임피던스 값이 결정되는 제2클럭 터미네이션부를 포함하는 것을 특징으로 할 수 있다.
또한, 본 발명에 따른 반도체 장치는, 제1데이터 경로에 연결되고 상기 임피던스 조정신호에 의해 임피던스 값이 결정되는 제1데이터 터미네이션부 및 제2데이터 경로에 연결되고 상기 제1가공신호에 의해 임피던스 값이 결정되는 제2데이터 터미네이션부를 더 포함하는 것을 특징으로 할 수 있다.
또한, 본 발명에 따른 반도체 장치는, 임피던스 값을 교정하기 위한 임피던스 조정신호를 생성하는 임피던스 조정신호생성부, 제1설정값에 응답하여 상기 임피던스 조정신호를 변경해 제1가공신호를 생성하는 제1가공부, 제2설정값에 응답하여 상기 임피던스 조정신호를 변경해 제2가공신호를 생성하는 제2가공부, 커맨드계열 경로에 연결되며 상기 제1가공신호에 의해 임피던스 값이 결정되는 제1터미네이션부 및 데이터계열 경로에 연결되며 상기 제2가공신호에 의해 임피던스 값이 결정되는 제2터미네이션부를 포함하는 것을 특징으로 할 수 있다.
본 발명은 정데이터클럭 패드와 부데이터클럭 패드 중 어느 하나의 터미네이션 저항값만을 조절해줌으로써 클럭의 듀티 사이클 왜곡을 최소화할 수 있다.
또한, 본 발명은 커맨드계열 패드와 데이터계열 패드의 터미네이션 저항값을 정교하게 조절하여, 클럭의 듀티 사이클 왜곡을 최소화할 수 있다.
도 1은 본 발명의 제1실시예에 따른 반도체 장치를 나타낸 도면.
도 2는 본 발명의 제2실시예에 따른 반도체 장치를 나타낸 도면.
도 3은 본 발명의 제3실시예에 따른 반도체 장치를 나타낸 도면.
도 4는 도 3에 도시된 부클럭 터미네이션부(370)를 상세히 나타낸 도면.
도 5는 본 발명의 제4실시예에 따른 반도체 장치를 나타낸 도면.
도 6은 본 발명의 제5실시예에 따른 반도체 장치를 나타낸 도면.
이하 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
클럭의 듀티 사이클은 클럭의 전체적인 전압 레벨(커몬 모드 레벨)을 높이거나 낮춤으로써 조절이 가능하다. 즉, 커몬 모드 레벨 전압이 높아지면 클럭의 하이 펄스 폭이 길어지고, 커몬 모드 레벨 전압이 낮아지면 클럭의 로우 펄스 폭이 길어진다.
한편, 클럭의 커몬 모드 레벨 전압은 터미네이션 저항값을 조절하여 변경할 수 있다. 예컨데, 풀업 터미네이션의 강도가 강해지면(풀업 터미네이션 저항값이 줄어들면) 커몬 모드 레벨 전압이 상승하고, 풀업 터미네이션의 강도가 약해지면(풀업 터미네이션 저항값이 늘어나면) 커몬 모드 레벨 전압이 하강한다.
즉, 클럭의 듀티 사이클 왜곡은 터미네이션 저항값을 조절함으로써 최소화할 수 있는데, 지금부터 터미네이션 저항값을 조절하는 반도체 장치에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 제1실시예에 따른 반도체 장치를 나타낸 도면이다.
도 1에 도시된 바와 같이, 반도체 장치는 임피던스 조정신호생성부(310), 제1가공부(380), 제1클럭 터미네이션부(360) 및 제2클럭 터미네이션부(370)를 포함할 수 있다.
임피던스 조정신호 생성부(310)는 PVT(Process, Voltage, Temparature)변화에 따른 터미네이션 저항값 오차를 교정하기 위한 임피던스 조정신호(CNTSIG<0:N>)를 생성한다. 임피던스 조정신호 생성부(310)는 ZQ캘리브래이션회로라는 이름으로 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게는 널리 알려진 회로에 해당하므로, 여기서는 더 이상의 상세한 설명을 생략하기로 한다.
제1가공부(380)는 듀티 사이클을 보정하기 위한 제1설정값(MOD_SET1<0:3>)에 응답하여 임피던스 조정신호(CNTSIG<0:N>)를 가공해, 제1가공신호(MOD_CNTSIG1<0:N>)를 생성한다. 제1가공부(380)는 제1설정값(MOD_SET1<0:3>)에 따라 임피던스 조정신호(CNTSIG<0:N>)의 값을 늘리거나 줄이는 감/가산기를 포함할 수 있다. 이 경우, 제1설정값(MOD_SET1<0:3>)을 구성하는 신호 중 1비트의 신호(MOD_SET1<0>)는 감산 또는 가산을 알리는 감/가산 신호로 사용되고, 나머지 비트의 신호들(MOD_SET1<1:3>)은 감산 또는 가산될 값을 나타내는 조절신호로 사용될 수 있다. 제1설정값(MOD_SET1<0:3>)의 구성에 대해서는 하기의 표 1에 나타냈다.
제1설정값(MOD_SET1<0:3>)의 구성
감/가산신호(MOD_SET1<0>) 조절신호(MOD_SET1<1:3>)
1: 가산(+) 001 ~ 111
0: 감산(-) 001 ~ 111
제1설정값(MOD_SET1<0:3>)은 듀티 사이클을 보정하기 위한 정보이다. 상술한 바와 같이, 데이터클럭의 '하이' 펄스 폭과 '로우' 펄스 폭이 상이하여 데이터클럭의 듀티 사이클 왜곡이 발생한 경우에는 데이터클럭의 커몬 모드 레벨 전압을 조절함으로써 데이터클럭의 듀티 사이클 왜곡을 최소화할 수 있고, 이 때 데이터클럭의 커몬 모드 레벨 전압은 터미네이션의 저항값을 조절함으로써 변경할 수 있다. 따라서 제1설정값(MOD_SET1<0:3>)을 통해 터미네이션 저항값을 조절하여 데이터클럭의 듀티 사이클을 보정할 수 있다. 반도체 메모리장치의 경우 터미네이션 임피던스 값의 설정은 모드 레지스터 셋팅(MRS: Mode Register Setting) 또는 확장 모드 레지스터 셋팅(EMRS: Extended Mode Register Setting)에 의하여 이루어지는데, 이 경우 제1설정값(MOD_SET1<0:3>)은 모드 레지스터 셋팅 또는 확장 모드 레지스터 셋팅 회로에서 출력되는 신호가 된다. 감/가산신호(MOD_SET1<0>)가 '1'이면 가산(+), '0'이면 감산(-)을 의미한다. 예를 들어, 임피던스 조정신호(CNTSIG<0:5>)가 '101010'인데 제1설정값(MOD_SET1<0:3>)이 '1001'이면, 감/가산 신호(MOD_SET1<0>)가 '1'이므로 가산(+)연산을 수행하고, 조절신호(MOD_SET1<1:3>)는 제1설정값(MOD_SET1<0:3>)의 나머지 비트인 '001'이 된다. 따라서 제1가공부(320)는 임피던스 조정신호(CNTSIG<0:5>)에 조절신호(MOD_SET1<1:3>)인 '001'을 가산(+)하여 '101011'인 제1가공신호(MOD_CNTSIG1<0:5>)를 출력한다. 한편, 제1설정값(MOD_SET1<0:3>)이 '0001'이면 감/가산 신호(MOD_SET1<0>)가 '0'이므로 감산(-)연산을 수행하고, 조절신호(MOD_SET1<1:3>)는 제1설정값(MOD_SET1<0:3>)의 나머지 비트인 '001'이 된다. 따라서 제1가공부(320)는 임피던스 조정신호(CNTSIG<0:5>)에 조절신호(MOD_SET1<1:3>)인 '001'을 감산(-)하여 '101001'인 제1가공신호(MOD_CNTSIG1<0:5>)를 출력한다.
제1클럭 터미네이션부(360)는 제1클럭 경로에 연결되고 임피던스 조정신호(CNTSIG<0:N>)에 의해 임피던스 값이 결정된다.
제2클럭 터미네이션부(370)는 제2클럭 경로에 연결되고 제1가공신호(MOD_CNTSIG1<0:N>)에 의해 임피던스 값이 결정된다.
도 1에서는 설명의 편의를 위해, 제1클럭이 정데이터클럭(WCK)이고, 제2클럭이 부데이터클럭(WCKB)인 경우를 도시하였다. 제1클럭 터미네이션부(360)는 임피던스 조정신호(CNTSIG<0:N>)에 의해 결정되는 임피던스 값으로 정데이터클럭 패드(WCK PAD)를 터미네이션하여 정데이터클럭 패드(WCK PAD)로 입력되는 정데이터클럭(WCK)의 임피던스를 매칭한다. 여기서 정데이터클럭 패드(WCK_PAD)란, 데이터를 스트로브하기 위한 정데이터클럭(WCK)을 입력받는 패드를 의미한다. 그리고 제2클럭 터미네이션부(370)는 제1가공신호(MOD_CNTSIG1<0:N>)에 의해 결정되는 임피던스 값으로 부데이터클럭 패드(WCKB PAD)를 터미네이션 하여 부데이터클럭 패드(WCKB PAD)로 입력되는 부데이터클럭(WCKB)의 임피던스를 매칭한다. 여기서 부데이터클럭 패드(WCKB PAD)란, 정데이터클럭(WCK)의 반전 신호인 부데이터클럭(WCKB)을 입력받는 패드를 의미한다.
데이터클럭의 레벨은 정데이터클럭(WCK)과 부데이터클럭(WCKB)의 상대적인 레벨 차이에 따라 결정된다. 즉, 정데이터클럭(WCK)이 부데이터클럭(WCKB)보다 크면 데이터클럭의 레벨은 '하이'이고, 정데이터클럭(WCK)이 부데이터클럭(WCKB)보다 작으면 데이터클럭의 레벨은 '로우'이다.
한편, 정데이터클럭(WCK)이 부데이터클럭(WCKB)보다 큰 구간의 폭과 정데이터클럭(WCK)이 부데이터클럭(WCKB)보다 작은 구간의 폭이 상이하다면, 데이터클럭의 하이펄스 폭과 로우펄스 폭이 상이하여 데이터클럭의 듀티 사이클이 왜곡된 것이다.
따라서 데이터클럭의 듀티 사이클이 왜곡된 경우에는 정데이터클럭(WCK)과 부데이터클럭(WCKB) 중 어느 하나의 커몬 모드 레벨 전압을 조절하면 듀티 사이클을 보정할 수 있다. 예를 들어, 데이터클럭의 하이펄스 폭이 로우펄스 폭보다 긴 경우에는, 정데이터클럭(WCK)의 커몬 모드 레벨 전압을 낮추면 정데이터클럭(WCK)이 부데이터클럭(WCKB)보다 큰 구간의 폭이 줄어들어 데이터클럭의 하이펄스 폭이 줄어든다. 또는 부데이터클럭(WCKB)의 커몬 모드 레벨 전압을 높이면 위와 동일한 효과를 가져올 수 있다. 즉, 부데이터클럭(WCKB)의 커몬 모드 레벨 전압을 높이면 정데이터클럭(WCK)이 부데이터클럭(WCKB)보다 큰 구간의 폭이 줄어들어 데이터클럭의 하이펄스 폭이 줄어든다.
이 때 정데이터클럭(WCK) 또는 부데이터클럭(WCKB)의 커몬 모드 레벨 전압은 정데이터클럭(WCK) 또는 부데이터클럭(WCKB)의 터미네이션 저항값을 조절함으로써 변경할 수 있다. 즉, 정데이터클럭(WCK)의 터미네이션 저항값을 높이면, 정데이터클럭(WCK)의 커몬 모드 레벨 전압은 낮아지고, 정데이터클럭(WCK)의 터미네이션 저항값을 낮추면, 정데이터클럭(WCK)의 커몬 모드 레벨 전압은 높아진다. 마찬가지로, 부데이터클럭(WCKB)의 터미네이션 저항값을 높이면, 부데이터클럭(WCKB)의 커몬 모드 레벨 전압은 낮아진다.
따라서 본 발명에 따른 반도체 장치를 이용하면 제1클럭과 제2클럭 중 어느 하나의 터미네이션 저항값만을 조절하여 클럭의 듀티 사이클을 보정할 수 있다.
도 2는 본 발명의 제2실시예에 따른 반도체 장치를 나타낸 도면이다.
도 2에 도시된 바와 같이, 반도체 장치는 임피던스 조정신호 생성부(310), 제1가공부(380), 제1클럭 터미네이션부(360), 제2클럭 터미네이션부(370), 제1데이터 터미네이션부(420), 부데이터 터미네이션부(430)를 포함할 수 있다. 즉, 본 발명에 따른 반도체 장치는 도 1에 도시된 반도체 장치의 실시예에 제1데이터 터미네이션부(420), 제2데이터 터미네이션부(430)를 더 포함할 수 있다.
임피던스 조정신호 생성부(310), 제1가공부(380), 제1클럭 터미네이션부(360), 제2클럭 터미네이션부(370)의 구성 및 동작은 도 1에 도시된 실시예에서 설명한 바와 거의 동일하다.
한편 크기(Amplitude)는 동일하고 위상(Phase)이 서로 반대인 차동데이터(Differential data, DQ, DQB)를 전송할 때에, 정/부데이터(DQ, DQB)는 분리된 두 개의 신호라인을 통하여 각각 전송된다.
제1데이터 터미네이션부(420)는 제1데이터 경로에 연결되고 임피던스 조정신호(CNTSIG<0:N>)에 의해 임피던스 값이 결정된다.
제2데이터 터미네이션부(430)는 제2데이터 경로에 연결되고 제1가공신호(MOD_CNTSIG1<0:N>)에 의해 임피던스 값이 결정된다.
도 2에서는 설명의 편의를 위해 제1클럭은 정데이터클럭(WCK), 제2클럭은 부데이터클럭(WCKB), 제1데이터는 정데이터(DQ), 제2데이터는 부데이터(DQB)인 경우를 도시하였다. 제1데이터 터미네이션부(420)는 임피던스 조정신호(CNTSIG<0:N>)에 의해 결정된 임피던스 값으로 정데이터 패드(DQ PAD)를 터미네이션하여 정데이터 패드(DQ PAD)로 입력되는 정데이터(DQ)의 임피던스를 매칭한다. 여기서 정데이터 패드(DQ PAD)란 정데이터(DQ)의 입력을 관장하는 패드를 의미한다. 제2데이터 터미네이션부(430)는 제1가공신호(MOD_CNTSIG1<0:N>)에 의해 결정된 임퍼던스 값으로 부데이터 패드(DQB PAD)를 터미네이션하여 부데이터 패드(DQB PAD)로 입력되는 부데이터(DQB)의 임피던스를 매칭한다. 여기서 부데이터 패드(DQB PAD)란 부데이터(DQB)의 입력을 관장하는 패드를 의미한다.
차동 데이터가 전송되는 경우에, 데이터의 레벨은 정데이터(DQ)와 부데이터(DQB)의 상대적인 레벨 차이에 따라 결정된다. 즉, 정데이터(DQ)가 부데이터(DQB)보다 크면 데이터의 레벨은 '하이'이고, 정데이터(DQ)가 부데이터(DQB)보다 작으면 데이터의 레벨은 '로우'이다.
한편, 데이터가 "하이->로우->하이->로우"로 입력되는 경우에 '하이' 데이터의 펄스 폭과 '로우' 데이터의 펄스 폭이 상이할 수 있으며, 이는 결국 데이터의 듀티 사이클이 어긋나는 경우라 볼 수 있다. 즉, 정데이터(DQ)가 부데이터(DQB)보다 큰 구간의 폭과 정데이터(DQ)가 부데이터(DQB)보다 작은 구간의 폭이 상이하다면, 데이터의 하이펄스 폭과 로우펄스 폭이 상이하므로 데이터의 듀티 사이클이 왜곡된 경우라 볼 수 있다.
따라서 데이터의 듀티 사이클이 왜곡된 경우에는 정데이터(DQ)와 부데이터(DQB) 중 어느 하나의 커몬 모드 레벨 전압을 조절하면 듀티 사이클을 보정할 수 있다. 예를 들어, 데이터의 하이펄스 폭이 로우펄스 폭보다 긴 경우에는, 정데이터(DQ)의 커몬 모드 레벨 전압을 낮추면 정데이터(DQ)가 부데이터(DQB)보다 큰 구간의 폭이 줄어들어 데이터의 하이펄스 폭이 줄어든다. 또는 부데이터(DQB)의 커몬 모드 레벨 전압을 높이면 위와 동일한 효과를 가져올 수 있다. 즉, 부데이터(DQB)의 커몬 모드 레벨 전압을 높이면 정데이터(DQ)가 부데이터(DQB)보다 큰 구간의 폭이 줄어들어 데이터의 하이펄스 폭이 줄어든다.
이 때 정데이터(DQ) 또는 부데이터(DQB)의 커몬 모드 레벨 전압은 정데이터 (DQ) 또는 부데이터(DQB)의 터미네이션 저항값을 조절함으로써 변경할 수 있다. 즉, 정데이터(DQ)의 터미네이션 저항값을 높이면, 정데이터(DQ)의 커몬 모드 레벨 전압은 낮아지고, 정데이터(DQ)의 터미네이션 저항값을 낮추면, 정데이터(DQ)의 커몬 모드 레벨 전압은 높아진다. 마찬가지로, 부데이터(DQB)의 터미네이션 저항값을 높이면, 부데이터(DQB)의 커몬 모드 레벨 전압은 낮아진다.
따라서 본 발명에 따른 반도체 장치를 이용하면 정데이터클럭(WCK)과 부데이터클럭(WCKB) 중 어느 하나의 터미네이션 저항값만을 조절하여 데이터클럭의 듀티 사이클을 보정할 수 있고, 정데이터(DQ)와 부데이터(DQB) 중 어느 하나의 터미네이션 저항값만을 조절하여 데이터의 듀티 사이클을 보정할 수 있다.
한편, 도 2에 도시된 실시예에서 데이터클럭의 터미네이션 임피던스 값과 데이터의 터미네이션 임피던스 값이 동일하게 결정되는 이유는(예를 들어, 제1클럭 터미네이션부(360)와 제1데이터 터미네이션부(420)는 임피던스 조정신호(CNTSIG<0:N>)에 의해 임피던스 값이 동일하게 결정되고, 제2클럭 터미네이션부(370)와 제2데이터 터미네이션부(430)는 제1가공신호(MOD_CNTSIG1<0:N>)에 의해 임피던스 값이 동일하게 결정되는 이유는) 데이터클럭과 데이터는 서로 이웃하는 경로로 전달되어, 데이터클럭의 커몬 모드 레벨 전압이 변경되면 데이터의 커몬 모드 레벨 전압도 함께 영향을 받아 변경될 수 있기 때문이다.
하지만, 실질적으로는 데이터클럭과 데이터는 서로 이웃하기는 하나 다른 전송 선로를 통해 전달되므로, 데이터클럭과 데이터의 듀티 사이클 왜곡 정도는 차이가 날 수 있다. 이러한 경우를 위하여 데이터클럭의 터미네이션 저항값을 결정하기 위한 가공부와 데이터의 터미네이션 저항값을 결정하기 위한 가공부를 독립적으로 둘 수 있다. 즉, 도 3에 도시된 실시예와 같이, 반도체 장치는 임피던스 조정신호생성부(310), 제1가공부(380), 제1클럭 터미네이션부(360), 제2클럭 터미네이션부(370), 제2가공부(440), 제1데이터 터미네이션부(420), 제2데이터 터미네이션부(430)를 포함할 수 있다. 도 3에서는 설명의 편의를 위해 제1클럭은 정데이터클럭(WCK), 제2클럭은 부데이터클럭(WCKB), 제1데이터는 정데이터(DQ), 제2데이터는 부데이터(DQB)인 경우를 도시하였다.
임피던스 조정신호생성부(310), 제1가공부(380), 제1클럭 터미네이션부(360), 제2클럭 터미네이션부(370)의 구성 및 동작은 도 1에 도시된 실시예에서 설명한 바와 거의 동일하다.
제2가공부(440)는 듀티 사이클을 보정하기 위한 제2설정값(MOD_SET2<0:3>)에 응답하여 임피던스 조정신호(CNTSIG<0:N>)를 가공해, 제2가공신호(MOD_CNTSIG2<0:N>)를 생성한다. 제2가공부(440)는 제1설정값(MOD_SET1<0:3>) 대신에 제2설정값(MOD_SET2<0:3>)을 입력받는다는 점과 제1가공신호(MOD_CNTSIG1<0:N>) 대신에 제2가공신호(MOD_CNTSIG2<0:N>)를 생성한다는 점만 다를 뿐 제1가공부(380)와 구성 및 동작이 거의 동일하다.
제1데이터 터미네이션부(420)는 임피던스 조정신호(CNTSIG<0:N>)에 의해 결정된 임피던스 값으로 정데이터 패드(DQ PAD)를 터미네이션하여 정데이터 패드(DQ PAD)로 입력되는 정데이터(DQ)의 임피던스를 매칭한다.
제2데이터 터미네이션부(430)는 제2가공신호(MOD_CNTSIG2<0:N>)에 의해 결정된 임피던스 값으로 부데이터 패드(DQB PAD)를 터미네이션하여 부데이터 패드(DQB PAD)로 입력되는 부데이터(DQB)의 임피던스를 매칭한다.
따라서 본 발명에 따른 반도체 장치를 이용하면 정데이터클럭(WCK)과 부데이터클럭(WCKB) 중 어느 하나의 터미네이션 저항값만을 조절함으로써 데이터클럭의 듀티 사이클을 보정할 수 있고, 데이터클럭의 터미네이션 저항값을 결정하는 제1가공신호(MOD_CNTSIG1<0:N>)와는 별개인 제2가공신호(MOD_CNTSIG2<0:N>)를 이용하여 정데이터(DQ)와 부데이터(DQB) 중 어느 하나의 터미네이션 저항값만을 조절함으로써 데이터의 듀티 사이클을 더욱 정교하게 보정할 수 있다.
이처럼 제1가공부(380)와 제2가공부(440)를 독립적으로 구성함으로써, 클럭생성기의 미스매치, 전송과정에서 유입되는 외부잡음, 전송선로에서의 전기신호의 진폭 감쇄 등의 원인으로 데이터클럭과 데이터의 듀티 사이클 왜곡 정도가 차이가 나는 경우에도, 데이터클럭과 데이터의 터미네이션 저항값을 더욱 정확히 각각의 목표값으로 설정할 수 있어 데이터클럭과 데이터의 듀티 사이클을 더욱 정교하게 보정할 수 있다.
도 4는 도 3에 도시된 제2클럭 터미네이션부(370)를 상세히 나타낸 도면이다. 설명의 편의를 위해 제2클럭은 부데이터클럭(WCKB)인 경우를 예로 들어 설명한다.
도 4를 참조하면, 제2클럭 터미네이션부(370)는 풀업 터미네이션 동작의 활성화시에 제1가공신호(MOD_CNTSIG1<0:N>)에 따라 온/오프되는 다수의 풀업 터미네이션 저항(411~413)을 포함하여 구성된다. 다수의 풀업 터미네이션 저항(411~413)은 부데이터클럭 패드(WCKB PAD)에 병렬로 연결되어 부데이터클럭 패드(WCKB PAD)를 풀업 터미네이션한다. 풀업 터미네이션 활성화신호(PU_EN1)가 '로우'로 비활성화되면 OR게이트(410)로 출력되는 신호는 모두 '1'이 되기 때문에 모든 풀업 터미네이션 저항(411~413)이 오프된다. 따라서 이때는 풀업 터미네이션 동작이 이루어지지 않는다. 풀업 터미네이션 활성화신호(PU_EN1)가 '하이'로 활성화되면 제1가공신호(MOD_CNTSIG1<0:N>)는 그대로 풀업 터미네이션 저항(411~413)으로 입력된다. 따라서 이때는 제1가공신호(MOD_CNTSIG1<0:N>)의 값에 따라 풀업 터미네이션 저항(411~413)들이 온/오프되어 부데이터 패드(WCKB PAD)를 터미네이션한다.
제1클럭 터미네이션부(360), 제1데이터 터미네이션부(420), 제2데이터 터미네이션부(430)는 제2클럭 터미네이션부(370)와 동일하게 구성될 수 있으나 입력받는 신호는 다를 수 있다. 예를 들어, 도 3에 도시된 실시예를 보면, 제1클럭 터미네이션부(360)는 제1가공신호(MOD_CNTSIG1<0:N>) 대신에 임피던스 조정신호(CNTSIG<0:N>)를 입력받는다는 점, 제1데이터 터미네이션부(420)는 제1가공신호(MOD_CNTSIG1<0:N>) 대신에 임피던스 조정신호(CNTSIG<0:N>)를 입력받는다는 점, 제2데이터 터미네이션부(430)는 제1가공신호(MOD_CNTSIG1<0:N>) 대신에 제2가공신호(MOD_CNTSIG2<0:N>)를 입력받는다는 점이 제2클럭 터미네이션부(370)와 다르다.
이제까지 정데이터클럭 패드(WCK PAD), 부데이터클럭 패드(WCKB PAD), 정데이터 패드(DQ PAD), 부데이터 패드(DQB PAD)가 풀업 터미네이션되는 경우를 설명하였지만, 반도체 장치가 적용되는 시스템의 터미네이션 규정에 따라, 정데이터클럭 패드(WCK PAD), 부데이터클럭 패드(WCKB PAD), 정데이터 패드(DQ PAD), 부데이터 패드(DQB PAD)는 풀다운 터미네이션만 하도록 설계될 수 있다.
도 5는 본 발명의 제4실시예에 따른 반도체 장치를 나타낸 도면이다.
도 5에서는 정데이터클럭 패드(WCK PAD), 부데이터클럭 패드(WCKB PAD), 정데이터 패드(DQ PAD), 부데이터 패드(DQB PAD)에 대한 터미네이션 규정이 풀업 및 풀다운 터미네이션인 경우를 예시한다. 도 5에 도시된 실시예는 패드들(WCK PAD, WCKB PAD, DQ PAD, DQB PAD)이 풀업 및 풀다운으로 터미네이션된다는 점을 제외하고, 기본적인 원리는 도 3과 동일하다. 도 5에서는 설명의 편의를 위해 제1클럭은 정데이터클럭(WCK), 제2클럭은 부데이터클럭(WCKB), 제1데이터는 정데이터(DQ), 제2데이터는 부데이터(DQB)인 경우를 도시하였다.
임피던스 조정신호 생성부(310)는 PVT변화에 따른 터미네이션의 저항값 오차를 보정하기 위한 풀업 임피던스 조정신호(PCNTSIG<0:N>)와 풀다운 임피던스 조정신호(NCNTSIG<0:N>)를 생성한다.
제1가공부(380)는 풀업신호 가공부(381)와 풀다운신호 가공부(382)를 포함할 수 있다. 풀업신호 가공부(381)는 듀티 사이클을 보정하기 위한 제1풀업설정값(MODUP_SET1<0:3>)에 응답하여 풀업 임피던스 조정신호(PCNTSIG<0:N>)를 가공해 제1풀업 가공신호(MOD_PCNTSIG1<0:N>)를 출력하고, 풀다운신호 가공부(382)는 듀티 사이클을 보정하기 위한 제1풀다운설정값(MODDOWN_SET1<0:3>)에 응답하여 풀다운 임피던스 조정신호(NCNTSIG<0:N>)를 가공해 제1풀다운 가공신호(MOD_NCNTSIG1<0:N>)를 출력한다. 풀업신호 가공부(381)는 제1설정값(MOD_SET1<0:3>) 대신에 제1풀업설정값(MODUP_SET1<0:3>)을 입력받는다는 것과 제1가공신호(MOD_CNTSIG1<0:N>) 대신에 제1풀업 가공신호(MOD_PCNTSIG1<0:N>)를 생성한다는 것만 다를 뿐, 도 1에서의 제1가공부(380)와 구성 및 동작이 거의 동일하다. 풀다운신호 가공부(382)도 제1설정값(MOD_SET1<0:3>) 대신에 제1풀다운설정값(MODDOWN_SET1<0:3>)을 입력받는다는 것과 제1가공신호(MOD_CNTSIG1<0:N>) 대신에 제1풀다운 가공신호(MOD_NCNTSIG1<0:N>)를 생성한다는 것만 다를 뿐, 도 1에서의 제1가공부(380)와 구성 및 동작이 거의 동일하다.
제1클럭 터미네이션부(360)는 풀업/풀다운 임피던스 조정신호(PCNTSIG<0:N>, NCNTSIG<0:N>)에 의해 결정되는 임피던스 값으로 정데이터클럭 패드(WCK PAD)를 터미네이션하여 정데이터클럭 패드(WCK PAD)로 입력되는 정데이터클럭(WCK)의 임피던스를 매칭한다. 구체적으로 제1클럭 터미네이션부(360)는 풀업 터미네이션부(361)와 풀다운 터미네이션부(362)를 포함할 수 있다.
제2클럭 터미네이션부(370)는 제1풀업/풀다운 가공신호(MOD_PCNTSIG1<0:N>, MOD_NCNTSIG1<0:N>)에 의해 결정되는 임피던스 값으로 부데이터클럭 패드(WCKB PAD)를 터미네이션 하여 부데이터클럭 패드(WCKB PAD)로 입력되는 부데이터클럭(WCKB)의 임피던스를 매칭한다. 구체적으로 제2클럭 터미네이션부(370)는 풀업 터미네이션부(371)와 풀다운 터미네이션부(372)를 포함할 수 있다. 이 경우, 제2클럭 터미네이션부(370)는 제1풀업 가공신호(MOD_PCNTSIG1<0:N>)에 의해 결정되는 풀업 터미네이션부(371)의 임피던스 값과, 제1풀다운 가공신호(MOD_NCNTSIG1<0:N>)에 의해 결정되는 풀다운 터미네이션부(372)의 임피던스 값을 통해 부데이터클럭 패드(WCKB PAD)에 입력되는 부데이터클럭(WCKB)을 터미네이션한다.
이미 설명한 바와 같이, 데이터클럭의 하이펄스와 로우펄스는 정데이터클럭(WCK)와 부데이터클럭(WCKB)의 상대적인 레벨 차이에 의해 결정되는 것인바, 정데이터클럭(WCK)와 부데이터클럭(WCKB) 중 어느 하나의 터미네이션 저항값만을 제1풀업 및 풀다운가공신호(MOD_PCNTSIG1<0:N>, MOD_NCNTSIG1<0:N>)를 통해 조절하면 데이터클럭의 듀티 사이클을 보정할 수 있다.
제2가공부(440)는 풀업신호 가공부(441)와 풀다운신호 가공부(442)를 포함할 수 있다. 풀업신호 가공부(441)는 듀티 사이클을 보정하기 위한 제2풀업설정값(MODUP_SET2<0:3>)에 응답하여 풀업 임피던스 조정신호(PCNTSIG<0:N>)를 가공해 제2풀업 가공신호(MOD_PCNTSIG2<0:N>)를 출력하고, 풀다운신호 가공부(442)는 듀티 사이클을 보정하기 위한 제2풀다운설정값(MODDOWN_SET2<0:3>)에 응답하여 풀다운 임피던스 조정신호(NCNTSIG<0:N>)를 가공해 제2풀다운 가공신호(MOD_NCNTSIG2<0:N>)를 출력한다. 풀업신호 가공부(441)는 제1설정값(MOD_SET1<0:3>) 대신에 제2풀업설정값(MODUP_SET2<0:3>)을 입력받는다는 것과 제1가공신호(MOD_CNTSIG1<0:N>) 대신에 제2풀업 가공신호(MOD_PCNTSIG2<0:N>)를 생성한다는 것만 다를 뿐, 도 1에서의 제1가공부(380)와 구성 및 동작이 거의 동일하다. 풀다운신호 가공부(442)도 제1설정값(MOD_SET1<0:3>) 대신에 제2풀다운설정값(MODDOWN_SET2<0:3>)을 입력받는다는 것과 제1가공신호(MOD_CNTSIG1<0:N>) 대신에 제2풀다운 가공신호(MOD_NCNTSIG2<0:N>)를 생성한다는 것만 다를 뿐, 도 1에서의 제1가공부(380)와 구성 및 동작이 거의 동일하다.
제1데이터 터미네이션부(420)는 풀업/풀다운 임피던스 조정신호(PCNTSIG<0:N>, NCNTSIG<0:N>)에 의해 결정된 임피던스 값으로 정데이터 패드(DQ PAD)를 터미네이션하여 정데이터 패드(DQ PAD)로 입력되는 정데이터(DQ)의 임피던스를 매칭한다. 구체적으로 제1데이터 터미네이션부(420)는 풀업 터미네이션부(421)와 풀다운 터미네이션부(422)를 포함할 수 있다.
제2데이터 터미네이션부(430)는 제2풀업 및 풀다운 가공신호(MOD_PCNTSIG2<0:N>, MOD_NCNTSIG2<0:N>)에 의해 결정된 임피던스 값으로 부데이터 패드(DQB PAD)를 터미네이션하여 부데이터 패드(DQB PAD)로 입력되는 부데이터(DQB)의 임피던스를 매칭한다. 구체적으로 제2데이터 터미네이션부(430)는 풀업 터미네이션부(431)와 풀다운 터미네이션부(432)를 포함할 수 있다. 이 경우, 제2데이터 터미네이션부(430)는 제2풀업 가공신호(MOD_PCNTSIG2<0:N>)에 의해 결정되는 풀업 터미네이션부(431)의 임피던스 값과, 제2풀다운 가공신호(MOD_NCNTSIG2<0:N>)에 의해 결정되는 풀다운 터미네이션부(432)의 임피던스 값을 통해 부데이터 패드(DQB PAD)에 입력되는 부데이터(DQB)를 터미네이션한다.
이미 설명한 바와 같이, 데이터의 하이펄스와 로우펄스는 정데이터(DQ)와 부데이터(DQB)의 상대적인 레벨 차이에 의해 결정되는 것인바, 정데이터(DQ)와 부데이터(DQB) 중 어느 하나의 터미네이션 저항값만을 제2풀업 및 풀다운가공신호(MOD_PCNTSIG2<0:N>, MOD_NCNTSIG2<0:N>)를 통해 조절하면 데이터의 듀티 사이클을 보정할 수 있다.
지금까지 설명의 편의를 위해 정데이터클럭 패드(WCK PAD), 부데이터클럭 패드(WCKB PAD), 정데이터 패드(DQ PAD), 부데이터 패드(DQB PAD)가 각각 하나인 경우를 설명하였으나, 상기의 패드는 복수개가 될 수 있으며, 이 경우에도 본 발명이 적용될 수 있음은 물론이다. 정데이터클럭 패드(WCK PAD), 부데이터클럭 패드(WCKB PAD)가 복수인 경우에는 상기의 패드 각각을 터미네이션하기 위하여, 제1클럭 터미네이션부(360), 제2클럭 터미네이션부(370)도 복수개가 될 수 있다. 또한 정데이터 패드(DQ PAD), 부데이터 패드(DQB PAD)가 복수인 경우에는 상기의 패드 각각을 터미네이션하기 위하여, 제1데이터 터미네이션부(420), 제2데이터 터미네이션부(430)도 복수개가 될 수 있다.
설명의 편의를 위해 도 1 내지 도 4에서는 제1클럭은 정데이터클럭(WCK), 제2클럭은 부데이터클럭(WCKB), 제1데이터는 정데이터(DQ), 제2데이터는 부데이터(DQB)인 경우를 도시하였으나, 제1클럭이 부데이터클럭(WCKB)이고 제2클럭이 정데이터클럭(WCK)인 경우와 제1데이터가 부데이터(DQB)이고, 제2데이터가 정데이터(DQ)인 경우에도 본 발명이 적용될 수 있음은 물론이다.
한편, 데이터클럭과 데이터가 차동신호로 전달되지 않는 경우에도 본 발명이 적용될 수 있음은 물론이다. 이에 대해, 도 6과 함께 설명한다.
도 6에 도시된 바와 같이, 본 발명에 따른 반도체 장치는 임피던스 조정신호생성부(310), 제1가공부(320), 제2가공부(330), 제1터미네이션부(340) 및 제2터미네이션부(350)를 포함할 수 있다.
임피던스 조정신호 생성부(310)는 PVT변화에 따른 터미네이션 저항값 오차를 교정하기 위한 임피던스 조정신호(CNTSIG<0:N>)를 생성한다.
제1가공부(320)는 제1설정값(MOD_SET1<0:3>)에 응답하여 임피던스 조정신호(CNTSIG<0:N>)를 가공해, 제1가공신호(MOD_CNTSIG1<0:N>)를 생성한다. 한편, 제1설정값(MOD_SET1<0:3>)은 터미네이션 저항값을 설정하기 위한 정보로써, 터미네이션 저항의 오차값(Offset) 등으로 셋팅될 수 있다. 제1가공부(320)는 도 1에서의 제1가공부(380)와 구성 및 동작이 거의 동일하다.
제1터미네이션부(340)는 커맨드계열(ADD/CMD) 경로에 연결되며, 제1가공신호(MOD_CNTSIG1<0:N>)에 의해 결정된 임피던스 값으로 커맨드계열 패드(ADD/CMD PAD)를 터미네이션하여 커맨드계열 패드(ADD/CMD PAD)로 입력되는 신호의 임피던스를 매칭한다. 여기서 커맨드 계열 패드(ADD/CMD PAD)란, 커맨드를 입력받는 패드와 어드레스를 입력받는 패드를 나타낸다. 제1터미네이션부(340)는 제1가공부(320)에 의하여 더욱 정확한 터미네이션 저항값을 확보할 수 있다. 즉, 이상적으로는 임피던스 조정신호 생성부(310)에서 출력된 임피던스 조정신호(CNTSIG<0:N>)를 통해 터미네이션의 저항값이 목표값으로 설정되어야 하나, 현실적으로는 프로세스, 전압, 온도, 신호 전달경로의 차이 등에 의하여 터미네이션의 저항값은 목표값과 오차를 가지게 된다. 이러한 오차를 보정해주기 위하여, 제1가공부(320)는 터미네이션 저항값의 오차만큼 제1설정값(MOD_SET1)을 셋팅하여 임피던스 조정신호(CNTSIG<0:N>)를 가공하고, 제1터미네이션부(340)는 제1가공부(320)에서 출력된 제1가공신호(MOD_CNTSIG1<0:N>)를 통하여 터미네이션 저항값을 목표값으로 더욱 정확히 설정할 수 있다.
제2가공부(330)는 듀티 사이클을 보정하기 위한 제2설정값(MOD_SET2<0:3>)에 응답하여, 임피던스 조정신호(CNTSIG<0:N>)를 변경해 제2가공신호(MOD_CNTSIG2<0:N>)를 생성한다. 제2가공부(330)는 제1설정값(MOD_SET1<0:3>) 대신에 제2설정값(MOD_SET2<0:3>)을 입력받는다는 점과 제1가공신호(MOD_CNTSIG1<0:N>) 대신에 제2가공신호(MOD_CNTSIG2<0:N>)를 생성한다는 점만 다를 뿐, 도 1에서의 제1가공부(380)와 구성 및 동작이 거의 동일하다.
제2터미네이션부(350)는 제2가공신호(MOD_CNTSIG2<0:N>)에 의해 결정된 임피던스 값으로 데이터계열 패드(DQ/WCK PAD)를 터미네이션하여 데이터계열 패드(DQ/WCK PAD)로 입력되는 신호의 임피던스를 매칭한다. 여기서 데이터계열 패드(DQ/WCK PAD)란, 데이터를 입력받는 데이터 패드(DQ PAD) 및 데이터를 스트로브하기 위한 데이터클럭을 입력받는 패드(WCK PAD)를 의미한다. 제2터미네이션부(350)의 터미네이션 저항값이 커지면 데이터클럭 및 데이터의 커몬 모드 레벨 전압이 낮아져 데이터클럭 및 데이터의 하이펄스 폭이 더 좁아지고, 터미네이션 저항값이 작아지면 데이터클럭 및 데이터의 커몬 모드 레벨 전압이 높아져 데이터클럭 및 데이터의 로우펄스 폭이 더 좁아진다. 즉, 제2터미네이션부(350)의 터미네이션 저항값을 조절함으로써, 데이터클럭 및 데이터의 듀티 사이클을 보정할 수 있다.
한편, 도 6에 도시된 실시예에서 데이터클럭(WCK)의 터미네이션 임피던스 값과 데이터(DQ)의 터미네이션 임피던스 값이 제2가공신호(MOD_CNTSIG2<0:N>)에 의해 동일하게 결정되는 이유는 상술한 바와 같이, 데이터클럭과 데이터는 서로 이웃하는 경로로 전달되어 데이터클럭의 커몬 모드 레벨 전압이 변경되면 데이터의 커몬 모드 레벨 전압도 함께 영향을 받아 변경될 수 있기 때문이다.
이처럼, 제1가공부(320)와 제2가공부(330)를 독립적으로 구성함으로써, 커맨드계열 패드(ADD/CMD PAD)는 제1가공부(320)에 출력된 제1가공신호(MOD_CNTSIG1<0:N>)를 통해 어드레스 신호와 커맨드 신호의 터미네이션 저항값을 정확히 목표값으로 설정할 수 있고, 데이터계열 패드(DQ/WCK PAD)는 제2가공부(330)에서 출력된 제2가공신호(MOD_CNTSIG2<0:N>)를 통해 데이터와 데이터클럭의 듀티 사이클을 보정할 수 있다.
도 6에서는 설명의 편의를 위해 커맨드계열 패드(ADD/CMD PAD)와 데이터계열 패드(DQ/WCK PAD)가 각각 하나인 경우를 도시하였으나, 커맨드계열 패드(ADD/CMD PAD)와 데이터계열 패드(DQ/WCK PAD)는 복수개가 될 수 있으며, 이 경우 제1터미네이션부(340)는 각각의 커맨드계열 패드(ADD/CMD PAD)를 터미네이션하도록 복수개가 될 수 있다. 또한, 커맨드계열 패드(ADD/CMD PAD)가 복수개라면, 그에 속하는 커맨드 패드(CMD PAD)와 어드레스 패드(ADD PAD)도 복수개가 될 수 있다. 그리고 데이터계열 패드(DQ/WCK PAD)가 복수개라면, 제2터미네이션부(350)는 각각의 데이터계열 패드(DQ/WCK PAD)를 터미네이션하도록 복수개가 될 수 있다. 또한, 데이터계열 패드(DQ/WCK PAD)에 속하는 데이터 패드(DQ PAD)와 데이터클럭 패드(WCK PAD)도 복수개가 될 수 있다.
제1터미네이션부(340) 및 제2터미네이션부(350)는 도 4에 도시된 제2클럭 터미네이션부(370)와 동일하게 구성될 수 있다. 다만, 제1터미네이션부(340)는 제1가공신호(MOD_CNTSIG1<0:N>)를 입력받지만, 제2터미네이션부(350)는 제1가공신호(MOD_CNTSIG1<0:N>) 대신에 제2가공신호(MOD_CNTSIG2<0:N>)을 입력받는다는 점이 다르다.
도 6에서는 제1터미네이션부(340)와 제2터미네이션부(350)가 커맨드계열 패드(ADD/CMD PAD)와 데이터계열 패드(DQ/WCK PAD)를 풀업 터미네이션만하는 경우를 예시하였지만, 반도체 장치가 적용되는 시스템의 터미네이션 규정에 따라, 제1터미네이션부(340)와 제2터미네이션부(350)는 풀다운 터미네이션만하거나 풀업 및 풀다운 터미네이션하도록 설계될 수 있다.
한편, 데이터클럭은 차동신호로 전달되지만 데이터는 차동신호로 전달되지 않는 경우, 또는 데이터는 차동신호로 전달되지만 데이터클럭은 차동신호로 전달되지 않는 경우에, 도 2(또는 도 3, 도 5)에 도시된 실시예와 도 6에 도시된 실시예를 결합하면 본 발명은 이 경우에도 적용될 수 있음은 물론이다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야에서 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.
310: 임피던스 조정신호 생성부 360: 제1클럭 터미네이션부
370: 제2클럭 터미네이션부 420: 제1데이터 터미네이션부
430: 제2데이터 터미네이션부 320, 380: 제1가공부
330, 440: 제2가공부 340: 제1터미네이션부
350: 제2터미네이션부

Claims (12)

  1. 임피던스 값을 조정하기 위한 임피던스 조정신호를 생성하는 임피던스 조정신호 생성부;
    제1설정값에 응답하여 상기 임피던스 조정신호를 변경해 제1가공신호를 생성하는 제1가공부;
    제1클럭 경로에 연결되고 상기 임피던스 조정신호에 의해 임피던스 값이 결정되는 제1클럭 터미네이션부; 및
    제2클럭 경로에 연결되고 상기 제1가공신호에 의해 임피던스 값이 결정되는 제2클럭 터미네이션부
    를 포함하는 반도체 장치.
  2. 제 1항에 있어서,
    제1데이터 경로에 연결되고 상기 임피던스 조정신호에 의해 임피던스 값이 결정되는 제1데이터 터미네이션부; 및
    제2데이터 경로에 연결되고 상기 제1가공신호에 의해 임피던스 값이 결정되는 제2데이터 터미네이션부
    를 더 포함하는 반도체 장치.
  3. 제 1항에 있어서,
    제2설정값에 응답하여 상기 임피던스 조정신호를 변경해 제2가공신호를 생성하는 제2가공부;
    제1데이터 경로에 연결되고 상기 임피던스 조정신호에 의해 임피던스 값이 결정되는 제1데이터 터미네이션부; 및
    제2데이터 경로에 연결되고 상기 제2가공신호에 의해 임피던스 값이 결정되는 제2데이터 터미네이션부
    를 더 포함하는 반도체 장치.
  4. 제 1항에 있어서,
    상기 제1설정값은 감/가산 신호와 제1조절신호를 포함하고,
    상기 제1가공부는 상기 감/가산 신호에 응답하여 상기 임피던스 조정신호에 상기 제1조절신호를 감/가산하는 것인
    반도체 장치.
  5. 제 3항에 있어서,
    상기 제2설정값은 감/가산 신호와 제2조절신호를 포함하고,
    상기 제2가공부는 상기 감/가산 신호에 응답하여 상기 임피던스 조정신호에 상기 제2조절신호를 감/가산하는 것인
    반도체 장치.
  6. 제 1항에 있어서,
    상기 제1클럭 터미네이션부는 풀업 터미네이션 동작을 수행하여 임피던스 값이 결정되고,
    상기 제2클럭 터미네이션부는 풀업 터미네이션 동작을 수행하여 임피던스 값이 결정되는
    반도체 장치.
  7. 제 2항 또는 제 3항에 있어서,
    상기 제1데이터 터미네이션부는 풀업 터미네이션 동작을 수행하여 임피던스값이 결정되고,
    상기 제2데이터 터미네이션부는 풀업 터미네이션 동작을 수행하여 임피던스 값이 결정되는
    반도체 장치.
  8. 임피던스 값을 교정하기 위한 임피던스 조정신호를 생성하는 임피던스 조정신호생성부;
    제1설정값에 응답하여 상기 임피던스 조정신호를 변경해 제1가공신호를 생성하는 제1가공부;
    제2설정값에 응답하여 상기 임피던스 조정신호를 변경해 제2가공신호를 생성하는 제2가공부;
    커맨드계열 경로에 연결되며 상기 제1가공신호에 의해 임피던스 값이 결정되는 제1터미네이션부; 및
    데이터계열 경로에 연결되며 상기 제2가공신호에 의해 임피던스 값이 결정되는 제2터미네이션부
    를 포함하는 반도체 장치.
  9. 제 8항에 있어서,
    상기 제1설정값은 감/가산 신호와 제1조절신호를 포함하고,
    상기 제1가공부는 상기 감/가산 신호에 응답하여 상기 임피던스 조정신호에 상기 제1조절신호를 감/가산하는 것인
    반도체 장치.
  10. 제 8항에 있어서,
    상기 제2설정값은 감/가산 신호와 제2조절신호를 포함하고,
    상기 제2가공부는 상기 감/가산 신호에 응답하여 상기 임피던스 조정신호에 상기 제2조절신호를 감/가산하는 것인
    반도체 장치.
  11. 제 8항에 있어서,
    상기 제1터미네이션부는 풀업 터미네이션 동작을 수행하여 임피던스 값이 결정되고,
    상기 제2터미네이션부는 풀업 터미네이션 동작을 수행하여 임피던스 값이 결정되는
    반도체 장치.
  12. 제 8항에 있어서,
    상기 커맨드계열 경로는 커맨드 경로와 어드레스 경로를 포함하는 것이며,
    상기 데이터계열 경로는 데이터 경로와 데이터클럭 경로를 포함하는 것인
    반도체 장치.
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140026180A (ko) * 2012-08-24 2014-03-05 에스케이하이닉스 주식회사 온 다이 터미네이션 회로
DK201670595A1 (en) * 2016-06-11 2018-01-22 Apple Inc Configuring context-specific user interfaces
KR102698034B1 (ko) * 2018-11-19 2024-08-22 에스케이하이닉스 주식회사 반도체장치

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080114086A (ko) * 2007-06-26 2008-12-31 주식회사 하이닉스반도체 온 다이 터미네이션 장치 및 이를 포함하는 반도체메모리장치
KR20100131746A (ko) * 2009-06-08 2010-12-16 주식회사 하이닉스반도체 터미네이션 회로 및 이를 포함하는 임피던스 매칭 장치

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100422451B1 (ko) * 2002-05-24 2004-03-11 삼성전자주식회사 온-다이 터미네이션 제어방법 및 그에 따른 제어회로
US7129738B2 (en) * 2003-03-04 2006-10-31 Micron Technology, Inc. Method and apparatus for calibrating driver impedance
JP2006005661A (ja) * 2004-06-17 2006-01-05 Matsushita Electric Ind Co Ltd フリップフロップ回路
US7116147B2 (en) * 2004-10-18 2006-10-03 Freescale Semiconductor, Inc. Circuit and method for interpolative delay
US7688105B2 (en) * 2008-07-09 2010-03-30 Integrated Device Technology, Inc. Impedance matching logic
US8089285B2 (en) * 2009-03-03 2012-01-03 International Business Machines Corporation Implementing tamper resistant integrated circuit chips
US8217331B2 (en) * 2010-01-19 2012-07-10 The Boeing Company Electromagnetic interference-resistant control device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080114086A (ko) * 2007-06-26 2008-12-31 주식회사 하이닉스반도체 온 다이 터미네이션 장치 및 이를 포함하는 반도체메모리장치
KR20100131746A (ko) * 2009-06-08 2010-12-16 주식회사 하이닉스반도체 터미네이션 회로 및 이를 포함하는 임피던스 매칭 장치

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