CN102916684B - 半导体器件 - Google Patents

Abstract

一种半导体器件包括：阻抗控制信号发生单元，被配置成产生用于控制阻抗值的阻抗控制信号；第一处理单元，被配置成响应于第一设定值来处理阻抗控制信号且产生第一处理信号；第一时钟终端单元，其被配置成与第一时钟路径耦接且响应于阻抗控制信号来确定阻抗值；以及第二时钟终端单元，其被配置成与第二时钟路径耦接且响应于第一处理信号来确定阻抗值。

Description

半导体器件

相关申请的交叉引用

本申请要求2011年8月1日提交的韩国专利申请No.10-2011-0076424的优先权，其全部内容通过引用合并于此。

技术领域

本发明的示例性实施例涉及一种能够控制阻抗的半导体器件。

背景技术

半导体器件可以包括用以准确地控制基于时钟的系统中的时钟的占空系数(dutycycle)的系统和特征。时钟的占空系数是高脉冲持续时间或低脉冲持续时间对时钟周期之比。近来的存储装置，具体而言，双倍数据率(DDR)同步存储器件，使用时钟来用于例如数据选通。与时钟的上升沿和下降沿同步地连续输入和输出两比特的数据。如果时钟的占空系数没有维持在约50％，则所输入和输出的数据可能失真。因此，准确地控制存储器件中的时钟的占空系数是重要的。

输入于存储器件中的时钟在外部的时钟发生器中产生，且经由传输线路被传送至存储器件。在这种配置中，时钟的占空系数可能失真，因为时钟的高脉冲持续时间和低脉冲持续时间由于时钟发生器的失配、传输期间的外部噪声、以及电信号的振幅在传输线路上的衰减而变得不同。为了控制时钟的占空系数，可以在存储器件中使用用于校正占空系数的占空系数校正器。然而，即使使用占空系数校正器，但归因于片上电源噪声(on-chippower noise)，仍难以将占空系数维持在50％。

发明内容

本发明的示例性实施例涉及一种半导体器件，所述半导体器件可以通过根据占空系数的失真程度改变终端电阻值来减少占空系数的失真。

根据本发明的一个实施例，一种半导体器件包括：阻抗控制信号发生单元，所述阻抗控制信号发生单元被配置成产生用于控制阻抗值的阻抗控制信号；第一处理单元，所述第一处理单元被配置成响应于第一设定值而处理阻抗控制信号且产生第一处理信号；第一时钟终端单元，所述第一时钟终端单元被配置成与第一时钟路径耦接且响应于阻抗控制信号来确定阻抗值；以及第二时钟终端单元，所述第二时钟终端单元被配置成与第二时钟路径耦接且响应于第一处理信号来确定阻抗值。

所述半导体器件还可以包括：第一数据终端单元，所述第一数据终端单元被配置成与第一数据路径耦接且响应于阻抗控制信号来确定阻抗值；以及第二数据终端单元，所述第二数据终端单元被配置成与第二数据路径耦接且响应于第一处理信号来确定阻抗值。

根据本发明的另一个实施例，一种半导体器件包括：阻抗控制信号发生单元，所述阻抗控制信号发生单元被配置成产生用于校正阻抗值的阻抗控制信号；第一处理单元，所述第一处理单元被配置成响应于第一设定值来处理阻抗控制信号且产生第一处理信号；第二处理单元，所述第二处理单元被配置成响应于第二设定值而处理阻抗控制信号且产生第二处理信号；第一终端单元，所述第一终端单元被配置成与基于命令的路径(command-based path)耦接且响应于第一处理信号来确定阻抗值；以及第二终端单元，所述第二终端单元被配置成与基于数据的路径(data-based path)耦接且响应于第二处理信号来确定阻抗值。

附图说明

图1是说明根据本发明的第一实施例的半导体器件的框图。

图2是说明根据本发明的第二实施例的半导体器件的框图。

图3是说明根据本发明的第三实施例的半导体器件的框图。

图4是说明图3所示的第二时钟终端单元370的电路图。

图5是说明根据本发明的第四实施例的半导体器件的框图。

图6是说明根据本发明的第五实施例的半导体器件的框图。

具体实施方式

下文将参照附图更详细地描述本发明的示例性实施例。然而，本发明可以用不同的方式来实施，且不应被解释为限于本文所提出的实施例。确切地说，提供这是实施例是为了使得本说明书清楚且完整，并向本领域技术人员充分传达本发明的范围。在本说明书中，相同的附图标记在本发明的各个附图和实施例中表示相同的部件。

可以通过提高或降低时钟的总体电压电平来控制时钟的占空系数。总体电压电平是共模电压电平。因此，可以通过提高或降低共模电压电平来控制时钟的占空系数。更具体而言，当共模电压电平提高时，时钟的高脉冲持续时间变长，而当共模电压电平降低时，时钟的低脉冲持续时间变长。

可以通过控制终端电阻值来改变时钟的共模电压电平。例如，当上拉终端的强度强时(更具体而言，当上拉终端电阻值减小时)，共模电压电平提高。当上拉终端的强度弱时(更具体而言，当上拉终端电阻值增大时)，共模电压电平降低。

换言之，可以通过改变的终端电阻值来控制时钟的占空系数。下面详细描述能够控制终端电阻值的半导体器件。

图1是说明根据本发明的第一实施例的半导体器件的框图。

参看图1，半导体器件包括阻抗控制信号发生单元310、第一处理单元380、第一时钟终端单元360、以及第二时钟终端单元370。

阻抗控制信号发生单元310产生阻抗控制信号CNTSIG<0:N>，所述阻抗控制信号CNTSIG<0:N>是一种用于根据工艺、电压和/或温度(PVT)的改变来校正终端电阻值的偏移值的信号。由于阻抗控制信号发生单元310是广泛已知的电路，例如ZQ校准电路，故不再赘述。

第一处理单元380响应于第一设定值MOD_SET1<0:3>来处理阻抗控制信号CNTSIG<0:N>，且产生第一处理信号MOD_CNTSIG1<0:N>。第一设定值MOD_SET1<0:3>是用于校正占空系数的信号。第一处理单元380可以包括减法器/加法器，所述减法器/加法器用于基于第一设定值MOD_SET1<0:3>而增加或减小阻抗控制信号CNTSIG<0:N>的值。为了传达是进行减法运算还是进行加法运算，第一设定值MOD_SET1<0:3>的第一比特MOD_SET1<3>告知减法器/加法器进行加法或减法运算。第一设定值MOD_SET1<0:3>的其余比特MOD_SET1<0:2>是要由减法器/加法器进行减法或加法运算的值。第一设定值MOD_SET1<0:3>的配置示于如下表1中。

表1

第一设定值MOD_SET1<0:3>的配置

减法/加法信号	控制信号
		1：加法(+)	001至111
0：减法(-)	001至111

第一设定值MOD_SET1<0:3>是用于校正占空系数的信息。如上文所述，可以通过控制终端电阻值来使数据时钟的占空系数的失真量最小化。因此，可以通过经由第一设定值MOD_SET1<0:3>控制终端电阻值来校正数据时钟的占空系数。

在半导体存储器件中，基于模式寄存器设置(MRS)或扩展模式寄存器设置(EMRS)来设定终端阻抗值。因此，在半导体存储器件中，第一设定值MOD_SET1<0:3>是从模式寄存器设置电路或扩展模式寄存器设置电路输出的信号。

从第一处理单元380输出第一处理信号MOD_CNTSIG1<0:N>。以下是第一处理单元380如何产生第一处理信号MOD_CNTSIG1<0:N>的实例。在此实例中，将阻抗控制信号CNTSIG<0:N>信号描述为具有六个比特，但本发明不限于具有六个比特的阻抗控制信号，且可使用更多个或更少个比特。例如，当减法/加法信号MOD_SET1<3>为“1”时，对信号执行加法(+)，且当减法/加法信号MOD_SET1<3>为“0”时，对信号执行减法(-)。此外，当阻抗控制信号CNTSIG<0:5>为“101010”且第一设定值MOD_SET1<0:3>为“1001”时，减法/加法信号MOD_SET1<3>为“1”，于是执行加法(+)运算。控制信号MOD_SET1<0:2>为第一设定值MOD_SET1<0:3>的其余比特，在上述实例中，控制信号MOD_SET1<0:2>为“001”。因此，第一处理单元380将控制信号MOD_SET1<0:2>与阻抗控制信号CNTSIG<0:5>相加(+)，且输出第一处理信号MOD_CNTSIG1<0:5>。相反地，当第一设定值MOD_SET1<0:3>为“0001”时，减法/加法信号MOD_SET1<3>为“0”，于是执行减法(-)运算。此外，控制信号MOD_SET1<0:2>为第一设定值MOD_SET1<0:3>的其余比特，其再次为“001”。因此，第一处理单元380将阻抗控制信号CNTSIG<0:5>减去(-)控制信号MOD_SET1<0:2>，且输出第一处理信号MOD_CNTSIG1<0:5>。

第一时钟终端单元360与第一时钟路径耦接，且具有基于阻抗控制信号CNTSIG<0:N>而被确定的阻抗值。

第二时钟终端单元370与第二时钟路径耦接，且具有基于第一处理信号MOD_CNTSIG1<0:N>而被确定的阻抗值。

出于说明的目的，图1示出第一时钟是主数据时钟WCK，且第二时钟是副数据时钟WCKB。第一时钟终端单元360通过基于阻抗控制信号CNTSIG<0:N>而确定的阻抗值来终端主数据时钟(WCK)焊盘。第一时钟终端单元360对输入至主数据时钟焊盘的主数据时钟WCK的阻抗进行匹配。在本文中，主数据时钟焊盘是指接收主数据时钟WCK以用于选通数据的焊盘。第二时钟终端单元370通过基于第一处理信号MOD_CNTSIG1<0:N>而确定的阻抗值而终端副数据时钟(WCKB)焊盘。第二时钟终端单元370对输入至副数据时钟焊盘的副数据时钟WCKB的阻抗进行匹配。在本文中，副数据时钟焊盘是指接收副数据时钟WCKB的焊盘，副数据时钟WCKB是主数据时钟WCK的反相时钟信号。

数据时钟的电平是基于主数据时钟WCK与副数据时钟WCKB之间的相对电平差而确定的。换言之，当主数据时钟WCK高于副数据时钟WCKB时，数据时钟的电平高。当主数据时钟WCK低于副数据时钟WCKB时，数据时钟的电平低。

当主数据时钟WCK高于副数据时钟WCKB所经历的持续时间与副数据时钟WCKB高于主数据时钟WCK所经历的持续时间彼此不同时，数据时钟的占空系数不是50％。因此，占空系数失真，因为数据时钟的高脉冲持续时间与低脉冲持续时间不同。

当数据时钟的占空系数失真时，可以通过控制主数据时钟WCK或副数据时钟WCKB的共模电压电平来校正占空系数。例如，当数据时钟的高脉冲持续时间比低脉冲持续时间长时，可以降低主数据时钟WCK的共模电压电平。通过降低主数据时钟的共模电压电平，主数据时钟WCK高于副数据时钟WCKB所经历的持续时间减少，且数据时钟的高脉冲持续时间减少。此外，可以通过提高副数据时钟WCLK的共模电压电平来减少数据时钟的高脉冲持续时间。换言之，如果副数据时钟WCKB的共模电压电平提高，则主数据时钟WCK高于副数据时钟WCKB所经历的持续时间减少，且因此数据时钟的高脉冲宽度减小。

在第一实施例中，可以通过控制主数据时钟WCK或副数据时钟WCKB的终端电阻值来改变主数据时钟WCK或副数据时钟WCKB的共模电压电平。更具体而言，当主数据时钟WCK的终端电阻值增加时，主数据时钟WCK的共模电压电平降低，而当主数据时钟WCK的终端电阻值减小时，主数据时钟WCK的共模电压电平提高。同样地，当副数据时钟WCKB的终端电阻值增加时，副数据时钟WCKB的共模电压电平降低，而当副数据时钟WCKB的终端电阻值减小时，副数据时钟WCKB的共模电压电平提高。

因此，根据本发明的一个实施例的半导体器件可以通过控制第一时钟或第二时钟的终端电阻值来校正时钟的占空系数。

图2是说明根据本发明的第二实施例的半导体器件的框图。

参看图2，除了包括根据本发明的第一实施例的半导体器件的结构之外，根据本发明的第二实施例的半导体器件还可以包括第一数据终端单元420和第二数据终端单元430。

阻抗控制信号发生单元310、第一处理单元380、第一时钟终端单元360和第二时钟终端单元370的结构和操作可以类似于在图1所示的第一实施例中所述的结构和操作。

在图2的配置中，当传送具有相同振幅但具有不同相位的差分数据DQ和DQB时，经由两个不同的信号线路来传送主数据DQ和副数据DQB。

第一数据终端单元420与第一数据路径耦接，且具有基于阻抗控制信号CNTSIG<0:N>而确定的阻抗值。

第二数据终端单元430与第二数据路径耦接，且具有基于第一处理信号MOD_CNTSIG1<0:N>而确定的阻抗值。

出于说明的目的，图2示出第一时钟为主数据时钟WCK且第二时钟为副数据时钟WCKB。图2还示出第一数据为主数据DQ，且第二数据为副数据DQB。第一数据终端单元420基于由阻抗控制信号CNTSIG<0:N>确定的阻抗值而终端主数据(DQ)焊盘。第一数据终端单元420对输入至主数据焊盘的主数据DQ的阻抗进行匹配。在本文中，主数据焊盘是指负责主数据DQ的输入的焊盘。第二数据终端单元430基于由第一处理信号MOD_CNTSIG1<0:N>确定的阻抗值而终端副数据DQB焊盘。第二数据终端单元430对输入至副数据焊盘的副数据DQB的阻抗进行匹配。在本文中，副数据焊盘是指负责副数据DQB的输入的焊盘。

当传送差分数据时，数据的电平是基于主数据DQ与副数据DQB之间的相对电平差而确定的。更具体而言，当主数据DQ的电平高于副数据DQB的电平时，数据的电平高，而当主数据DQ的电平低于副数据DQB的电平时，数据的电平低。

例如，当高数据的脉冲持续时间与低数据的脉冲持续时间不同时，数据的占空系数发生失配。换言之，当主数据DQ高于副数据DQB所经历的持续时间与主数据DQ低于副数据DQB所经历的持续时间不同时，数据的占空系数失真，这是因为数据的高脉冲持续时间与低脉冲持续时间不同。

因此，当数据的占空系数失真时，可以通过控制主数据DQ或副数据DQB的共模电压电平来校正占空系数。例如，当数据的高脉冲持续时间比低脉冲持续时间长时，可以降低主数据DQ的共模电压电平。通过降低主数据DQ的共模电压电平，减少主数据DQ高于副数据DQB所历时的持续时间，且因此减小数据的高脉冲宽度。还可以通过提高副数据DQB的共模电压电平来减小高脉冲宽度。

此处，可以通过控制主数据DQ或副数据DQB的终端电阻值来改变主数据DQ或副数据DQB的共模电压电平。换言之，当主数据DQ的终端电阻值增加时，主数据DQ的共模电压电平降低。当主数据DQ的终端电阻值减小时，主数据DQ的共模电压电平提高。同样地，当副数据DQB的终端电阻值增加时，副数据DQB的共模电压电平降低，且当副数据DQB的终端电阻值减小时，副数据DQB的共模电压电平提高。

因此，根据本发明的实施例的半导体器件可以通过控制主数据时钟WCK或副数据时钟WCKB的终端电阻值来校正数据时钟的占空系数，且因此可以通过控制主数据DQ或副数据DQB的终端电阻值来校正数据的占空系数。

在图2中所示的本发明的第二实施例中，将数据时钟的终端电阻值和数据的终端电阻值说明为基于相同的控制信号(更具体而言，第一时钟终端单元360和第一数据终端单元420都受阻抗控制信号CNTSIG<0:N>控制、且第二时钟终端单元370和第二数据终端单元430都受第一处理信号MOD_CNTSIG1<0:N>控制的原因)。数据时钟和数据由相同控制信号来控制的原因在于数据时钟和数据是经由相邻的路径而传送的。此外，当数据时钟的共模电压电平改变时，数据的共模电压电平也会受到影响且改变。

然而，由于数据时钟和数据经由不同的传输线路而传送，因此数据时钟和数据的占空系数的失真程度可能不同。如果两个传输线路具有不同的占空系数失真量，则可以独立地提供用于确定数据时钟的终端电阻值的处理器以及用于确定数据的终端电阻值的处理器。

在图3中示出如上文所述的两个处理单元。如图3中所示，半导体器件可以包括阻抗控制信号发生单元310、第一处理单元380、第一时钟终端单元360、第二时钟终端单元370、第二处理单元440、第一数据终端单元420以及第二数据终端单元430。出于说明的目的，图3说明如下情况：其中第一时钟为主数据时钟WCK；第二时钟为副数据时钟WCKB；第一数据为主数据DQ；且第二数据为副数据DQB。

阻抗控制信号发生单元310、第一处理单元380、第一时钟终端单元360以及第二时钟终端单元370的结构和操作可以类似于图1中所示的实施例的结构和操作。

第二处理单元440响应于第二设定值MOD_SET2<0:3>来处理阻抗控制信号CNTSIG<0:N>，且产生第二处理信号MOD_CNTSIG2<0:N>。第二设定值MOD_SET2<0:3>是用以校正占空系数的信号。第二处理单元440的结构和操作可以类似于第一处理单元380的结构和操作，除了第二处理单元440接收第二设定值MOD_SET2<0:3>而非第一设定值MOD_SET1<0:3>，且第二处理单元440产生第二处理信号MOD_CNTSIG2<0:N>而非第一处理信号MOD_CNTSIG1<0:N>之外。

第一数据终端单元420基于阻抗控制信号CNTSIG<0:N>而终端主数据(DQ)焊盘。第一数据终端单元420具有与输入至主数据焊盘的主数据DQ的阻抗匹配的阻抗值。

第二数据终端单元430基于第二处理信号MOD_CNTSIG2<0:N>而终端副数据(DQB)焊盘。第二数据终端单元430具有与输入至副数据焊盘的副数据DQB的阻抗匹配的阻抗值。

根据本发明的实施例的半导体器件可通过使用第一处理信号MOD_CNTSIG1<0:N>控制主数据时钟WCK或副数据时钟WCKB的终端电阻值来校正数据时钟的占空系数，且通过使用第二处理信号MOD_CNTSIG2<0:N>控制主数据DQ或副数据DQB的终端电阻值来校正数据的占空系数。

如上文所述，由于时钟发生器的失配、在传输期间流入的外部噪声、以及电信号的振幅在传输线路上的衰减——电信号的振幅衰减在各个传输线路上可能不同——而引起数据时钟和数据的占空系数失真。可以通过独立地形成第一处理单元380和第二处理单元440来校正数据时钟和数据的终端电阻值。

图4是说明图3中所示的第二时钟终端单元370的电路图。出于说明的目的，图4示出第二时钟为副数据时钟WCKB。

参看图4，第二时钟终端单元370包括多个上拉终端电阻器411至413，所述多个上拉终端电阻器411至413在上拉终端操作被使能时根据第一处理信号MOD_CNTSIG1<0:N>而接通或断开。上拉终端电阻器411至413与副数据时钟(WCKB)焊盘并联地耦接，且对副数据时钟焊盘执行上拉终端。当上拉终端使能信号PU_EN1被禁止且处于逻辑低电平时，经由或(OR)门410而输出的信号为“1”。因此，当上拉终端使能信号PU_EN1被禁止时，上拉终端电阻器411至413全部断开，且不执行上拉终端操作。当上拉终端使能信号PU_EN1被使能为逻辑高电平时，从或门410输出的信号为第一处理信号MOD_CNTSIG1<0:N>，且第一处理信号MOD_CNTSIG1<0:N>被输入至上拉终端电阻器411至413。当上拉终端使能信号PU_EN1被使能时，根据第一处理信号MOD_CNTSIG1<0:N>的值而接通或断开上拉终端电阻器411至413，且终端副数据时钟焊盘。

第一时钟终端单元360、第一数据终端单元420和第二数据终端单元430可以具有与第二时钟终端单元370的结构相同的结构，但它们的输入信号可能不同。

尽管上文所述的实施例示出主数据时钟(WCK)焊盘、副数据时钟(WCKB)焊盘、主数据(DQ)焊盘和副数据(DQB)焊盘被上拉终端，但主数据时钟(WCK)焊盘、副数据时钟(WCKB)焊盘、主数据(DQ)焊盘及副数据(DQB)焊盘可以被设计成执行下拉终端。应用上拉终端还是下拉终端取决于应用该半导体器件的系统。

图5是说明根据本发明的第四实施例的半导体器件的框图。

图5说明这样的实施例，其中用于主数据时钟(WCK)焊盘、副数据时钟(WCKB)焊盘、主数据(DQ)焊盘和副数据(DQB)焊盘的终端调节单元包括上拉终端和下拉终端。图5所示的实施例的基本操作类似于图3的实施例的操作，除了主数据时钟(WCK)焊盘、副数据时钟(WCKB)焊盘、主数据(DQ)焊盘和副数据(DQB)焊盘可以被上拉终端和下拉终端之外。出于说明的目的，图5示出这样的情况：其中第一时钟为主数据时钟WCK；第二时钟为副数据时钟WCKB；第一数据为主数据DQ；且第二数据为副数据DQB。

阻抗控制信号发生单元310产生上拉阻抗控制信号PCNTSIG<0:N>和下拉阻抗控制信号NCNTSIG<0:N>。这两个阻抗控制信号可以用于校正由于工艺、电压和/或温度(PVT)改变而引起的终端电阻值的偏移值。

第一处理单元380可以包括上拉信号处理器381和下拉信号处理器382。上拉信号处理器381响应于第一上拉设定值MODUP_SET1<0:3>来处理上拉阻抗控制信号PCNTSIG<0:N>，且输出第一上拉处理信号MOD_PCNTSIG1<0:N>。上拉阻抗控制信号PCNTSIG<0:N>是用于校正占空系数的信号。下拉信号处理器382响应于第一下拉设定值MODDOWN_SET1<0:3>而处理下拉阻抗控制信号NCNTSIG<0:N>，且输出第一下拉处理信号MOD_NCNTSIG1<0:N>。下拉阻抗控制信号NCNTSIG<0:N>是用于校正占空系数的信号。上拉信号处理器381的结构及操作可以类似于图1中所示的第一处理单元380的结构及操作，除了上拉信号处理器381接收第一上拉设定值MODUP_SET1<0:3>而非第一设定值MOD_SET1<0:3>，且产生第一上拉处理信号MOD_PCNTSIG1<0:N>而非第一处理信号MOD_CNTSIG1<0:N>之外。下拉信号处理器382的结构及操作也可以类似于图1中所示的第一处理单元380的结构及操作，除了下拉信号处理器382接收第一下拉设定值MODDOWN_SET1<0:3>而非第一设定值MOD_SET1<0:3>，且产生第一下拉处理信号MOD_NCNTSIG1<0:N>而非第一处理信号MOD_CNTSIG1<0:N>之外。

第一时钟终端单元360通过基于上拉阻抗控制信号PCNTSIG<0:N>及下拉阻抗控制信号NCNTSIG<0:N>而确定的阻抗值来终端主数据时钟焊盘。第一时钟终端单元360对输入至主数据时钟焊盘的主数据时钟WCK的阻抗进行匹配。更具体而言，第一时钟终端单元360可以包括上拉终端器361和下拉终端器362。

第二时钟终端单元370通过基于第一上拉处理信号MOD_PCNTSIG1<0:N>和第一下拉处理信号MOD_NCNTSIG1<0:N>而确定的阻抗值来终端副数据时钟焊盘。第二时钟终端单元370对输入至副数据时钟焊盘的副数据时钟WCK的阻抗进行匹配。更具体而言，第二时钟终端单元370可以包括上拉终端器371和下拉终端器372。第二时钟终端单元370基于上拉终端器371的阻抗值和下拉终端器372的阻抗值来终端输入至副数据时钟焊盘的副数据时钟WCKB，上拉终端器371的阻抗值是基于第一上拉处理信号MOD_PCNTSIG1<0:N>而确定的，下拉终端器372的阻抗值是基于第一下拉处理信号MOD_NCNTSIG1<0:N>而确定的。

如上文所述，由于数据时钟的高脉冲和低脉冲是基于主数据时钟WCK与副数据时钟WCKB之间的相对电平差而确定的，因此可以通过基于第一上拉处理信号MOD_PCNTSIG1<0:N>及第一下拉处理信号MOD_NCNTSIG1<0:N>而控制主数据时钟WCK或副数据时钟WCKB的终端电阻值来校正数据时钟的占空系数。

第二处理单元440可以包括上拉信号处理器441和下拉信号处理器442。上拉信号处理器441响应于第二上拉设定值MODUP_SET2<0:3>来处理上拉阻抗控制信号PCNTSIG<0:N>，且输出第二上拉处理信号MOD_PCNTSIG2<0:N>。上拉阻抗控制信号PCNTSIG<0:N>是用于校正占空系数的信号。下拉信号处理器442响应于第二下拉设定值MODDOWN_SET2<0:3>来处理下拉阻抗控制信号NCNTSIG<0:N>，且输出第二下拉处理信号MOD_NCNTSIG2<0:N>。下拉阻抗控制信号NCNTSIG<0:N>是用于校正占空系数的信号。

上拉信号处理器441的结构及操作可以类似于图1中所说明的第一处理单元的结构及操作，除了上拉信号处理器441接收第二上拉设定值MODUP_SET2<0:3>而非第一设定值MOD_SET1<0:3>，且产生第二上拉处理信号MOD_PCNTSIG2<0:N>而非第一处理信号MOD_CNTSIG1<0:N>之外。此外，下拉信号处理器442的结构及操作可以类似于图1中所说明的第一处理单元的结构及操作，除了下拉信号处理器442接收第二下拉设定值MODDOWN_SET2<0:3>而非第一设定值MOD_SET1<0:3>，且产生第二下拉处理信号MOD_NCNTSIG2<0:N>而非第一处理信号MOD_CNTSIG1<0:N>之外。

第一数据终端单元420通过基于上拉阻抗控制信号PCNTSIG<0:N>及下拉阻抗控制信号NCNTSIG<0:N>而确定的阻抗值来终端主数据焊盘。第一数据终端单元420对经由主数据焊盘而输入的主数据DQ的阻抗进行匹配。更具体而言，第一数据终端单元420可以包括上拉终端器421和下拉终端器422。

第二数据终端单元430通过基于第二上拉处理信号MOD_PCNTSIG2<0:N>及第二下拉处理信号MOD_NCNTSIG2<0:N>而确定的阻抗值来终端副数据焊盘。第二数据终端单元430对输入至副数据焊盘的副数据DQB的阻抗进行匹配。更具体而言，第二数据终端单元430可以包括上拉终端器431和下拉终端器432。第二数据终端单元430基于上拉终端器431的阻抗值和下拉终端器432的阻抗值而终端输入至副数据焊盘中的副数据DQB，所述上拉终端器431的阻抗值是基于第二上拉处理信号MOD_PCNTSIG2<0:N>而确定的，所述下拉终端器432的阻抗值是基于第二下拉处理信号MOD_NCNTSIG2<0:N>而确定的。

如上文所述，由于数据的高脉冲和低脉冲是基于主数据DQ与副数据DQB之间的相对电平差而确定的，因此可以通过基于第二上拉处理信号MOD_PCNTSIG2<0:N>及第二下拉处理信号MOD_NCNTSIG2<0:N>而控制主数据DQ或副数据DQB的终端电阻值来校正数据的占空系数。

出于说明的目的，在图5中示出存在一个主数据时钟焊盘、一个副数据时钟焊盘、一个主数据焊盘和一个副数据焊盘的实施例。然而，针对每种类型的时钟焊盘的数量可以是一个或更多个焊盘，且本发明可以应用于针对每种类型的时钟具有一个或更多个焊盘的实施例。当在半导体器件的实施例中存在多个主数据时钟焊盘和多个副数据时钟焊盘时，半导体器件还可以提供多个第一时钟终端单元360和第二时钟终端单元370以便终端增加的焊盘。此外，当在半导体器件的实施例中存在多个主数据焊盘及多个副数据焊盘时，半导体器件还可以提供多个第一数据终端单元420和第二数据终端单元430以便终端增加的焊盘。

出于说明的目的，图1至图4示出这样的实施例：其中，第一时钟为主数据时钟WCK；第二时钟为副数据时钟WCKB；第一数据为主数据DQ；且第二数据为副数据DQB。然而，本发明的特征可应用于以下的器件：其中，第一时钟为副数据时钟WCKB；第二时钟为主数据时钟WCK；第一数据为副数据DQB；且第二数据为主数据DQ。

此外，本发明的特征可应用于以下的实施例：其中，数据时钟和数据并非作为差分信号而传送。参看图6描述此实施例。

图6是说明根据本发明的第五实施例的半导体器件的框图。

参看图6，根据本发明的第五实施例的半导体器件可以包括阻抗控制信号发生单元310、第一处理单元320、第二处理单元330、第一终端单元340以及第二终端单元350。

阻抗控制信号发生单元310产生阻抗控制信号CNTSIG<0:N>。阻抗控制信号CNTSIG<0:N>可以用于校正由于工艺、电压和/或温度(PVT)的改变而引起的终端电阻值的偏移值。

第一处理单元320响应于第一设定值MOD_SET1<0:3>来处理阻抗控制信号CNTSIG<0:N>，且产生第一处理信号MOD_CNTSIG1<0:N>。第一设定值MOD_SET1<0:3>提供用于设定终端电阻值的信息，且可以将第一设定值MOD_SET1<0:3>设定为终端电阻值偏移值。第一处理单元320的结构及操作类似于图1中所说明的第一处理单元380的结构及操作。

第一终端单元340与基于命令(ADD/CMD)的路径耦接，且第一终端单元340通过基于第一处理信号MOD_CNTSIG1<0:N>而确定的阻抗值来终端基于命令(ADD/CMD)的焊盘。第一终端单元340对输入至基于命令(ADD/CMD)的焊盘中的信号的阻抗进行匹配。在本文中，基于命令(ADD/CMD)的焊盘是指用于接收命令的焊盘和用于接收地址的焊盘。由于第一处理单元320的操作，第一终端单元340可以提供终端电阻值。更具体而言，从阻抗控制信号发生单元310输出的阻抗控制信号可以设定终端电阻值的目标值。然而，终端电阻值会由于信号传输线路的工艺、电压、温度的差异而具有偏移。为了校正这种偏移，第一处理单元320设定第一设定值MOD_SET1以匹配终端电阻值的偏移值，且处理阻抗控制信号CNTSIG<0:N>。第一终端单元340基于从第一处理单元320输出的第一处理信号MOD_CNTSIG1<0:N>而将终端电阻值设定为更加接近于目标值。

第二处理单元330响应于校正占空系数的第二设定值MOD_SET2<0:3>来处理阻抗控制信号CNTSIG<0:N>，且产生第二处理信号MOD_CNTSIG2<0:N>。第二处理单元330的结构及操作可以类似于图1中所示的第一处理单元380的结构及操作，除了第二处理单元330接收第二设定值MOD_SET2<0:3>而非第一设定值MOD_SET1<0:3>，且产生第二处理信号MOD_CNTSIG2<0:N>而非第一处理信号MOD_CNTSIG1<0:N>之外。

第二终端单元350通过基于第二处理信号MOD_CNTSIG2<0:N>而确定的阻抗值而终端基于数据(DQ/WCK)的焊盘。第二终端单元350对输入至基于数据(DQ/WCK)的焊盘的信号的阻抗进行匹配。在本文中，基于数据(DQ/WCK)的焊盘是指用于接收数据的焊盘以及用于接收用于选通数据的数据时钟的焊盘。当第二终端单元350的终端电阻值增加时，数据时钟及数据的共模电压电平降低，从而使得数据时钟和数据的高脉冲持续时间变短。当第二终端单元350的终端电阻值减小时，数据时钟和数据的共模电压电平提高，从而使得数据时钟和数据的低脉冲持续时间变长。简言之，可以通过控制第二终端单元350的终端电阻值来校正数据时钟和数据的占空系数。

在图6中所说明的实施例中，数据时钟WCK的终端阻抗值和数据DQ的终端阻抗值基于相同的信号，即第二处理信号MOD_CNTSIG2<0:N>。数据和数据时钟基于相同的信号是因为数据时钟和数据经由相邻的传输线路而传送。因此，当数据时钟的共模电压电平改变时，数据的共模电压电平也可能受到影响且改变。

如上文所述，基于命令(ADD/CMD)的焊盘可以通过第一处理单元320的操作基于第一处理信号MOD_CNTSIG1<0:N>而将地址信号和命令信号的终端电阻值设定为目标值，且基于数据(DQ/WCK)的焊盘可通过第二处理单元330的操作基于第二处理信号MOD_CNTSIG2<0:N>而校正数据和数据时钟的占空系数。

尽管图6说明存在一个基于命令(ADD/CMD)的焊盘和一个基于数据(DQ/WCK)的焊盘的实施例，但基于命令(ADD/CMD)的焊盘的数目和基于数据(DQ/WCK)的焊盘的数目可以是一个或更多个。当存在多个基于命令(ADD/CMD)的焊盘时，可以提供一个或更多个第一终端单元340以分别终端基于命令(ADD/CMD)的焊盘。当存在多个基于命令(ADD/CMD)的焊盘时，也可能存在多个命令(CMD)焊盘和多个地址(ADD)焊盘。此外，当存在多个基于数据(DQ/WCK)的焊盘时，也可提供一个或更多个第二终端单元350以分别终端所述基于数据(DQ/WCK)的焊盘。当存在多个基于数据(DQ/WCK)的焊盘时，也可以存在多个数据(DQ)焊盘和多个数据时钟(WCK)焊盘。

第一终端单元340和第二终端单元350可以具有与图4中所示的第二时钟终端单元370的结构类似的结构，除了第一终端单元340接收第一处理信号MOD_CNTSIG1<0:N>而非第二处理信号MOD_CNTSIG2<0:N>之外。

尽管图6说明第一终端单元340和第二终端单元350对基于命令(ADD/CMD)的焊盘和基于数据(DQ/WCK)的焊盘执行上拉终端的情况，但第一终端单元340和第二终端单元350可以被设计成执行下拉终端或者上拉终端和下拉终端。是否执行上拉终端、下拉终端或上拉终端和下拉终端两者取决于实施半导体器件的系统的终端调节。

此外，当将数据时钟作为差分信号传送而不将数据作为差分信号传送时，或当将数据作为差分信号传送而不将数据时钟作为差分信号传送时，还可以应用图2、图3或图5中所示的实施例与图6中所示的实施例的组合。

根据本发明的实施例，可以通过控制主数据时钟焊盘或副数据时钟焊盘的任一终端电阻值来使时钟的占空系数失真最小化。

此外，可以通过控制基于命令的焊盘和基于数据的焊盘的终端电阻值来使时钟的占空系数失真最小化。

虽然已参照具体实施例描述了本发明，但本领域技术人员会理解的是，在不脱离所附权利要求所限定的本发明的精神和范围的前提下可以做出各种变化和修改。

Claims (18)

1.一种半导体器件，包括：

阻抗控制信号发生单元，所述阻抗控制信号发生单元被配置成产生用于控制阻抗值的阻抗控制信号；

第一处理单元，所述第一处理单元被配置成响应于第一设定值来处理所述阻抗控制信号且产生第一处理信号；以及

第二时钟终端单元，所述第二时钟终端单元被配置成与第二时钟路径耦接且响应于所述第一处理信号来确定阻抗值，

其中，所述第一设定值包括减法/加法信号以及第一控制信号，并且

所述第一处理单元响应于所述减法/加法信号而将所述第一控制信号与所述阻抗控制信号相加或者从所述阻抗控制信号减去所述第一控制信号。

2.如权利要求1所述的半导体器件，还包括：

第一时钟终端单元，所述第一时钟终端单元被配置成与第一时钟路径耦接且响应于所述阻抗控制信号来确定阻抗值。

3.如权利要求2所述的半导体器件，还包括：

第二数据终端单元，所述第二数据终端单元被配置成与第二数据路径耦接且响应于所述第一处理信号来确定阻抗值。

4.如权利要求3所述的半导体器件，还包括：第一数据终端单元，所述第一数据终端单元被配置成与第一数据路径耦接且响应于所述阻抗控制信号来确定阻抗值。

5.如权利要求2所述的半导体器件，还包括：

第二处理单元，所述第二处理单元被配置成响应于第二设定值来处理所述阻抗控制信号且产生第二处理信号；

第一数据终端单元，所述第一数据终端单元被配置成与第一数据路径耦接且响应于所述阻抗控制信号来确定阻抗值；以及

第二数据终端单元，所述第二数据终端单元被配置成与第二数据路径耦接且响应于所述第二处理信号来确定阻抗值。

6.如权利要求5所述的半导体器件，其中，所述第二设定值包括减法/加法信号以及第二控制信号，并且

所述第二处理单元响应于所述减法/加法信号而将所述第二控制信号与所述阻抗控制信号相加或者从所述阻抗控制信号减去所述第二控制信号。

7.如权利要求2所述的半导体器件，其中，所述第一时钟终端单元经由上拉终端操作来确定阻抗值，并且

所述第二时钟终端单元经由上拉终端操作来确定阻抗值。

8.如权利要求4所述的半导体器件，其中，所述第一数据终端单元经由上拉终端操作来确定阻抗值，并且

所述第二数据终端单元经由上拉终端操作来确定阻抗值。

9.如权利要求2所述的半导体器件，其中，所述第一时钟终端单元经由下拉终端操作来确定阻抗值，并且

所述第二时钟终端单元经由下拉终端操作来确定阻抗值。

10.如权利要求4所述的半导体器件，其中，所述第一数据终端单元经由下拉终端操作来确定阻抗值，并且

所述第二数据终端单元经由下拉终端操作来确定阻抗值。

11.如权利要求5所述的半导体器件，其中，所述阻抗控制信号发生单元产生上拉阻抗控制信号和下拉阻抗控制信号。

12.如权利要求11所述的半导体器件，其中，所述第一处理单元还包括上拉信号处理器和下拉信号处理器，所述上拉信号处理器被配置成处理所述上拉阻抗控制信号且产生第一上拉控制信号，所述下拉信号处理器被配置成处理所述下拉阻抗控制信号且产生第一下拉控制信号；并且

所述第二处理单元还包括上拉信号处理器和下拉信号处理器，所述上拉信号处理器被配置成处理所述上拉阻抗控制信号且产生第二上拉控制信号，所述下拉信号处理器被配置成处理所述下拉阻抗控制信号且产生第二下拉控制信号。

13.如权利要求2所述的半导体器件，其中，所述第一时钟终端单元包括：

或门，所述或门接收上拉终端使能信号和所述阻抗控制信号；

多个上拉终端电阻器，所述多个上拉终端电阻器在所述上拉终端使能信号被使能时且响应于所述阻抗控制信号而接通。

14.如权利要求1所述的半导体器件，其中，所述第二时钟终端单元包括：

或门，所述或门接收上拉终端使能信号和所述第一处理信号；

多个上拉终端电阻器，所述多个上拉终端电阻器在所述上拉终端使能信号被使能时且响应于所述第一处理信号而接通。

15.一种半导体器件，包括：

阻抗控制信号发生单元，所述阻抗控制信号发生单元被配置成产生用于校正阻抗值的阻抗控制信号；

第一处理单元，所述第一处理单元被配置成响应于第一设定值来处理所述阻抗控制信号且产生第一处理信号；

第二处理单元，所述第二处理单元被配置成响应于第二设定值来处理所述阻抗控制信号且产生第二处理信号；

第一终端单元，所述第一终端单元被配置成与基于命令的路径耦接且响应于所述第一处理信号来确定阻抗值；以及

第二终端单元，所述第二终端单元被配置成与基于数据的路径耦接且响应于所述第二处理信号来确定阻抗值，

其中，所述第一设定值包括减法/加法信号以及第一控制信号，并且

所述第一处理单元响应于所述减法/加法信号而将所述第一控制信号与所述阻抗控制信号相加或从所述阻抗控制信号减去所述第一控制信号。

16.如权利要求15所述的半导体器件，其中，所述第二设定值包括减法/加法信号及第二控制信号，并且

所述第二处理单元响应于所述减法/加法信号而将所述第二控制信号与所述阻抗控制信号相加或从所述阻抗控制信号减去所述第二控制信号。

17.如权利要求15所述的半导体器件，其中，所述第一终端单元经由上拉终端操作来确定阻抗值，并且

所述第二终端单元经由上拉终端操作来确定阻抗值。

18.如权利要求15所述的半导体器件，其中，所述基于命令的路径包括命令路径和地址路径，并且

所述基于数据的路径包括数据路径和数据时钟路径。