TW201308894A - 半導體裝置 - Google Patents

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Abstract

一種半導體裝置包括：一阻抗控制信號產生單元，其經組態以產生用於控制一阻抗值之一阻抗控制信號；一第一處理單元，其經組態以回應於一第一設定值而處理該阻抗控制信號且產生一第一處理信號；一第一時脈終止單元，其經組態以與一第一時脈路徑耦接且回應於該阻抗控制信號而判定一阻抗值；及一第二時脈終止單元，其經組態以與一第二時脈路徑耦接且回應於該第一處理信號而判定一阻抗值。

Description

半導體裝置
本發明之例示性實施例係關於一種能夠控制阻抗之半導體裝置。
本申請案主張2011年8月1日申請之韓國專利申請案第10-2011-0076424號之優先權，該案以全文引用的方式併入本文中。
半導體裝置可包括用以準確地控制一基於時脈之系統中的一時脈之作用時間循環的系統及特徵。一時脈之作用時間循環為高脈衝持續時間或低脈衝持續時間對該時脈之週期的比率。新近記憶體裝置(特定言之，雙倍資料率(DDR)同步記憶體裝置)使用時脈來進行(例如)資料選通。與一時脈之一上升邊緣及一下降邊緣同步地連續輸入及輸出2-位元資料。若一時脈之作用時間循環並不維持在大約50%，則所輸入及輸出之資料可能失真。因此，準確地控制一記憶體裝置中之一時脈之作用時間循環係重要的。
在一外部時脈產生器中產生輸入至一記憶體裝置中之一時脈，且經由一傳送線路將該時脈傳送至該記憶體裝置。在此組態中，一時脈之作用時間循環可能失真，此係因為一時脈之高脈衝持續時間及低脈衝持續時間歸因於以下各者而變得不同：一時脈產生器之失配、傳送期間之外部雜訊，及傳送線路上之一電信號之振幅的衰減。為了控制時脈之作用時間循環，可在記憶體裝置中使用用於修正作用 時間循環之一作用時間循環修正器。然而，即使使用該作用時間循環修正器，但歸因於晶片上功率雜訊，仍難以將作用時間循環維持在50%。
本發明之例示性實施例係有關一種半導體裝置，該半導體裝置可藉由根據一作用時間循環之失真程度改變一終止電阻值來減小該作用時間循環之失真。
根據本發明之一實施例，一種半導體裝置包括：一阻抗控制信號產生單元，其經組態以產生用於控制一阻抗值之一阻抗控制信號；一第一處理單元，其經組態以回應於一第一設定值而處理該阻抗控制信號且產生一第一處理信號；一第一時脈終止單元，其經組態以與一第一時脈路徑耦接且回應於該阻抗控制信號而判定一阻抗值；及一第二時脈終止單元，其經組態以與一第二時脈路徑耦接且回應於該第一處理信號而判定一阻抗值。
該半導體裝置可進一步包括：一第一資料終止單元，其經組態以與一第一資料路徑耦接且回應於該阻抗控制信號而判定一阻抗值；及一第二資料終止單元，其經組態以與一第二資料路徑耦接且回應於該第一處理信號而判定一阻抗值。
根據本發明之另一實施例，一種半導體裝置包括：一阻抗控制信號產生單元，其經組態以產生用於修正一阻抗值之一阻抗控制信號；一第一處理單元，其經組態以回應於一第一設定值而處理該阻抗控制信號且產生一第一處理信 號；一第二處理單元，其經組態以回應於一第二設定值而處理該阻抗控制信號且產生一第二處理信號；一第一終止單元，其經組態以與一基於命令之路徑耦接且回應於該第一處理信號而判定一阻抗值；及一第二終止單元，其經組態以與一基於資料之路徑耦接且回應於該第二處理信號而判定一阻抗值。
下文將參看隨附圖式更詳細地描述本發明之例示性實施例。然而，本發明可體現為不同形式，且不應被解釋為限於本文中所闡述之實施例。實情為，提供此等實施例以使得本發明將為透徹的且完整的，且將向熟習此項技術者充分傳達本發明之範疇。貫穿本發明，相似參考數字貫穿本發明之各種圖及實施例指代相似部件。
可藉由增加或減小一時脈之總電壓位準來控制時脈之作用時間循環。該總電壓位準為一共模電壓位準。因此，可藉由增加或減小該共模電壓位準來控制一時脈之作用時間循環。更具體言之，當共模電壓位準增加時，一時脈之高脈衝持續時間變得較長，且當共模電壓位準減小時，一時脈之低脈衝持續時間變得較長。
可藉由控制一終止電阻值來改變一時脈之共模電壓位準。舉例而言，當上拉終止之強度較強時(更具體言之，當上拉終止電阻值減小時)，共模電壓位準增加。當上拉終止之強度較弱時(更具體言之，當上拉終止電阻值增加時)，共模電壓位準減小。
換言之，可藉由改變之終止電阻值來控制一時脈之作用時間循環。在下文中，詳細地描述能夠控制一終止電阻值之一半導體裝置。
圖1為說明根據本發明之第一實施例之一半導體裝置的方塊圖。
參看圖1，該半導體裝置包括一阻抗控制信號產生單元310、一第一處理單元380、一第一時脈終止單元360，及一第二時脈終止單元370。
該阻抗控制信號產生單元310產生一阻抗控制信號CNTSIG<0：N>，該阻抗控制信號CNTSIG<0：N>為一種用於根據製程、電壓及/或溫度(PVT)之一改變而修正一終止電阻值之一偏移值的信號。由於阻抗控制信號產生單元310係廣泛已知之電路(例如，ZQ校準電路)，故不提供對其之進一步描述。
第一處理單元380回應於一第一設定值MOD_SET1<0：3>而處理該阻抗控制信號CNTSIG<0：N>，且產生一第一處理信號MOD_CNTSIG1<0：N>。該第一設定值MOD_SET1<0：3>為用以修正作用時間循環之一信號。該第一處理單元380可包括一減法器/加法器，該減法器/加法器用於基於該第一設定值MOD_SET1<0：3>而增加或減小阻抗控制信號CNTSIG<0：N>之值。為了傳達是進行減法抑或加法運算，該第一設定值MOD_SET1<0：3>之第一位元MOD_SET1<3>告知該減法器/加法器進行加法或減法運算。第一設定值MOD_SET1<0：3>之其他位元MOD_SET1<0：2>為將由減法 器/加法器進行減法或加法運算之值。第一設定值MOD_SET1<0：3>之組態展示於以下表1中。
該第一設定值MOD_SET1<0：3>為用以修正作用時間循環之資訊。如上文所描述，可藉由控制終止電阻值來使一資料時脈之作用時間循環之失真量最小化。因此，可藉由經由第一設定值MOD_SET1<0：3>控制該終止電阻值來修正該資料時脈之作用時間循環。
在一半導體記憶體裝置中，基於模式暫存器設定(MRS)或擴展模式暫存器設定(EMRS)而設定一終止阻抗值。因此，在一半導體記憶體裝置中，該第一設定值MOD_SET1<0：3>為自一模式暫存器設定電路或一擴展模式暫存器設定電路輸出之一信號。
自第一處理單元380輸出一第一處理信號MOD_CNTSIG1<0：N>。以下為如何由該第一處理單元380產生該第一處理信號MOD_CNTSIG1<0：N>之一實例。在此實例中，將阻抗控制信號CNTSIG<0：N>信號描述為具有六個位元，但本發明不限於具有六個位元之阻抗控制信號，且可使用更多或更少之位元。舉例而言，當減法/加法信號MOD_SET1<3>為「1」時，對信號執行加法(+)， 且當減法/加法信號MOD_SET1<3>為「0」時，對信號執行減法(-)。此外，當阻抗控制信號CNTSIG<0：5>為「101010」且第一設定值MOD_SET1<0：3>為「1001」時，減法/加法信號MOD_SET1<3>為「1」，且執行加法(+)運算。控制信號MOD_SET1<0：2>為第一設定值MOD_SET1<0：3>之剩餘位元，在上述實例中，該控制信號MOD_SET1<0：2>為「001」。因此，第一處理單元380將控制信號MOD_SET1<0：2>加(+)至阻抗控制信號CNTSIG<0：5>，且輸出一第一處理信號MOD_CNTSIG1<0：5>。相反地，當第一設定值MOD_SET1<0：3>為「0001」時，減法/加法信號MOD_SET1<3>為「0」，且執行減法(-)運算。此外，控制信號MOD_SET1<0：2>為第一設定值MOD_SET1<0：3>之剩餘位元，其再次為「001」。因此，第一處理單元380將控制信號MOD_SET1<0：2>自阻抗控制信號CNTSIG<0：5>中減去(-)，且輸出一第一處理信號MOD_CNTSIG1<0：5>。
第一時脈終止單元360與一第一時脈路徑耦接，且具有一阻抗值，該阻抗值係基於阻抗控制信號CNTSIG<0：N>而決定。
第二時脈終止單元370與一第二時脈路徑耦接，且具有一阻抗值，該阻抗值係基於第一處理信號MOD_CNTSIG1<0：N>而決定。
出於說明之目的，圖1說明以下狀況：其中，一第一時脈為主資料時脈WCK，且一第二時脈為次資料時脈 WCKB。第一時脈終止單元360藉由一阻抗值而終止一主資料時脈(WCK)墊，該阻抗值係基於阻抗控制信號CNTSIG<0：N>而決定。第一時脈終止單元360對輸入至該主資料時脈墊中之該主資料時脈WCK之阻抗進行匹配。在本文中，該主資料時脈墊意謂接收該主資料時脈WCK以用於選通資料之一墊。第二時脈終止單元370藉由一阻抗值而終止一次資料時脈(WCKB)墊，該阻抗值係基於第一處理信號MOD_CNTSIG1<0：N>而決定。第二時脈終止單元370對輸入至該次資料時脈墊中之該次資料時脈WCKB之阻抗進行匹配。在本文中，該次資料時脈墊意謂接收該次資料時脈WCKB之一墊，該次資料時脈WCKB為該主資料時脈WCK之反向時脈信號。
一資料時脈之位準係基於主資料時脈WCK與次資料時脈WCKB之間的相對位準差而決定。換言之，當主資料時脈WCK大於次資料時脈WCKB時，資料時脈之位準高。當主資料時脈WCK低於次資料時脈WCKB時，資料時脈之位準低。
當主資料時脈WCK大於次資料時脈WCKB所歷時的持續時間與次資料時脈WCKB大於主資料時脈WCK所歷時的持續時間彼此不同時，一資料時脈之作用時間循環並非50%。因此，該作用時間循環失真，此係因為資料時脈之高脈衝持續時間與低脈衝持續時間不同。
當資料時脈之作用時間循環失真時，可藉由控制主資料時脈WCK或次資料時脈WCKB之共模電壓位準來修正該作 用時間循環。舉例而言，當資料時脈之高脈衝持續時間比低脈衝持續時間長時，主資料時脈WCK之共模電壓位準可能減小。藉由減小主資料時脈之共模電壓位準，主資料時脈WCK大於次資料時脈WCKB所歷時的持續時間得以減少，且資料時脈之高脈衝持續時間得以減少。又，可藉由增加次資料時脈WCLK之共模電壓位準來減少資料時脈之高脈衝持續時間。換言之，若次資料時脈WCKB之共模電壓位準增加，則主資料時脈WCK大於次資料時脈WCKB所歷時的持續時間減少，且因此資料時脈之高脈衝寬度減小。
在第一實施例中，可藉由控制主資料時脈WCK或次資料時脈WCKB之終止電阻值來改變主資料時脈WCK或次資料時脈WCKB之共模電壓位準。更具體言之，當主資料時脈WCK之終止電阻值增加時，主資料時脈WCK之共模電壓位準減小，且當主資料時脈WCK之終止電阻值減小時，主資料時脈WCK之共模電壓位準增加。同樣地，當次資料時脈WCKB之終止電阻值增加時，次資料時脈WCKB之共模電壓位準減小，且當次資料時脈WCKB之終止電阻值減小時，次資料時脈WCKB之共模電壓位準增加。
因此，根據本發明之一實施例的半導體裝置可藉由控制一第一時脈或一第二時脈之終止電阻值來修正一時脈之作用時間循環。
圖2為說明根據本發明之第二實施例之一半導體裝置的方塊圖。
參看圖2，除根據本發明之第一實施例之半導體裝置的結構之外，根據本發明之第二實施例之半導體裝置亦可進一步包括第一資料終止單元420及第二資料終止單元430。
阻抗控制信號產生單元310、第一處理單元380、第一時脈終止單元360及第二時脈終止單元370之結構及操作可類似於圖1中所展示之第一實施例中所描述的彼等結構及操作。
在圖2之組態中，當傳送具有相同振幅但具有不同相位之差分資料DQ及DQB時，經由兩個不同信號線路來傳送主資料DQ及次資料DQB。
第一資料終止單元420與一第一資料路徑耦接，且具有一阻抗值，該阻抗值係基於阻抗控制信號CNTSIG<0：N>而決定。
第二資料終止單元430與一第二資料路徑耦接，且具有一阻抗值，該阻抗值係基於第一處理信號MOD_CNTSIG1<0：N>而決定。
出於說明之目的，圖2說明一第一時脈為主資料時脈WCK且一第二時脈為次資料時脈WCKB。圖2亦說明一第一資料為主資料DQ，且一第二資料為次資料DQB。第一資料終止單元420基於一阻抗值而終止一主資料(DQ)墊，該阻抗值係由一阻抗控制信號CNTSIG<0：N>決定。第一資料終止單元420對輸入至該主資料墊中之該主資料DQ之阻抗進行匹配。在本文中，該主資料墊意謂負責該主資料DQ之輸入的一墊。第二資料終止單元430基於一阻抗值而 終止一次資料DQB墊，該阻抗值係由第一處理信號MOD_CNTSIG1<0：N>決定。第二資料終止單元430對輸入至該次資料墊中之該次資料DQB之阻抗進行匹配。在本文中，該次資料墊意謂負責該次資料DQB之輸入的一墊。
當傳送差分資料時，一資料之位準係基於主資料DQ與次資料DQB之間的相對位置差而決定。更具體言之，當主資料DQ之位準大於次資料DQB之位準時，該資料之位準高，且當主資料DQ之位準低於次資料DQB之位準時，該資料之位準低。
舉例而言，當高資料之脈衝持續時間與低資料之脈衝持續時間不同時，該資料之作用時間循環發生失配。換言之，當主資料DQ大於次資料DQB所歷時的持續時間與主資料DQ小於次資料DQB所歷時的持續時間不同時，資料之作用時間循環失真，此係因為該資料之高脈衝持續時間與低脈衝持續時間不同。
因此，當資料之作用時間循環失真時，可藉由控制主資料DQ或次資料DQB之共模電壓位準來修正該作用時間循環。舉例而言，當資料之高脈衝持續時間比低脈衝持續時間長時，主資料DQ之共模電壓位準可能減小。藉由減小主資料DQ之共模電壓位準，主資料DQ大於次資料DQB所歷時的持續時間得以減少，且因此資料之高脈衝寬度得以減小。亦可藉由增加次資料DQB之共模電壓位準來減小高脈衝寬度。
此處，可藉由控制主資料DQ或次資料DQB之終止電阻 值來改變主資料DQ或次資料DQB之共模電壓位準。換言之，當主資料DQ之終止電阻值增加時，主資料DQ之共模電壓位準減小。當主資料DQ之終止電阻值減小時，主資料DQ之共模電壓位準增加。同樣地，當次資料DQB之終止電阻值增加時，次資料DQB之共模電壓位準減小，且當次資料DQB之終止電阻值減小時，次資料DQB之共模電壓位準增加。
因此，根據本發明之實施例之半導體裝置可藉由控制主資料時脈WCK或次資料時脈WCKB之終止電阻值來修正資料時脈之作用時間循環，且因此可藉由控制主資料DQ或次資料DQB之終止電阻值來修正資料之作用時間循環。
在圖2中所展示之本發明之第二實施例中，將資料時脈之終止電阻值及資料之終止電阻值說明為基於相同控制信號(更具體言之，第一時脈終止單元360與第一資料終止單元420兩者係藉由阻抗控制信號CNTSIG<0：N>而控制且第二時脈終止單元370與第二資料終止單元430兩者係藉由第一處理信號MOD_CNTSIG1<0：N>而控制的原因所在)。資料時脈及資料由相同控制信號來控制的原因在於：資料時脈及資料係經由相鄰路徑而傳送。又，當資料時脈之共模電壓位準改變時，資料之共模電壓位準亦可能受到影響且改變。
然而，由於資料時脈及資料係經由不同傳送線路而傳送，故資料時脈及資料之作用時間循環的失真程度可能不同。若該兩個傳送線路具有不同的作用時間循環失真量， 則可獨立地提供用於決定資料時脈之終止電阻值的一處理器及用於決定資料之終止電阻值的一處理器。
在圖3中展示如上文所描述之兩個處理單元實施例。如圖3中所展示，半導體裝置可包括阻抗控制信號產生單元310、第一處理單元380、第一時脈終止單元360、第二時脈終止單元370、第二處理單元440、第一資料終止單元420及第二資料終止單元430。出於說明之目的，圖3說明以下狀況：其中，一第一時脈為主資料時脈WCK；一第二時脈為次資料時脈WCKB；一第一資料為主資料DQ；且一第二資料為次資料DQB。
阻抗控制信號產生單元310、第一處理單元380、第一時脈終止單元360及第二時脈終止單元370之結構及操作可類似於圖1中所展示之實施例的彼等結構及操作。
第二處理單元440回應於一第二設定值MOD_SET2<0：3>而處理該阻抗控制信號CNTSIG<0：N>，且產生一第二處理信號MOD_CNTSIG2<0：N>。該第二設定值MOD_SET2<0：3>為用以修正作用時間循環之一信號。第二處理單元440之結構及操作可類似於第一處理單元380之結構及操作，惟以下情形除外：第二處理單元440接收第二設定值MOD_SET2<0：3>而非第一設定值MOD_SET1<0：3>，且第二處理單元440產生第二處理信號MOD_CNTSIG2<0：N>而非第一處理信號MOD_CNTSIG1<0：N>。
第一資料終止單元420基於阻抗控制信號CNTSIG<0：N> 而終止一主資料(DQ)墊。第一資料終止單元420具有一阻抗值，該阻抗值與輸入至該主資料墊中之該主資料DQ之阻抗匹配。
第二資料終止單元430基於第二處理信號MOD_CNTSIG2<0：N>而終止一次資料(DQB)墊。第二資料終止單元430具有一阻抗值，該阻抗值與輸入至該次資料墊中之該次資料DQB之阻抗匹配。
根據本發明之實施例之半導體裝置可藉由使用第一處理信號MOD_CNTSIG1<0：N>控制主資料時脈WCK或次資料時脈WCKB之終止電阻值來修正資料時脈之作用時間循環，且藉由使用第二處理信號MOD_CNTSIG2<0：N>控制主資料DQ或次資料DQB之終止電阻值來修正資料之作用時間循環。
如上文所描述，歸因於以下各者而引起資料時脈及資料之作用時間循環失真：一時脈產生器之失配、在傳送期間流入之外部雜訊，及傳送線路上之電信號之振幅的衰減(其在每一傳送線路上可能不同)。可藉由獨立地形成第一處理單元380及第二處理單元440來修正資料時脈及資料之終止電阻值。
圖4為說明圖3中所展示之一第二時脈終止單元370之電路圖。出於說明之目的，圖4展示一第二時脈為次資料時脈WCKB。
參看圖4，第二時脈終止單元370包括複數個上拉終止電阻器411至413，當啟用一上拉終止操作時，根據第一處理 信號MOD_CNTSIG1<0：N>而接通或斷開該複數個上拉終止電阻器411至413。該等上拉終止電阻器411至413與次資料時脈(WCKB)墊並聯地耦接，且對該次資料時脈墊執行一上拉終止。當一上拉終止啟用信號PU_EN1被停用且處於一邏輯低位準時，經由一或(OR)閘410而輸出之一信號為「1」。因此，當上拉終止啟用信號PU_EN1被停用時，全部該等上拉終止電阻器411至413斷開，且不執行上拉終止操作。當上拉終止啟用信號PU_EN1被啟用而至一邏輯高位準時，自OR閘410輸出之信號為第一處理信號MOD_CNTSIG1<0：N>，且將該第一處理信號MOD_CNTSIG1<0：N>輸入至該等上拉終止電阻器411至413。當上拉終止啟用信號PU_EN1被啟用時，根據第一處理信號MOD_CNTSIG1<0：N>之值而接通或斷開該等上拉終止電阻器411至413，且終止該次資料時脈墊。
第一時脈終止單元360、第一資料終止單元420及第二資料終止單元430可具有與第二時脈終止單元370之結構相同的結構，但其等輸入信號可能不同。
儘管上文所描述之實施例展示主資料時脈(WCK)墊、次資料時脈(WCKB)墊、主資料(DQ)墊及次資料(DQB)墊經上拉終止，但主資料時脈(WCK)墊、次資料時脈(WCKB)墊、主資料(DQ)墊及次資料(DQB)墊可經設計以執行下拉終止。應用一上拉終止抑或一下拉終止取決於應用有該半導體裝置之系統。
圖5為說明根據本發明之第四實施例之一半導體裝置的 方塊圖。
圖5說明以下的一實施例：其中，用於主資料時脈(WCK)墊、次資料時脈(WCKB)墊、主資料(DQ)墊及次資料(DQB)墊之終止調節單元包括上拉終止及下拉終止。圖5中所展示之實施例之基本操作類似於圖3之實施例的操作，惟以下情形除外：主資料時脈(WCK)墊、次資料時脈(WCKB)墊、主資料(DQ)墊及次資料(DQB)墊可經上拉終止及下拉終止。出於說明之目的，圖5展示以下狀況：其中，一第一時脈為主資料時脈WCK；一第二時脈為次資料時脈WCKB；一第一資料為主資料DQ；且一第二資料為次資料DQB。
阻抗控制信號產生單元310產生一上拉阻抗控制信號PCNTSIG<0：N>及一下拉阻抗控制信號NCNTSIG<0：N>。此等兩個阻抗控制信號可用以修正由於製程、電壓及/或溫度(PVT)之一改變而引起的一終止電阻值之偏移值。
第一處理單元380可包括一上拉信號處理器381及一下拉信號處理器382。上拉信號處理器381回應於一第一上拉設定值MODUP_SET1<0：3>而處理該上拉阻抗控制信號PCNTSIG<0：N>，且輸出一第一上拉處理信號MOD_PCNTSIG1<0：N>。該上拉阻抗控制信號PCNTSIG<0：N>為用以修正作用時間循環之一信號。下拉信號處理器382回應於一第一下拉設定值MODDOWN_SET1<0：3>而處理該下拉阻抗控制信號NCNTSIG<0：N>，且輸出一第一下拉處理信號 MOD_NCNTSIG1<0：N>。該下拉阻抗控制信號NCNTSIG<0：N>為用以修正作用時間循環之一信號。上拉信號處理器381之結構及操作可類似於圖1中所展示之第一處理單元380的結構及操作，惟以下情形除外：上拉信號處理器381接收第一上拉設定值MODUP_SET1<0：3>而非第一設定值MOD_SET1<0：3>，且產生一第一上拉處理信號MOD_PCNTSIG1<0：N>而非第一處理信號MOD_CNTSIG1<0：N>。下拉信號處理器382之結構及操作亦可類似於圖1中所展示之第一處理單元380的結構及操作，惟以下情形除外：下拉信號處理器382接收一第一下拉設定值MODDOWN_SET1<0：3>而非第一設定值MOD_SET1<0：3>，且產生一第一下拉處理信號MOD_NCNTSIG1<0：N>而非第一處理信號MOD_CNTSIG1<0：N>。
第一時脈終止單元360藉由一阻抗值而終止該主資料時脈墊，該阻抗值係基於上拉阻抗控制信號PCNTSIG<0：N>及下拉阻抗控制信號NCNTSIG<0：N>而決定。第一時脈終止單元360對輸入至該主資料時脈墊中之該主資料時脈WCK之阻抗進行匹配。更具體言之，第一時脈終止單元360可包括一上拉終止器361及一下拉終止器362。
第二時脈終止單元370藉由一阻抗值而終止該次資料時脈墊，該阻抗值係基於第一上拉處理信號MOD_PCNTSIG1<0：N>及第一下拉處理信號MOD_NCNTSIG1<0：N>而決定。第二時脈終止單元370對輸入至該次資料時脈墊中之該次資料時脈WCK之阻抗進行匹配。更具體言之，第二時脈終止單元370可包括一上拉終止器371及一下拉終止器372。第二時 脈終止單元370基於上拉終止器371之阻抗值及下拉終止器372之阻抗值而終止輸入至次資料時脈墊中之次資料時脈WCKB，該上拉終止器371之阻抗值係基於第一上拉處理信號MOD_PCNTSIG1<0：N>而決定，該下拉終止器372之阻抗值係基於第一下拉處理信號MOD_NCNTSIG1<0：N>而決定。
如上文所描述，由於資料時脈之高脈衝及低脈衝係基於主資料時脈WCK與次資料時脈WCKB之間的相對位準差而決定，故可藉由基於第一上拉處理信號MOD_PCNTSIG1<0：N>及第一下拉處理信號MOD_NCNTSIG1<0：N>而控制主資料時脈WCK或次資料時脈WCKB之終止電阻值來修正資料時脈之作用時間循環。
第二處理單元440可包括一上拉信號處理器441及一下拉信號處理器442。上拉信號處理器441回應於一第二上拉設定值MODUP_SET2<0：3>而處理一上拉阻抗控制信號PCNTSIG<0：N>，且輸出一第二上拉處理信號MOD_PCNTSIG2<0：N>。該上拉阻抗控制信號PCNTSIG<0：N>為用以修正作用時間循環之一信號。下拉信號處理器442回應於一第二下拉設定值MODDOWN_SET2<0：3>而處理一下拉阻抗控制信號NCNTSIG<0：N>，且輸出一第二下拉處理信號MOD_NCNTSIG2<0：N>。該下拉阻抗控制信號NCNTSIG<0：N>為用以修正作用時間循環之一信號。
上拉信號處理器441之結構及操作可類似於圖1中所說明 之第一處理單元的結構及操作，惟以下情形除外：上拉信號處理器441接收第二上拉設定值MODUP_SET2<0：3>而非第一設定值MOD_SET1<0：3>，且產生一第二上拉處理信號MOD_PCNTSIG2<0：N>而非第一處理信號MOD_CNTSIG1<0：N>。又，下拉信號處理器442之結構及操作可類似於圖1中所說明之第一處理單元的結構及操作，惟以下情形除外：下拉信號處理器442接收第二下拉設定值MODDOWN_SET2<0：3>而非第一設定值MOD_SET1<0：3>，且產生第二下拉處理信號MOD_NCNTSIG2<0：N>而非第一處理信號MOD_CNTSIG1<0：N>。
第一資料終止單元420藉由一阻抗值而終止該主資料墊，該阻抗值係基於上拉阻抗控制信號PCNTSIG<0：N>及下拉阻抗控制信號NCNTSIG<0：N>而決定。第一資料終止單元420對經由主資料墊而輸入之該主資料DQ之阻抗進行匹配。更具體言之，第一資料終止單元420可包括一上拉終止器421及一下拉終止器422。
第二資料終止單元430藉由一阻抗值而終止該次資料墊，該阻抗值係基於第二上拉處理信號MOD_PCNTSIG2<0：N>及第二下拉處理信號MOD_NCNTSIG2<0：N>而決定。第二資料終止單元430對輸入至該次資料墊中之該次資料DQB之阻抗進行匹配。更具體言之，第二資料終止單元430可包括一上拉終止器431及一下拉終止器432。第二資料終止單元430基於上拉終止器431之阻抗值及下拉終止器432之阻抗值而終止輸入至次 資料墊中之次資料DQB，該上拉終止器431之阻抗值係基於第二上拉處理信號MOD_PCNTSIG2<0：N>而決定，該下拉終止器432之阻抗值係基於第二下拉處理信號MOD_NCNTSIG2<0：N>而決定。
如上文所描述，由於資料之高脈衝及低脈衝係基於主資料DQ與次資料DQB之間的相對位準差而決定，故可藉由基於第二上拉處理信號MOD_PCNTSIG2<0：N>及第二下拉處理信號MOD_NCNTSIG2<0：N>而控制主資料DQ或次資料DQB之終止電阻值來修正資料之作用時間循環。
出於說明之目的，在圖5中展示以下的一實施例：其中，存在一主資料時脈墊、一次資料時脈墊、一主資料墊及一次資料墊。然而，墊之量可為針對每一類型之時脈具有一或多個墊，且本發明可應用於針對每一類型之時脈具有一或多個墊的實施例。當在半導體裝置之一實施例中存在複數個主資料時脈墊及複數個次資料時脈墊時，該半導體裝置亦可提供複數個第一時脈終止單元360及第二時脈終止單元370以便終止該等額外墊。又，當在半導體裝置之一實施例中存在複數個主資料墊及複數個次資料墊時，該半導體裝置亦可提供複數個第一資料終止單元420及第二資料終止單元430以便終止該等額外墊。
出於說明之目的，圖1至圖4展示以下的一實施例：其中，一第一時脈為主資料時脈WCK；一第二時脈為次資料時脈WCKB；一第一資料為主資料DQ；且一第二資料為次資料DQB。然而，本發明之特徵可應用於以下的一裝置： 其中，第一時脈為次資料時脈WCKB；第二時脈為主資料時脈WCK；第一資料為次資料DQB；且第二資料為主資料DQ。
又，本發明之特徵可應用於以下的一實施例：其中，資料時脈及資料並非作為差分信號而傳送。參看圖6描述此實施例。
圖6為說明根據本發明之第五實施例之一半導體裝置的方塊圖。
參看圖6，根據本發明之第五實施例之半導體裝置可包括一阻抗控制信號產生單元310、一第一處理單元320、一第二處理單元330、一第一終止單元340及一第二終止單元350。
該阻抗控制信號產生單元310產生一阻抗控制信號CNTSIG<0：N>。該阻抗控制信號CNTSIG<0：N>可用以修正由於製程、電壓及/或溫度(PVT)之一改變而引起的一終止電阻值之偏移值。
第一處理單元320回應於一第一設定值MOD_SET1<0：3>而處理該阻抗控制信號CNTSIG<0：N>，且產生一第一處理信號MOD_CNTSIG1<0：N>。第一設定值MOD_SET1<0：3>提供用於設定一終止電阻值之資訊，且可將該第一設定值MOD_SET1<0：3>設定為一終止電阻值偏移值。第一處理單元320之結構及操作類似於圖1中所說明之第一處理單元380之結構及操作。
第一終止單元340與一基於命令(ADD/CMD)之路徑耦 接，且第一終止單元340藉由一阻抗值來終止一基於命令(ADD/CMD)之墊，該阻抗值係基於第一處理信號MOD_CNTSIG1<0：N>而決定。第一終止單元340對輸入至該基於命令(ADD/CMD)之墊中的一信號之阻抗進行匹配。在本文中，該基於命令(ADD/CMD)之墊意謂用於接收一命令之一墊及用於接收一位址之一墊。由於第一處理單元320之操作，故第一終止單元340可提供終止電阻值。更具體言之，自阻抗控制信號產生單元310輸出之阻抗控制信號可設定該終止電阻值之一目標值。然而，該終止電阻值可歸因於信號傳送線路之製程、電壓、溫度之差異而具有一偏移。為了修正該偏移，第一處理單元320設定一第一設定值MOD_SET1以匹配該終止電阻值之偏移值，且處理該阻抗控制信號CNTSIG<0：N>。第一終止單元340基於自第一處理單元320輸出之第一處理信號MOD_CNTSIG1<0：N>而將終止電阻值設定為較接近於該目標值。
第二處理單元330回應於一修正作用時間循環之第二設定值MOD_SET2<0：3>而處理該阻抗控制信號CNTSIG<0：N>，且產生一第二處理信號MOD_CNTSIG2<0：N>。第二處理單元330之結構及操作可類似於圖1中所展示之第一處理單元380之結構及操作，惟以下情形除外：第二處理單元330接收第二設定值MOD_SET2<0：3>而非第一設定值MOD_SET1<0：3>，且產生第二處理信號MOD_CNTSIG2<0：N>而非第一處理信號MOD_CNTSIG1<0：N>。
第二終止單元350藉由一阻抗值而終止一基於資料(DQ/WCK)之墊，該阻抗值係基於第二處理信號MOD_CNTSIG2<0：N>而決定。第二終止單元350對輸入至該基於資料(DQ/WCK)之墊中的一信號之阻抗進行匹配。在本文中，該基於資料(DQ/WCK)之墊意謂用於接收一資料之一墊，及用於接收用於選通資料之一資料時脈的一墊。當第二終止單元350之終止電阻值增加時，一資料時脈及一資料之共模電壓位準減小，從而使得該資料時脈及該資料之高脈衝持續時間變得較短。當第二終止單元350之終止電阻值減小時，一資料時脈及一資料之共模電壓位準增加，從而使得該資料時脈及該資料之低脈衝持續時間變得較長。簡言之，可藉由控制第二終止單元350之終止電阻值來修正該資料時脈及該資料之作用時間循環。
在圖6中所說明之實施例中，資料時脈WCK之終止阻抗值及資料DQ之終止阻抗值係基於相同信號，即第二處理信號MOD_CNTSIG2<0：N>。該資料及該資料時脈係基於相同信號，此係因為該資料時脈及該資料係經由鄰近傳送路徑而傳送。因此，當該資料時脈之共模電壓位準改變時，該資料之共模電壓位準亦可能受到影響且改變。
如上文所描述，基於命令(ADD/CMD)之墊可藉由第一處理單元320之操作基於第一處理信號MOD_CNTSIG1<0：N>而將一位址信號及一命令信號之終止電阻值設定為目標值，且基於資料(DQ/WCK)之墊可藉由第二處理單元330之操作基於第二處理信號MOD_CNTSIG2<0：N>而修正一資 料及一資料時脈之作用時間循環。
儘管圖6說明存在一個基於命令(ADD/CMD)之墊及一個基於資料(DQ/WCK)之墊的實施例，但該基於命令(ADD/CMD)之墊的數目及該基於資料(DQ/WCK)之墊的數目可為一或多個。當存在複數個基於命令(ADD/CMD)之墊時，可提供一或多個第一終止單元340以分別終止該等基於命令(ADD/CMD)之墊。當存在複數個基於命令(ADD/CMD)之墊時，亦可能存在複數個命令(CMD)墊及複數個位址(ADD)墊。又，當存在複數個基於資料(DQ/WCK)之墊時，亦可提供一或多個第二終止單元350以分別終止該等基於資料(DQ/WCK)之墊。當存在複數個基於資料(DQ/WCK)之墊時，亦可能存在複數個資料(DQ)墊及複數個資料時脈(WCK)墊。
第一終止單元340及第二終止單元350可具有與圖4中所展示之第二時脈終止單元370之結構類似的結構，惟以下情形除外：第一終止單元340接收第一處理信號MOD_CNTSIG1<0：N>而非第二處理信號MOD_CNTSIG2<0：N>。
儘管圖6說明第一終止單元340及第二終止單元350對基於命令(ADD/CMD)之墊及基於資料(DQ/WCK)之墊執行一上拉終止的狀況，但第一終止單元340及第二終止單元350可經設計以執行一下拉終止或一上拉終止及下拉終止。取決於實施有該半導體裝置之一系統的終止調節而使用一上拉終止、一下拉終止或一上拉終止與一下拉終止兩者。
此外，當將一資料時脈作為一差分信號傳送且並非將一 資料作為一差分信號傳送時，或當將一資料作為一差分信號傳送且並非將一資料時脈作為一差分信號傳送時，亦可應用圖2、圖3或圖5中所展示之實施例與圖6中所展示之實施例的一組合。
根據本發明之一實施例，可藉由控制一主資料時脈墊或一次資料時脈墊之任一終止電阻值來使一時脈之作用時間循環失真最小化。
又，可藉由控制一基於命令之墊及一基於資料之墊的終止電阻值來使一時脈之作用時間循環失真最小化。
雖然已關於特定實施例描述本發明，但對於熟習此項技術者而言將顯而易見，可在不脫離如以下申請專利範圍中所定義之本發明之精神及範疇的情況下作出各種改變及修改。
310‧‧‧阻抗控制信號產生單元
320‧‧‧第一處理單元
330‧‧‧第二處理單元
340‧‧‧第一終止單元
350‧‧‧第二終止單元
360‧‧‧第一時脈終止單元
361‧‧‧上拉終止器
362‧‧‧下拉終止器
370‧‧‧第二時脈終止單元
371‧‧‧上拉終止器
372‧‧‧下拉終止器
380‧‧‧第一處理單元
381‧‧‧上拉信號處理器
382‧‧‧下拉信號處理器
410‧‧‧OR閘
411‧‧‧上拉終止電阻器
412‧‧‧上拉終止電阻器
413‧‧‧上拉終止電阻器
420‧‧‧第一資料終止單元
421‧‧‧上拉終止器
422‧‧‧下拉終止器
430‧‧‧第二資料終止單元
431‧‧‧上拉終止器
432‧‧‧下拉終止器
440‧‧‧第二處理單元
441‧‧‧上拉信號處理器
442‧‧‧下拉信號處理器
圖1為說明根據本發明之第一實施例之一半導體裝置的方塊圖。
圖2為說明根據本發明之第二實施例之一半導體裝置的方塊圖。
圖3為說明根據本發明之第三實施例之一半導體裝置的方塊圖。
圖4為說明圖3中所展示之一第二時脈終止單元370之電路圖。
圖5為說明根據本發明之第四實施例之一半導體裝置的方塊圖。
圖6為說明根據本發明之第五實施例之一半導體裝置的方塊圖。
310‧‧‧阻抗控制信號產生單元
360‧‧‧第一時脈終止單元
370‧‧‧第二時脈終止單元
380‧‧‧第一處理單元

Claims (20)

  1. 一種半導體裝置，其包含：一阻抗控制信號產生單元，其經組態以產生用於控制一阻抗值之一阻抗控制信號；一第一處理單元，其經組態以回應於一第一設定值而處理該阻抗控制信號且產生一第一處理信號；及一第二時脈終止單元，其經組態以與一第二時脈路徑耦接且回應於該第一處理信號而判定一阻抗值。
  2. 如請求項1之半導體裝置，其進一步包含：一第一時脈終止單元，其經組態以與一第一時脈路徑耦接且回應於該阻抗控制信號而判定一阻抗值。
  3. 如請求項2之半導體裝置，其進一步包含：一第二資料終止單元，其經組態以與一第二資料路徑耦接且回應於該第一處理信號而判定一阻抗值。
  4. 如請求項3之半導體裝置，其進一步包含：一第一資料終止單元，其經組態以與一第一資料路徑耦接且回應於該阻抗控制信號而判定一阻抗值。
  5. 如請求項2之半導體裝置，其進一步包含：一第二處理單元，其經組態以回應於一第二設定值而處理該阻抗控制信號且產生一第二處理信號；一第一資料終止單元，其經組態以與一第一資料路徑耦接且回應於該阻抗控制信號而判定一阻抗值；及一第二資料終止單元，其經組態以與一第二資料路徑耦接且回應於該第二處理信號而判定一阻抗值。
  6. 如請求項1之半導體裝置，其中該第一設定值包含一減法/加法信號及一第一控制信號，且該第一處理單元回應於該減法/加法信號而將該第一控制信號加至該阻抗控制信號或自該阻抗控制信號中減去該第一控制信號。
  7. 如請求項4之半導體裝置，其中該第二設定值包含一減法/加法信號及一第二控制信號，且該第二處理單元回應於該減法/加法信號而將該第二控制信號加至該阻抗控制信號或自該阻抗控制信號中減去該第二控制信號。
  8. 如請求項2之半導體裝置，其中該第一時脈終止單元經由一上拉終止操作而判定一阻抗值，且該第二時脈終止單元經由一上拉終止操作而判定一阻抗值。
  9. 如請求項4之半導體裝置，其中該第一資料終止單元經由一上拉終止操作而判定一阻抗值，且該第二資料終止單元經由一上拉終止操作而判定一阻抗值。
  10. 如請求項2之半導體裝置，其中該第一時脈終止單元經由一下拉終止操作而判定一阻抗值，且該第二時脈終止單元經由一下拉終止操作而判定一阻抗值。
  11. 如請求項4之半導體裝置，其中該第一資料終止單元經由一下拉終止操作而判定一阻抗值，且 該第二資料終止單元經由一下拉終止操作而判定一阻抗值。
  12. 如請求項5之半導體裝置，其中該阻抗控制信號產生單元產生一上拉阻抗控制信號及一下拉阻抗控制信號。
  13. 如請求項12之半導體裝置，其中該第一處理單元進一步包含：一上拉信號處理器，其經組態以處理該上拉阻抗控制信號且產生一第一上拉控制信號；及一下拉信號處理器，其經組態以處理該下拉阻抗控制信號且產生一第一下拉控制信號；且該第二處理單元進一步包含：一上拉信號處理器，其經組態以處理該上拉阻抗控制信號且產生一第二上拉控制信號；及一下拉信號處理器，其經組態以處理該下拉阻抗控制信號且產生一第二下拉控制信號。
  14. 如請求項2之半導體裝置，其中該第一時脈終止單元包含：一OR閘，其接收一上拉終止啟用信號及該阻抗控制信號；複數個上拉終止電阻器，當該上拉終止啟用信號經啟用時且回應於該阻抗控制信號，該複數個上拉終止電阻器接通。
  15. 如請求項1之半導體裝置，其中該第二時脈終止單元包含：一OR閘，其接收一上拉終止啟用信號及該第一處理信號； 複數個上拉終止電阻器，當該上拉終止啟用信號經啟用時且回應於該第一處理信號，該複數個上拉終止電阻器接通。
  16. 一種半導體裝置，其包含：一阻抗控制信號產生單元，其經組態以產生用於修正一阻抗值之一阻抗控制信號；一第一處理單元，其經組態以回應於一第一設定值而處理該阻抗控制信號且產生一第一處理信號；一第二處理單元，其經組態以回應於一第二設定值而處理該阻抗控制信號且產生一第二處理信號；一第一終止單元，其經組態以與一基於命令之路徑耦接且回應於該第一處理信號而判定一阻抗值；及一第二終止單元，其經組態以與一基於資料之路徑耦接且回應於該第二處理信號而判定一阻抗值。
  17. 如請求項16之半導體裝置，其中該第一設定值包含一減法/加法信號及一第一控制信號，且該第一處理單元回應於該減法/加法信號而將該第一控制信號加至該阻抗控制信號或自該阻抗控制信號中減去該第一控制信號。
  18. 如請求項16之半導體裝置，其中該第二設定值包含一減法/加法信號及一第二控制信號，且該第二處理單元回應於該減法/加法信號而將該第二控制信號加至該阻抗控制信號或自該阻抗控制信號中減去該第二控制信號。
  19. 如請求項16之半導體裝置，其中該第一終止單元經由一上拉終止操作而判定一阻抗值，且該第二終止單元經由一上拉終止操作而判定一阻抗值。
  20. 如請求項16之半導體裝置，其中該基於命令之路徑包含一命令路徑及一位址路徑，且該基於資料之路徑包含一資料路徑及一資料時脈路徑。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140026180A (ko) * 2012-08-24 2014-03-05 에스케이하이닉스 주식회사 온 다이 터미네이션 회로
DK201670595A1 (en) * 2016-06-11 2018-01-22 Apple Inc Configuring context-specific user interfaces
KR102698034B1 (ko) * 2018-11-19 2024-08-22 에스케이하이닉스 주식회사 반도체장치

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100422451B1 (ko) * 2002-05-24 2004-03-11 삼성전자주식회사 온-다이 터미네이션 제어방법 및 그에 따른 제어회로
US7129738B2 (en) * 2003-03-04 2006-10-31 Micron Technology, Inc. Method and apparatus for calibrating driver impedance
JP2006005661A (ja) * 2004-06-17 2006-01-05 Matsushita Electric Ind Co Ltd フリップフロップ回路
US7116147B2 (en) * 2004-10-18 2006-10-03 Freescale Semiconductor, Inc. Circuit and method for interpolative delay
KR100879783B1 (ko) * 2007-06-26 2009-01-22 주식회사 하이닉스반도체 온 다이 터미네이션 장치 및 이를 포함하는 반도체메모리장치
US7688105B2 (en) * 2008-07-09 2010-03-30 Integrated Device Technology, Inc. Impedance matching logic
US8089285B2 (en) * 2009-03-03 2012-01-03 International Business Machines Corporation Implementing tamper resistant integrated circuit chips
KR101045086B1 (ko) * 2009-06-08 2011-06-29 주식회사 하이닉스반도체 터미네이션 회로 및 이를 포함하는 임피던스 매칭 장치
US8217331B2 (en) * 2010-01-19 2012-07-10 The Boeing Company Electromagnetic interference-resistant control device

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