KR101043997B1 - 저전압용 디지털 차동 신호 송신기 회로 - Google Patents

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Abstract

본 발명은 저전압 동작을 위한 디지털 차동 신호 송신기에 관한 것으로서, 보다 상세하게는 두 신호 경로를 통하여 전송되는 디지털 신호가 차동 신호의 위상 관계를 갖도록 보정하는 위상 보정회로와, 공정과 공급전압 및 온도 등의 변화에 불구하고 신호 보존성을 지닐 수 있도록 보정하는 듀티 사이클 보정회로를 두 신호 경로 상에 구비하여 디지털 차동 신호의 왜곡을 보정하고, 송신기 끝단에서의 전력 소모를 줄이며, 송신기와 전송 선로의 임피던스를 매칭함으로써, 동작환경에 둔감하게 동작할 수 있게 한 저전압용 디지털 차동 신호 송신기 회로에 관한 것이다.
차동 신호, 송신기, 위상 보정, 듀티 사이클

Description

저전압용 디지털 차동 신호 송신기 회로{DIGITAL DIFFERENTIAL SIGNAL TRANSMITTER CIRCUIT FOR LOW SUPPLY VOLTAGE}
본 발명은 저전압 동작을 위한 디지털 차동 신호 송신기에 관한 것으로서, 보다 상세하게는 두 신호 경로를 통하여 전송되는 디지털 신호가 차동 신호의 위상 관계를 갖도록 보정하는 위상 보정회로와, 공정과 공급전압 및 온도 등의 변화에 불구하고 신호 보존성을 지닐 수 있도록 보정하는 듀티 사이클 보정회로를 두 신호 경로 상에 구비하여 디지털 차동 신호의 왜곡을 보정하고, 송신기 끝단에서의 전력 소모를 줄이며, 송신기와 전송 선로의 임피던스를 매칭함으로써, 동작환경에 둔감하게 동작할 수 있게 한 저전압용 디지털 차동 신호 송신기 회로에 관한 것이다.
일반적으로 차동 신호는 서로 같은 정보를 지니는 신호가 180°의 위상 차이를 갖는 경우를 말한다. 이러한 차동 신호는 회로를 통하여 전달되는 동안 180°의 위상 차이를 갖고 두 신호 사이에 같은 정보를 보존하도록 유지되어야 한다.
아날로그 회로의 경우, 상기 차동 신호의 전달은 차동 쌍(differential pair) 형태의 회로를 통해 이루어지기 때문에 두 신호 사이의 위상 차이와 신호의 정보를 쉽게 보존할 수 있게 된다.
그러나, 디지털 회로의 경우, 예정된 직류(DC) 레벨 또는 어떠한 기준에 의해 결정된 평균 레벨을 기준으로 하여 예정된 진폭(amplitude)이나 예정된 스윙 폭(swing range)을 갖고 토글링하도록 구성된 CML(Current mode logic) 회로를 제외하고는 이러한 차동 신호의 신호 보존성을 보장하기 어렵다. 하지만, 상기 CML 회로의 경우에는 회로의 구조적 특성으로 인하여 전력 소모를 줄이기 위해 공급 전압을 낮추는 데에 제약이 크고 회로 자체의 전력 소모가 크기 때문에, 고속 동작에 특화된 회로를 필요로 하지 않을 경우에는 사용하기 어려웠다. 따라서, 저전압 동작을 위한 유선 디지털 차동 신호 송신기에는 CML 회로를 사용하기 어려운 문제점이 있었다.
그에 따라, 종래의 유선 디지털 차동 신호 송신기에는 CMOS(Complementary metal-oxide semiconductor) 회로가 일반적으로 사용되었다. 즉, CMOS 회로의 경우 회로 내의 모든 모스 소자가 스위치로 동작하고, 정적인 전력 소모가 없기 때문에 저전압 동작을 위한 회로 설계에 적합하여 종래의 유선 디지털 차동 신호 송신기에 사용되었다.
도 1은 종래의 CMOS 형태의 유선 디지털 차동 신호 송신기의 구조를 나타내는 구성도이다.
도 1을 참조하면, 종래 CMOS 형태의 유선 디지털 차동 신호 송신기는 출력 구동 인버터(inverter)(10)를 동작시키기 위해 입력 차동 신호(Din, Dinb)를 CMOS 인버터(20)를 이용하여 전달하도록 구성되었다. 이때 종래의 유선 디지털 차동 신호 송신기는 차동 신호를 전송하는 두 개의 신호 경로에 대하여 상호간의 간섭이 없기 때문에, Din의 신호 경로와 Dinb의 신호 경로가 공정과 공급 전압 및 동작 온도 등의 변화에 의해 동작 특성이 달라질 수 있는 문제점이 있었다.
그에 따라, 입력 신호(Din, Dinb)는 차동 신호의 특성을 지니고 있지만, 송신기가 신호 보존성을 갖지 못하게 되어 출력 신호(Dout, Doutb)는 차동 신호의 특성을 갖지 못하게 되는 문제점이 있었다.
도 2는 종래에 입력 차동 신호가 송신기에서 왜곡되어 출력되는 것을 나타내는 예시도이다.
도 2를 참조하면, 송신기가 공정, 공급 전압 및 동작 온도 등의 변화에 의해 신호 보존성을 갖지 못하게 되어 입력 차동 신호를 왜곡시키게 되며, 이와 같이 왜곡된 차동 신호를 출력 차동 신호로 전달하게 됨을 알 수 있다.
또한, 도 2에 도시된 바와 같이 송신기를 통해 전달되는 신호가 왜곡되어 차동 신호의 특성을 잃게 되면, 잡음에 둔감하게 동작하는 차동 신호의 장점을 유지할 수 없게 되고, 신호 전송 오류의 발생확률을 높이게 되는 문제점이 있었다.
근래에는 이러한 종래의 유선 디지털 차동 신호 송신기의 문제점을 해결하기 위하여 신호 왜곡 특성을 보완한 개선된 형태의 디지털 차동 신호 송신기들이 제안되고 있다.
도 3은 도 1의 송신기가 갖는 신호 왜곡 특성을 보완한 개선된 형태의 디지털 차동 신호 송신기의 구조를 나타내는 구성도이다.
도 3을 참조하면, 도 1에 도시된 종래의 디지털 차동 신호 송신기에서 발생할 수 있는 차동 신호 보존성의 문제를 해결하기 위해, 개선된 형태의 디지털 차동 신호 송신기는 차동 입력 신호(Din, Dinb)를 CMOS 인버터(20)를 이용하여 전송하는 두 신호 경로 사이에 다수의 인버터(10)를 통과하면서 왜곡된 신호를 차동 신호에 근접하게 보정시킬 수 있는 적어도 하나 이상의 크로스 커플드 인버터(cross-coupled inverter)(30)를 포함하여 구성되었다.
그러나, 이러한 개선된 형태의 디지털 차동 신호 송신기에서 두 신호 경로 사이에 삽입된 크로스 커플드 인버터(10)는 공급 전압(VDD)과 접지(GND) 사이에 단락 전류(short circuit current)를 야기하여 전력 소모를 증가시키고, 상기 크로스 커플드 인버터의 구동 능력 변화에 따라 차동 신호의 보정이 좌우되므로, 공정이나 공급 전압 또는 동작 온도 등의 변화에 대해 신호의 보정 정도가 변하게 되는 문제점이 있었다.
또한, 상기 크로스 커플드 인버터의 구동 능력이 너무 큰 경우, 두 신호 경로 사이에서 입력 차동 신호(Din, Dinb)의 변화를 방해하는 방향으로 크로스 커플드 인버터가 동작하게 되어 송신기의 고속 동작을 제한하게 되는 문제점이 있었다.
또한, 도 1 및 도 3에 도시된 종래의 송신기는 최종 출력단이 PMOS와 NMOS의 푸시-풀(push-pull) 구조로 구성되었는바, 전력 소모를 줄이기 위해 최종 출력단의 공급 전압을 낮추는데 제약이 있었다.
따라서, 종래의 CMOS 디지털 차동 신호 송신기들은 칩의 제작 공정, 공급 전압, 및 동작 온도 등의 변화에 의해 차동 신호를 왜곡을 충분히 보상하지 못하여 송신기의 성능을 저해시키는 문제점이 있었으며, 특히 낮은 공급 전압에서는 이러한 동작 환경의 변화에 송신기가 더욱 민감하게 반응하는 문제점이 여전히 존재하 였다.
본 발명이 해결하고자 하는 기술적 과제는, 두 신호 경로를 통하여 전송되는 디지털 신호가 동일한 신호 정보를 가진 상태에서 180°의 위상 차이를 갖고 50%의 듀티 사이클을 갖도록 보정하는 위상 보정회로와 듀티 사이클 보정회로를 두 신호 경로 상에 구비함으로써 디지털 차동 신호의 왜곡을 보정하고, 송신기의 최종 출력단을 엔모스 트랜시스터로만 이루어진 스위치로 구성함으로써 전력 소모를 줄이며, 송신기와 전송 선로의 임피던스를 매칭함으로써 동작환경에 둔감하게 동작할 수 있게 한 저전압용 디지털 차동 신호 송신기 회로를 제공함에 있다.
상기 과제를 이루기 위한 저전압용 디지털 차동 신호 송신기 회로는, 두 신호 경로에 각각 구비되어 입력 차동 신호와 클락 신호 중 하나를 선택하여 각 신호 경로로 출력하는 멀티플렉서로 이루어진 신호 선택 스위치(MUX); 상기 두 신호 경로 사이에 설치되어, 두 신호 경로에서 출력되는 신호를 입력받아 출력 시간을 지연시키며 두 신호 간의 위상 차이를 보정하는 차동 위상 보정회로(PHASE ALIGN); 위상 보정 후 각 신호 경로에서 전송된 신호의 에지를 검출하여 펄스를 생성하고, 상기 펄스에 의해 출력신호를 증감시키는 스위치를 제어하여 각 신호 경로에서 출력되는 신호의 듀티 사이클을 일정하게 보정하는 듀티 사이클 보정회로(PRE_DCC); 및 상기 입력 차동 신호를 수신기로 전송하는 전송 선로와 동일한 임피던스를 갖는 기준 저항을 이용하여 출력 구동부의 임피던스를 매칭한 후, 상기 듀티 사이클이 보정된 입력 차동 신호를 전송 선로로 출력하는 최종 출력단을 포함하여 구성되는 것을 특징으로 한다.
본 발명은 두 신호 경로 사이에 차동 위상 보정회로와 듀티 사이클 보정회로를 구비하여 차동 신호 왜곡을 보정하여 디지털 차동 신호의 신호 보존성을 향상시킬 수 있는 장점이 있다.
또한, 본 발명은 송신기의 최종 출력단이 엔모스 트랜지스터로만 구성되어 공급 전력을 낮춤으로써 전력 소모를 크게 줄일 수 있으며, 전송 선로의 임피던스 변화를 즉시 반영하여 임피던스 매칭을 이룰 수 있는 장점이 있다.
이하에서는 본 발명의 구체적인 실시예를 도면을 참조하여 상세히 설명하도록 한다.
도 4는 본 발명에 따른 유선 디지털 차동 신호 송신기의 구조를 나타내는 구성도이다.
도 4를 참조하면, 본 발명에 따른 유선 디지털 차동 신호 송신기는 신호 선택 스위치(100)와, 차동 위상 보정회로(200)와, 듀티 사이클 보정회로(300)와, 최종 출력단(400)을 포함하여 구성된다. 이때, 상기 유선 디지털 차동 신호 송신기는 입력신호로서 입력 차동 신호(Din, Dinb)와, 클락(CLK)과, 보정 기능 활성화신호(CAL_ON)와, 차동 위상 보정 활성화신호(CAL_PH)와, 듀티 사이클 보정 활성화신 호(CAL_PD) 및 임피던스 매칭 활성화신호(CAL_T)를 가지며, 출력신호로서 출력 차동 신호(Dout, Doutb)를 갖도록 구성된다.
상기 신호 선택 스위치(MUX)(100)는 두 신호 경로에 각각 구비되어 출력되는 신호를 선택하는 멀티플렉서로 구성되며, 보정 기능 활성화 신호(CAL_ON)에 의해 입력 차동 신호(Din, Dinb)와 클락(CLK) 신호 중 하나를 선택하여 출력하도록 구성된다.
그에 따라, 상기 신호 선택 스위치(MUX)(100)는 입력 차동 신호(Din, Dinb)를 출력 차동 신호(Dout, Doutb)로 송신하기 위해 보정하는 동안, 상기 보정 기능 활성화신호(CAL_ON)에 의하여 상기 입력 차동 신호(Din, Dinb) 대신 클락(CLK)을 송신기의 입력으로 선택하도록 구성된다. 상기 신호 선택 스위치(MUX)(100)에서의 이러한 신호 선택에 의하여 차동 신호의 보정 중에는 두 신호 경로에 동일한 신호인 클락(CLK)을 전달하게 된다.
상기 차동 위상 보정회로(PHASE ALIGN)(200)는 상기 두 신호 경로에서 각각 출력되는 신호를 입력으로 받으며, 위상 제어기(PHASE CTRL)(250)에서 출력되는 제어코드(CTRL)에 의하여 출력 시간을 지연시키면서 두 신호 경로 상에서 전송되는 신호의 위상 차이를 보정하도록 구성된다.
그에 따라, 상기 차동 위상 보정회로(PHASE ALIGN)(200)는 보정 기능이 활성화 되어 상기 신호 선택 스위치(MUX)(100)로부터 클락(CLK)이 출력된 후, 상기 차동 위상 보정 활성화신호(CAL_PH)에 의하여 상기 위상 제어기(PHASE CTRL)(250)에서 생성되는 제어코드(CTRL, CTRLB)에 의해 두 신호 경로 상에서 전송되는 신호의 위상차이가 180°가 되도록 디지털 지연 고정 루프와 같은 원리로 동작하여 위상 보정함으로써, 상기 신호 선택 스위치(MUX)(100)에서 출력되는 신호가 차동 신호(Din, Dinb)로 바뀌었을 때에도 두 신호 경로를 통하여 전송되는 차동 신호가 180°의 위상 차이를 가질 수 있도록 보정하게 된다.
상기 듀티 사이클 보정회로(PRE_DCC)(300)는 상기 차동 위상 보정회로(PHASE ALIGN)(200)에서 위상 보정이 완료된 후 출력되는 신호를 입력으로 받으며, 상기 듀티 사이클 보정 활성화신호에 의하여 공정, 공급 전압 또는 온도 등이 변화하더라도 두 신호 경로상의 선 구동 회로(pre-driver)가 차동 신호에 대한 신호 보존성을 지닐 수 있도록 입력된 신호를 보정하여 출력하게 된다.
그에 따라, 종래의 유선 디지털 차동 신호 송신기는 공정, 공급 전압 또는 온도 등의 변화에 의해 선 구동 회로(pre-driver)의 동작 기준 전압(logic threshold)이 변화하여 송신기의 차동 신호 보존성을 보장할 수 없었지만, 상기 듀티 사이클 보정회로(PRE_DCC)(300)는 각 신호 경로를 통하여 입력되는 신호의 듀티 사이클을 보정하여 각 신호 경로에서 출력되는 신호의 듀티 사이클이 50%가 되도록 보정하게 된다.
또한, 상기 듀티 사이클 보정회로(PRE_DCC)(300)의 각 신호 경로에서의 출력(D, Db)이 상기 위상 제어기(PHASE CTRL)(250)로 피드백 입력되도록 구성되어 위상 차이의 보정여부를 확인하고 제어신호(CTRL)의 생성에 반영할 수 있게 된다.
상기 최종 출력단(400)은 전송 선로와의 임피던스 매칭을 위한 임피던스 매칭 보정회로(IMPEDANCE MATCHING CALIBRATION)와, 임피던스 보정된 차동 신호를 낮 은 공급 전압으로 전송하기 위해 NMOS 트랜지스터만으로 구성된 출력 구동부(OUTPUT DRIVER)를 포함하여 구성된다.
그에 따라, 상기 최종 출력단(400)은 상기 임피던스 매칭 보정회로에서 임피던스 매칭 활성화 신호(CAL_T)에 의해 전송 선로와의 임피던스 매칭을 하며, 상기 NMOS 트랜지스터만으로 이루어진 출력 구동부에서 다른 회로와는 독립된 낮은 공급전압을 사용하여 소모 전력을 줄이면서 출력 차동 신호(Dout, Doutb)를 전송하게 된다.
도 5는 본 발명에 따른 유선 디지털 차동 신호 송신기의 동작 타이밍을 나타내는 타이밍도이다.
도 5를 참조하면, 종래의 유선 디지털 차동 신호 송신기는 두 신호 경로 상에 클락(CLK)이 입력될 경우 첫 번째 타이밍도에 도시된 바와 같이 두 신호 사이에 위상 오류(PE)가 발생하게 되고, 각 신호 경로의 구동 능력 변화로 인하여 신호의 듀티 사이클 왜곡이 발생하게 된다.
이와 같이 위상 오류(PE)와 듀티 사이클 왜곡으로 인하여 신호의 보존성을 갖지 못하게 되는 것을 보정하기 위해, 먼저 두 번째 타이밍도에 도시된 바와 같이 상기 위상 오류(PE)를 제거할 수 있도록, 상기 차동 위상 보정회로(PHASE ALIGN)에서 두 신호 경로에서의 위상을 조정한다.
그 다음에는 세 번째 타이밍도에 도시된 바와 같이 상기 듀티 사이클 보정회로(PRE_DCC)에서 두 신호 경로의 구동 능력을 조정하여 각 신호 경로 출력의 듀티 사이클이 50%가 되도록 보정한다.
이와 같이 상기 보정 기능 활성화신호에 의해 상기 신호 선택 스위치에서 클락(CLK) 신호가 입력된 후 위상 보정 및 듀티 사이클의 보정이 완료되면, 그 이후에 상기 신호 선택 스위치에서 차동 입력 신호(Din, Dinb)가 입력된 후에도 공정, 공급 전압 또는 온도 등의 변화에 의해 신호 보존성을 잃은 차동 신호를 보정할 수 있게 된다.
도 6은 본 발명에 따른 유선 디지털 차동 신호 송신기의 차동 위상 보정회로의 구성도이다.
도 6을 참조하면, 상기 차동 위상 보정회로(PHASE ALIGN)는 두 신호 경로에서 신호 선택 스위치(MUX)를 통하여 출력되는 IN 신호와 INB 신호를 각각 입력받아 지연시키는 가변 지연 회로(VARIABLE DELAY)(210)를 포함하여 구성된다.
이때, 상기 가변 지연 회로(VARIABLE DELAY) 중 하나는 상기 도 4에 도시된 위상 제어기(PHASE CTRL)의 출력인 제어코드(CTRL)에 의해 상기 입력 IN 신호의 지연시간을 조정하여 출력신호(OUT)로 출력하고, 상기 가변 지연 회로(VARIABLE DELAY) 중 다른 하나는 상기 제어코드(CTRL)와 상보성을 지닌 제어코드(CTRLB)에 의해 지연시간을 조정하여 출력신호(OUTB)로 출력하도록 구성된다.
도 7은 본 발명에 따른 유선 디지털 차동 신호 송신기의 차동 위상 보정회로의 동작 타이밍을 나타내는 타이밍도이다.
도 7을 참조하면, 단조 증가하는 제어코드(CTRL)에 의해 상기 출력신호(OUT)는 지연 시간(DELAY)이 증가하게 되고, 상기 제어코드(CTRL)와 상보성을 지닌 제어코드(CTRLB)에 의해 상기 출력신호(OUTB)는 지연 시간(DELAY)이 감소하게 된다.
이와 같이 제어코드(CTRL)와 그에 상보적인 제어코드(CTRLB)가 각 신호 경로에서 전송되는 클락(CLK)의 지연 시간을 각각 조절함으로써, 특정한 제어코드(CTRL)에서 출력신호(OUT, OUTB) 간의 위상 차이는 최소가 된다. 상기 차동 위상 보정회로(PHASE ALIGN)는 이와 같이 출력신호(OUT, OUTB) 간의 위상 차이를 최소화하는 특정 제어코드(CTRL)를 보정 후의 차동 입력신호(Din, Dinb)에도 동일하게 적용하여 위상 오류(PE)를 제거할 수 있게 된다.
도 8은 본 발명에 따른 유선 디지털 차동 신호 송신기의 듀티 사이클 보정회로의 구성도이고, 도 9는 본 발명에 따른 유선 디지털 차동 신호 송신기의 듀티 사이클 보정회로의 동작 타이밍을 나타내는 타이밍도이다.
도 8 및 도 9를 참조하면, 상기 듀티 사이클 보정회로(PRE_DCC)는 에지 검출기(310,320)와, 모스 스위치(330,340)와, 크로스 커플드 인버터(350)와, 제어회로(360)를 포함하여 구성되며, 상기 차동 위상 보정회로(PHASE ALIGN)에서 위상 보정이 완료된 후 출력되는 신호를 입력으로 받아, 듀티 사이클 보정 활성화신호(CAL_PD)에 의하여 두 신호 경로상의 선 구동 회로(pre-driver)가 차동 신호에 대한 신호 보존성을 지닐 수 있도록 보정하게 된다.
이때, 상기 듀티 사이클 보정회로(PRE_DCC)로 입력되는 입력신호(IN)는 상기 에지 검출기의 전단에 각각 구비된 버퍼(311)와 지연회로(DELAY)(321)에 의해 각각 신호 A와 신호 B로 전달된다.
상기 에지 검출기는 전단에 버퍼(311)가 구비된 제1에지 검출기(310)와, 전단에 지연회로(321)가 구비된 제2에지 검출기(320)로 구성되며, 상기 버퍼 및 지연 회로의 출력단에 연결된 인버터와 낸드 게이트(NAND gate)들을 포함하여 구성된다.
이때, 상기 제1에지 검출기(310)에 구비된 낸드 게이트는 하나의 입력단자에는 상기 버퍼(311)의 출력이 직접 입력되고, 다른 하나의 입력단자에는 상기 인버터의 출력이 입력되도록 구성된다. 또한, 상기 제2에지 검출기(320)에 구비된 낸드 게이트는 하나의 입력단자에는 상기 지연회로(DELAY)(321)의 출력이 직접 입력되고, 다른 하나의 입력단자에는 상기 인버터의 출력이 입력되도록 구성된다.
상기 에지 검출기는 상기 버퍼(311) 또는 지연회로(321)에서 직접 입력되는 신호와 인버터를 통하여 입력되는 신호에 의해 각각의 상승 에지를 검출하여 신호 C와 신호 D로 출력함으로써 상기 모스 스위치(330,340)를 구동하는 펄스를 생성한다.
상기 모스 스위치는 상기 제1에지 검출기(310)의 출력 신호 C가 게이트 단자에 인가되고 일 단자가 공급전원에 연결되며 다른 일 단자가 출력단자에 연결된 피모스(PMOS) 스위치(330)와, 상기 제2에지 검출기(320)의 출력 신호 D가 게이트 단자에 인가되고 일 단자가 출력단자에 연결되며 다른 일 단자가 접지전원에 연결된 엔모스(NMOS) 스위치(340)로 구성되며, 상기 피모스 스위치(330)의 다른 일 단자와 상기 엔모스 스위치(340)의 일 단자가 서로 연결되어 듀티 사이클이 보정된 신호(OUT)를 최종 출력단으로 출력하도록 구성된다.
이때, 상기 제1에지 검출기(310)의 출력 신호 C는 피모스 스위치(330)의 게이트 단자에 인가되고, 상기 제2에지 검출기(320)의 출력 신호 D는 엔모스 스위치(340)의 게이트 단자에 인가되도록 구성된다.
또한, 상기 피모스 스위치(330)는 상기 신호 C의 펄스에 의해 출력신호를 증가시키고, 상기 엔모스 스위치(340)는 신호 D의 펄스에 의해 출력신호를 감소시키게 된다. 이와 같이 상기 듀티 사이클 보정회로(PRE_DCC)에서 보정된 출력(OUT)은 송신기의 최종 출력단으로 입력되어 최종 출력(Dout, Doutb)을 전송하게 된다.
이때, 상기 피모스 스위치(330)와 엔모스 스위치(340)의 공통 연결단자에는 적어도 하나의 크로스 커플드 인버터(cross-coupled inverter)(350)가 연결되어 구성되는 것이 바람직하다.
상기 제어회로(360)는 비교기(361)와 카운터(COUNTER)(362)를 포함하여 구성되며, 최종 출력(Dout 또는 Doutb)의 50% 듀티 사이클에 해당하는 VTT/2 전압과, 저역통과필터(low pass filter)(363)를 이용하여 구해진 최종 출력의 평균 전압을 비교하여, 송신기 최종 출력의 듀티 사이클이 50%가 되도록 상기 지연회로(Delay)(321)에서 지연되는 지연시간을 제어한다. 그에 따라, 상기 카운터(COUNTER)(362)는 출력단자가 상기 지연회로(Delay)(321)에 연결되어 상기 비교기(361)에서의 비교결과에 따라 지연되는 시간을 제어하도록 구성된다.
이와 같이 상기 제어회로(360)에서의 동작에 의해 상기 듀티 사이클 보정회로(PRE_DCC)는 도 5에 도시된 듀티 사이클 보정(DUTY CYCLE CORRECTION) 후의 결과와 같이 개별적인 신호 경로 출력의 듀티 사이클이 50%가 되도록 보정하게 된다.
이때, 상기 도 8에서는 하나의 신호 경로에 구비되어 듀티 사이클이 보정된 출력(OUT)을 생성하는 것만이 도시되어 있으나, 이와 동일한 듀티 사이클 보정회로(PRE_DCC)가 다른 신호 경로에도 구비되어 듀티 사이클이 보정된 상보적인 출 력(OUTB)를 생성하도록 구성됨은 물론이다.
또한, 상기 각 듀티 사이클 보정회로(PRE_DCC)에서 출력되어 최종 출력단으로 전송되는 출력신호(OUT, OUTB)는 도 4에서는 각 신호 경로에 구비된 듀티 사이클 보정회로(PRE_DCC)(300)에서 최종 출력단의 입력단자(IN, INB)로 공급되는 신호(D, Db)로 표시되었으며, 이는 상기 출력신호(OUT, OUTB)와 동일한 신호를 지칭하게 된다.
그에 따라, 상기 각 듀티 사이클 보정회로(PRE_DCC)의 출력신호는 상기 최종 출력단으로 전송될 뿐만 아니라, 도 4에 도시된 바와 같이 상기 위상 제어기(PHASE CTRL)(250)의 입력(D, Db)으로 인가되어 위상 보정여부를 확인한 후 상기 제어코드(CTRL)를 생성하게 된다.
도 10은 본 발명에 따른 유선 디지털 차동 신호 송신기의 최종 출력단의 구성도이다.
도 10을 참조하면, 상기 최종 출력단은 좌측에 도시된 임피던스 매칭 보정회로(IMPEDANCE MATCHING CALIBRATION)와, 우측에 도시된 출력 구동부(OUTPUT DRIVER)를 포함하여 구성된다.
이때, 상기 임피던스 매칭 보정회로(IMPEDANCE MATCHING CALIBRATION)는 전송 선로와 동일한 임피던스인 기준 저항을 이용하여 출력 구동부에 구비된 풀업(pull-up) 부분의 임피던스를 보정하는 풀업 보정부(410)와, 보정된 풀업 부분의 임피던스를 이용하여 풀다운(pull-down) 부분의 임피던스를 상기 보정된 풀업 부분의 임피던스와 동일하게 보정하는 풀다운 보정부(420)로 구성된다.
상기 풀업 보정부(410)는 전송 선로의 임피던스와 동일한 임피던스를 가지며 임피던스 매칭의 기준이 되는 기준 저항(Z0)(411)과, 외부의 기준신호(EXT_REF)와 상기 기준 저항 일단의 전압을 비교하는 풀업 매칭 비교기(413)와, 상기 풀업 매칭 비교기의 출력을 이용하여 상기 풀업 부분에 구비된 가변저항 값을 조절하는 풀업 제어신호(PU_CTRL)를 생성하여 임피던스 매칭을 수행하는 풀업 매칭 카운터(COUNTER)(414)와, 상기 풀업 매칭 카운터의 출력단자에 공통으로 연결되어 상기 풀업 제어신호(PU_CTRL)를 입력받아 상기 풀업 부분과 동일하게 임피던스가 조절되는 가변저항으로 이루어진 제1하프 레플리카(half-replica)(412)와, 일 단자에 상기 제1하프 레플리카를 이루는 가변저항이 연결되고 다른 일 단자에 상기 기준 저항(Z0)이 연결되며 게이트에 전원(VDD)이 연결된 트랜지스터를 포함하여 구성된다.
이때, 상기 풀업 매칭 카운터(414)의 출력인 풀업 제어신호(PU_CTRL)는 상기 풀업 부분에 구비된 가변저항과 상기 제1하프 레플리카(412)에 공통으로 인가된다. 또한 상기 기준 저항(Z0)(411)은 상기 트랜지스터와 접지전원 사이에 구비되고, 상기 제1하프 레플리카(412)를 이루는 가변저항은 공급전원(VTT)과 상기 트랜지스터 사이에 구비된다.
그에 따라, 도 10에 도시된 바와 같이, 음영 처리되어 도시된 C-1영역을 이루는 기준저항(Z0)(411)과 제1하프-레플리카(412) 및 트랜지스터를 이용하여 상기 풀업 부분의 임피던스를 상기 기준 저항 값인 Z0의 값으로 보정하게 된다.
상기 풀다운 보정부(420)는 상기 풀다운 부분의 임피던스가 상기 풀업 부분에서 보정된 임피던스와 동일하게 되도록, 상기 풀업 제어신호(PU_CTRL)에 의해 상 기 풀업 부분과 동일하게 임피던스가 조절되는 가변저항으로 이루어진 제2하프 레플리카(half-replica)(421)와, 풀다운 매칭 비교기(423)와, 상기 풀다운 매칭 비교기의 출력을 이용하여 상기 풀다운 부분에 구비된 가변저항 값을 조절하는 풀다운 제어신호(PD_CTRL)를 생성하여 임피던스 매칭을 수행하는 풀다운 매칭 카운터(COUNTER)(424)와, 상기 풀다운 매칭 카운터의 출력단자에 공통으로 연결되어 상기 풀다운 제어신호(PD_CTRL)를 입력받아 상기 풀다운 부분과 동일하게 임피던스가 조절되는 가변저항으로 이루어진 제3하프 레플리카(half-replica)(422)와, 상기 제2하프 레플리카와 제3하프 레플리카 사이에 구비된 트랜지스터를 포함하여 구성된다.
이때, 상기 풀다운 제어신호(PD_CTRL)는 상기 풀다운 부분에 구비된 가변저항과 상기 제3하프 레플리카(422)에 공통으로 인가되며, 상기 제2하프 레플리카(421)는 공급전원(VTT)과 트랜지스터의 일 단자 사이에 구비되고, 상기 제3하프 레플리카(422)는 다른 트랜지스터의 다른 일 단자와 접지전원 사이에 구비된다. 그리고, 상기 제2 및 제3하프 레플리카(421,422) 사이에 구비된 2개의 트랜지스터의 공통 단자는 상기 풀다운 매칭 비교기(423)의 입력단자로 연결되어 상기 외부의 기준신호(EXT_REF)와 비교하도록 구성된다.
그에 따라, 도 10에 도시된 바와 같이, 음영 처리되어 도시된 C-2영역을 이루는 상기 제2 및 제3하프 레플리카(421,422)와, 2개의 트랜지스터를 이용하여 상기 풀다운 부분의 임피던스를 상기 풀업 보정부에서 보정된 풀업 부분의 임피던스와 동일한 값으로 보정하게 된다.
따라서, 이와 같이 풀업 보정부(410)와 풀다운 보정부(420)에서의 임피던스 보정이 완료되면 상기 최종 출력단에 구비된 풀업(pull-up) 부분과 풀다운(pull-down) 부분의 임피던스는 전송 선로의 임피던스와 동일한 값으로 매칭되게 된다.
또한, 상기 출력 구동부는 위상 보정 및 듀티 사이클 보정이 완료된 신호를 전송 선로를 통하여 송신하는 것으로서, 엔모스(NMOS) 트랜지스터로 이루어진 4개의 스위치와, 상기 임피던스 매칭 보정회로에 의하여 보정된 가변 저항을 포함하여 구성된다. 이때, 상기 임피던스 매칭 보정회로에서 입력 임피던스가 매칭된 가변 저항을 출력단자로 연결하여 차동 입력신호(IN, INB)를 출력 차동신호(OUT, OUTB)로 전달하는 4개의 스위치는 모두 엔모스(NMOS) 트랜지스터로 구성된다.
종래의 유선 디지털 차동 신호 송신기의 경우에는 상기 최종 출력단이 씨모스(CMOS) 인버터 형태로 구성되었는데, 피모스(PMOS) 스위치는 소스와 게이트 단자 사이의 전압이 문턱전압(threshold voltage) 이하가 되면 스위치로서의 동작 성능이 많이 저하되었다. 그에 따라 풀업(pull-up) 동작을 담당하는 이러한 피모스(PMOS) 스위치의 동작 특성으로 인하여 최종 출력단의 공급전압을 상기 피모스 스위치의 문턱전압의 절대값 이하로는 낮출 수 없었다. 또한, 상기 피모스 스위치의 문턱전압의 절대값에 가깝게 공급전압을 낮추더라도 이러한 조건에서는 피모스 스위치의 동작 성능이 많이 떨어지게 되어 고속 동작에 많은 제약이 있었다.
그러나, 본 발명에 따른 유선 디지털 차동 신호 송신기는 도 10에 도시된 바와 같이 상기 출력 구동부에서 풀업(pull-up) 동작을 담당하는 스위치도 풀다운(pull-down) 동작을 담당하는 스위치와 마찬가지로 엔모스(NMOS) 스위치로 형성 함으로써 최종 출력단의 공급 전압을 낮출 수 있게 하였으며, 그에 따라 전력 소모를 최소화 할 수 있게 된다.
또한, 종래의 유선 디지털 차동 신호 송신기는 차동 신호의 송신이 개별적인 씨모스(CMOS) 인버터로 이루어지므로 실제로는 차동 송신기가 아니라 단일 신호 송신기를 두 개 사용하는 것과 같은 형태였다.
그러나, 본 발명에 따른 유선 디지털 차동 신호 송신기의 출력 구동부는 도 10에 도시된 바와 같이, 풀업 부분과 풀다운 부분을 이루는 회로가 각각 가변 저항과 두 개의 엔모스(NMOS) 스위치로 구성된 일종의 차동 페어(differential pair) 형태로 구성되고, 상기 출력 구동부 자체가 차동 신호의 보존성을 갖고 있기 때문에 유선 디지털 차동 신호 송신기로서 보다 적합하게 된다.
도 11은 본 발명에 따른 유선 디지털 차동 신호 송신기의 최종 출력단의 동작 타이밍을 나타내는 타이밍도이다.
도 11을 참조하면, 본 발명에 따른 유선 디지털 차동 신호 송신기의 최종 출력단은 제1전원(VDD)에서 제2전원(VSS)에 이르는 진폭을 갖고 구동되는 입력신호(IN, INB)에 대한 선 구동 회로(pre-driver)의 출력을 0.5×VTT의 진폭을 갖고 0.5×VTT를 중심으로 하는 출력신호(OUT, OUTB)로 출력하게 된다.
그에 따라, 상기 차동위상 보정회로에서 위상이 보정되고, 상기 듀티 사이클 보정회로에서 듀티 사이클이 50%가 되도록 보정된 후 최종 출력단으로 입력되는 입력신호(IN, INB)는, 0.5×VTT을 중심으로 하며 최대값이 0.75×VTT이고 최소값이 0.25×VTT인 출력신호(OUT, OUTB)로 출력된다. 이때, 상기 최종 출력단의 공급전 압(VTT)은 선 구동 회로(pre-driver)의 공급전압(VDD)보다는 낮은 전압이므로, 최종 출력단의 공급전압을 낮출 수 있게 된다.
도 12는 본 발명에 따른 유선 디지털 차동 신호 송신기의 모의실험 결과를 나타내는 아이 다이어그램이다.
상기 모의실험은 4Gbps pseudo random binary sequence(PRBS) 차동 신호 입력, 1.2V VDD, 0.4V VTT, 그리고 전송 선로의 저항이 50Ω인 조건에서 HSPICE를 사용하여 이루어졌다. 도 12에서 알 수 있는 바와 같이, 본 발명에 따른 유선 디지털 차동 신호 송신기에 구비된 차동 위상 보정회로에서 입력신호의 위상을 180°로 보정하고, 듀티 사이클 보정회로에서 듀티 사이클이 50%가 되도록 보정한 후, 최종 출력단에서 임피던스 매칭시켜 출력함으로써, 최종적인 출력신호가 보다 완벽한 차동 신호로 나타남을 확인할 수 있다.
이상에서는 본 발명에 대한 기술사상을 첨부 도면과 함께 서술하였지만 이는 본 발명의 바람직한 실시예를 예시적으로 설명한 것이지 본 발명을 한정하는 것은 아니다. 또한 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 이라면 누구나 본 발명의 기술적 사상의 범주를 이탈하지 않는 범위 내에서 다양한 변형 및 모방이 가능함은 명백한 사실이다.
도 1은 종래의 CMOS 형태의 유선 디지털 차동 신호 송신기의 구조를 나타내는 구성도.
도 2는 종래에 입력 차동 신호가 송신기에서 왜곡되어 출력되는 것을 나타내는 예시도.
도 3은 도 1의 송신기가 갖는 신호 왜곡 특성을 보완한 개선된 형태의 디지털 차동 신호 송신기의 구조를 나타내는 구성도.
도 4는 본 발명에 따른 유선 디지털 차동 신호 송신기의 구조를 나타내는 구성도.
도 5는 본 발명에 따른 유선 디지털 차동 신호 송신기의 동작을 나타내는 타이밍도.
도 6은 본 발명에 따른 유선 디지털 차동 신호 송신기의 차동 위상 보정회로의 구성도.
도 7은 본 발명에 따른 차동 위상 보정회로의 동작을 나타내는 타이밍도.
도 8은 본 발명에 따른 유선 디지털 차동 신호 송신기의 듀티 사이클 보정회로의 구성도.
도 9는 본 발명에 따른 듀티 사이클 보정회로의 동작을 나타내는 타이밍도.
도 10은 본 발명에 따른 유선 디지털 차동 신호 송신기의 최종 출력단의 구성도.
도 11은 본 발명에 따른 최종 출력단의 동작을 나타내는 타이밍도.
도 12는 본 발명에 따른 유선 디지털 차동 신호 송신기의 모의실험 결과를 나타내는 아이 다이어그램.
<도면의 주요 부분에 대한 부호의 설명>
100 - 신호 선택 스위치 200 - 차동 위상 보정회로
210 - 가변 지연 회로 250 - 위상 제어기
300 - 듀티 사이클 보정회로 310 - 제1에지 검출기
311 - 버퍼 320 - 제2에지 검출기
321 - 지연회로 330 - 피모스 스위치
340 - 엔모스 스위치 350 - 크로스 커플드 인버터
360 - 제어회로 361 - 비교기
362 - 카운터 363 - 저역통과필터
400 - 최종 출력단 410 - 임피던스 매칭 보정회로
420 - 풀업 보정부 421 - 기준 저항
422 - 제1하프 레플리카 423 - 풀업 매칭 비교기
424 - 풀업 매칭 카운터 430 - 풀다운 보정부
431 - 제2하프 레플리카 432 - 제3하프 레플리카
433 - 풀다운 매칭 비교기 434 - 풀다운 매칭 카운터

Claims (16)

  1. 두 신호 경로에 각각 구비되어 입력 차동 신호와 클락 신호 중 하나를 선택하여 각 신호 경로로 출력하는 멀티플렉서로 이루어진 신호 선택 스위치(MUX);
    상기 두 신호 경로 사이에 설치되어, 두 신호 경로에서 출력되는 신호를 입력받아 출력 시간을 지연시키며 두 신호 간의 위상 차이를 보정하는 차동 위상 보정회로(PHASE ALIGN);
    위상 보정 후 각 신호 경로에서 전송된 신호의 에지를 검출하여 펄스를 생성하고, 상기 펄스에 의해 출력신호를 증감시키는 스위치를 제어하여 각 신호 경로에서 출력되는 신호의 듀티 사이클을 일정하게 보정하는 듀티 사이클 보정회로(PRE_DCC); 및
    상기 입력 차동 신호를 수신기로 전송하는 전송 선로와 동일한 임피던스를 갖는 기준 저항을 이용하여 출력 구동부의 임피던스를 매칭한 후, 상기 듀티 사이클이 보정된 입력 차동 신호를 전송 선로로 출력하는 최종 출력단을 포함하되,
    상기 차동 위상 보정회로는,
    상기 신호 선택 스위치를 통하여 두 신호 경로에서 각각 전송되는 신호를 입력받아 두 신호가 180°의 위상 차이를 갖도록 출력을 지연시키는 가변 지연 회로와,
    상기 듀티 사이클 보정회로에서 출력되는 신호를 피드백 받아 상기 가변 지연 회로의 제어코드를 생성하는 위상 제어기를 포함하여 구성되는 것을 특징으로 하는 저전압용 디지털 차동 신호 송신기 회로.
  2. 제1항에 있어서,
    상기 신호 선택 스위치는 보정 기능 활성화신호(CAL_ON)에 의해 위상 차이 보정과 듀티 사이클 보정이 이루어지는 기간 동안, 클락 신호를 출력하도록 구성되는 것을 특징으로 하는 저전압용 디지털 차동 신호 송신기 회로.
  3. 삭제
  4. 삭제
  5. 제1항에 있어서,
    상기 가변 지연 회로는 각 신호 경로마다 구비되며,
    상기 가변 지연 회로 중 하나는 상기 위상 제어기에서 출력되는 제어코드(CTRL)에 의해 출력신호의 지연시간을 증가시키고, 상기 가변 지연 회로 중 다른 하나는 상기 제어코드와 상보성을 지닌 제어코드(CTRLB)에 의해 출력신호의 지연시간을 감소시키도록 구성되는 것을 특징으로 하는 저전압용 디지털 차동 신호 송신기 회로.
  6. 제1항에 있어서,
    상기 듀티 사이클 보정회로는,
    상기 차동 위상 보정회로에서 입력되는 신호의 상승 에지를 검출하여 펄스를 생성하는 에지 검출기;
    상기 에지 검출기에서 생성된 펄스에 의하여 상기 최종 출력단으로 전송하고자 하는 출력신호를 증가시키는 피모스(PMOS) 스위치와, 상기 펄스에 의하여 상기 최종 출력단으로 전송하고자 하는 출력신호를 감소시키는 엔모스(NMOS) 스위치로 이루어진 모스 스위치;
    상기 피모스 스위치와 엔모스 스위치에 공통 연결된 출력단자에 연결되어 있는 크로스 커플드 인버터; 및
    송신기에서의 최종 출력의 듀티 사이클이 50%가 되도록 상기 에지 검출기에서 지연되는 지연시간을 제어하는 비교기와 카운터가 구비된 제어회로를 포함하여 구성되는 것을 특징으로 하는 저전압용 디지털 차동 신호 송신기 회로.
  7. 제6항에 있어서,
    상기 에지 검출기는,
    상기 차동 위상 보정회로에서 입력되는 신호를 수신하는 버퍼와, 하나의 입력 단자에는 상기 버퍼의 출력이 직접 입력되고 다른 하나의 입력단자에는 상기 버 퍼의 출력이 인버터를 경유하여 입력되는 낸드 게이트로 이루어진 제1에지검출기; 및
    상기 버퍼의 입력단자에 공통 연결되어 상기 차동 위상 보정회로에서 입력되는 신호를 수신하는 지연회로와, 하나의 입력 단자에는 상기 지연회로의 출력이 직접 입력되고 다른 하나의 입력단자에는 상기 지연회로의 출력이 인버터를 경유하여 입력되는 낸드 게이트로 이루어진 제2에지검출기를 포함하여 구성되는 것을 특징으로 하는 저전압용 디지털 차동 신호 송신기 회로.
  8. 제7항에 있어서,
    상기 피모스 스위치는 게이트 단자에 상기 제1에지검출기에서 출력되는 신호가 인가되고, 일 단자가 공급전원에 연결되며, 다른 일 단자는 상기 듀티 사이클 보정회로의 출력단에 연결되어 구성되며;
    상기 엔모스 스위치는 게이트 단자에 상기 제2에지검출기에서 출력되는 신호가 인가되고, 일 단자가 상기 피모스 스위치의 다른 일 단자에 연결되어 상기 듀티 사이클 보정회로의 출력단으로 연결되며, 다른 일 단자는 접지전원에 연결되어 구성되는 것을 특징으로 하는 저전압용 디지털 차동 신호 송신기 회로.
  9. 제8항에 있어서,
    상기 제어회로는,
    송신기에서 출력되는 최종 출력의 50% 듀티 사이클에 해당하는 VTT/2 전압과 저역통과필터를 이용하여 구해진 최종 출력의 평균 전압을 비교하여, 송신기 최종 출력의 듀티 사이클이 50%가 되도록 상기 에지 검출기에서 지연되는 지연시간을 제어하는 것을 특징으로 하는 저전압용 디지털 차동 신호 송신기 회로.
  10. 제9항에 있어서,
    상기 카운터는 출력단자가 상기 제2에지 검출기에 구비된 지연회로에 연결되는 것을 특징으로 하는 저전압용 디지털 차동 신호 송신기 회로.
  11. 제1항에 있어서,
    상기 최종 출력단은,
    전송 선로와 동일한 임피던스인 기준 저항을 이용하여 출력 구동부에 구비된 풀업(pull-up) 부분의 임피던스를 보정하는 풀업 보정부와, 보정된 풀업 부분의 임피던스를 이용하여 풀다운(pull-down) 부분의 임피던스를 상기 보정된 풀업 부분의 임피던스와 동일하게 보정하는 풀다운 보정부를 구비하는 임피던스 매칭 보정회로(IMPEDANCE MATCHING CALIBRATION); 및
    위상 보정 및 듀티 사이클 보정이 완료된 신호를 전송 선로를 통하여 송신하며, 엔모스(NMOS) 트랜지스터로 이루어진 4개의 스위치와, 상기 임피던스 매칭 보정회로에 의하여 보정된 가변 저항을 구비하는 출력 구동부를 포함하여 구성되는 것을 특징으로 하는 저전압용 디지털 차동 신호 송신기 회로.
  12. 제11항에 있어서,
    상기 풀업 보정부는,
    상기 전송 선로의 임피던스와 동일한 임피던스를 가지며 임피던스 매칭의 기준이 되는 기준 저항;
    외부의 기준신호와 상기 기준 저항 일단의 전압을 비교하는 비교기;
    상기 비교기의 출력을 이용하여 상기 풀업 부분에 구비된 가변저항 값을 조절하는 풀업 제어신호(PU_CTRL)를 생성하여 임피던스 매칭을 수행하는 풀업 매칭 카운터;
    상기 풀업 매칭 카운터의 출력단자에 공통으로 연결되어 상기 풀업 제어신호(PU_CTRL)를 입력받아 상기 풀업 부분과 동일하게 임피던스가 조절되는 가변저항으로 이루어진 제1하프 레플리카(half-replica); 및
    일 단자에 상기 제1하프 레플리카를 이루는 가변저항이 연결되고 다른 일 단자에 상기 기준 저항이 연결되며 게이트에 전원(VDD)이 연결된 트랜지스터를 포함하여 구성되는 것을 특징으로 하는 저전압용 디지털 차동 신호 송신기 회로.
  13. 제12항에 있어서,
    상기 풀업 매칭 카운터의 출력인 풀업 제어신호(PU_CTRL)는 상기 풀업 부분에 구비된 가변저항과 상기 제1하프 레플리카에 공통으로 인가되며, 상기 기준 저항은 상기 트랜지스터와 접지전원 사이에 구비되고, 상기 제1하프 레플리카를 이루는 가변저항은 공급전원(VTT)과 상기 트랜지스터 사이에 구비되는 것을 특징으로 하는 저전압용 디지털 차동 신호 송신기 회로.
  14. 제13항에 있어서,
    상기 풀다운 보정부는,
    상기 풀다운 부분의 임피던스가 상기 풀업 부분에서 보정된 임피던스와 동일하게 되도록, 상기 풀업 제어신호(PU_CTRL)에 의해 상기 풀업 부분과 동일하게 임피던스가 조절되는 가변저항으로 이루어진 제2하프 레플리카(half-replica);
    비교기;
    상기 비교기의 출력을 이용하여 상기 풀다운 부분에 구비된 가변저항 값을 조절하는 풀다운 제어신호(PD_CTRL)를 생성하여 임피던스 매칭을 수행하는 풀다운 매칭 카운터;
    상기 풀다운 매칭 카운터의 출력단자에 공통으로 연결되어 상기 풀다운 제어신호(PD_CTRL)를 입력받아 상기 풀다운 부분과 동일하게 임피던스가 조절되는 가변저항으로 이루어진 제3하프 레플리카(half-replica); 및
    상기 제2하프 레플리카와 제3하프 레플리카 사이에 구비된 트랜지스터를 포함하여 구성되는 것을 특징으로 하는 저전압용 디지털 차동 신호 송신기 회로.
  15. 제14항에 있어서,
    상기 풀다운 제어신호(PD_CTRL)는 상기 풀다운 부분에 구비된 가변저항과 상기 제3하프 레플리카에 공통으로 인가되며, 상기 제2하프 레플리카는 공급전 원(VTT)과 트랜지스터의 일 단자 사이에 구비되고, 상기 제3하프 레플리카는 다른 트랜지스터의 다른 일 단자와 접지전원 사이에 구비되며, 상기 제2 및 제3하프 레플리카 사이에 구비된 2개의 트랜지스터의 공통 단자는 상기 비교기의 입력단자로 연결되어 상기 외부의 기준신호와 비교하도록 구성되는 것을 특징으로 하는 저전압용 디지털 차동 신호 송신기 회로.
  16. 제11항에 있어서,
    상기 출력 구동부는 제1전원(VDD)에서 제2전원(VSS)에 이르는 진폭을 갖고 구동되는 입력신호를 0.5×VTT을 중심으로 하며, 최대값이 0.75×VTT이고 최소값이 0.25×VTT이어서 0.5×VTT의 진폭을 갖는 출력신호로 출력하도록 구성되는 것을 특징으로 하는 저전압용 디지털 차동 신호 송신기 회로.
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