KR102101003B1 - 유사 차동 풀스윙 듀티 사이클 보정기 및 그 제어방법 - Google Patents

유사 차동 풀스윙 듀티 사이클 보정기 및 그 제어방법 Download PDF

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김종선
황희재
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Abstract

본 발명은 유사 차동 풀스윙 듀티 사이클 보정기 및 그 제어방법에 관한 것으로서, 적어도 하나 이상의 유사 차동 피드백 지연소자로 구성된 아날로그 듀티 보정기와, 적어도 하나 이상의 유사 차동 피드백 지연소자로 구성되고, 아날로그 듀티 보정기의 출력단에 연결되는 디지털 듀티 보정기를 포함하며, 입력 클록 신호(CLKIN, CLKINb)를 입력받아, 차동 듀티 보정 전압을 이용하여 듀티 보정기의 차동 출력 클록 신호의 상승 시간 또는 하강 시간을 조절하므로써 듀티비를 보정하는 하이브리드 듀티 보정기; 상기 하이브리드 듀티 보정기의 출력 신호인 차동 클록 신호(CLKOUT, CLKOUTb)를 입력 받아 듀티비를 감지하는 듀티비 감지기; 및 아날로그 락킹 동작 이후, 아날로그 차동 듀티 보정 전압 정보를 디지털 차동 듀티 보정 전압으로 전환시키는 디지털 피드백 블록;을 포함하는 유사 차동 풀스윙 듀티 사이클 보정기 및 그 제어 방법이 제공된다.

Description

유사 차동 풀스윙 듀티 사이클 보정기 및 그 제어방법 {Pseudo-differential Full-swing duty-cycle corrector and method for controlling the same}
본 발명은 반도체 회로의 클럭 듀티 사이클 보정기에 관한 것으로, 보다 상세하게는 반도체 칩에 입력되는 입력 클럭 신호의 듀티-비에 상관 없이 항상 50%의 출력 클럭 듀티-비를 제공하는 클럭 듀티 사이클 보정기에 관한 것이다.
또한, 본 발명은 차동 출력 클럭 신호의 듀티비를 보정하기 위하여 유사-차동 피드백 지연 소자를 적용한 유사 차동 풀스윙 듀티 사이클 보정기 및 그 제어방법에 관한 것으로서, DDR3, DDR4, DDR5 SDRAM 등의 고속 메모리 반도체와 고속 SoC 칩의 입력 클럭 보정기 적용된다.
메모리 디바이스, 마이크로프로세서 및 통신칩과 같은 고속 집적 회로 반도체의 경우, 고속 동작을 위하여 입력 클록 신호의 듀티-비를 50%로 보정하는 듀티-사이클 보정회로를 내부에 포함한다.
일반적으로 듀티-비 보정회로는 피드백 타입 (feedback type)과 넌-피드백 타입 (non-feedback type)으로 구분되는데, 더 높은 듀티-사이클 정확도, 더 넓은 듀티 보정 범위 및 공정-전압-온도 변화에 강한 피드백 타입 듀티 사이클 보정 회로가 많이 사용된다.
이러한 피드백 타입 듀티비 보정 회로는 일반적으로 아날로그와 디지털 타입으로 분류된다. 아날로그 타입 듀티비 보정 회로는 디지털 타입 듀티비 보정회로 보다 넓은 동작 주파수 범위, 듀티비 보정 범위 등의 장점을 갖는다. 그러나, 아날로그 타입 듀티비 보정 회로는 스탠바이 모드 혹은 파워 다운 모드에서 듀티 보정 정보의 저장을 위해서는 전력을 많이 소모해야만 하는 단점을 갖고 있다.
한편, 디지털 타입 듀티비 보정 회로는 아날로그 타입 듀티비 보정 회로와 비교하여, 듀티 사이클 에러 정보가 디지털 코드로 저장되기 때문에 전력소모 없이 듀티 보정 정보를 저장할 수 있다. 그러나, 종래의 디지털 타입 듀티비 보정 회로는 일반적으로 주파수 범위와 듀티 보정 범위가 제한되는 문제를 갖는다.
이러한 문제를 해결하기 위하여 하이브리드 타입 듀티비 보정 회로가 제안되었다. 그러나, 종래의 하이브리드 타입 듀티비 보정 회로는 일반적으로 저-스윙 (small-swing) 차동 증폭기로 구성되어 넓은 동작 범위와 넓은 듀티 보정 범위를 달성하기 위해 큰 정적 전력 (standby power)을 소모한다. 또한, 반도체 칩의 입력 저-스윙 클록 신호는 일반적으로 클럭 리시버를 통해 풀-스윙으로 변환되어 지고, 다시 듀티-사이클 보정회로를 통과하여 출력 클록의 듀티비를 보정한다. 즉, 일반적으로 듀티-사이클 보정회로는 풀-스윙 입력신호를 받아 듀티비가 보정된 풀-스윙 출력 클럭 신호를 생성하게 된다.
그런데, 차동 증폭기를 이용한 듀티-사이클 보정회로는 출력 차동신호가 일반적으로 저-스윙 (small-swing)의 전압 폭을 가지기 때문에, 추가적으로 듀티 보정회로 후단에 다시 풀-스윙으로 변환해주는 small-swing to full-swing 레벨 컨버터 (level converter)가 필요하다. 이러한 레벨 컨버터는 그 구조상 공정 변화와 디바이스 미스매치 (device mismatch) 문제에 따라 큰 듀티 사이클 에러를 유발하고, 많은 전력을 소모하는 큰 단점을 가지고 있다.
한국등록특허 제10-1215954호
본 발명은 상술한 종래의 문제점을 극복하기 위한 것으로서, 본 발명이 해결하고자 하는 과제는 반도체 칩에 입력되는 입력 클럭 신호의 듀티-비에 상관 없이 항상 50%의 출력 클럭 듀티-비를 제공하는 클럭 듀티 사이클 보정기를 제공하기 위한 것이다.
또한, 본 발명은 차동 출력 클럭 신호의 듀티비를 보정하기 위하여 유사 차동 피드백 지연 소자를 적용한 유사 차동 풀스윙 듀티 사이클 보정기 및 그 제어방법을 제공하기 위한 것이다.
본 발명의 예시적인 실시예에 따르면, 적어도 하나 이상의 유사 차동 피드백 지연소자로 구성된 아날로그 듀티 보정기와, 적어도 하나 이상의 유사 차동 피드백 지연소자로 구성되고, 아날로그 듀티 보정기의 출력단에 연결되는 디지털 듀티 보정기를 포함하며, 입력 클록 신호(CLKIN, CLKINb)를 입력받아, 차동 듀티 보정 전압을 이용하여 듀티 보정기의 차동 출력 클록 신호의 상승 시간 또는 하강 시간을 조절하므로써 듀티비를 보정하는 하이브리드 듀티 보정기; 상기 하이브리드 듀티 보정기의 출력 신호인 차동 클록 신호(CLKOUT, CLKOUTb)를 입력 받아 듀티비를 감지하는 듀티비 감지기; 및 아날로그 락킹 동작 이후, 아날로그 차동 듀티 보정 전압 정보를 디지털 차동 듀티 보정 전압으로 전환시키는 디지털 피드백 블록;을 포함하는 유사 차동 풀스윙 듀티 사이클 보정기가 제공된다.
상기 아날로그 듀티 보정기는 아날로그 피드백에 의해 생성된 아날로그 차동 듀티 보정 전압(Vctrl, Vctrlb)에 의해 듀티비 50%인 차동 풀-스윙 출력신호(mid,midb)를 출력하며, 상기 디지털 듀티 보정기는 디지털 차동 듀티 보정 전압(VDctrl,VDctrlb)이 공통-모드 전압을 유지할 때 아날로그 듀티 보정기의 출력 신호를 입력 받아 듀티비를 유지한 상태로 차동 풀-스윙 출력 신호를 출력한다.
상기 듀티비 감지기는 클록 신호의 듀티비를 판단한 후, 아날로그 듀티 보정기 제어 신호인 아날로그 차동 듀티 보정 전압을 생성한다.
상기 디지털 피드백 블록에서 생성되어 출력된 디지털 차동 듀티 보정 전압(VDctrl,VDctrlb)은 상기 디지털 듀티 보정기의 상승 시간 또는 하강 시간을 제어하여 차동 출력 신호의 듀티비를 보정한다.
상기 디지털 피드백 블록은 아날로그 차동 듀티 보정 전압(Vctrl, Vctrlb)을 비교하는 비교기; 디지털 피드백 속도를 제어하는 카운터 주파수 조절기; 아날로그 차동 제어 전압의 정보를 디지털 코드로 변환하는 7-비트 업/다운 카운터 및 디지털 코드를 아날로그 전압으로 전환하는 디지털 투 아날로그 컨버터;를 포함한다.
상기 비교기는 아날로그 차동 듀티 보정 전압(Vctrl, Vctrlb)을 입력 받아 디지털 피드백을 제어하기 위한 디지털 비교 신호(Comp) 생성하며, 상기 카운터 주파수 조절기는 디지털 비교 신호를 입력 받아 디지털 피드백 타이밍 마진을 제어하는 카운터 클록 신호(CLKCONT)를 생성하여, 디지털 피드백 속도를 제어하며, 상기 7-비트 업/다운 카운터 디지털 비교 신호와 카운터 클록 신호를 통해 아날로그 차동 듀티 보정 전압 정보를 디지털 코드로 변환시키고, 상기 디지털-아날로그 컨버터(DAC)는 7-bit 업/다운 카운터에서 출력되는 디지털 코드를 아날로그 신호로 전환하여 디지털 듀티 보정기 제어 신호인 디지털 차동 듀티 보정 전압(VDctrl,VDctrlb)을 출력한다.
상기 카운터 주파수 조절기는, 입력 클록 신호를 여러 주파수 클록 신호로 생성하여 출력하는 디바이더; 상기 비교기에서 출력되는 신호(Comp)의 상승 에지를 감지하는 락킹 감지기; 및 상기 락킹 감지기의 감지시간을 정해주는 신호와 상기 락킹 감지기를 초기화 시켜주는 리셋 신호를 생성하는 타이밍 컨트롤러;를 포함한다.
상기 유사 차동 피드백 지연소자는, 제1 피드백 지연 소자, 제2 피드백 지연 소자 및 래치 구조의 크로스-커플 인버터를 포함한다.
상기 크로스-커플-인버터는 상기 제 1 피드백 지연 소자와 상기 제 2 피드백 지연 소자 사이에 연결되며, 피드백 지연 소자 사이에 유사 차동 구조를 형성한다.
각 피드백 지연 소자는, 입력 클록 신호를 받는 제 1 인버터; 풀-업 전류와 풀-다운 전류를 제어하는 정귀환 전류 증폭기; 및 상기 정귀환 전류 증폭기를 제어하는 제2 인버터;를 포함한다.
상기 제1 인버터는 입력 클록 신호를 받아 상기 제2 인버터 입력단에 출력하며, 상기 제 2 인버터는 상기 제1 인버터의 출력 신호를 입력 받아, 인접하여 연결되는 유사 차동 피드백 지연 소자 입력과 정귀환 전류 증폭기의 입력단으로 출력된다.
상기 정귀환 전류 증폭기는 제 2 인버터의 출력 신호를 입력 받는 P타입 스위칭 트랜지스터와 N타입 스위칭 트랜지스터 및 제어 전압을 입력 받아 전류 양을 조절하는 증폭기로 동작하는 P타입 트랜지스터와 N타입 트랜지스터로 구성되며, 상기 전류 양을 조절하여 입력 클록 신호의 상승 시간 또는 하강 시간을 제어하여 듀티비를 보정한다.
상기 정귀환 전류 증폭기는 제 2 인버터의 출력을 입력 받고 정귀환 전류 증폭기의 풀업-네트워크와 풀-다운 네트워크를 온-오프 하는 P타입 스위칭 트랜지스터(PF)와 N타입 스위칭 트랜지스터(NF), 제어 전압을 입력 받아 전류 양를 조절하는 증폭기로 동작하는 P타입 트랜지스터(PC)와 N타입 트랜지스터(NC)로 구성이 되고, 증폭기로 동작하는 트랜지스터는 제어 전압을 입력 받아 선형적으로 전류 양을 조절하여 제 1 인버터의 출력 노드의 신호를 선형적으로 듀티를 보정한다.
본 발명의 다른 측면에 따르면, 듀티비 감지기를 통하여 출력 클록 신호의 듀티비를 감지하는 단계; 상기 듀티비 감지기가 출력 클록 신호의 듀티비를 판단한 후, 아날로그 듀티 보정기 제어 신호인 아날로그 차동 듀티 보정 전압을 생성하는 단계; 아날로그 듀티 보정기가 아날로그 피드백에 의해 생성된 아날로그 차동 듀티 보정 전압(Vctrl, Vctrlb)에 의해 입력 차동 클록신호의 상승 시간 또는 하강 시간을 제어하여 차동 출력 신호의 듀티비를 보정하는 단계; 및 비교기가 아날로그 차동 듀티 보정 전압을 입력받아 디지털 듀티 보정기의 제어 신호인 디지털 차동 듀티 보정 전압(VDctrl,VDctrlb)을 생성하는 단계;를 포함하는 유사 차동 풀스윙 듀티 사이클 보정기의 제어 방법이 제공된다.
락킹 감지기의 감지 시간이 미리 설정된 시간에 도달했는지를 판단하는 과정을 수행하는 단계; 상기 판단 과정에서 락킹 감지기의 감지 시간이 미리 설정된 시간에 도달하지 않은 것으로 판단된 경우 빠른 순차검색 모드 진행을 통하여 디지털 듀티 보정 비트를 생성하며, 상기 판단 과정에서 락킹 감지기의 감지 시간이 미리 설정된 시간에 도달한 것으로 판단된 경우, 상기 빠른 순차검색 모드의 경우 보다 디지털 피드백 동작 주파수가 상대적으로 낮은 정밀 순차검색 모드를 통하여 디지털 듀티 보정 비트를 생성하는 단계를 더 포함한다.
디지털 듀티 보정 비트를 아날로그 전압으로 변환하는 단계; 디지털 듀티 보정 전압에 의해 입력 클록 신호의 듀티를 보정하는 단계; 및 순차 검색모드를 통한 듀티 보정을 수행하는 단계;를 더 포함한다.
본 발명에 따르면, 유사 차동 피드백 지연 소자를 이용하여 공정, 전압, 온도 변화에 강한 풀-스윙 듀티 보정기를 구현할 수 있게 된다. 특히, 종래의 싱글-엔디드 (single-ended) 듀티 보정기들이 서플라이 노이즈 (supply noise)와 커플링 노이즈 (coupling noise) 등에 의해 듀티-보정능력이 크게 저하되는 문제점을 가지는 것에 비하여, 본 발명에 따른 유사 차동 풀스윙 듀티 사이클 보정기는 공통 모드 노이즈에 대해 성능 저하를 최소화 할 수 있다.
또한, 유사 차동 피드백 지연 소자를 이용한 듀티 사이클 보정기를 아날로그 피드백과 디지털 피드백으로 구성된 하이브리드 피드백 타입으로 구현함으로써, 넓은 동작 주파수 범위와 넓은 듀티 보정 능력 및 선형적 듀티비 보정 능력을 얻을 수 있다.
종래의 하이브리드 피드백의 구조에서 문제가 되는 큰 정적 전력 및 공정 변화에 따른 듀티 에러를 야기시키는 스몰-스윙 투 풀-스윙(small-swing to full-swing) 레벨 컨버터가 필요치 않으므로, 소비 전력을 크게 줄일 수 있고, 회로의 칩 면적을 감소시키는 효과를 얻을 수 있게 된다.
도 1은 본 발명의 일 실시예에 따른 유사 차동 풀스윙 듀티 사이클 보정기의 기능 블록도이다.
도 2는 본 발명의 일 실시예에 따른 유사 차동 풀스윙 듀티 사이클 보정기의 구성도이다.
도 3a는 하이브리드 듀티 보정기의 구성도이며, 도 3b는 피드백 지연 소자를 이용한 하이브리드 듀티 보정기의 구성을 나타낸 도이다.
도 4는 피드백 지연 소자를 이용한 유사 차동 듀티 보정기의 구성도이다.
도 5는 도 4의 제1 피드백 지연 소자에서 듀티 보정 방법에 대한 시뮬레이션을 나타낸 도이다.
도 6은 도 3의 하이브리드 듀티 보정기의 듀티 보정 능력을 보여주는 시뮬레이션 결과이다.
도 7은 카운터 주파수 조절기의 구성도이다.
도 8은 카운터 주파수 조절기의 동작 흐름도이다.
도 9는 하이브리드 듀티 보정기의 작동 과정을 나타낸 흐름도이다.
도 10은 하이브리드 듀티 보정기의 동작에 대한 시뮬레이션 결과이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 유사 차동 풀스윙 듀티 사이클 보정기의 기능 블록도이며, 도 2는 본 발명의 일 실시예에 따른 유사 차동 풀스윙 듀티 사이클 보정기의 구성도이다.
도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 유사 차동 풀스윙 듀티 사이클 보정기는 유사 차동 피드백 지연 소자를 이용한 하이브리드 듀티 보정기(100), 듀티비 감지기(200) 및 디지털 피드백 블록(300)을 포함한다.
하이브리드 듀티 보정기(100)는 적어도 하나 이상의 유사 차동 피드백 지연소자로 구성된 아날로그 듀티 보정기(130)와 적어도 하나 이상의 유사 차동 피드백 지연소자로 구성되고, 아날로그 듀티 보정기(130)의 출력단에 연결되는 디지털 듀티 보정기(160)를 포함한다.
하이브리드 듀티 보정기(100)는 듀티비가 왜곡된 입력 클록 신호(CLKIN, CLKINb)를 입력받아, 차동 듀티 보정 전압을 이용하여 듀티 보정기의 차동 출력 클록 신호의 상승 시간 또는 하강 시간을 조절하므로써 듀티비를 보정한다.
아날로그 듀티 보정기(130)는 아날로그 피드백에 의해 생성된 아날로그 차동 듀티 보정 전압(Vctrl, Vctrlb)에 의해 듀티비 50%인 차동 풀-스윙 출력(mid,midb) 출력한다.
디지털 듀티 보정기(160)는 디지털 차동 듀티 보정 전압(VDctrl,VDctrlb)이 공통-모드 전압을 유지할 때 아날로그 듀티 보정기(130)의 출력 신호(mid,midb)를 입력 받아 듀티비를 유지한 상태로 차동 풀-스윙 출력(CLKOUT,CLKOUTb)를 출력 한다.
아날로그 락킹 동작 이후, 디지털 피드백 블록(300)에 의해 아날로그 차동 듀티 보정 전압(Vctrl, Vctrlb) 정보가 디지털 차동 듀티 보정 전압(VDctrl,VDctrlb)으로 전환된다.
이때, 아날로그 듀티 보정기(130)의 출력 신호(mid,midb)는 아날로그 차동 듀티 보정 전압이 공통-모드 전압으로 돌아오면서 입력 클록 신호(CLKIN,CLKINb) 듀티비로 변하고, 후단에 디지털 듀티 보정기(160)에 의해 듀티비가 50%로 보정이 된다.
듀티비 감지기(200)는 하이브리드 듀티 보정기의 출력 신호인 차동 출력 클록 신호(CLKOUT, CLKOUTb)를 입력 받아, 상기 클록 신호의 듀티비를 판단한 후, 아날로그 듀티 보정기 제어 신호인 아날로그 차동 듀티 보정 전압을 생성한다. 듀티비 감지기(200)는 노이즈에 의해서 듀티비가 왜곡되는지 여부를 감지한다.
디지털 피드백 블록(300)은 아날로그 락킹 동작 이후, 아날로그 차동 듀티 보정 전압(Vctrl, Vctrlb) 정보를 디지털 차동 듀티 보정 전압(VDctrl,VDctrlb)으로 전환시킨다. 디지털 피드백 블록(300)에서 생성되어 출력된 디지털 차동 듀티 보정 전압(VDctrl,VDctrlb)은 디지털 듀티 보정기(160)의 상승 시간 또는 하강 시간을 제어하여 차동 출력 신호의 듀티비를 보정한다.
디지털 피드백 블록(300)은 아날로그 차동 듀티 보정 전압(Vctrl, Vctrlb)을 비교하는 비교기(310), 디지털 피드백 속도를 제어하는 카운터 주파수 조절기(320), 아날로그 차동 제어 전압의 정보를 디지털 코드로 변환하는 7-비트 업/다운 카운터(330), 디지털 코드를 아날로그 전압으로 전환하는 디지털 투 아날로그 컨버터(340)을 포함한다.
비교기(310)는 아날로그 차동 듀티 보정 전압(Vctrl, Vctrlb)을 입력 받아 디지털 피드백을 제어하기 위한 디지털 비교 신호(Comp) 생성한다.
카운터 주파수 조절기(320)는 디지털 비교 신호를 입력 받아 디지털 피드백 타이밍 마진을 제어하는 카운터 클록 신호(CLKCONT)를 생성하여, 디지털 피드백 속도를 제어한다. 상기 카운터 주파수 조절기를 통해 빠른 순차 검색 모드와 정밀 검색 모드로 작동되며, 카운터 주파수 조절기는 빠른 순차 검색 모드로 작동한 후, 입력 클록 신호의 듀티비를 50%로 보정 후에 정밀 순차 모드로 전환을 하고, 계속적으로 피드백을 유지하여 공정-온도-전압 변화에 따른 입력 듀티 변화를 제어한다.
7-비트 업/다운 카운터(330)는 디지털 비교 신호와 카운터 클록 신호를 통해 아날로그 차동 듀티 보정 전압 정보를 디지털 코드로 변환시킨다.
디지털-아날로그 컨버터(DAC)는 7-bit 업/다운 카운터(330)에서 출력되는 디지털 코드를 아날로그 신호로 전환하여 디지털 듀티 보정기 제어 신호인 디지털 차동 듀티 보정 전압(VDctrl,VDctrlb)을 출력한다.
도 3a는 하이브리드 듀티 보정기의 구성도이며, 도 3b는 피드백 지연 소자를 이용한 하이브리드 듀티 보정기의 구성을 나타낸 도이다.
도 3a를 참조하면, 본 실시예에 따른 하이브리드 듀티 보정기(100)는 아날로그 듀티 보정기(130)와 디지털 듀티 보정기(160)을 포함한다.
아날로그 듀티 보정기(130)는 아날로그 피드백에 의해 생성된 아날로그 차동 듀티 보정 전압(Vctrl, Vctrlb)에 의해 입력 차동 클록신호의 상승 시간 또는 하강 시간을 제어하여 차동 출력 신호의 듀티비를 보정하고, 디지털 듀티 보정기(160)는 디지털 피드백에 의해 생성된 디지털 차동 듀티 보정 전압(VDctrl,VDctrlb)에 의해 상승 시간 또는 하강 시간을 제어하여 차동 출력 신호의 듀티비를 보정한다.
도 3b를 참조하면, 각 듀티 보정 회로는 유사 차동 피드백 지연 소자(110,120,140,150)으로 구성된다.
본 실시예의 경우 각 듀티 보정 회로는 2개의 유사 차동 피드백 지연 소자를 사용하고 있으나 개수가 이에 한정 되는 것은 아니며, 응용분야에 따라서 입력 클록 신호의 주파수와 듀비비 보정이 필요한 범위에 알맞게 유사 차동 피드백 지연 소자의 개수를 자유롭게 구성할 수 있다.
도 4는 피드백 지연 소자를 이용한 유사 차동 듀티 보정기의 구성도이다.
도 4를 참조하면, 유사 차동 피드백 지연 소자를 이용한 듀티 보정기(110)는 제 1피드백 지연 소자(111) 제 2피드백 지연 소자(115)으로 구성되고, 래치 구조의 크로스-커플 인버터(119)를 포함한다.
제 1 피드백 지연 소자(111)와 제 2 피드백 지연 소자(115) 사이에 크로스-커플 (cross-coupled) 인버터(119)를 배치시켜 유사-차동 구조를 형성한다.
크로스-커플 인버터(119)는 제 1 피드백 지연 소자의 Z노드와 제 2 피드백 지연 소자의 Zb 노드 사이에 유사-차동 구조를 형성시키고, Z노드와 Zb노드의 공통-모드 전압 레벨을 공급전압의 50%에 일치 시켜준다.
또한, 크로스-커플 인버터(116)가 유사-차동 구조를 형성하면서, 제 1 유사 차동 피드백 지연 소자가 온-칩 지연 소자의 주된 노이즈 소스인 공급전압/기판 노이즈에 강한 구조를 만들어 주고, 지터 특성을 개선시켜준다.
본 발명의 실시예에 따른 유사 차동 피드백 지연 소자를 이용한 듀티 보정기(110)의 제1 피드백 지연 소자(111)는 입력 클록 신호를 받는 제1 인버터(113), 풀-업 전류와 풀-다운 전류를 제어하는 제1 정귀환 전류 증폭기(112), 제1 정귀환 전류 증폭기를 제어하는 제 2 인버터(114)로 구성된다.
제2 피드백 지연 소자(115) 역시 제1 피드백 지연 소자와 동일한 구성요소로 구성되며, 제3 인버터(117), 제2 정귀환 전류 증폭기(116), 제4 인버터(118)로 구성된다.
제1 인버터(113)은 입력 클록 신호를 받아 제2 인버터(114) 입력단에 출력을 한다. 제 2 인버터(114)는 제 1 인버터(113)의 출력 신호를 입력 받아 제2 유사 차동 피드백 지연 소자(120) 입력과 제1 정귀환 전류 증폭기(112)의 입력단으로 출력을 한다.
제1 정귀환 전류 증폭기(PFCA: Positive Feedback Current Amp)(112)는 제 2 인버터(114)의 출력 신호를 입력 받는 P타입 스위칭 트랜지스터(PF)와 N타입 스위칭 트랜지스터(NF), 제어 전압을 입력 받아 전류 양를 조절하는 증폭기로 동작하는 P타입 트랜지스터(PC)와 N타입 트랜지스터(NC)로 구성된다.
스위칭 트랜지스터(PF,NF)의 경우 게이트 입력으로 제 2 인버터의 출력단과 연결되어, 상황에 따라 풀-업 네트워크와 풀-다운 네트워크를 선택하여 전류의 흐름을 온/오프 시킬 수 있다. 제어 신호를 받는 트랜지스터(PC,NC)의 게이트 입력으로 제어 전압을 입력 받고, 트랜지스터의 드레인 단자에 제 1 인버터의 출력 노드(Z)와 연결이 된다.
제 2 인버터(114)와 래치 구조를 이루고 있는 제1 정귀환 전류 증폭기(112)는 제 1 인버터(113)의 출력 노드(Z)로 피드백 되는 구조로 구성되며, 이는 정귀환 효과가 있다. 정귀환 효과는 히스테리시스 특성을 보여주고, 히스테리시스 특성에 의해 스위칭 임계 전압을 가변할 수 있게된다.
도 5는 도 4의 제1 피드백 지연 소자에서 듀티 보정 방법에 대한 시뮬레이션을 나타낸 도이다.
도 5a, 도5b는 제어 전압에 따른 제 1 피드백 지연 소자(111)의 전압 전달 곡선의 시뮬레이션을 보여 준다. 제어 전압이 0.5V인 경우 전압 전달 곡선에서 히스테리시스 특성을 확인할 수 있다.
도 5a를 참조하여 듀티비 보정 원리를 살펴보면, 제 1 피드백 지연 소자(111)에 입력이 0V에서 1V로 변할 때 풀-업 네트워크가 켜진 상태가 되고, 제어 전압이 0.4V로 인가되면 제어 전압이 0.5V 일 때 보다 Z노드로 들어오는 전류가 증가하여 스위칭 임계 전압이 오른쪽으로 이동시킨다. 이는 Z노드의 하강 시간을 지연시키는 효과가 있다.
도 5b를 참조하면, 반대로 제 1피드백 지연 소자(111)에 입력이 1V에서 0V로 변할 때 풀-다운 네트워크가 켜진 상태가 되고, 제어 전압이 0.6V가 인가되면 제어전압이 0.5V 일 때 보다 Z노드에서 그라운드로 빼는 전류가 증가하여 스위칭 임계 전압을 왼쪽으로 이동시킨다. 이는 Z노드의 상승 시간을 지연시키는 효과가 있다.
도 6은 도 3의 하이브리드 듀티 보정기의 듀티 보정 능력을 보여주는 시뮬레이션 결과이다.
도 6은 본 실시예에 따른 유사 차동 피드백 지연 소자를 이용한 하이브리드 듀티 보정기(100)의 제어 전압에 따른 출력 듀티 비율의 시뮬레이션 결과를 보여준다. Vctrl 전압에 비례하여 선형적으로 조정되는 출력 듀티비를 확인할 수 있다.
도 7은 카운터 주파수 조절기의 구성도이다.
도 7은 디지털 피드백의 속도를 제어하는 카운터 주파수 조절기(320) 블록도를 보여준다. 카운터 주파수 조절기(320)는 디바이더(321), MUX(322,325), 타이밍 컨트롤러(323), 락킹 감지기(324)를 포함한다.
디바이더(321)는 입력 클록 신호의 16분주된 신호를 여러 주파수 클록 신호로 만들어 준다. 디바이더(321)에서 최저 주파수는 입력 클록 신호에 256분주된 신호가 나온다.
타이밍 컨트롤러(323)는 락킹 감지기(324)의 감지시간을 정해주는 신호(ENLD)와 락킹 감지기를 초기화 시켜주는 리셋 신호(Reset)를 만들어 준다. 타이밍 컨트롤러에서 출력되는 ENLD-신호는 MUX(322)의 출력 신호(INTC)의 15사이클동안 1 레벨, 1사이클동안 0 레벨로 출력된다.
락킹 감지기(324)는 비교기(310)에서 출력되는 신호(Comp)의 상승 에지를 감지한다. 락킹 감지기(324)에서는 ENLD가 하이 레벨인 감지 시간동안 Comp신호를 감지하고, 로우 레벨로 전환되는 에지에서 락킹 시그널(Lock)을 MUX 선택 신호(MUX_sel)로 출력한다. MUX 선택 신호가 출력 된 이후 락킹 감지기는 타이밍 컨트롤러에서 출력되는 리셋 신호(Reset)에 맞춰 초기화 된다.
본 발명 실시예에 따른 하이브리드 듀티 보정기의 동작 모드는 빠른 순차 검색 모드와 정밀 순차 검색 모드로 구성된다.
하이브리드 듀티 보정기는 빠르게 아날로그 제어 전압으로 아날로그 락킹을 완료한 후에, 빠른 순차 검색을 통해 아날로그 차동 제어 전압을 디지털 차동 제어 전압으로 전환한다. 빠른 순차 검색에서는 카운터 주파수는 입력 클록 신호의 16분주로 동작한다. 이는 아날로그 전압을 디지털 전압으로 빠른 전환이 가능하지만, 듀티비 감지기(200)가 디지털 피드백의 타이밍 마진을 못 쫓아가면서 큰 듀티 에러와 지터 특성 저하를 야기시킨다. 특히, 고주파수 입력 클록 신호가 들어오면 이 문제는 더 심화가 된다.
이를 해결하기 위해 카운터 주파수 조절기(320)를 이용하여 듀티 보정기 락킹 이후 디지털 피드백의 속도를 낮춰 정밀 순차 검색으로 전환한다.
도 8은 카운터 주파수 조절기의 동작 흐름도이다.
도 8을 참조하면, 본 실시예에 락킹 감지기(324)의 감지 시간은 디지털 락킹의 최대 사이클 범위 안으로 정한다. 감지시간은 이에 한정 짓는 것이 아니며, 필요 범위에 따라 자유롭게 선택이 가능하다.
감지시간 동안 비교기(310)에서 출력되는 신호(Comp)의 상승 에지가 세번 이상 발생하면 ENLD가 0 레벨로 전환되는 에지에서 락킹 시그널(Lock)을 MUX 선택 신호(MUX_sel)로 1로 출력한다.
이후 동작 모드는 정밀 순차 검색으로 전환되며, 디지털 피드백 속도가 느려 진다. 디지털 피드백 동작 주파수가 낮아짐에 따라서 듀티비 감지기(200)의 변화 시간이 충분히 보장되고, 아날로그 제어 신호와 디지털 제어 신호의 완전한 전환이 이루어지면서 듀티 에러를 줄이고 지터 특성을 개선한다.
종래의 가변 주파수 카운터의 경우, 정밀 순차 검색으로 전환 이후 계속 주파수를 낮은 주파수로 계속 고정시켰던데 반하여, 본 발명에서는 카운터 주파수 조절기(320)를 적용하여, 정밀 순차 검색 이후에도 락킹을 감지한다. 정밀 순차 검색 모드에서 노이즈에 의해서 입력 듀티비가 왜곡되면, 다시 빠른 순차 검색 모드로 전환해서 아날로그 차동 제어 신호를 빠르게 디지털 차동 제어 신호로 전환한다.
도 9는 하이브리드 듀티 보정기의 제어방법을 나타낸 흐름도이다.
하이브리드 듀티 보정기는 두 개의 피드백 루프가 존재한다. 우선, 아날로그 듀티 보정기의 아날로그 피드백을 통해서 빠르게 듀티비를 보정하고, 아날로그 제어 정보를 디지털 제어 정보로 전환하는 디지털 듀티 보정기의 디지털 피드백 루프가 있다.
또한 디지털 피드백 루프 안에서, 카운터 주파수 조절기(320)을 통해 디지털 피드백 루프의 락킹 지점을 감지하여, 정밀 순차 검색 모드로 전환하는 알고리즘을 보여준다. 정밀 순차 검색 모드로 전환 이후에도 계속적으로 피드백 루프를 형성하여 노이즈 변화에 따라 빠른 순차검색 모드 전환이 가능하도록 구현하였다.
도 9를 참조하여 제어방법을 상세히 살펴보면, 우선 듀티비 감지기를 통하여 출력 클록 신호의 듀티비를 감지하는 과정을 수행한다(S10).
듀티비 감지기는 출력 클록 신호의 듀티비를 판단한 후, 아날로그 듀티 보정기 제어 신호인 아날로그 차동 듀티 보정 전압을 생성하게 된다(S20).
아날로그 듀티 보정기는 아날로그 피드백에 의해 생성된 아날로그 차동 듀티 보정 전압(Vctrl, Vctrlb)에 의해 듀티 보정기의 차동 출력 클록 신호의 상승 시간 또는 하강 시간을 제어하여 차동 출력 신호의 듀티비를 보정하는 과정을 수행한다(S30).
비교기는 아날로그 차동 듀티 보정 전압을 입력받아 디지털 듀티 보정기의 제어 신호인 디지털 차동 듀티 보정 전압(VDctrl,VDctrlb)을 생성하게 된다(S40).
그리고 나서, 락킹 감지기의 감지 시간이 미리 설정된 시간에 도달했는지를 판단하는 과정을 수행한다(S50). 본 실시예의 경우, 감지시간 동안 비교기(310)에서 출력되는 신호(Comp)의 상승 에지가 세번 이상 발생하면, ENLD가 0 레벨로 전환되는 에지에서 락킹 시그널(Lock)을 MUX 선택 신호(MUX_sel)로 1로 출력한다.
한편, 락킹 감지기의 감지 시간은 디지털 락킹의 최대 사이클 범위 안으로 정하되, 감지시간은 이에 한정 짓는 것이 아니며, 필요 범위에 따라 자유롭게 선택이 가능하다.
상기 S50 과정에서 락킹 감지기의 감지 시간이 미리 설정된 시간에 도달하지 않은 것으로 판단된 경우 즉, 비교기(310)에서 출력되는 신호(Comp)의 상승 에지가 세번 이상 발생하지 않은 경우에는 빠른 순차검색 모드 진행을 통하여 디지털 듀티 보정 비트를 생성한다(S60).
그 다음,디지털 듀티 보정 비트를 아날로그 전압으로 변환하고(S70), 디지털 듀티 보정 전압에 의해 입력 클록 신호의 듀티를 보정한다(S80). 그리고 나서, 순차 검색모드를 통한 듀티 보정을 수행하고(S120), S40 과정을 복귀한다.
한편, 상기 S50 과정에서 락킹 감지기의 감지 시간이 미리 설정된 시간에 도달한 것으로 판단된 경우, 즉, 비교기(310)에서 출력되는 신호(Comp)의 상승 에지가 세번 이상 발생한 경우에는 정밀 순차검색 모드 진행을 통하여 디지털 듀티 보정 비트를 생성한다(S90). 정밀 순차검색 모드는 카운터 주파수 조절기를 이용하여 듀티 보정기 락킹 이후 디지털 피드백의 속도를 빠른 순차 검색 보다 낮춰 수행하게 된다. 디지털 피드백 속도가 느려지고, 디지털 피드백 동작 주파수가 낮아짐에 따라서 듀티비 감지기의 변화 시간이 충분히 보장되고, 아날로그 제어 신호와 디지털 제어 신호의 완전한 전환이 이루어지면서 듀티 에러를 줄이고 지터 특성을 개선할 수 있게 된다.
그 다음,디지털 듀티 보정 비트를 아날로그 전압으로 변환하고(S100), 디지털 듀티 보정 전압에 의해 입력 클록 신호의 듀티를 보정한다(S1100). 그리고 나서, 순차 검색모드를 통한 듀티 보정을 수행하고(S120), S40 과정을 복귀한다.
도 10은 하이브리드 듀티 보정기의 동작에 대한 시뮬레이션 결과이다.
도 10은 하이브리드 듀티 보정 회로의 동작에 따른 입/출력 클록 신호의 시뮬레이션 결과로서, 듀티 보정 회로가 꺼진 상황에서는 입력 클록 신호의 듀티비가 그대로 출력 클록 신호의 듀티비로 출력된다. 이후, 듀티 보정회로가 켜지면 출력 클록 신호의 듀티비를 50%로 보정해서 출력한다.
이상에서 설명한 것은 본 발명에 따른 유사 차동 풀스윙 듀티 사이클 보정기 및 그 제어방법의 예시적인 실시예에 불과한 것으로서, 본 발명은 상기한 실시예에 한정되지 않고, 이하의 특허청구범위에서 청구하는 바와 같이, 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능한 범위까지 본 발명의 기술적 정신이 있다고 할 것이다.
100 : 하이브리드 듀티 보정기
110 : 유사 차동 피드백 지연 소자를 이용한 듀티 보정기
111 : 제 1 피드백 지연 소자 112 : 제1 정귀환 전류 증폭기
113 : 제1 인버터 114 : 제 2 인버터
115 : 제 2 피드백 지연 소자 116 : 제2 정귀환 전류 증포기
117 : 제3 인버터 118 : 제4 인버터
119 : 크로스 커플 인버터
130 : 아날로그 듀티 보정기
160 : 디지털 듀티 보정기
200 : 듀티비 감지기
300 : 디지털 피드백 블록
310 : 비교기 320 : 카운터 주파수 조절기
321 : 디바이더 322,325 : MUX
323 : 타이밍 컨트롤러 324 : 락킹 감지기
330 : 업/다운 카운터
340 : 디지털 투 아날로그 컨버터

Claims (12)

  1. 적어도 하나 이상의 유사 차동 피드백 지연소자로 구성된 아날로그 듀티 보정기와, 적어도 하나 이상의 유사 차동 피드백 지연소자로 구성되고, 아날로그 듀티 보정기의 출력단에 연결되는 디지털 듀티 보정기를 포함하여 구성되는 하이브리드 듀티 보정기;
    상기 하이브리드 듀티 보정기의 출력 신호인 차동 출력 클록 신호(CLKOUT, CLKOUTb)를 입력 받아, 상기 차동 출력 클록 신호(CLKOUT, CLKOUTb)의 듀티비를 판단한 후, 상기 아날로그 듀티 보정기의 제어 신호인 아날로그 차동 듀티 보정 전압(Vctrl, Vctrlb)을 생성하는 듀티비 감지기; 및
    상기 아날로그 차동 듀티 보정 전압(Vctrl, Vctrlb)을 입력 받아, 상기 디지털 듀티 보정기의 제어 신호인 디지털 차동 듀티 보정 전압(VDctrl,VDctrlb)을 출력신호로 출력하는 디지털 피드백 블록;을 포함하며,
    상기 아날로그 듀티 보정기는 입력 클록 신호(CLKIN, CLKINb)를 입력 받아, 상기 듀티비 감지기에 의해 생성된 상기 아날로그 차동 듀티 보정 전압(Vctrl, Vctrlb)에 의해 듀티비 50%인 아날로그 듀티 보정기의 출력신호(mid,midb)를 출력하며,
    상기 디지털 듀티 보정기는 상기 디지털 차동 듀티 보정 전압(VDctrl,VDctrlb)이 공통-모드 전압을 유지할 때, 상기 아날로그 듀티 보정기의 출력신호(mid,midb)를 입력 받아 듀티비를 유지한 상태로 차동 풀-스윙 출력 신호인 상기 차동 출력 클록 신호(CLKOUT, CLKOUTb)를 출력하는 것을 특징으로 하는 유사 차동 풀스윙 듀티 사이클 보정기.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서,
    상기 디지털 피드백 블록에서 생성되어 출력된 상기 디지털 차동 듀티 보정 전압(VDctrl,VDctrlb)은 상기 디지털 듀티 보정기의 상승 시간 또는 하강 시간을 제어하여, 상기 하이브리드 듀티 보정기의 출력 신호인 차동 출력 클록 신호(CLKOUT, CLKOUTb)의 듀티비를 보정하는 것을 특징으로 하는 유사 차동 풀스윙 듀티 사이클 보정기.
  5. 제4항에 있어서,
    상기 디지털 피드백 블록은,
    상기 아날로그 차동 듀티 보정 전압(Vctrl, Vctrlb)을 입력받아 디지털 피드백을 제어하기 위한 디지털 비교 신호(Comp)를 생성하는 비교기;
    디지털 피드백 속도를 제어하는 카운터 주파수 조절기;
    상기 아날로그 차동 듀티 보정 전압(Vctrl, Vctrlb)의 정보를 디지털 코드로 변환하는 7-비트 업/다운 카운터 및
    디지털 코드를 아날로그 전압으로 전환하는 디지털 투 아날로그 컨버터;를 포함하는 것을 특징으로 하는 유사 차동 풀스윙 듀티 사이클 보정기.
  6. 제5항에 있어서,
    상기 카운터 주파수 조절기는 상기 디지털 비교 신호(Comp)를 입력 받아 디지털 피드백 타이밍 마진을 제어하는 카운터 클록 신호(CLKCONT)를 생성하여, 디지털 피드백 속도를 제어하며,
    상기 7-비트 업/다운 카운터는 상기 디지털 비교 신호(Comp)와 상기 카운터 클록 신호(CLKCONT)를 통해 상기 아날로그 차동 듀티 보정 전압(Vctrl, Vctrlb) 정보를 디지털 코드로 변환시키고,
    상기 디지털-아날로그 컨버터(DAC)는 7-bit 업/다운 카운터에서 출력되는 디지털 코드를 아날로그 신호로 전환하여 디지털 듀티 보정기 제어 신호인 디지털 차동 듀티 보정 전압(VDctrl,VDctrlb)을 출력하는 것을 특징으로 하는 유사 차동 풀스윙 듀티 사이클 보정기.
  7. 제1항에 있어서,
    상기 유사 차동 피드백 지연소자는,
    제1 피드백 지연 소자, 제2 피드백 지연 소자 및 래치 구조의 크로스-커플 인버터를 포함하는 것을 특징으로 하는 유사 차동 풀스윙 듀티 사이클 보정기.
  8. 제7항에 있어서,
    상기 크로스-커플-인버터는 상기 제 1 피드백 지연 소자와 상기 제 2 피드백 지연 소자 사이에 연결되며, 피드백 지연 소자 사이에 유사 차동 구조를 형성하는 것을 특징으로 하는 유사 차동 풀스윙 듀티 사이클 보정기.
  9. 제7항에 있어서,
    각 피드백 지연 소자는,
    입력 클록 신호를 받는 제 1 인버터;
    풀-업 전류와 풀-다운 전류를 제어하는 정귀환 전류 증폭기; 및
    상기 정귀환 전류 증폭기를 제어하는 제2 인버터;를 포함하는 것을 특징으로 하는 유사 차동 풀스윙 듀티 사이클 보정기.
  10. 제1항에 따른 유사 차동 풀스윙 듀티 사이클 보정기의 제어 방법으로서,
    듀티비 감지기를 통하여 하이브리드 듀티 보정기의 출력 신호인 차동 출력 클록 신호(CLKOUT, CLKOUTb)의 듀티비를 감지하는 단계;
    상기 듀티비 감지기가 상기 하이브리드 듀티 보정기의 출력 신호인 차동 출력 클록 신호(CLKOUT, CLKOUTb)의 듀티비를 판단한 후, 아날로그 듀티 보정기 제어 신호인 아날로그 차동 듀티 보정 전압(Vctrl, Vctrlb)을 생성하는 단계;
    아날로그 듀티 보정기가 상기 듀티비 감지기에 의해 생성된 상기 아날로그 차동 듀티 보정 전압(Vctrl, Vctrlb)에 의해 입력 클록신호(CLKIN, CLKINb)의 상승 시간 또는 하강 시간을 제어하여 상기 하이브리드 듀티 보정기의 출력 신호인 차동 출력 클록 신호(CLKOUT, CLKOUTb)의 듀티비를 보정하는 단계;
    디지털 피드백 블록이 상기 아날로그 차동 듀티 보정 전압(Vctrl, Vctrlb)을 입력받아 디지털 듀티 보정기의 제어 신호인 디지털 차동 듀티 보정 전압(VDctrl,VDctrlb)을 생성하는 단계;
    락킹 감지기의 감지 시간이 미리 설정된 시간에 도달했는지를 판단하는 과정을 수행하는 단계;
    상기 판단 과정에서 락킹 감지기의 감지 시간이 미리 설정된 시간에 도달하지 않은 것으로 판단된 경우 빠른 순차검색 모드 진행을 통하여 디지털 듀티 보정 비트를 생성하며,
    상기 판단 과정에서 락킹 감지기의 감지 시간이 미리 설정된 시간에 도달한 것으로 판단된 경우, 정밀 순차검색 모드를 통하여 디지털 듀티 보정 비트를 생성하는 단계를 포함하는 것을 특징으로 하는 유사 차동 풀스윙 듀티 사이클 보정기의 제어 방법.
  11. 삭제
  12. 제10항에 있어서,
    디지털 듀티 보정 비트를 아날로그 전압으로 변환하는 단계;
    상기 디지털 차동 듀티 보정 전압(VDctrl,VDctrlb)에 의해 상기 입력 클록 신호(CLKIN, CLKINb)의 듀티를 보정하는 단계; 및
    순차 검색모드를 통한 듀티 보정을 수행하는 단계;를 더 포함하는 것을 특징으로 하는 유사 차동 풀스윙 듀티 사이클 보정기의 제어 방법.


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