JP2008022329A - 出力制御回路 - Google Patents
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Abstract
【課題】高速動作でも安定して動作する、回路規模の小さい出力制御回路を提供すること。
【解決手段】出力制御回路は、入力信号の電圧レベルを反転した電圧レベルを有する信号を出力する、直列に接続された第1のインバータ部及び第2のインバータ部と、第2のインバータ部からの出力信号の電圧レベルに応じて出力が制御される第1の出力部と、第2のインバータ部からの出力信号の電圧レベルを反転した電圧レベルを有する信号を出力し、出力側が第1のインバータ部の出力側に接続された第3のインバータ部と、第1のインバータ部からの出力信号の電圧レベル及び第3のインバータ部からの出力信号の電圧レベルに応じて出力が制御される第2の出力部とを備える。
【選択図】図1
【解決手段】出力制御回路は、入力信号の電圧レベルを反転した電圧レベルを有する信号を出力する、直列に接続された第1のインバータ部及び第2のインバータ部と、第2のインバータ部からの出力信号の電圧レベルに応じて出力が制御される第1の出力部と、第2のインバータ部からの出力信号の電圧レベルを反転した電圧レベルを有する信号を出力し、出力側が第1のインバータ部の出力側に接続された第3のインバータ部と、第1のインバータ部からの出力信号の電圧レベル及び第3のインバータ部からの出力信号の電圧レベルに応じて出力が制御される第2の出力部とを備える。
【選択図】図1
Description
本発明は、差動信号を用いたインターフェースに使用される出力制御回路に関する。
電子機器が備えるCPUや集積回路等の処理速度の高速化が進んでいる。これに伴い、電子機器を構成する回路間又は電子機器間でのデータ伝送速度も高速化している。データ伝送を行う回路又は電子機器にはインターフェース回路が設けられている。インターフェース回路の一例が、特開2001−53598号公報に開示されている。当該公報で開示されたインターフェース回路の送信部の回路図を図13に示す。
図13に示すインターフェース回路の送信部は、1つの入力端子と、2つの出力端子OUT1,OUT2と、直列に接続された2つのインバータINV1,INV2と、インバータINV1,INV2の各出力にゲートが接続された2つの出力トランジスタとを備える。この送信部では、インバータINV1,INV2から出力された信号の電圧レベルによって出力トランジスタオン/オフする。出力トランジスタのオン/オフ状態に応じて、出力端子OUT1,OUT2から選択的に信号が出力される。
上記説明したインターフェース回路の動作速度は、差動信号間の遅延差によって制限される。これは、インターフェース回路の動作周期が差動信号間の遅延差よりも短い場合には、信号誤りが発生して誤動作する可能性があるからである。
差動信号間の遅延差はインバータの遅延時間に起因する。近年の半導体プロセスの微細化により、製造ばらつきやトランジスタの性能劣化は大きくなる傾向にある。このため、インバータの遅延時間に係る個体差やその変動が大きいと、差動信号間の遅延差も大きくなる。この場合、インターフェース回路を高速に動作させると安定した動作が困難になる。
上記問題を解決する1つの手法は、インバータのトランジスタサイズを大きくすることである。しかし、トランジスタサイズを大きくすると、インターフェース回路の回路規模が増大する。このため、回路規模が小さく、かつ高速動作でも安定して動作可能な出力制御回路が望まれていた。
本発明の目的は、高速動作でも安定して動作する、回路規模の小さい出力制御回路を提供することである。
本発明は、入力信号の電圧レベルを反転した電圧レベルを有する信号を出力する、直列に接続された第1のインバータ部及び第2のインバータ部と、前記第2のインバータ部からの出力信号の電圧レベルに応じて出力が制御される第1の出力部と、前記第2のインバータ部からの出力信号の電圧レベルを反転した電圧レベルを有する信号を出力し、出力側が前記第1のインバータ部の出力側に接続された第3のインバータ部と、前記第1のインバータ部からの出力信号の電圧レベル及び前記第3のインバータ部からの出力信号の電圧レベルに応じて出力が制御される第2の出力部と、を備えた出力制御回路を提供する。
また、本発明は、入力信号の電圧レベルを反転した電圧レベルを有する信号を出力する、直列に接続された第1のインバータ部及び第2のインバータ部と、前記第1のインバータ部の出力信号の電圧レベルを有する信号を出力する第1のバッファ部と、前記第1のバッファ部からの出力信号の電圧レベルに応じて出力が制御される第1の出力部と、前記第1のバッファ部からの出力信号の電圧レベルを反転した電圧レベルを有する信号を出力し、出力側が前記第2のインバータ部の出力側に接続された第3のインバータ部と、前記第2のインバータ部からの出力信号の電圧レベル及び前記第3のインバータ部からの出力信号の電圧レベルに応じて出力が制御される第2の出力部と、を備えた出力制御回路も提供する。
上記出力制御回路では、前記第1から第3のインバータ部のいずれかにNANDゲートもしくはNORゲートを含み、前記入力信号とは別の信号が入力される。
上記出力制御回路では、前記第1から第3のインバータ部のいずれか、または第1のバッファ部にNANDゲートもしくはNORゲートを含み、前記入力信号とは別の信号が入力される。
上記出力制御回路では、前記第1の出力部にその出力が直接に接続するインバータ部及び前記第2の出力部にその出力が直接に接続するインバータ部は、それぞれCMOSインバータである。
上記出力制御回路では、前記第3のインバータ部は、制御信号によって出力インピーダンスが制御されるトライステートのインバータである。
上記出力制御回路では、前記第3のインバータ部は、制御信号によって出力電流能力が制御されるスイッチであるである。
上記出力制御回路では、前記第3のインバータ部は、前記第1の出力部にその出力が直接に接続するインバータ部と前記第2の出力部にその出力が直接に接続するインバータ部との間に挟まれて配置される。
上記出力制御回路は、前記第1の出力部にその出力が直接に接続するインバータ部が、前記第2の出力部にその出力が直接に接続するインバータ部及び前記第3のインバータ部よりも前記第1の出力部に近くなるよう配置される。
上記出力制御回路は、前記第2の出力部にその出力が直接に接続するインバータ部が、前記第1の出力部にその出力が直接に接続するインバータ部及び前記第3のインバータ部よりも前記第2の出力部に近くなるよう配置される。
上記出力制御回路では、前記第1の出力部の出力端子に接続される第1のパッドと、前記第2の出力部の出力端子に接続される第2のパッドを備え、前記第1のパッド及び前記第2のパッドがそれぞれ隣接して配置される。
本発明に係る出力制御回路によれば、高速動作でも安定して動作する、回路規模の小さい出力制御回路を提供することができる。
以下、本発明の実施形態について、図面を参照して説明する。以下説明する実施形態では、本発明に係る出力制御回路として、インターフェース回路の送信部を例に説明しているが、他の形態のインターフェース回路に適用することもできる。なお、説明を簡単にするために、図面にはバッファ回路等が省略されている。
(第1の実施形態)
図1は、第1の実施形態の出力制御回路を示す回路図である。図1に示すように、第1の実施形態の出力制御回路は、1つの入力端子と、2つの出力端子OUT1,OUT2と、直列に接続された3つのインバータINV1,INV2,INV3と、2つの出力トランジスタNMOS1,NMOS2とを備える。なお、インバータINV1,INV2,INV3の各々は、NMOSトランジスタとPMOSトランジスタが直列に接続されたCMOSインバータである。
図1は、第1の実施形態の出力制御回路を示す回路図である。図1に示すように、第1の実施形態の出力制御回路は、1つの入力端子と、2つの出力端子OUT1,OUT2と、直列に接続された3つのインバータINV1,INV2,INV3と、2つの出力トランジスタNMOS1,NMOS2とを備える。なお、インバータINV1,INV2,INV3の各々は、NMOSトランジスタとPMOSトランジスタが直列に接続されたCMOSインバータである。
入力端子から入力された信号INはインバータINV1に入力される。インバータINV1の出力はインバータINV2に入力され、インバータINV2の出力はインバータINV3に入力される。また、インバータINV1の出力とインバータINV3の出力が互いに接続されている。このため、インバータINV1の出力電圧及びインバータINV3の出力電圧は出力トランジスタNMOS2のゲートに印加される。また、インバータINV2の出力電圧は出力トランジスタNMOS1のゲートに印加される。出力トランジスタNMOS1のドレインが出力端子OUT1であり、出力トランジスタNMOS2のドレインが出力端子OUT2である。
以下、本実施形態の出力制御回路の動作について説明する。初期状態として入力信号INの電圧がL(LOW)レベルのとき、インバータINV1の出力電圧はH(HIGH)レベルであり、インバータINV2の出力電圧はLレベルであり、インバータINV3の出力電圧はHレベルである。このとき、出力トランジスタNMOS1のゲートにはLレベルの電圧が印加され、出力トランジスタNMOS2のゲートにはHレベルの電圧が印加されるため、出力トランジスタNMOS1はオフ状態であり、出力トランジスタNMOS2はオン状態である。このため、出力端子OUT2から信号が出力される。この初期状態では、インバータINV1の出力電圧レベルとインバータINV3の出力電圧レベルは同じであるため、インバータINV1とインバータINV3との間の貫通電流は発生しない。
上記説明した初期状態から、入力信号INの電圧がHレベルに変化した際、インバータINV1の出力電圧はLレベルとなる。一方、インバータINV2の出力電圧は、インバータINV2の遅延によってすぐにHレベルとはならず、インバータINV2の遅延時間の間はLレベルのままである。このため、出力トランジスタNMOS1は、インバータINV2の遅延時間の間はオフ状態を保つ。
インバータINV2の出力電圧がLレベルのとき、インバータINV3の出力電圧はHレベルである。上述したように、インバータINV1の出力とインバータINV3の出力は互いに接続されている。このため、インバータINV1の出力電圧がLレベル、かつインバータINV3の出力電圧がHレベルの状態では、インバータINV3からインバータINV1の方向に貫通電流が流れ、出力トランジスタNMOS2のゲート電圧は下がりにくくなる。つまり、インバータINV1の出力電圧がLレベルとなっても、出力トランジスタNMOS2はすぐにはオフ状態にはならず、オン状態を保つ。
インバータINV2の遅延時間が過ぎ、インバータINV2の出力電圧がHレベルになって、出力トランジスタNMOS1がオン状態に移行しだすと、インバータINV3の出力電圧はLレベルになる。このとき、インバータINV1の出力電圧及びインバータINV3の出力電圧が共にLレベルとなるため、出力トランジスタNMOS2はオフ状態になる。このように、出力トランジスタNMOS1のオン状態への以降とほぼ同時に出力トランジスタNMOS2がオフ状態に移行する。
以上、入力信号INの電圧がLレベルからHレベルに変化したときの出力制御回路の動作について説明したが、入力信号INの電圧がHレベルからLレベルに変化するときも同様である。すなわち、この場合、出力トランジスタNMOS1のオフ状態への移行とほぼ同時に出力トランジスタNMOS2がオン状態に移行する。
本実施形態の出力制御回路によれば、回路規模を大幅に増大させることなく、差動信号間の遅延差を小さくすることができる。このため、出力制御回路の動作周期を短くして高速に動作させても、安定した動作が可能となる。
図2に、第1の実施形態の出力制御回路の変形例を示す回路図を示す。図2に示すように、第1の実施形態の変形例の出力制御回路は、1つの入力端子と、2つの出力端子OUT1,OUT2と、直列に接続された2つのインバータINV1,INV2と、インバータINV2と並列に接続されたバッファBUF1及びインバータINV3と、2つの出力トランジスタNMOS1,NMOS2とを備える。
入力端子から入力された信号INはインバータINV1に入力される。インバータINV1の出力はインバータINV2及びバッファBUF1に入力され、バッファBUF1の出力はインバータINV3に入力される。また、インバータINV2の出力とインバータINV3の出力が互いに接続されている。このため、インバータINV2の出力電圧及びインバータINV3の出力電圧は出力トランジスタNMOS2のゲートに印加される。また、バッファBUF1の出力電圧は出力トランジスタNMOS1のゲートに印加される。出力トランジスタNMOS1のドレインが出力端子OUT1であり、出力トランジスタNMOS2のドレインが出力端子OUT2である。
図2に示した出力制御回路によっても、回路規模を大幅に増大させることなく、差動信号間の遅延差を小さくすることができる。このため、出力制御回路の動作周期を短くして高速に動作させても、安定した動作が可能となる。
(第2の実施形態)
図3は、第2の実施形態の出力制御回路を示す回路図である。第2の実施形態の出力制御回路は、第1の実施形態の出力制御回路が備えるインバータINV3の代わりに、トライステートインバータINV3′を備える。トライステートインバータINV3′は、制御信号CNTにより出力インピーダンスを調整する。
図3は、第2の実施形態の出力制御回路を示す回路図である。第2の実施形態の出力制御回路は、第1の実施形態の出力制御回路が備えるインバータINV3の代わりに、トライステートインバータINV3′を備える。トライステートインバータINV3′は、制御信号CNTにより出力インピーダンスを調整する。
制御信号CNTによってトライステートインバータINV3′の出力インピーダンスが高くなると、出力制御回路の実質的な構成は図13に示した出力制御回路と同様になる。このため、タイミング制約が厳しくない場合、すなわち高速動作の必要がない場合には、トライステートインバータINV3′の出力インピーダンスを高くすれば良い。なお、トライステートインバータINV3′の出力インピーダンスを高くした際には貫通電流が発生しないため消費電流を削減することができる。本実施形態の出力制御回路によれば、インターフェース回路の動作速度が可変である場合にも、柔軟に適合することができる。
(第3の実施形態)
図4は、第3の実施形態の出力制御回路を示す回路図である。第2の実施形態の出力制御回路はトライステートインバータINV3′を1つだけ備えるが、図4に示すように、第3の実施形態の出力制御回路は、並列に接続された複数のトライステートインバータINV31〜INV3Nを備える。本実施形態の出力制御回路では、制御信号CNT1〜CNTNによってトライステートインバータINV31〜INV3Nが個別に制御される。このため、半導体マスクを変更することなく、出力トランジスタのゲート信号の遅延差をより細かく調整することができる。したがって、消費電流の削減に加えて、コスト削減や歩留り向上を実現できる。
図4は、第3の実施形態の出力制御回路を示す回路図である。第2の実施形態の出力制御回路はトライステートインバータINV3′を1つだけ備えるが、図4に示すように、第3の実施形態の出力制御回路は、並列に接続された複数のトライステートインバータINV31〜INV3Nを備える。本実施形態の出力制御回路では、制御信号CNT1〜CNTNによってトライステートインバータINV31〜INV3Nが個別に制御される。このため、半導体マスクを変更することなく、出力トランジスタのゲート信号の遅延差をより細かく調整することができる。したがって、消費電流の削減に加えて、コスト削減や歩留り向上を実現できる。
(第4の実施形態)
図5は、第4の実施形態の出力制御回路を示す回路図である。第4の実施形態の出力制御回路は、第3の実施形態の出力制御回路が備えるトライステートインバータINV31〜INV3Nの代わりに、PMOSスイッチSW11〜SW1N及びNMOSスイッチSW21〜SW2Mを備える。PMOSスイッチSW11〜SW1Nは、直列に接続された2つのP型MOSトランジスタをそれぞれ有する。また、NMOSスイッチSW21〜SW2Mは、直列に接続された2つのN型MOSトランジスタをそれぞれ有する。PMOSスイッチSW11〜SW1Nは制御信号CNT11〜CNT1Nによって個別に制御され、NMOSスイッチSW21〜SW2Mは制御信号CNT21〜CNT2Mによって個別に制御される。制御信号CNT11〜CNT1N,CNT21〜CNT2Mによる制御によってインバータINV1の出力側の電圧が細かく制御される。
図5は、第4の実施形態の出力制御回路を示す回路図である。第4の実施形態の出力制御回路は、第3の実施形態の出力制御回路が備えるトライステートインバータINV31〜INV3Nの代わりに、PMOSスイッチSW11〜SW1N及びNMOSスイッチSW21〜SW2Mを備える。PMOSスイッチSW11〜SW1Nは、直列に接続された2つのP型MOSトランジスタをそれぞれ有する。また、NMOSスイッチSW21〜SW2Mは、直列に接続された2つのN型MOSトランジスタをそれぞれ有する。PMOSスイッチSW11〜SW1Nは制御信号CNT11〜CNT1Nによって個別に制御され、NMOSスイッチSW21〜SW2Mは制御信号CNT21〜CNT2Mによって個別に制御される。制御信号CNT11〜CNT1N,CNT21〜CNT2Mによる制御によってインバータINV1の出力側の電圧が細かく制御される。
PMOSスイッチSW11〜SW1N及びNMOSスイッチSW21〜SW2Mが個別に制御されることによって、出力トランジスタNMOS1,NMOS2のゲート信号の遅延差を各ゲート信号の立上りと立下りで個別に調整することができる。近年の半導体プロセスの微細化により製造ばらつきが大きくなっている上、PMOSトランジスタとNMOSトランジスタが相関なくばらつくことも多い。このため、PMOS側(PMOSスイッチSW11〜SW1N)及びNMOS側(NMOSスイッチSW21〜SW2M)を個別に細かく調整できることは非常に望ましい。
(第5の実施形態)
図6は、第5の実施形態の出力制御回路を示す回路図である。第5の実施形態の出力制御回路は、第2の実施形態の出力制御回路が備えるインバータINV1,INV2の代わりに、直列に接続されたNORゲートNOR1,NOR2を備える。NORゲートNOR1,NOR2は制御信号NOEによって制御される。このため、インターフェース回路のスリープモード等が設定されることにより、制御信号NOEと制御信号CNTによって出力トランジスタNMOS1,NMOS2のゲートを制御することができる。この結果、不要な消費電流や誤動作を防止することができる。出力トランジスタNMOS1,NMOS2のゲートを制御するだけであれば、図7のようにして制御信号NOEのみで制御するようにもできる。
図6は、第5の実施形態の出力制御回路を示す回路図である。第5の実施形態の出力制御回路は、第2の実施形態の出力制御回路が備えるインバータINV1,INV2の代わりに、直列に接続されたNORゲートNOR1,NOR2を備える。NORゲートNOR1,NOR2は制御信号NOEによって制御される。このため、インターフェース回路のスリープモード等が設定されることにより、制御信号NOEと制御信号CNTによって出力トランジスタNMOS1,NMOS2のゲートを制御することができる。この結果、不要な消費電流や誤動作を防止することができる。出力トランジスタNMOS1,NMOS2のゲートを制御するだけであれば、図7のようにして制御信号NOEのみで制御するようにもできる。
ただし、一般的には出力トランジスタに近づくにしたがってインバータなどを構成する個々のトランジスタサイズを大きくしていくため、出力トランジスタに直接に接続するようなNORゲートなどを使用すると面積の増加を招いてしまう。このため、図8のように変形することもできる。図8のように構成することで出力トランジスタNMOS1,NMOS2の直接に接続する回路はインバータとなり、図7に比べて回路規模を小さくできるため、より実践的である。
以上説明した実施形態の出力制御回路が備えるインバータ及び出力トランジスタの基板上のレイアウトについて説明する。近年の半導体プロセスの微細化により、トランジスタの配置や形状等のレイアウトに起因する回路の特性変動が大きくなっている。このため、回路設計だけでなくレイアウトも考慮されるべきである。
図9は、第1の実施形態の出力制御回路をレイアウトする際のイメージを示す図である。出力端子OUT1,OUT2から出力される信号が同期するように、出力トランジスタNMOS1,NMOS2の形状は極力同じであることが好ましい。また、出力トランジスタNMOS1,NMOS2のゲートに接続される配線の距離も極力等しいことが好ましい。さらに、インバータINV3の入力はインバータINV2の出力に、インバータINV3の出力はインバータINV1の出力にそれぞれ接続されるため、インバータINV3はインバータINV1とインバータINV2の間に挟まれるように配置すれば効率的に配線することができる。また同様に、図8のような構成の場合には、出力トランジスタNMOS1,NMOS2に直接に接続するインバータINV12,INV21の間にNORゲートNOR31が挟まれるように配置すれば効率的に配線することができる。
また、第1の実施形態の出力制御回路は出力トランジスタを2つ備えているため、2セル分の面積が必要となる。2つのセルは隣接して配置する方が各出力信号を同期させるという点では好ましい。又は、2セル分の面積を用いて1つのセルとしてレイアウトする方が経験的に面積の縮小化などを実現しやすいため、さらに効果的である。
さらに、セルからパッドまでの配線による影響も考慮するのであれば、パッドが1列にならんでいる場合は図9に示す配置で良い。しかし、例えばパッドが上下2列となるような場合には、図10に示すように、出力トランジスタNMOS1,NMOS2に対応する各セルを上下に分けて配置した方が、セルからパッドまでの配線による影響を同等にできる。図9及び図10に示したレイアウトは第2及び第5の実施形態の出力制御回路にも適用可能である。
図11は、第3の実施形態の出力制御回路をレイアウトする際のイメージを示す図である。複数のトライステートインバータINV31〜INV3NがインバータINV1とインバータINV2の間に挟まれるように配置すれば効率的に配線することができる。また、2つのセルが隣接して配置される。但し、例えばパッドが上下2列となるような場合には、図12に示すように、出力トランジスタNMOS1,NMOS2に対応する各セルを上下に分けて配置しても良い。
本発明に係る出力制御回路は、高速動作でも安定して動作し、回路規模が小さく、差動信号を用いたインターフェースに使用される出力制御回路等として有用である。
OUT1,OUT2 出力端子
INV1,INV2,INV3 インバータ
NMOS1,NMOS2 出力トランジスタ
INV3′,INV31〜INV3N トライステートインバータ
SW11〜SW1N PMOSスイッチ
SW21〜SW2M NMOSスイッチ
NOR1,NOR2 NORゲート
INV1,INV2,INV3 インバータ
NMOS1,NMOS2 出力トランジスタ
INV3′,INV31〜INV3N トライステートインバータ
SW11〜SW1N PMOSスイッチ
SW21〜SW2M NMOSスイッチ
NOR1,NOR2 NORゲート
Claims (11)
- 入力信号の電圧レベルを反転した電圧レベルを有する信号を出力する、直列に接続された第1のインバータ部及び第2のインバータ部と、
前記第2のインバータ部からの出力信号の電圧レベルに応じて出力が制御される第1の出力部と、
前記第2のインバータ部からの出力信号の電圧レベルを反転した電圧レベルを有する信号を出力し、出力側が前記第1のインバータ部の出力側に接続された第3のインバータ部と、
前記第1のインバータ部からの出力信号の電圧レベル及び前記第3のインバータ部からの出力信号の電圧レベルに応じて出力が制御される第2の出力部と、
を備えたことを特徴とする出力制御回路。 - 入力信号の電圧レベルを反転した電圧レベルを有する信号を出力する、直列に接続された第1のインバータ部及び第2のインバータ部と、
前記第1のインバータ部の出力信号の電圧レベルを有する信号を出力する第1のバッファ部と、
前記第1のバッファ部からの出力信号の電圧レベルに応じて出力が制御される第1の出力部と、
前記第1のバッファ部からの出力信号の電圧レベルを反転した電圧レベルを有する信号を出力し、出力側が前記第2のインバータ部の出力側に接続された第3のインバータ部と、
前記第2のインバータ部からの出力信号の電圧レベル及び前記第3のインバータ部からの出力信号の電圧レベルに応じて出力が制御される第2の出力部と、
を備えたことを特徴とする出力制御回路。 - 請求項1に記載の出力制御回路であって、
前記第1から第3のインバータ部のいずれかにNANDゲートもしくはNORゲートを含み、
前記入力信号とは別の信号が入力されることを特徴とする出力制御回路。 - 請求項2に記載の出力制御回路であって、
前記第1から第3のインバータ部のいずれか、または第1のバッファ部にNANDゲートもしくはNORゲートを含み、
前記入力信号とは別の信号が入力されることを特徴とする出力制御回路。 - 請求項1から請求項4のいずれか一項に記載の出力制御回路であって、
前記第1の出力部にその出力が直接に接続するインバータ部及び前記第2の出力部にその出力が直接に接続するインバータ部は、それぞれCMOSインバータであることを特徴とする出力制御回路。 - 請求項1から請求項5のいずれか一項に記載の出力制御回路であって、
前記第3のインバータ部は、制御信号によって出力インピーダンスが制御されるトライステートのインバータであることを特徴とする出力制御回路。 - 請求項1から請求項6のいずれか一項に記載の出力制御回路であって、
前記第3のインバータ部は、制御信号によって出力電流能力が制御されるスイッチであるであることを特徴とする出力制御回路。 - 請求項1から請求項7のいずれか一項に記載の出力制御回路であって、
前記第3のインバータ部は、前記第1の出力部にその出力が直接に接続するインバータ部と前記第2の出力部にその出力が直接に接続するインバータ部との間に挟まれて配置されたことを特徴とする出力制御回路。 - 請求項1から請求項8のいずれか一項に記載の出力制御回路であって、
前記第1の出力部にその出力が直接に接続するインバータ部が、前記第2の出力部にその出力が直接に接続するインバータ部及び前記第3のインバータ部よりも前記第1の出力部に近くなるよう配置されることを特徴とする出力制御回路。 - 請求項1から請求項9のいずれか一項に記載の出力制御回路であって、
前記第2の出力部にその出力が直接に接続するインバータ部が、前記第1の出力部にその出力が直接に接続するインバータ部及び前記第3のインバータ部よりも前記第2の出力部に近くなるよう配置されることを特徴とする出力制御回路。 - 請求項1から請求項10のいずれか一項に記載の出力制御回路であって、
前記第1の出力部の出力端子に接続される第1のパッドと、
前記第2の出力部の出力端子に接続される第2のパッドを備え、
前記第1のパッド及び前記第2のパッドがそれぞれ隣接して配置されたことを特徴とする出力制御回路。
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