JP2005311622A - 半導体集積回路装置 - Google Patents
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Abstract
【解決手段】 第1ないし第3回路ブロックを有し、上記第3回路ブロックからの指示に従って上記第1回路ブロックにおいて内部回路の動作が保証される第1電源状態と上記内部回路の動作が保証されない第2電源状態とされ、上記第2回路ブロックに上記第1回路ブロックから出力される信号を受ける入力部を設け、上記第3回路ブロックから上記第1回路ブロックに対して上記第2電源状態が指示されたときに対応した制御信号に従って、上記第1回路ブロックから出力される信号に無関係に上記第2回路ブロックの動作電圧に従った特定の信号レベルに維持させる入力回路を設ける。
【選択図】 図1
Description
Claims (12)
- 第1回路ブロックと、
第2回路ブロックと、
第3回路ブロックとを有し、
上記第1回路ブロックは、上記第3回路ブロックからの指示に従って内部回路の動作が保証される第1電源状態と上記内部回路の動作が保証されない第2電源状態を有し、
上記第2回路ブロックは、上記第1回路ブロックから出力される信号を受ける入力部を有し、
上記第2回路ブロックの入力部は、上記第3回路ブロックから上記第1回路ブロックに対して上記第2電源状態が指示されたときに対応した制御信号に従って、上記第1回路ブロックから出力される信号に無関係に上記第2回路ブロックの動作電圧に従った特定の信号レベルに維持させる入力回路を有することを特徴とする半導体集積回路装置。 - 請求項1において、
上記第2回路ブロックは、上記第3回路ブロックからの指示に従って内部回路の動作が保証される第1電源状態と上記内部回路の動作が保証されない第2電源状態を有し、
上記第1回路ブロックは、上記第2回路ブロックから出力される信号を受ける入力部を有し、
上記第1回路ブロックの入力部は、上記第3回路ブロックから上記第2回路ブロックに対して上記第2電源状態が指示されたときに対応した制御信号に従って、上記第2回路ブロックから出力される信号に無関係に上記第1回路ブロックの動作電圧に従った特定の信号レベルに維持させる入力回路を有することを特徴とする半導体集積回路装置。 - 請求項2において、
上記第3回路ブロックからの指示に従って内部回路の動作が保証される第1電源状態と上記内部回路の動作が保証されない第2電源状態を有する第4回路ブロックを更に備え、 上記第1又は第2回路ブロックは、上記第4回路ブロックから出力される信号を受ける入力部を有し、
上記第1又は第2回路ブロックの入力部は、上記第3回路ブロックから上記第4回路ブロックに対して上記第2電源状態が指示されたときに対応した制御信号に従って、上記第4回路ブロックから出力される信号に無関係に上記第1又は第2回路ブロックの動作電圧に従った特定の信号レベルに維持させる入力回路を有し、
上記第4ブロックは、上記第1又は第2回路ブロックから出力される信号をそのまま取り込む入力回路を有し、
上記3回路ブロックは、上記第1又は2回路ブロックを上記第2電源状態にするときには、上記第4回路ブロックも上記第2電源状態にするものであることを特徴とする半導体集積回路装置。 - 請求項1ないし3において、
上記第2電源状態は、電源遮断状態であることを特徴とする半導体集積回路装置。 - 請求項1ないし3において、
上記第2電源状態は、内部回路を下限動作電圧以下の低電圧であることを特徴とする半導体集積回路装置。 - 請求項4において、
上記第1、第2又は第4回路ブロックは、
第1方向に並行に延在する電源電圧線及び回路の接地線からなる第1電源供給線と、かかる第1電源供給線の半導体基板を含む下層に配置され、上記電源電圧線又は回路の接地線と上記内部回路の対応する電源供給線との間に設けられた第1スイッチ素子とを含む第1セルと、
上記第1方向と直交する第2方向に並行に延在する電源電圧線及び回路の接地線からなる第2電源供給線を含む第2セルと、
上記第1、第2又は第4回路ブロックが形成される素子領域の少なくとも1つの角部に対応し、上記第1電源供給線と第2電源供給線の電源電圧線と回路の接地線とを相互に接続する角部電源供給線と、かかる角部電源供給線の半導体基板含む下層に配置され、上記第1セルの第1スイッチ素子の制御を行う電源スイッチコントローラを含む第3セルと、
上記残りの角部に対応し、上記第1電源供給線と第2電源供給線の電源電圧線と回路の接地線とを相互に接続する角部電源供給線を備えた第4セルとを備え、
上記内部回路を取り囲むように、しかも対応する電源供給線が相互に接続されるよう上記第1セル、第2セル、第3セル及び第4セルが上記第1、第2又は第4回路ブロックの大きさに対応して複数個設けられてなることを特徴とする半導体集積回路装置。 - 請求項6において、
上記第1方向に対応して、上記第1電源供給線と、かかる第1電源供給線の半導体基板含む下層に配置され、上記電源電圧線と回路の接地線に設けられた容量素子とを含む第5セルと、
上記第2方向に対応して第2電源供給線と、かかる第2電源供給線の半導体基板を含む下層に配置され、上記電源電圧線と回路の接地線に設けられた容量素子とを含む第6セルとを更に備え、
上記第1セルと並んで上記第5セルが配置され、
上記第2セルと並んで又は第2セルに置き換えて上記第5セルが配置されてなることを特徴とする半導体集積回路装置。 - 請求項7において、
上記入力回路は、論理ゲート回路又はラッチ回路からなることを特徴とする半導体集積回路装置。 - 請求項7において、
上記第1、第2又は第4回路ブロックは、
高しきい値電圧のMOSFETにより形成された第1回路と、中しきい値電圧のMOSFETで形成された第2回路と、低しきい値電圧のMOSFETで形成された第3回路の組み合わせにより構成されるものであることを特徴とする半導体集積回路装置。 - 請求項7において、
上記第1、第2又は第4回路ブロックに設けられた入力部には、伝播される信号レベルに対応したレベル変換回路を含むものであることを特徴とする半導体集積回路装置。 - 請求項10において、
上記レベル変換回路の出力側に上記入力回路を構成する論理ゲート回路又はラッチ回路が設けられるものであることを特徴とする半導体集積回路装置。 - 請求項3において、
上記第3回路ブロックからの指示に従って内部回路の動作が保証される第1電源状態と上記内部回路の動作が保証されない第2電源状態を有する第4回路ブロック相当の第5ブロックを更に備え、
上記第1回路ブロック、第2回路ブロック又は第4回路ブロックは、上記第5回路ブロックから出力される信号を受ける入力部を有し、
上記第1ブロック、第2回路ブロック又は第4回路ブロックの入力部は、上記第3回路ブロックから上記第5回路ブロックに対して上記第2電源状態が指示されたときに対応した制御信号に従って、上記第5回路ブロックから出力される信号に無関係に上記第1回路ブロック、第2回路ブロック又は第4回路ブロックの動作電圧に従った特定の信号レベルに維持させる入力回路を有し、
上記第5回路ブロックは、上記第1回路ブロック、第2回路ブロック又は第4回路ブロックから出力される信号をそのまま取り込む入力回路を有することを特徴とする半導体集積回路装置。
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