JP2001022483A - ホットプラグ対応ｉ／ｏ回路 - Google Patents

ホットプラグ対応ｉ／ｏ回路

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JP2001022483A
JP2001022483A JP11190630A JP19063099A JP2001022483A JP 2001022483 A JP2001022483 A JP 2001022483A JP 11190630 A JP11190630 A JP 11190630A JP 19063099 A JP19063099 A JP 19063099A JP 2001022483 A JP2001022483 A JP 2001022483A
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circuit
voltage
transistor
power supply
hot
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JP11190630A
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Kazuaki Kurooka
一晃 黒岡
Yasuo Moriguchi
保夫 森口
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Mitsubishi Electric Corp
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Mitsubishi Electric Corp
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    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/003—Modifications for increasing the reliability for protection
    • H03K19/00315—Modifications for increasing the reliability for protection in field-effect transistor circuits

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  • Engineering & Computer Science (AREA)
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  • General Engineering & Computer Science (AREA)
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Abstract

(57)【要約】 【課題】 電源電圧ＶＤＤが印加されていない状態で、
電源電圧ＶＤＤより高電圧の信号がＩ／Ｏピンを介して
入力された場合、Ｉ／Ｏ回路のトランジスタが破壊され
使用不能になるという課題があった。 【解決手段】 電源電圧ＶＤＤが供給されない場合、外
部デバイスからの入力信号を基にして制御電圧ＶＤＤ１
を電圧発生回路２が生成し、制御電圧ＶＤＤ１をＩ／Ｏ
回路トランジスタ部３のトランジスタＭＰ１等へ供給す
る。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、電源電圧と比較
して高電圧の信号が入力されるデバイスを、ホットプラ
グ可能にするホットプラグ対応Ｉ／Ｏ回路に関するもの
である。
【０００２】
【従来の技術】従来より、デバイスに印加される電源電
圧ＶＤＤより高い電圧のデータ信号が入力されるデバイ
スが広く一般的に用いられている。これらのデバイスで
は、所定の電圧を持つ電源電圧ＶＤＤがデバイスに印加
されている状態下で、電源電圧ＶＤＤより高い電圧のデ
ータ信号が、外部から入力された場合は、当デバイス内
のＩ／Ｏ回路を構成するトランジスタに過大な電圧が供
給されないように、また、データ信号ケーブルからＩ／
Ｏ回路の電源（ＶＤＤ，ＧＮＤ）に電流が流れこまない
ように、Ｉ／Ｏ回路内部で制御している。
【０００３】図６は、従来のデバイス内のＩ／Ｏ回路を
示す回路図であり、図において、６０はＩ／Ｏ回路、６
１は３個のトランジスタＭＰ１，ＭＮ１，ＭＮ２が直列
に接続され構成されるＩ／Ｏトランジスタ回路、６２は
フローティングゲート発生回路、６３はフローティング
ウエル発生回路、Ｇ１〜Ｇ３はゲート回路である。
【０００４】次に動作について説明する。図６に示す従
来のＩ／Ｏ回路は、デバイス内に組み込まれておりＩ／
Ｏインタフェースとして機能している。このＩ／Ｏ回路
に電源電圧ＶＤＤが印加されている状態で、Ｉ／Ｏピン
を介して、外部デバイスの信号ケーブルと接続される。
【０００５】その場合、電源電圧ＶＤＤが印加されてい
るので、Ｉ／Ｏトランジスタ回路６１に過大な電圧は印
加されないので、Ｉ／Ｏトランジスタ回路６１のトラン
ジスタが破壊される事はなく、またデータ信号ケーブル
からＩ／Ｏ回路の電源（ＶＤＤ，ＧＮＤ）に電流が流れ
こむことはない。
【０００６】
【発明が解決しようとする課題】従来のＩ／Ｏ回路は以
上のように構成されているので、例えば、所定の電源電
圧ＶＤＤがデバイスに印加されていない状態で、電源電
圧ＶＤＤより高い電圧の信号が、信号ケーブルおよびＩ
／Ｏピンを介して外部デバイスから入力された場合、Ｉ
／Ｏトランジスタ回路６１を構成する各トランジスタＭ
Ｐ１，ＭＮ１，ＭＮ２に過大な電圧が供給され、これら
のトランジスタＭＰ１，ＭＮ１，ＭＮ２が破壊され、Ｉ
／Ｏ回路が使用不能になる、あるいは信号ケーブルから
Ｉ／Ｏ回路の電源（ＶＤＤ，ＧＮＤ）に電流が流れこ
み、信号ケーブルのデータに悪影響をおよぼすという課
題があった。
【０００７】この発明は上記のような課題を解決するた
めになされたもので、所定の電源電圧ＶＤＤがデバイス
に印加されていない状態下で、電源電圧ＶＤＤより高い
電圧の信号が、信号ケーブル、Ｉ／Ｏピンを介して外部
デバイスから入力された場合においても、Ｉ／Ｏ回路を
構成するトランジスタに過大な電圧が供給されず、また
信号ケーブルからＩ／Ｏ回路の電源（ＶＤＤ，ＧＮＤ）
に電流が流れこまないように制御するホットプラグ対応
Ｉ／Ｏ回路を得ることを目的とする。
【０００８】
【課題を解決するための手段】この発明に係るホットプ
ラグ対応Ｉ／Ｏ回路は、デバイスに電源電圧が供給され
ていない状態下で、他の外部デバイスと接続される場合
に、前記外部デバイスから供給される入力信号を基に、
第１の制御電圧を生成する第１の電圧発生回路と、前記
第１の電圧発生回路から生成された前記第１の制御電圧
を、前記電源電圧の代わりに入力するＩ／Ｏ回路トラン
ジスタ部とを備えたことを特徴とするものである。
【０００９】この発明に係るホットプラグ対応Ｉ／Ｏ回
路では、第１の電圧発生回路は、入出力信号をやりとり
するためのＩ／Ｏピンに接続された第１のトランジスタ
と、前記第１のトランジスタに接続されたダイオード
と、前記ダイオードと電源電圧との間に接続された第２
のトランジスタから構成されることを特徴とするもので
ある。
【００１０】この発明に係るホットプラグ対応Ｉ／Ｏ回
路では、デバイスに電源電圧が供給されていない状態下
で、他の外部デバイスと接続される場合に、前記外部デ
バイスから供給される入力信号を基に、第２の制御電圧
を生成する第２の電圧発生回路をさらに備える。また、
第１の制御電圧は、Ｉ／Ｏ回路トランジスタ部を構成す
る複数のトランジスタの１つに供給し、前記第２の制御
電圧を前記Ｉ／Ｏ回路トランジスタ部を構成する前記複
数のトランジスタの他方に供給することを特徴とするも
のである。
【００１１】この発明に係るホットプラグ対応Ｉ／Ｏ回
路では、第２の電圧発生回路は、入出力信号をやりとり
するためのＩ／Ｏピンに接続された第１のトランジスタ
と、前記第１のトランジスタに接続されたダイオード
と、前記ダイオードと電源電圧との間に接続された第２
のトランジスタから構成されることを特徴とするもので
ある。
【００１２】この発明に係るホットプラグ対応Ｉ／Ｏ回
路では、第１のトランジスタおよび第２のトランジスタ
は、ＰＭＯＳトランジスタであることを特徴とするもの
である。
【００１３】この発明に係るホットプラグ対応Ｉ／Ｏ回
路では、第１のトランジスタはＮＭＯＳトランジスタで
あり、第２のトランジスタはＰＭＯＳトランジスタであ
ることを特徴とするものである。
【００１４】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１は、この発明の実施の形態１による
ホットプラグ対応Ｉ／Ｏ回路を示す回路図であり、図に
おいて、１はホットプラグ対応Ｉ／Ｏ回路であり、デバ
イスのＩ／Ｏインタフェース部を構成するものである。
２は電圧発生回路（第１の電圧発生回路）、３はホット
プラグ対応Ｉ／Ｏ回路のメインバッファであるＩ／Ｏ回
路トランジスタ部であり、互いに直列に接続されたＰＭ
ＯＳトランジスタＭＰ１およびＮＭＯＳトランジスタＭ
Ｎ１，ＭＮ２から構成されている。４はフローティング
ゲート発生回路、５はフローティングウエル発生回路、
Ｇ１〜Ｇ３はゲート回路である。
【００１５】電圧発生回路２において、ＭＰ２はＰＭＯ
Ｓトランジスタ（第１のトランジスタ）、ＭＰ３はＰＭ
ＯＳトランジスタ（第２のトランジスタ）、Ｄ１はダイ
オードである。ＭＮ３は、ＮＭＯＳトランジスタ、ＭＰ
４，ＭＰ５はＰＭＯＳトランジスタである。
【００１６】図１に示す実施の形態１のホットプラグ対
応Ｉ／Ｏ回路１は、例えば、コンピュータシステムを構
成するハードディスクドライブ等のデバイスのＩ／Ｏイ
ンタフェース部に相当するものである。
【００１７】次に動作について説明する。図１に示す実
施の形態１によるホットプラグ対応Ｉ／Ｏ回路１では、
電源電圧ＶＤＤがデバイスに印加されていない状態（ホ
ットプラグ）において、外部デバイス（図示せず）か
ら、Ｉ／Ｏピンを介してデバイス内のＩ／Ｏ回路１へ、
電源電圧ＶＤＤより高い電圧の入力信号が入力された場
合、電圧発生回路２において、入力信号の電圧から電源
電圧ＶＤＤに相当する制御電圧ＶＤＤ１（第１の制御電
圧）を発生させ、Ｉ／Ｏ回路トランジスタ部３、フロー
ティングゲート発生回路４、フローティングウエル発生
回路５へ発生した制御電圧ＶＤＤ１を供給する。
【００１８】図２は、図１に示した実施の形態１のホッ
トプラグ対応Ｉ／Ｏ回路１の動作を示すタイミングチャ
ートである。デバイスに電源電圧ＶＤＤ（例えば、３．
３Ｖ）が印加されていない状態で、他のデバイス（図示
せず）から、信号ケーブル（図示せず）を介して当デバ
イスのＩ／Ｏピンに、電圧が５Ｖの入力信号が供給され
た場合、電圧発生回路２内のトランジスタＭＰ２により
降圧され、ノードｎｏｄｅ０は約３Ｖとなる。
【００１９】ノードｎｏｄｅ０の電圧が約３Ｖとなる
と、ダイオードＤ１を通じて、ノードｎｏｄｅ１の電位
は約３Ｖとなる。
【００２０】電源電圧ＶＤＤが０の場合（ＶＤＤ＝
０）、トランジスタＭＰ３はオンするので制御電圧ＶＤ
Ｄ１は約３Ｖとなる。同様に、トランジスタＭＰ５もオ
ンし、ノードｎｏｄｅ４の電源は約３Ｖ、トランジスタ
ＭＰ４はオフとなる。
【００２１】従って、電源電圧ＶＤＤが０の時（ＶＤＤ
＝０）、Ｉ／Ｏピンに供給された他のデバイスからの入
力信号の電圧５Ｖから、制御電圧ＶＤＤ１（約３Ｖ）を
発生させ、Ｉ／Ｏ回路トランジスタ部３，フローティン
グゲート発生回路４、フローティングウエル発生回路５
等に供給すると、Ｉ／Ｏ回路トランジスタ部３に通常の
電源電圧ＶＤＤに近い制御電圧ＶＤＤ１が供給されるこ
ととなり、Ｉ／Ｏ回路トランジスタ部３が破壊されるこ
とはなく、信号ケーブルからＩ／Ｏ回路の電源（ＶＤ
Ｄ，ＧＮＤ）に電流が流れこむことはない。
【００２２】尚、電源電圧ＶＤＤが３．３Ｖの場合（Ｖ
ＤＤ＝３．３Ｖ）、トランジスタＭＮ３がオンし、ノー
ドｎｏｄｅ４が０Ｖ、トランジスタＭＰ４がオンとな
る。従って、制御電圧ＶＤＤ１と電源電圧ＶＤＤとは約
３．３Ｖとなり、通常動作を行う。
【００２３】そして、制御電圧ＶＤＤ１が３．３Ｖとな
ると（ＶＤＤ１＝３．３Ｖ）、トランジスタＭＰ３のＰ
＋ 拡散層（図示せず）からＮウエル（図示せず）を介
して、ノードｎｏｄｅ１の電圧も３．３Ｖとなるが、ダ
イオードＤ１がトランジスタＭＰ２，ＭＰ３との間に設
けられているので、ノードｎｏｄｅ０が３．３Ｖになる
ことを回避できる。従って、ノードｎｏｄｅ１の電圧
（３．３Ｖ）が、Ｉ／Ｏピンへ入力される入力信号の電
圧へ影響を与えることはない。
【００２４】以上のように、この実施の形態１によれ
ば、デバイスのＩ／Ｏ回路内に電圧発生回路２を組み込
み、制御電圧ＶＤＤ１を生成し、生成した制御電圧ＶＤ
Ｄ１をＩ／Ｏ回路１内の必要とされる回路部へ供給する
ように構成したので、電源電圧ＶＤＤが供給されていな
い状態で、電源電圧ＶＤＤより高い電圧の入力信号が入
力された場合でも、制御電圧ＶＤＤ１の供給により、Ｉ
／Ｏ回路トランジスタ部３のトランジスタが破壊される
ことを回避し、信号ケーブルからＩ／Ｏ回路の電源（Ｖ
ＤＤ，ＧＮＤ）に電流が流れこまないようにすることが
でき、ホットプラグ対応Ｉ／Ｏ回路を得ることができ
る。
【００２５】実施の形態２．図３は、この発明の実施の
形態２によるホットプラグ対応Ｉ／Ｏ回路を示す回路図
であり、図において、３０は実施の形態２のホットプラ
グ対応Ｉ／Ｏ回路であり、デバイスのＩ／Ｏインタフェ
ース部を構成するものである。２１は電圧発生回路（第
２の電圧発生回路）である。ＭＰ２１はＰＭＯＳトラン
ジスタ（第１のトランジスタ）、ＭＰ３１はＰＭＯＳト
ランジスタ（第２のトランジスタ）である。尚、その他
の構成要素は、実施の形態１に示したものと同じものな
ので、同一の参照符号を用いて、ここではそれらの説明
を省略する。
【００２６】図３に示すホットプラグ対応Ｉ／Ｏ回路３
０では、実施の形態１のホットプラグ対応Ｉ／Ｏ回路１
と同様に、例えば、コンピュータシステムを構成するハ
ードディスクドライブ等のデバイスのＩ／Ｏインタフェ
ース部に相当するものである。
【００２７】次に動作について説明する。図３に示すホ
ットプラグ対応Ｉ／Ｏ回路３０では、電圧発生回路２と
第２の電圧発生回路２１とが並列に設けられており、電
圧発生回路２から生成される制御電圧ＶＤＤ１は、Ｉ／
Ｏ回路トランジスタ部３内のトランジスタＭＰ１へ供給
され、第２の電圧発生回路２１から生成される制御電圧
ＶＤＤ２（第２の制御電圧）は、Ｉ／Ｏ回路トランジス
タ部３内のトランジスタＭＮ１、フローティングゲート
発生回路４，フローティングウエル発生回路５へ供給さ
れる。
【００２８】図３に示す実施の形態２のホットプラグ対
応Ｉ／Ｏ回路３０では、電源電圧ＶＤＤがデバイスに印
加されていない状態（ホットプラグ）において、外部デ
バイス（図示せず）の信号ケーブルから、Ｉ／Ｏピンを
介してデバイス内のＩ／Ｏ回路３０へ、電源電圧ＶＤＤ
より高い電圧の入力信号が入力された場合、電圧発生回
路２，２１において、入力信号の電圧から電源電圧ＶＤ
Ｄに相当する制御電圧ＶＤＤ１，ＶＤＤ２をそれぞれ発
生させ、Ｉ／Ｏ回路トランジスタ部３、フローティング
ゲート発生回路４、フローティングウエル発生回路５へ
発生された制御電圧ＶＤＤ１，ＶＤＤ２を供給する。
【００２９】しかしながら、通常のドライブ動作時にお
いて、メインバッファであるＩ／Ｏ回路トランジスタ部
３内のトランジスタＭＰ１がオンするたびに、制御電圧
ＶＤＤ１の電圧が下がる。この電圧降下の影響は、制御
電圧ＶＤＤ１へ接続した他のトランジスタＭＮ１，ＭＮ
２へも伝わることになる。
【００３０】上記した制御電圧ＶＤＤ１の電圧降下の影
響を回避するため、即ち、トランジスタＭＰ１での電圧
変動の影響を、トランジスタＭＰ１以外に波及させない
ため、実施の形態２のホットプラグ対応Ｉ／Ｏ回路で
は、２つの電圧発生回路２および２１を設けている。
【００３１】そして、電圧発生回路２から生成される制
御電圧ＶＤＤ１は、Ｉ／Ｏ回路トランジスタ部３内のト
ランジスタＭＰ１へ供給され、一方、電圧発生回路２１
から生成される制御電圧ＶＤＤ２は、Ｉ／Ｏ回路トラン
ジスタ部３内のトランジスタＭＮ１、フローティングゲ
ート発生回路４、フローティングウエル発生回路５へ供
給される。
【００３２】図４は、図３に示した実施の形態２のホッ
トプラグ対応Ｉ／Ｏ回路３０の動作を示すタイミングチ
ャートである。図において、制御電圧ＶＤＤ１の電圧降
下の影響は、制御電圧ＶＤＤ２には現れていないことが
分かる。
【００３３】従って、通常のドライブ動作時における制
御電圧ＶＤＤ１の電圧変動が、ホットプラグ対応Ｉ／Ｏ
回路内の他の回路へ波及することを防止できる。尚、そ
の他の動作は、実施の形態１のものと同じなので、ここ
ではその説明を省略する。
【００３４】以上のように、この実施の形態２によれ
ば、電圧発生回路を２つ組み込み、一方の電圧発生回路
２で発生した制御電圧ＶＤＤ１をＩ／Ｏ回路トランジス
タ部３内のトランジスタＭＰ１へ供給し、他方の電圧発
生回路２１で発生した制御電圧ＶＤＤ２をその他の部分
へ供給するように構成したので、実施の形態１の効果に
加えて、トランジスタＭＰ１における電圧降下の影響を
回避することができるという効果が得られる。
【００３５】実施の形態３．図５は、この発明の実施の
形態３によるホットプラグ対応Ｉ／Ｏ回路を示す回路図
であり、図において、５０はホットプラグ対応Ｉ／Ｏ回
路であり、デバイスのＩ／Ｏインタフェース部を構成す
るものである。５１は電圧発生回路（第１の電圧発生回
路）、ＭＮ０は、ＮタイプのＭＯＳトランジスタであ
る。尚、その他の構成要素は、実施の形態１に示したも
のと同じなので、同一の参照符号を用いて、ここではそ
れらの説明を省略する。
【００３６】図５に示す実施の形態３のホットプラグ対
応Ｉ／Ｏ回路５０は、実施の形態１，２のホットプラグ
対応Ｉ／Ｏ回路と同様に、例えば、コンピュータシステ
ムを構成するハードディスクドライブ等のデバイスのＩ
／Ｏインタフェース部に相当するものである。
【００３７】次に動作について説明する。図１に示した
実施の形態１のホットプラグ対応Ｉ／Ｏ回路１におい
て、電圧発生回路２内では、Ｉ／ＯピンとダイオードＤ
１との間には、Ｐ型のＭＯＳトランジスタＭＰ２を使用
した構成となっている。
【００３８】一方、実施の形態３のホットプラグ対応Ｉ
／Ｏ回路５０では、電圧発生回路５１において、Ｉ／Ｏ
ピンとダイオードＤ１との間に、Ｎ型のＭＯＳトランジ
スタＭＮ０（第１のトランジスタ）を設けた構成になっ
ている。
【００３９】このように、ＰＭＯＳトランジスタＭＰ２
の代わりに、ＮＭＯＳトランジスタＭＮ０を用いた場合
でも、同様の効果を得ることができる。
【００４０】以上のように、この実施の形態３によれ
ば、第１の電圧発生回路５０内において、抵抗Ｒ１を介
してＩ／Ｏピンと接続されるトランジスタをＮＭＯＳト
ランジスタＭＮ０を用いて構成したので、実施の形態１
のものと同様の効果を得ることができる。尚、実施の形
態２では、２つの電圧発生回路２，２１を設けたが、そ
れぞれの電圧発生回路において、抵抗Ｒ１を介してＩ／
Ｏピンと接続されるトランジスタをＮＭＯＳトランジス
タＭＮ０を用いて構成することができ、同様の効果を得
ることができる。
【００４１】
【発明の効果】以上のように、この発明によれば、デバ
イスのＩ／Ｏ回路内に電圧発生回路を組み込み、制御電
圧ＶＤＤ１を生成し、各回路部へ供給するように構成し
たので、電源電圧ＶＤＤが供給されていない状態で、電
源電圧ＶＤＤより高い電圧の入力信号が入力された場合
でも、制御電圧ＶＤＤ１の供給により、メインバッファ
であるＩ／Ｏ回路トランジスタ部のトランジスタが破壊
されることを回避することができ、信号ケーブルからＩ
／Ｏ回路の電源（ＶＤＤ，ＧＮＤ）に電流が流れこむこ
とを防ぎ、ホットプラグ対応Ｉ／Ｏ回路を得ることがで
きる。
【００４２】この発明によれば、２つの電圧発生回路を
組み込み、一方の電圧発生回路で発生した制御電圧ＶＤ
Ｄ１をメインバッファであるＩ／Ｏ回路トランジスタ部
を構成するトランジスタへ供給し、他方の電圧発生回路
で発生した制御電圧ＶＤＤ２をその他の部分へ供給する
ように構成したので、実施の形態１の効果に加え、Ｉ／
Ｏ回路トランジスタ部内のトランジスタでの電圧降下の
影響を回避することができるという効果が得られる。
【図面の簡単な説明】
【図１】 この発明の実施の形態１によるホットプラグ
対応Ｉ／Ｏ回路を示す回路図である。
【図２】 図１に示した実施の形態１のホットプラグ対
応のＩ／Ｏ回路の動作を示すタイミングチャートであ
る。
【図３】 この発明の実施の形態２によるホットプラグ
対応Ｉ／Ｏ回路を示す回路図である。
【図４】 図３に示した実施の形態２のホットプラグ対
応のＩ／Ｏ回路の動作を示すタイミングチャートであ
る。
【図５】 この発明の実施の形態３によるホットプラグ
対応Ｉ／Ｏ回路を示す回路図である。
【図６】 従来のＩ／Ｏ回路を示す回路図である。
【符号の説明】
２，５１ 電圧発生回路（第１の電圧発生回路）、３
Ｉ／Ｏ回路トランジスタ部、２１ 電圧発生回路（第２
の電圧発生回路）、ＭＰ２，ＭＰ２１ ＰＭＯＳトラン
ジスタ（第１のトランジスタ）、ＭＰ３，ＭＰ３１ Ｐ
ＭＯＳトランジスタ（第２のトランジスタ）、ＭＮ０
ＮＭＯＳトランジスタ（第１のトランジスタ）、Ｄ１
ダイオード、ＶＤＤ 電源電圧、ＶＤＤ１ 制御電圧
（第１の制御電圧）、ＶＤＤ２ 制御電圧（第２の制御
電圧）。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B011 DB02 EA09 EB03 JA11 JA22 5J032 AA02 AB02 AC18 5J056 AA00 AA04 BB44 CC00 CC03 DD13 DD28 DD55 EE03 EE07 EE11 FF07 FF08

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 デバイスに電源電圧が供給されていない
    状態下で、他の外部デバイスと接続される場合に、前記
    外部デバイスから供給される入力信号を基に、第１の制
    御電圧を生成する第１の電圧発生回路と、 前記第１の電圧発生回路から生成された前記第１の制御
    電圧を、前記電源電圧の代わりに入力するＩ／Ｏ回路ト
    ランジスタ部とを備えたことを特徴とするホットプラグ
    対応Ｉ／Ｏ回路。
  2. 【請求項２】 第１の電圧発生回路は、入出力信号をや
    りとりするためのＩ／Ｏピンに接続された第１のトラン
    ジスタと、前記第１のトランジスタに接続されたダイオ
    ードと、前記ダイオードと電源電圧との間に接続された
    第２のトランジスタから構成されることを特徴とする請
    求項１記載のホットプラグ対応Ｉ／Ｏ回路。
  3. 【請求項３】 デバイスに電源電圧が供給されていない
    状態下で、他の外部デバイスと接続される場合に、前記
    外部デバイスから供給される入力信号を基に、第２の制
    御電圧を生成する第２の電圧発生回路をさらに備え、 第１の制御電圧は、Ｉ／Ｏ回路トランジスタ部を構成す
    る複数のトランジスタの１つに供給し、前記第２の制御
    電圧を前記Ｉ／Ｏ回路トランジスタ部を構成する前記複
    数のトランジスタの他方に供給することを特徴とする請
    求項１記載のホットプラグ対応Ｉ／Ｏ回路。
  4. 【請求項４】 第２の電圧発生回路は、入出力信号をや
    りとりするためのＩ／Ｏピンに接続された第１のトラン
    ジスタと、前記第１のトランジスタに接続されたダイオ
    ードと、前記ダイオードと電源電圧との間に接続された
    第２のトランジスタから構成されることを特徴とする請
    求項３記載のホットプラグ対応Ｉ／Ｏ回路。
  5. 【請求項５】 第１のトランジスタおよび第２のトラン
    ジスタは、ＰＭＯＳトランジスタであることを特徴とす
    る請求項２または請求項４記載のホットプラグ対応Ｉ／
    Ｏ回路。
  6. 【請求項６】 第１のトランジスタはＮＭＯＳトランジ
    スタであり、第２のトランジスタはＰＭＯＳトランジス
    タであることを特徴とする請求項２または請求項４記載
    のホットプラグ対応Ｉ／Ｏ回路。
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Cited By (1)

* Cited by examiner, † Cited by third party
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