JP2015046709A - インターフェース回路 - Google Patents

Abstract

【課題】トレラント回路のプルダウン経路における電源オフ時のリーク電流を低減する。【解決手段】入出力端子ＰをプルダウンするプルダウントランジスタＮ２、Ｎ３と、イネーブル信号ＥＮに基づいてプルダウントランジスタＮ３のオンオフを制御するモード切替回路５と、モード切替回路５の電源ＶＤ２の遮断時にプルダウントランジスタＮ３をオフさせるリークカット回路６とを備える。【選択図】図１

Description

本発明の実施形態は、インターフェース回路に関する。

インターフェース回路では、互いに異なる電源電圧で動作する複数の回路ブロックが接続されることがある。この時、電源電圧とは無関係に信号の電圧を決められるようにするため、トレラント機能を設けることがある。

特開２００４−３５６７７８号公報

本発明の一つの実施形態は、トレラント回路のプルダウン経路における電源遮断時のリーク電流を低減することが可能なインターフェース回路を提供することを目的とする。

本発明の一つの実施形態によれば、第１プルダウントランジスタと、モード切替回路と、リークカット回路とが設けられている。第１プルダウントランジスタは、入出力端子をプルダウンする。モード切替回路は、イネーブル信号に基づいて前記第１プルダウントランジスタのオンオフを制御する。リークカット回路は、前記モード切替回路の電源の遮断時に前記第１プルダウントランジスタをオフさせる。

図１は、第１実施形態に係るインターフェース回路が適用される通信装置の概略構成を示すブロック図である。 図２は、第１実施形態に係るインターフェース回路の概略構成を示す回路図である。 図３は、第２実施形態に係るインターフェース回路の概略構成を示す回路図である。 図４は、第３実施形態に係るインターフェース回路の概略構成を示す回路図である。

以下に添付図面を参照して、実施形態に係るインターフェース回路を詳細に説明する。なお、これらの実施形態により本発明が限定されるものではない。

（第１実施形態）
図１は、第１実施形態に係るインターフェース回路が適用される通信装置の概略構成を示すブロック図である。
図１において、この通信装置では、Ｉ２Ｃ（Ｉｎｔｅｒ−Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）方式にて通信を行うことができる。Ｉ２Ｃ方式では、同一基板内などで近距離で直結されたＮＡＮＤフラッシュメモリなどの周辺デバイスとの間で１００ｋｂｐｓまたは４００ｋｂｐｓの速度でシリアル通信することができる。
Ｉ２Ｃ方式では、シリアルクロックＳＣＬを伝送する信号線Ｂ１と、シリアルデータＳＤＡを伝送する信号線Ｂ２とが設けられている。また、Ｉ２Ｃ方式では、制御の主導権を持つマスタ１と、マスタ１の制御に従って動作するスレーブ２、３とに分けられる。そして、マスタ１とスレーブ２、３が信号線Ｂ１、Ｂ２を介して接続される。なお、１つのマスタ１は、複数のスレーブ２、３と通信することができる。また、信号線Ｂ１、Ｂ２は、抵抗Ｒ１、Ｒ２をそれぞれ介して外部電源電位ＶＤ１に接続される。なお、外部電源電位ＶＤ１は、例えば、５Ｖ程度に設定することができる。

ここで、マスタ１には、信号線Ｂ１、Ｂ２の外部電源電位ＶＤ１とは無関係にマスタ１の電源電位を決められるようにするインターフェース回路１Ａ、１Ｂが設けられている。このインターフェース回路１Ａ、１Ｂには、マスタ１の電源電位が外部電源電位ＶＤ１より小さい場合においても、マスタ１の入力から電源に向かって電流が流れないようにするトレラント機能が設けられている。スレーブ２には、信号線Ｂ１、Ｂ２の外部電源電位ＶＤ１とは無関係にスレーブ２の電源電位を決められるようにするインターフェース回路２Ａ、２Ｂが設けられている。このインターフェース回路２Ａ、２Ｂには、スレーブ２の電源電位が外部電源電位ＶＤ１より小さい場合においても、スレーブ２の入力から電源に向かって電流が流れないようにするトレラント機能が設けられている。スレーブ３には、信号線Ｂ１、Ｂ２の外部電源電位ＶＤ１とは無関係にスレーブ３の電源電位を決められるようにするインターフェース回路３Ａ、３Ｂが設けられている。このインターフェース回路３Ａ、３Ｂには、スレーブ３の電源電位が外部電源電位ＶＤ１より小さい場合においても、スレーブ３の入力から電源に向かって電流が流れないようにするトレラント機能が設けられている。

図２は、第１実施形態に係るインターフェース回路の概略構成を示す回路図である。
図２において、インターフェース回路１Ａには、入出力端子Ｐが設けられている。なお、入出力端子Ｐは、半導体チップ上に設けられたパッド電極とすることができる。入出力端子Ｐは信号線Ｂ１に接続されている。

また、インターフェース回路１Ａには、入出力端子ＰをプルダウンするプルダウントランジスタＮ２、Ｎ３、自己バイアス回路４、インバータＶ１、Ｖ２、バッファＦ１、制御トランジスタＰ１、Ｐ２、モード切替回路５およびリークカット回路６が設けられている。自己バイアス回路４には、転送トランジスタＮ１および抵抗Ｒ３、Ｒ４が設けられている。インバータＶ１には、Ｐ型トランジスタＰ４およびＮ型トランジスタＮ４が設けられている。インバータＶ２には、Ｐ型トランジスタＰ５およびＮ型トランジスタＮ５が設けられている。モード切替回路５には、インバータＶ３およびバッファＦ２が設けられている。リークカット回路６には、制御トランジスタＰ３、Ｎ６およびリークカットトランジスタＮ７が設けられている。

なお、制御トランジスタＰ１〜Ｐ３はＰ型トランジスタを用いることができる。転送トランジスタＮ１、プルダウントランジスタＮ２、Ｎ３、制御トランジスタＮ６およびリークカットトランジスタＮ７はＮ型トランジスタを用いることができる。

プルダウントランジスタＮ２、Ｎ３は、入出力端子Ｐをプルダウンする。ここで、プルダウントランジスタＮ２、Ｎ３は互いに直列に接続され、プルダウントランジスタＮ２のドレインは入出力端子Ｐに接続され、プルダウントランジスタＮ３のソースは接地電位ＶＳＳに接続されている。

自己バイアス回路４は、入出力端子Ｐに印加される外部電圧を分圧した分圧電圧に基づいて入力電圧Ｖｉｎを生成する。なお、入出力端子Ｐに印加される外部電圧は、外部電源電位ＶＤ１以下に設定することができる。ここで、抵抗Ｒ３、Ｒ４は互いに直列に接続され、抵抗Ｒ３、Ｒ４の直列回路は入出力端子Ｐと接地電位ＶＳＳとの間に接続されている。転送トランジスタＮ１のゲートは抵抗Ｒ３、Ｒ４の接続点に接続され、転送トランジスタＮ１のソースは入出力端子Ｐに接続されている。

インバータＶ１、Ｖ２は互いに直列に接続され、インバータＶ１、Ｖ２には入力電圧Ｖｉｎが給電される。そして、インバータＶ１には内部電源電位ＶＤ２が入力され、インバータＶ２にはインバータＶ１の出力が入力される。なお、内部電源電位ＶＤ２は、外部電源電位ＶＤ１よりも低くなるよう設定することができ、例えば、３．３Ｖ程度に設定することができる。

バッファＦ１には入力電圧Ｖｉｎが給電される。そして、バッファＦ１には入力電圧Ｖｉｎが入力され、バッファＦ１からは出力電圧ＺＩが出力される。なお、内部電源電位ＶＤ３は、内部電源電位ＶＤ２よりも低くなるよう設定することができ、例えば、１．１Ｖ程度に設定することができる。ここで、バッファＦ１は、外部電源電位ＶＤ１よりも出力電圧ＺＩを低振幅化することができる。このため、バッファＦ１の後段回路の高速化および低消費電力化を図ることができる。

制御トランジスタＰ１は、入力電圧Ｖｉｎから給電され、内部電源電位ＶＤ２の遮断時にプルダウントランジスタＮ２をオンさせることができる。ここで制御トランジスタＰ１のゲートはインバータＶ２の出力に接続され、制御トランジスタＰ１のソースには入力電圧Ｖｉｎが入力され、制御トランジスタＰ１のドレインはプルダウントランジスタＮ２のゲートに接続されている。

制御トランジスタＰ２は、内部電源電位ＶＤ２から給電され、内部電源電位ＶＤ２の供給時にプルダウントランジスタＮ２をオンさせることができる。ここで制御トランジスタＰ２のゲートはインバータＶ１の出力に接続され、制御トランジスタＰ２のソースには内部電源電位ＶＤ２が入力され、制御トランジスタＰ２のドレインはプルダウントランジスタＮ２のゲートに接続されている。

モード切替回路５は、内部電源電位ＶＤ２、ＶＤ３から給電され、イネーブル信号ＥＮに基づいてプルダウントランジスタＮ３のオンオフを制御する。なお、イネーブル信号ＥＮは、インターフェース回路１Ａを入力モードと出力モードに切り替えることができる。入力モードでは、入出力端子Ｐを外部電源電位ＶＤ１にプルアップさせ、出力モードでは、入出力端子Ｐを接地電位ＶＳＳにプルダウンさせることができる。ここで、インバータＶ３は、内部電源電位ＶＤ２から給電され、インバータＶ３の出力はプルダウントランジスタＮ３のゲートに接続されている。バッファＦ２は、内部電源電位ＶＤ３から給電され、バッファＦ２の出力はインバータＶ３の入力に接続され、バッファＦ２にはイネーブル信号ＥＮが入力される。

リークカット回路６は、入力電圧Ｖｉｎから給電され、内部電源電位ＶＤ２の遮断時にプルダウントランジスタＮ３をオフさせることができる。ここで、制御トランジスタＰ３、Ｎ６は互いに直列に接続されている。そして、制御トランジスタＰ３のソースには入力電圧Ｖｉｎが入力され、制御トランジスタＰ３のゲートはインバータＶ２の出力に接続されている。制御トランジスタＮ６のゲートには内部電源電位ＶＤ２が入力される。リークカットトランジスタＮ７のゲートは制御トランジスタＰ３、Ｎ６の接続点に接続され、リークカットトランジスタＮ７のドレインはプルダウントランジスタＮ３のゲートに接続されている。

そして、入出力端子Ｐに印加される外部電圧は、転送トランジスタＮ１のソースに入力されるとともに、抵抗Ｒ３、４にて分圧され、その分圧電圧が転送トランジスタＮ１のゲートに印加される。このため、転送トランジスタＮ１のソースからは、分圧電圧から転送トランジスタＮ１のしきい値電圧を引いた電圧が入力電圧Ｖｉｎとして出力される。そして、入力電圧ＶｉｎはバッファＦ１を介して出力電圧ＺＩとして出力される。

ここで、自己バイアス回路４は、入出力端子Ｐに印加される外部電圧から転送トランジスタＮ１のバイアス電圧を生成しているので、内部電源電位ＶＤ２の遮断時においても、入力電圧Ｖｉｎを生成することができる。また、自己バイアス回路４は、入出力端子Ｐに印加される外部電圧を降下させることで入力電圧Ｖｉｎを生成することができ、外部電源電位ＶＤ１に対応した高電圧がバッファＦ１に印加されるのを防止することが可能となることから、バッファＦ１を保護することができる。

また、入力電圧Ｖｉｎは、インバータＶ１、Ｖ２のＰ型トランジスタＰ４、Ｐ５のソースに入力されるとともに、制御トランジスタＰ１、Ｐ３のソースに入力される。この時、内部電源電位ＶＤ２が供給されている場合、インバータＶ１の出力がロウレベルになり、制御トランジスタＰ２がオンする。この結果、プルダウントランジスタＮ２には内部電源電位ＶＤ２がかかり、プルダウントランジスタＮ２のゲート電位はハイレベルになるため、プルダウントランジスタＮ２がオンする。

一方、内部電源電位ＶＤ２が遮断されている場合、インバータＶ１の出力がハイレベルになり、インバータＶ１の出力がインバータＶ２にて反転されることでインバータＶ２の出力がロウレベルになるため、制御トランジスタＰ１がオンする。この結果、プルダウントランジスタＮ２には入力電圧Ｖｉｎがかかり、プルダウントランジスタＮ２のゲート電位はハイレベルになるため、プルダウントランジスタＮ２がオンする。

そして、出力モードでは、イネーブル信号ＥＮがロウレベルに設定される。そして、イネーブル信号ＥＮがインバータＶ３にて反転されることでハイレベルとなり、プルダウントランジスタＮ３のゲート電位がハイレベルになるため、プルダウントランジスタＮ３がオンする。このため、入出力端子Ｐは、プルダウントランジスタＮ２、Ｎ３を介して接地電位ＶＳＳにプルダウンされる。この時、内部電源電位ＶＤ２が供給されている場合、インバータＶ１の出力がロウレベルになり、インバータＶ１の出力がインバータＶ２にて反転されることでインバータＶ２の出力がハイレベルになる。このため、制御トランジスタＰ３のゲート電位はハイレベルになり、制御トランジスタＰ３はオフする。また、制御トランジスタＮ６のゲート電位はハイレベルになり、制御トランジスタＮ６はオンする。このため、リークカットトランジスタＮ７のゲートには接地電位ＶＳＳがかかり、リークカットトランジスタＮ７がオフするため、プルダウントランジスタＮ３のゲート電位をハイレベルに維持することができる。

一方、入力モードでは、イネーブル信号ＥＮがハイレベルに設定される。そして、内部電源電位ＶＤ２が供給されている場合、イネーブル信号ＥＮがインバータＶ３にて反転されることでロウレベルとなり、プルダウントランジスタＮ３がオフする。このため、入出力端子Ｐは外部電源電位ＶＤ１にプルアップされる。一方、入力モードにおいて、内部電源電位ＶＤ２が遮断された場合、インバータＶ１の出力がハイレベルになり、インバータＶ１の出力がインバータＶ２にて反転されることでインバータＶ２の出力がロウレベルになる。このため、制御トランジスタＰ３のゲート電位はロウレベルになり、制御トランジスタＰ３はオンする。このため、リークカットトランジスタＮ７のゲートには入力電圧Ｖｉｎがかかり、リークカットトランジスタＮ７がオンする。このため、プルダウントランジスタＮ３のゲートには接地電位ＶＳＳがかかり、プルダウントランジスタＮ３がオフするため、入出力端子Ｐから接地電位ＶＳＳに向かってリーク電流ＬＡが流れるのを防止することができる。

なお、図１のインターフェース回路１Ｂ、２Ａ、２Ｂ、３Ａ、３Ｂについても、図２の構成を用いることができる。

（第２実施形態）
図３は、第２実施形態に係るインターフェース回路の概略構成を示す回路図である。
図３において、このインターフェース回路１Ａ´では、図２のリークカット回路６の代わりにリークカット回路７が設けられている。リークカット回路７には、リークカットトランジスタＮ７が設けられている。このリークカットトランジスタＮ７のゲートには入力電圧Ｖｉｎが入力される。なお、このリークカットトランジスタＮ７のゲートは、例えば、転送トランジスタＮ１のドレインに接続することができる。

そして、リークカットトランジスタＮ７のゲートに入力電圧Ｖｉｎが入力されることで、リークカットトランジスタＮ７がオンする。また、内部電源電位ＶＤ２が遮断された場合、インバータＶ３の出力がハイインピーダンス状態となる。このため、プルダウントランジスタＮ３のゲートには接地電位ＶＳＳがかかり、プルダウントランジスタＮ３がオフするため、入出力端子Ｐから接地電位ＶＳＳに向かってリーク電流ＬＡが流れるのを防止することができる。

（第３実施形態）
図４は、第３実施形態に係るインターフェース回路の概略構成を示す回路図である。
図４において、このインターフェース回路１Ａ´´では、図２のモード切替回路５およびリークカット回路６の代わりにモード切替回路８が設けられている。モード切替回路８には、ＮＡＮＤ回路Ａ１が設けられている。ＮＡＮＤ回路Ａ１の第１入力端子にはイネーブル信号ＥＮが入力され、ＮＡＮＤ回路Ａ１の第２入力端子には内部電源電位ＶＤ２が入力される。ＮＡＮＤ回路Ａ１の出力端子はプルダウントランジスタＮ３のゲートに接続されている。ＮＡＮＤ回路Ａ１は入力電圧Ｖｉｎから給電される。

そして、出力モードでは、イネーブル信号ＥＮがロウレベルに設定される。そして、内部電源電位ＶＤ２が供給されている場合、ＮＡＮＤ回路Ａ１の出力がハイレベルとなり、プルダウントランジスタＮ３のゲート電位がハイレベルになるため、プルダウントランジスタＮ３がオンする。このため、入出力端子Ｐは、プルダウントランジスタＮ２、Ｎ３を介して接地電位ＶＳＳにプルダウンされる。

一方、入力モードでは、イネーブル信号ＥＮがハイレベルに設定される。そして、内部電源電位ＶＤ２が供給されている場合、ＮＡＮＤ回路Ａ１の出力がロウレベルとなり、プルダウントランジスタＮ３がオフする。このため、入出力端子Ｐは外部電源電位ＶＤ１にプルアップされる。一方、入力モードにおいて、内部電源電位ＶＤ２が遮断された場合、ＮＡＮＤ回路Ａ１の出力がロウレベルとなり、プルダウントランジスタＮ３がオフする。このため、入出力端子Ｐから接地電位ＶＳＳに向かってリーク電流ＬＡが流れるのを防止することができる。

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

１ マスタ、２、３ スレーブ、１Ａ、１Ｂ、２Ａ、２Ｂ、３Ａ、３Ｂ インターフェース回路、Ｂ１、Ｂ２ 信号線、４ 自己バイアス回路、５、８ モード切替回路、６、７ リークカット回路、Ｖ１、Ｖ２ インバータ

Claims (5)

1. 入出力端子をプルダウンする第１プルダウントランジスタと、
   前記入出力端子に印加される外部電圧を分圧した分圧電圧に基づいて入力電圧を生成する自己バイアス回路と、
   前記第１プルダウントランジスタに直列に接続された第２プルダウントランジスタと、
   前記入力電圧から給電され、内部電源の遮断時に前記第２プルダウントランジスタをオンさせる第１制御トランジスタと、
   前記内部電源から給電され、前記内部電源の供給時に前記第２プルダウントランジスタをオンさせる第２制御トランジスタと、
   前記内部電源から給電され、イネーブル信号に基づいて前記第１プルダウントランジスタのオンオフを制御するモード切替回路と、
   前記内部電源の遮断時に前記第１プルダウントランジスタをオフさせるリークカット回路と、
   前記入力電圧から給電され、前記内部電源が入力されるとともに、前記第２制御トランジスタのゲート電位を制御する第１インバータと、
   前記入力電圧から給電され、前記第１インバータに直列に接続されるとともに、前記第１制御トランジスタのゲート電位を制御する第２インバータとを備えることを特徴とするインターフェース回路。
2. 入出力端子をプルダウンする第１プルダウントランジスタと、
   イネーブル信号に基づいて前記第１プルダウントランジスタのオンオフを制御するモード切替回路と、
   前記モード切替回路の電源の遮断時に前記第１プルダウントランジスタをオフさせるリークカット回路とを備えることを特徴とするインターフェース回路。
3. 前記入出力端子に印加される印加電圧を分圧した分圧電圧に基づいて入力電圧を生成する自己バイアス回路と、
   前記第１プルダウントランジスタに直列に接続された第２プルダウントランジスタと、
   前記入力電圧から給電され、前記モード切替回路の電源の遮断時に前記第２プルダウントランジスタをオンさせる第１制御トランジスタと、
   前記モード切替回路と電源を共通にし、前記モード切替回路の電源の供給時に前記第２プルダウントランジスタをオンさせる第２制御トランジスタとを備えることを特徴とする請求項２に記載のインターフェース回路。
4. 前記リークカット回路は、前記入力電圧に基づいて、前記第１プルダウントランジスタがオフするように前記第１プルダウントランジスタのゲート電位を制御するリークカットトランジスタを備えることを特徴とする請求項３に記載のインターフェース回路。
5. 入出力端子をプルダウンする第１プルダウントランジスタと、
   前記入出力端子に印加される印加電圧を分圧した分圧電圧に基づいて入力電圧を生成する自己バイアス回路と、
   前記第１プルダウントランジスタに直列に接続された第２プルダウントランジスタと、
   前記入力電圧から給電され、内部電源の遮断時に前記第２プルダウントランジスタをオンさせる第１制御トランジスタと、
   前記内部電源から給電され、前記内部電源の供給時に前記第２プルダウントランジスタをオンさせる第２制御トランジスタと、
   前記第２プルダウントランジスタのゲート電位から給電され、イネーブル信号と前記内部電源との論理演算結果に基づいて、前記第２プルダウントランジスタのオンオフを制御する論理回路とを備えることを特徴とするインターフェース回路。

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