JP7240899B2 - パワーオンクリア回路及び半導体装置 - Google Patents

Description

本発明は、パワーオンクリア回路及び半導体装置に関する。

高電源電圧ＶＤＤＨＶに基づいて動作する回路及び低電源電圧ＶＤＤＬＶに基づいて動作する回路から構成される半導体集積回路において、高電源電圧ＶＤＤＨＶのみがＩ／Ｏ電源として外部から供給される場合、回路内のレギュレータ等の動作により、高電源電圧ＶＤＤＨＶに基づいてコア電源としての低電源電圧ＶＤＤＬＶを作る必要がある。このように作られた低電源電圧ＶＤＤＬＶは、高電源電圧ＶＤＤＨＶの電圧値の変化に追従して変化する。このため、高電源電圧ＶＤＤＨＶの立ち上がり直後の期間では、高電源電圧ＶＤＤＨＶのみが立ち上がり、低電源電圧ＶＤＤＬＶがまだ立ち上がっていない状態が生じる。

低電源電圧ＶＤＤＬＶが立ち上がっていない状態では、低電源電圧ＶＤＤＬＶに基づいて動作する回路の出力信号は、“Ｈ”レベルなのか“Ｌ”レベルなのかが定まらない不定の状態となる。このような出力信号が半導体集積回路のＩ／Ｏ端子に接続された信号出力部に供給されると、例えば信号出力部を構成するＮＭＯＳトランジスタ及びＰＭＯＳトランジスタが同時にオンとなって貫通電流が生じる場合がある。また、例えば入力端子設定のＩ／Ｏ端子が出力端子となり、他のＩＣの出力端子とショートされる危険性がある。そこで、このような状態を避けるため、信号出力部にパワーオンクリア信号を供給することにより、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタがともにオフとなるように制御することが行われている。

パワーオンクリア信号を生成する回路として、縦続接続した複数段のインバータを用いたパワーオンクリア回路が提案されている（例えば、特許文献１）。

特許第５４７６１０４号公報

低電源電電圧ＶＤＤＬＶをコア電源として動作する半導体集積回路に搭載されるパワーオンクリア回路は、例えば複数段のインバータのうちの初段のインバータを構成するＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのゲートに低電源電圧ＶＤＤＬＶを供給し、各段のＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを相補的にオン及びオフに制御することによりパワーオンクリア信号を生成する。

このようなパワーオンクリア回路では、初段のインバータのＰＭＯＳトランジスタ及びＮＭＯＳトランジスタのゲートに低電源電圧ＶＤＤＬＶを印加したとき、初段のインバータの入力が中間電位となり、数μＡの貫通電流が流れてしまう場合がある。このため、回路の消費電流が増大してしまうという問題点があった。

本発明は、上記問題点に鑑みてなされたものであり、消費電流を抑えることが可能なパワーオンクリア回路を提供することを目的とする。

本発明に係るパワーオンクリア回路は、第１の電源電圧が供給される第１ラインに一端において接続され、一端から他端に向けて定電流を送出する定電流送出部、及び一端において固定電位が供給される第２ラインに接続され、他端において前記定電流送出部の他端に接続され、制御端に前記第１の電源電圧を降圧した第２の電源電圧の印加を受ける第１トランジスタを含む第１のインバータ部と、前記第１の電源電圧で動作し、前記定電流送出部の他端と前記第１トランジスタの一端との間に接続された第１ノードの電位を入力とするインバータである第２のインバータ部と、前記第２のインバータ部の出力に応じて、前記第２の電源電圧で動作する装置の信号入出力端子に対するパワーオンクリア信号を出力する信号出力部と、第１端が前記第２ラインに接続され且つ前記第２のインバータ部の出力端及び前記信号出力部の入力端を接続するノードである第２ノードに接続された制御端を有する第２トランジスタと、第１端が前記第２トランジスタの第２端に接続され且つ制御端が前記第１ノードに接続された第３トランジスタと、前記第２トランジスタ及び前記第３トランジスタに流れる電流に比例した電流を前記第１ノードに送出するカレントミラー部と、を含み、前記第１ノードの電位及び前記第２ノードの電位に応じて前記第１ノードに補助電流を送出する補助電流送出回路と、を有することを特徴とする。

また、本発明に係る半導体装置は、第１の電源電圧を降圧して第２の電源電圧を生成するレギュレータ回路と、前記第２の電源電圧に基づいて動作するコア回路と、前記コア回路に接続された信号入出力端子と、前記第１の電源電圧が供給される第１ラインと固定電位が供給される第２ラインとに接続され、前記第２の電源電圧に基づいて前記信号入出力端子に対するパワーオンクリア信号を生成するパワーオンクリア回路と、を含み、前記パワーオンクリア回路は、前記第１ラインに一端において接続され、一端から他端に向けて定電流を送出する定電流送出部、及び一端において前記第２ラインに接続され、他端において前記定電流送出部の他端に接続され、制御端に前記第２の電源電圧の印加を受ける第１トランジスタを含む第１のインバータ部と、前記第１の電源電圧で動作し、前記定電流送出部の他端と前記第１トランジスタの一端との間に接続された第１ノードの電位を入力とするインバータである第２のインバータ部と、前記第２のインバータ部の出力に応じて、前記パワーオンクリア信号を出力する信号出力部と、第１端が前記第２ラインに接続され且つ前記第２のインバータ部の出力端及び前記信号出力部の入力端を接続するノードである第２ノードに接続された制御端を有する第２トランジスタと、第１端が前記第２トランジスタの第２端に接続され且つ制御端が前記第１ノードに接続された第３トランジスタと、前記第２トランジスタ及び前記第３トランジスタに流れる電流に比例した電流を前記第１ノードに送出するカレントミラー部と、を含み、前記第１ノードの電位及び前記第２ノードの電位に応じて前記第１ノードに補助電流を送出する補助電流送出回路と、を有することを特徴とする。

本発明のパワーオンクリア回路によれば、消費電流の増大を抑えることが可能となる。

本実施例の半導体装置の構成を示すブロック図である。 実施例１のパワーオンクリア回路の構成を示す回路図である。 比較例のパワーオンクリア回路の構成を示す回路図である。 実施例１のパワーオンクリア回路の動作波形を比較例の動作波形と比較して示す図である。 実施例１のパワーオン回路の変形例を示す回路図である。 実施例２のパワーオンクリア回路の構成を示す回路図である。 実施例２のパワーオンクリア回路の動作波形を比較例の動作波形と比較して示す図である。 実施例３のパワーオンクリア回路の構成を示す回路図である。 複数のパワーオンクリア回路の動作波形を比較して示す図である。 実施例４のパワーオンクリア回路の構成を示す回路図である。 実施例５のパワーオンクリア回路の構成を示す回路図である。

以下に本発明の好適な実施例を詳細に説明する。なお、以下の各実施例における説明及び添付図面においては、実質的に同一または等価な部分には同一の参照符号を付している。

図１は、本実施例の半導体装置１００の構成を示すブロック図である。半導体装置１００は、コア回路１０、レギュレータ回路１１、パワーオンリセット回路１２、パワーオンクリア回路１３及びＩ／Ｏ端子１４から構成されている。半導体装置１００には、外部から高電源電圧ＶＤＤＨＶが供給される。

コア回路１０は、半導体装置１００の主機能を担う回路であり、低電源電圧ＶＤＤＬＶに基づいて動作を行う。

レギュレータ回路１１は、高電源電圧ＶＤＤＨＶに基づいて、コア回路１０を動作させる電源電圧としての低電源電圧ＶＤＤＬＶを生成する。レギュレータ回路１１は、生成した低電源電圧ＶＤＤＬＶをコア回路１０、パワーオンリセット回路１２及びパワーオンクリア回路１３に供給する。

低電源電圧ＶＤＤＬＶは、高電源電圧ＶＤＤＨＶの電圧レベルの変化に応じて、当該変化から少し遅れて追従するように電圧レベルが変化する。例えば、高電源電圧ＶＤＤＨＶがＬレベルからＨレベルへと変化する（すなわち、立ち上がる）と、所定期間の後に低電源電圧ＶＤＤＬＶもＬレベルからＨレベルへと変化する。また、高電源電圧ＶＤＤＨＶがＨレベルからＬレベルへと変化する（すなわち、立ち下がる）と、所定期間の後に低電源電圧ＶＤＤＬＶもＨレベルからＬレベルへと変化する。なお、低電源電圧ＶＤＤＬＶは、Ｈレベルの状態において、高電源電圧ＶＤＤＨＶのＨレベルよりも低い電圧レベルを有する。

パワーオンリセット回路１２は、高電源電圧ＶＤＤ、低電源電圧ＶＤＤＬＶ及び接地電位ＶＳＳに基づいてパワーオンリセット信号ＰＯＲを生成し、コア回路１０に供給する。パワーオンリセット信号ＰＯＲは、論理レベル１の信号レベル（以下、Ｈレベルと称する）及び論理レベル０の信号レベル（以下、Ｌレベルと称する）に変化し、コア回路１０の状態を制御する信号である。例えば、コア回路１０に含まれるフリップフロップ等の回路素子や機能モジュール（図示せず）は、Ｈレベルのパワーオンリセット信号ＰＯＲの供給を受けてリセット状態に設定され、Ｌレベルのパワーオンリセット信号ＰＯＲの供給を受けてリセット状態から解除される。

パワーオンクリア回路１３は、高電源電圧ＶＤＤ、低電源電圧ＶＤＤＬＶ及び接地電位ＶＳＳに基づいてパワーオンクリア信号ＰＯＣを生成し、Ｉ／Ｏ端子１４に供給する。パワーオンクリア信号ＰＯＣは、Ｈレベル及びＬレベルに変化し、Ｉ／Ｏ端子１４の状態を制御する信号である。例えば、パワーオンクリア信号ＰＯＣは、コア回路１０がリセットされてからリセット状態から解除されるまでの間、Ｉ／Ｏ端子をハイインピーダンス状態（Ｈｉ－Ｚ）に制御する。

Ｉ／Ｏ端子１４は、信号の入力を受ける入力端子及び信号を出力する出力端子の機能を有する入出力端子である。

図２は、パワーオンクリア回路１３の構成例を示す回路図である。パワーオンクリア回路１３は、インバータＩＮＶ１、ＩＮＶ２及びＩＮＶ３からなる複数段のインバータ回路を含む。

インバータＩＮＶ１は、複数段のインバータ回路のうちの初段に位置するインバータ回路である。インバータＩＮＶ１は、高電源電圧ＶＤＤＨＶ及び接地電位ＶＳＳに基づいて動作し、低電源電圧ＶＤＤＬＶの供給を受けて反転信号をノードＮ１に出力する。インバータＩＮＶ１は、定電流源Ｉ１及びトランジスタＭＮ１を含む。

トランジスタＭＮ１は、例えば第１導電型のトランジスタであるＮチャネル型ＭＯＳＦＥＴから構成されている。トランジスタＭＮ１のソース（第１端）は、接地電位ＶＳＳの伝送ラインである接地ラインＬ２に接続されている。トランジスタＭＮ１のドレイン（第２端）は、ノードＮ１に接続されている。トランジスタＭＮ１のゲート（制御端）には抵抗Ｒ１が接続されており、抵抗Ｒ１を介して低電源電圧ＶＤＤＬＶが供給される。

定電流源Ｉ１は、高電源電圧ＶＤＤＨＶの伝送ラインである電源ラインＬ１に一端が接続され、他端がトランジスタＭＮ１のドレイン及びノードＮ１に接続されている。定電流源Ｉ１は、高電源電圧ＶＤＤＨＶに基づいて定電流を生成し、トランジスタＭＮ１のドレイン及びノードＮ１に供給する。

インバータＩＮＶ２は、初段のインバータ回路であるインバータＩＮＶ１の出力をさらに反転する２段目のインバータ回路である。インバータＩＮＶ２は、高電源電圧ＶＤＤＨＶ及び接地電位ＶＳＳに基づいて動作し、ノードＮ１の電位を反転した反転信号をノードＮ２に出力する。インバータＩＮＶ２は、トランジスタＭＰ２及びトランジスタＭＮ２を含む。

トランジスタＭＰ２は、例えば第１導電型とは反対導電型の第２導電型のトランジスタであるＰチャネル型ＭＯＳＦＥＴから構成されている。トランジスタＭＰ２のソース（第１端）は、電源ラインＬ１に接続されている。トランジスタＭＰ２のドレイン（第２端）は、ノードＮ２に接続されている。トランジスタＭＰ２のゲート（制御端）は、ノードＮ１に接続されている。

トランジスタＭＮ２は、例えば第１導電型のトランジスタであるＮチャネル型ＭＯＳＦＥＴから構成されている。トランジスタＭＮ２のソース（第１端）は、接地ラインＬ２に接続されている。トランジスタＭＮ２のドレイン（第２端）は、トランジスタＭＰ２のドレインとともにノードＮ２に接続されている。トランジスタＭＮ２のゲート（制御端）は、トランジスタＭＰ２のゲートとともにノードＮ１に接続されている。

インバータＩＮＶ３は、２段目のインバータ回路であるインバータＩＮＶ２の出力をさらに反転する３段目のインバータ回路である。インバータＩＮＶ３は、高電源電圧ＶＤＤＨＶ及び接地電位ＶＳＳに基づいて動作し、ノードＮ２の電位を反転した信号をパワーオンクリア信号ＰＯＣとして出力する。インバータＩＮＶ３は、トランジスタＭＰ３及びトランジスタＭＮ３を含む。

トランジスタＭＰ３は、例えば第２導電型のトランジスタであるＰチャネル型ＭＯＳＦＥＴから構成されている。トランジスタＭＰ３のソース（第１端）は、電源ラインＬ１に接続されている。トランジスタＭＰ３のドレイン（第２端）は、ノードＮ３を介してパワーオンクリア信号ＰＯＣの出力端ＴＴに接続されている。トランジスタＭＰ３のゲート（制御端）は、ノードＮ２に接続されている。

トランジスタＭＮ３は、例えば第１導電型のトランジスタであるＮチャネル型ＭＯＳＦＥＴから構成されている。トランジスタＭＮ３のソース（第１端）は、接地ラインＬ２に接続されている。トランジスタＭＮ３のドレイン（第２端）は、トランジスタＭＰ３のドレインとともにノードＮ３を介して出力端ＴＴに接続されている。トランジスタＭＮ３のゲート（制御端）は、トランジスタＭＰ３のゲートとともにノードＮ２に接続されている。

次に、本実施例のパワーオンクリア回路１３の動作について、比較例のパワーオンクリア回路の動作と比較しつつ説明する。

図３は、本実施例のパワーオンクリア回路１３とは異なるインバータＩＮＶ１の構成を有する、比較例のパワーオンクリア回路の構成を示す回路図である。比較例のインバータＩＮＶ１は、本実施例の定電流源Ｉ１の代わりにトランジスタＭＰ１を有する。トランジスタＭＰ１は、例えばＰチャネル型ＭＯＳＦＥＴから構成されており、ソースが電源ラインＬ１に接続され、ドレインがトランジスタＭＮ１のドレインとともにノードＮ１に接続されている。トランジスタＭＰ１のゲートは、トランジスタＭＮ１のゲートと共通に抵抗Ｒ１に接続され、低電源電圧ＶＤＤＬの供給を受ける。

図４は、実施例１のパワーオンクリア回路１３が出力するパワーオンクリア信号ＰＯＣ及び各インバータに流れる電流を合計した総電流ＩＤＤの波形を、比較例のパワーオンクリア回路の波形と比較して示す図である。（Ａ）が比較例のパワーオンクリア回路、（Ｂ）が本実施例のパワーオンクリア回路１３の波形を示している。

高電源電圧ＶＤＤＨＶが立ち上がり、低電源電圧ＶＤＤＬＶがまだ立ち上がっていない状態では、比較例のパワーオン回路のトランジスタＭＰ１がオン、ＭＰ２がオフとなり、ノードＮ１の電位がＨレベルとなる。同様に、本実施例のパワーオンクリア回路１３では、定電流源Ｉ１の出力電流によりノードＮ１の電位が上昇し、Ｈレベルとなる。これにより、インバータＩＮＶ２のトランジスタＭＰ２がオフ、トランジスタＭＮ２がオンとなるため、ノードＮ２の電位はＬレベルとなる。

ノードＮ２の電位がＬレベルであるため、インバータＩＮＶ３のトランジスタＭＰ３がオン、トランジスタＭＮ３がオフとなり、ノードＮ３の電位はＨレベルとなる。これにより、Ｈレベルのパワーオンクリア信号ＰＯＣが出力される。

次に、低電源電圧ＶＤＤＬＶが立ち上がると、トランジスタＭＮ１がオンとなり、ノードＮ１の電位が低下する。ノードＮ２の電位が上昇し、ノードＮ３の電位が下降することにより、Ｌレベルのパワーオンクリア信号ＰＯＣが出力される。

このパワーオンクリア信号ＰＯＣがＨレベルからＬレベルに遷移する期間において、低電源電圧ＶＤＤＬＶの電圧レベルが比較例のトランジスタＭＰ１及びＭＮ１の双方を同時にオンにするような中間電位になると、比較例のパワーオンクリア回路ではインバータＩＮＶ１に貫通電流が流れ、総電流ＩＤＤの電流量が増加する。

これに対し、本実施例のパワーオンクリア回路１３では、低電源電圧ＶＤＤＬＶの電圧レベルが中間電位になったとしても、インバータＩＮＶ１に流れる電流は定電流源Ｉ１の出力電流に律速されるため、電流量の増加が抑えられる。すなわち、総電流ＩＤＤの電流量は、図４の（Ｂ）に破線で示すような電流量から実線で示すような電流量に低減されることになる。

以上のように、本実施例のパワーオンクリア回路１３によれば、定電流源Ｉ１を用いてインバータＩＮＶ１を構成することにより、インバータＩＮＶ１を流れる電流の電流量を定電流源Ｉ１の出力電流の限度に抑えることができる。従って、低電源電圧ＶＤＤＬＶの電圧レベルが中間電位のレベルになった場合でも、貫通電流による総電流ＩＤＤの増加を抑えることが可能となる。

なお、図２に示すパワーオンクリア回路１３の構成に追加の回路構成を付加してもよい。

図５は、このような本実施例のパワーオンクリア回路の変形例であるパワーオンクリア回路１３Ａの構成を示す回路図である。パワーオンクリア回路１３Ａは、バイアス電流生成回路ＢＣ１及びパワーオンクリア信号生成部ＰＧ１から構成されている。

パワーオンクリア信号生成部ＰＧ１は、トランジスタＭＮ１、インバータＩＮＶ２及びインバータＩＮＶ３から構成されており、これらは図２に示すパワーオンクリア回路１３のトランジスタＭＮ１、インバータＩＮＶ２及びインバータＩＮＶ３にそれぞれ対応している。

バイアス電流生成回路ＢＣ１は、トランジスタＭＰ６、ＭＰ７及び定電流源Ｉ２を含む。バイアス電流生成回路ＢＣ１は、抵抗Ｒ０を介して電源ラインＬ１に接続されている。抵抗Ｒ０は、電源ラインＬ１からバイアス電流生成回路ＢＣ１に流れる電流の電流量を制限する電流制限抵抗としての機能を有する。

トランジスタＭＰ６及びＭＰ７は、例えば第２導電型のトランジスタであるＰチャネル型ＭＯＳＦＥＴから構成されている。トランジスタＭＰ６及びＭＰ７の各々のソース（第１端）は、抵抗Ｒ０の一端に接続されている。抵抗Ｒ０の他端は電源ラインＬ１に接続されている。

トランジスタＭＰ６のドレイン（第２端）及びゲート（制御端）は、ダイオード接続されるとともに定電流源Ｉ２の一端に接続されている。定電流源Ｉ２の他端は、接地ラインＶＳＳに接続されている。

トランジスタＭＰ７のゲート（制御端）は、トランジスタＭＰ６のゲートに接続されている。トランジスタＭＰ７のドレイン（第２端）は、ノードＮ０を介してパワーオンクリア信号生成部ＰＧ１のトランジスタＭＮ１のドレイン及びインバータＩＮＶ２に接続されている。

バイアス電流生成回路ＢＣ１は、バイアス電流ＩＢＩＡＳを生成してノードＮ１に供給する。トランジスタＭＰ７は、図２に示すパワーオンクリア回路１３の定電流源Ｉ１と同様の役割を果たし、トランジスタＭＮ１とともにインバータＩＮＶ１を構成する。

バイアス電流ＩＢＩＡＳの電流値は、電流制限抵抗としての抵抗Ｒ０及び定電流源Ｉ１により、所定電流値以下に制限される。これにより、トランジスタＭＮ１に流れる電流が律速され、電流量の増加が抑えられる。

このように、図５のパワーオンクリア回路１３Ａは、図２に示すパワーオンクリア回路１３と同様、貫通電流による総電流ＩＤＤの増加を抑える機能を有する。かかる構成のパワーオンクリア回路によれば、回路全体としての消費電流の増大を抑えることが可能となる。

次に、本発明の実施例２について説明する。本実施例の半導体装置は、パワーオンクリア回路の構成において実施例１の半導体装置と異なる。

図６は、本実施例のパワーオンクリア回路２３の構成例を示す回路図である。パワーオンクリア回路２３は、インバータＩＮＶ１、ＩＮＶ２及びＩＮＶ３に加えて、アダプティブバイアス回路ＡＢ１を有する点で実施例１のパワーオンクリア回路１３と異なる。

アダプティブバイアス回路ＡＢ１は、インバータＩＮＶ１とＩＮＶ２との間に設けられ、電源ラインＬ１及び接地ラインＬ２に接続されている。アダプティブバイアス回路ＡＢ１は、トランジスタＭＰ４、トランジスタＭＰ５、トランジスタＭＮ４及びトランジスタＭＮ５を含む。

トランジスタＭＰ４及びＭＰ５は、ともに第２導電型のトランジスタであるＰチャネル型ＭＯＳＦＥＴから構成されている。トランジスタＭＰ４のソース（第１端）は、電源ラインＬ１に接続されている。トランジスタＭＰ４のゲート（制御端）及びドレイン（第２端）はダイオード接続されている。トランジスタＭＰ５のソース（第１端）は、電源ラインＬ１に接続されている。トランジスタＭＰ５のドレイン（第２端）は、ノードＮ１に接続されている。トランジスタＭＰ５のゲート（制御端）は、トランジスタＭＰ４のゲート及びドレインに接続されている。トランジスタＭＰ４及びＭＰ５はカレントミラー回路を構成しており、トランジスタＭＰ４に流れる電流と同じ電流量の電流がトランジスタＭＰ５に流れる。

トランジスタＭＮ４及びＭＮ５は、ともに第１導電型のトランジスタであるＮチャネル型ＭＯＳＦＥＴから構成されている。トランジスタＭＮ４のドレイン（第２端）は、トランジスタＭＰ４のドレインに接続されている。トランジスタＭＮ４のゲート（制御端）は、ノードＮ１に接続されている。トランジスタＭＮ４のソース（第１端）は、トランジスタＭＮ５のドレイン（第２端）に接続されている。トランジスタＭＮ５のソース（第１端）は、接地ラインＬ２に接続されている。トランジスタＭＮ５のゲート（制御端）は、ノードＮ２に接続されている。

アダプティブバイアス回路ＡＢ１は、低電源電圧ＶＤＤＬＶの立ち上がり時及び立ち下がり時にノードＮ１に電流を流す回路である。これにより、Ｈレベルの状態の低電源電圧ＶＤＤＬＶがいったん立ち下がってから再び立ち上がる際に、パワーオンクリア信号ＰＯＣの立ち上がりが早まるという効果が得られる。これについて、以下説明する。

図７は、パワーオンクリア信号ＰＯＣ及び各インバータに流れる電流を合計した総電流ＩＤＤの波形を、比較例のパワーオンクリア回路（図３）、実施例１のパワーオンクリア回路１３（図２）、及び本実施例のパワーオンクリア回路２３（図６）について比較して示す図である。（Ａ）が比較例のパワーオンクリア回路、（Ｂ）が実施例１のパワーオンクリア回路１３、（Ｃ）が本実施例のパワーオンクリア回路２３の波形を示している。

高電源電圧ＶＤＤＨＶが立ち上がり、低電源電圧ＶＤＤＬＶがまだ立ち上がっていない状態では、比較例のパワーオン回路のトランジスタＭＰ１がオン、ＭＰ２がオフとなり、ノードＮ１の電位がＨレベルとなる。同様に、実施例１のパワーオンクリア回路１３及び本実施例のパワーオンクリア回路２３では、定電流源Ｉ１の出力電流によりノードＮ１の電位が上昇し、Ｈレベルとなる。これにより、インバータＩＮＶ２のトランジスタＭＰ２がオフ、トランジスタＭＮ２がオンとなるため、ノードＮ２の電位はＬレベルとなる。

ノードＮ２の電位がＬレベルであるため、インバータＩＮＶ３のトランジスタＭＰ３がオン、トランジスタＭＮ３がオフとなり、ノードＮ３の電位はＨレベルとなる。これにより、Ｈレベルのパワーオンクリア信号ＰＯＣが出力される。

次に、低電源電圧ＶＤＤＬＶが立ち上がると、トランジスタＭＮ１がオンとなり、ノードＮ１の電位が低下する。ノードＮ２の電位が上昇し、ノードＮ３の電位が下降することにより、Ｌレベルのパワーオンクリア信号ＰＯＣが出力される。

このパワーオンクリア信号ＰＯＣがＨレベルからＬレベルに遷移する期間において、比較例のパワーオンクリア回路では、低電源電圧ＶＤＤＬＶの電圧レベルが中間電位となり、トランジスタＭＰ１及びＭＮ１が同時にオンになると、インバータＩＮＶ１に貫通電流が流れ、総電流ＩＤＤの電流量が増加する。

一方、実施例１のパワーオンクリア回路１３では、インバータＩＮＶ１に流れる電流は定電流源Ｉ１の出力電流に律速されるため、低電源電圧ＶＤＤＬＶの電圧レベルが中間電位になった場合でも電流量の増加が抑えられる。従って、総電流ＩＤＤの電流量は、図７の（Ｂ）に破線で示すような電流量から実線で示すような電流量へと低減される。

これに対し、本実施例のパワーオンクリア回路２３では、低電源電圧ＶＤＤＬＶの電圧レベルが中間電位になると、トランジスタＭＮ４及びＭＮ５がオンとなる。トランジスタＭＰ４及びＭＰ５のカレントミラーにより、トランジスタＭＰ４のソースドレイン間に流れる電流と同じ電流量の電流がトランジスタＭＰ５のソースドレイン間に流れ、ノードＮ１に流れ込む。このため、パワーオンクリア信号ＰＯＣがＨレベルからＬレベルに遷移する途中の期間では、図７（Ｃ）に実線で示すように、総電流ＩＤＤの電流量が一時的に増大する。

低電源電圧ＶＤＤＬＶの電圧レベルが中間電位を超えて上昇すると、トランジスタＭＰ４及びＭＰ５がオフとなり、トランジスタＭＰ５からノードＮ１に流れ込む電流がなくなるため、総電流ＩＤＤの電流量は、実施例１の総電流ＩＤＤと同程度の電流量となる。

その後、図１に示すレギュレータ回路１１が外乱によりパワーダウンしたり、高電源圧ＶＤＤＨＶが瞬断したりした場合、低電源電圧ＶＤＤＬＶが立ち下がり、ＨレベルからＬレベルへと遷移する。このとき、実施例１のパワーオンクリア回路１３では、比較例のパワーオンクリア回路と比べて総電流ＩＤＤの電流量が小さいため、ノードＮ１、Ｎ２及びＮ３の電位の変化が遅くなる。これにより、図７の（Ｂ）に示すように、パワーオンクリア信号ＰＯＣが再びＬレベルからＨレベルに変化するタイミングが遅れるため、パワーオンクリア信号ＰＯＣの出力遅延が大きい。

一方、本実施例のパワーオンクリア回路２３では、低電源電圧ＶＤＤＬＶが立ち下がって中間電位になると、トランジスタＭＰ４及びＭＰ５とがともにオンとなり、トランジスタＭＰ４のソースドレイン間に流れる電流と電流量の電流がトランジスタＭＰ５のソースドレイン間に流れる。これにより、低電源電圧ＶＤＤＬＶの立ち上がり時と同様、ノードＮ１に電流が流れ込む。これにより、パワーオンクリア信号ＰＯＣがＨレベルからＬレベルに遷移する途中の期間では、図７（Ｃ）に実線で示すように、総電流ＩＤＤの電流量が一時的に増大する。

このように、本実施例のパワーオンクリア回路２３では、低電源電圧ＶＤＤＬＶの電位がＨレベルからＬレベルに変化する期間及びＬレベルからＨレベルに変化する期間において、定電流源Ｉ１の出力電流にトランジスタＭＰ５のプルアップ電流が補助電流として重畳される。このため、図７（Ｃ）に示すように、インバータＩＮＶ１の出力によるノードＮ１の充電時間が短縮され、パワーオンクリア信号ＰＯＣの出力遅延を低減することができる。

なお、低電源電圧ＶＤＤＬＶがＬレベルからＨレベルに変化するときはトランジスタＭＮ１のプルダウン電流とトランジスタＭＰ５のプルアップ電流とが競合するが、プルダウン電流がプルアップ電流よりも大きくなるように各々のトランジスタのサイズ（チャネル幅又はチャネル長）を調整することにより、ノードＮ１の電位をＬレベルに低下させることができる。

また、補助電流は低電源電圧ＶＤＤＬＶの電位がＬレベルからＨレベルに変化するとき、及びＨレベルからＬレベルに変化するときにのみ発生し、定常状態の消費電流は増加しないため、比較例のパワーオンクリア回路と比べて消費電流を抑えることが可能である。

以上のように、本実施例のパワーオンクリア回路２３によれば、消費電流の増大を抑えつつ、パワーオンクリア信号ＰＯＣの出力遅延を抑えることが可能となる。

次に、本発明の実施例３について説明する。本実施例の半導体装置は、パワーオンクリア回路の構成において実施例１及び実施例２の半導体装置と異なる。

図８は、本実施例のパワーオンクリア回路３３の構成を示す回路図である。パワーオンクリア回路３３は、バイアス電流生成回路ＢＣ３及びパワーオンクリア信号生成部ＰＧ３から構成されている。

パワーオンクリア信号生成部ＰＧ３は、図５に示す実施例１のパワーオンクリア信号生成部ＰＧ１の構成に加えて、トランジスタＭＰ８を有する。トランジスタＭＰ８は、例えば第２導電型のトランジスタであるＰチャネル型ＭＯＳＦＥＴから構成されている。トランジスタＭＰ８のソース（第１端）は、電源ラインＬ１に接続されている。トランジスタＭＰ８のドレイン（第２端）は、ノードＮ１を介してインバータＩＮＶ２の入力端及びトランジスタＭＮ１のドレインに接続されている。

バイアス電流生成回路ＢＣ３は、図５に示す実施例１のバイアス電流生成回路ＢＣ１の構成に加えて、起動信号ＳＥＴを生成する起動信号生成回路ＳＣを有する。起動信号ＳＥＴは、コア回路１０内の内部ロジック回路にリセットをかけるためのリセット信号であり、高電源電圧ＶＤＤＨＶの立ち上がりに追従して、ＬレベルからＨレベルに変化する信号レベルを有する。起動信号生成回路ＳＣは、起動信号ＳＥＴをコア回路１０内の内部ロジック回路（図示せず）に供給するとともに、トランジスタＭＰ８のゲート（制御端）に供給する。

次に、本実施例のパワーオンクリア回路３３の動作について、図５に示す実施例１のパワーオンクリア回路１３Ａの動作と比較しつつ説明する。

図９は、実施例１のパワーオンクリア回路１３Ａにおけるパワーオンクリア信号ＰＯＣの立ち上がりと、本実施例のパワーオンクリア回路３３によるパワーオンクリア信号ＰＯＣの立ち上がりとを比較して示す図である。（Ａ）の実線が実施例１のパワーオンクリア信号ＰＯＣの波形、（Ｂ）の実線が本実施例のパワーオンクリア信号ＰＯＣの波形をそれぞれ示している。なお、ここでは、高電源電圧ＶＤＤＨＶが立ち上がる一方、低電源電圧ＶＤＤＬＶはまだ立ち上がっていない状態の期間を示している。期間Ｔ１で高電源電圧ＶＤＤＨＶが立ち上がり、起動信号ＳＥＴは期間Ｔ１が経過して期間Ｔ２に移行する際にＨレベルとなる。

期間Ｔ１において高電源電圧ＶＤＤＨＶが立ち上がると、実施例１のパワーオンクリア回路１３Ａでは、バイアス電流生成回路ＢＣ１の起動電流により、トランジスタＭＰ６及びＭＰ７のソース電位ＶＤＤ＿ＲＥＦが降圧し、ノードＮ０の電位ＩＢＩＡＳは中間電位付近の電圧レベルとなる。このため、ノードＮ１の電位がインバータＩＮＶ２の閾値を超えるのに時間がかかり、図９の（Ａ）に実線で示すように、パワーオンクリア信号ＰＯＣの信号レベルは期間Ｔ２でＨレベルとなる。

これに対し、本実施例のパワーオンクリア回路３３では、トランジスタＭＰ８がワイヤードＯＲの形で接続されている。起動信号ＳＥＴの信号レベルは、期間Ｔ１の途中で安定し、Ｌレベルとなる。このため、期間Ｔ１の途中から、トランジスタＭＰ８のゲートにはＬレベルの起動信号ＳＥＴが供給される。トランジスタＭＰ８はオンとなり、トランジスタＭＰ８を流れる電流がノードＮ１に流れ込む。これにより、ノードＮ１の電位が上昇し、インバータＩＮＶ２の閾値を超えるまでの時間が短縮される。その結果、図９の（Ｂ）に実線で示すように、パワーオンクリア信号ＰＯＣは期間Ｔ１の途中から立ち上がり、期間Ｔ２に移行する時点ではＨレベルの状態となる。すなわち、本実施例のパワーオンクリア回路３３では、パワーオンクリア信号ＰＯＣがＨレベルになるまでの応答時間が実施例１の場合と比べて短い。

パワーオンクリア信号ＰＯＣがＨレベルになるまでの期間が長いと、パワーオンクリア信号ＰＯＣを受け取る側のＩ／Ｏ端子１４の電位が不定の状態が生じて貫通電流が発生するという問題が生じるが、本実施例のパワーオンクリア回路３３によれば、パワーオンクリア信号ＰＯＣが速やかにＨレベルとなるため、そのような問題の発生を抑制することが可能となる。

以上のように、本実施例のパワーオンクリア回路３３によれば、高電源電圧ＶＤＤＨＶの立ち上がり時におけるパワーオンクリア信号ＰＯＣの応答時間（すなわち、Ｈレベルになるまでの時間）を短縮することが可能となる。

次に、本発明の実施例４について説明する。本実施例の半導体装置は、パワーオンクリア回路の構成において実施例１～３の半導体装置と異なる。

図１０は、本実施例のパワーオンクリア回路４３の構成を示す回路図である。パワーオンクリア回路４３は、バイアス電流生成回路ＢＣ４及びパワーオンクリア信号生成部ＰＧ４から構成されている。

パワーオンクリア信号生成部ＰＧ４は、図５に示す実施例１のパワーオンクリア信号生成部ＰＧ１のインバータＩＮＶ３の代わりに、ＮＡＮＤゲート回路ＮＤ１を有する。ＮＡＮＤゲート回路ＮＤ１は、２入力のＮＡＮＤゲート回路であり、ノードＮ３に接続され、一対の入力端に入力された信号の否定論理積をパワーオンクリア信号ＰＯＣとして出力端から出力する。ＮＡＮＤゲート回路ＮＤ１の入力端の一方は、ノードＮ２を介してインバータＩＮＶ２の出力端に接続されている。ＮＡＮＤゲート回路ＮＤ１の入力端の他方は、起動信号生成回路ＳＣに接続されている。ＮＡＮＤゲート回路ＮＤ１の出力端は、ノードＮ３に接続されている。

バイアス電流生成回路ＢＣ４は、トランジスタＭＰ６、トランジスタＭＰ７、定電流源Ｉ２及び起動信号生成回路ＳＣを含む。トランジスタＭＰ６、ＭＰ７及び定電流源Ｉ２の構成は、図５に示す実施例１のバイアス電流生成回路ＢＣ１及び図８に示す実施例３のバイアス電流生成回路ＢＣ３と同様である。起動信号生成回路ＳＣは、起動信号ＳＥＴをコア回路１０内の内部ロジック回路（図示せず）に供給するとともに、ＮＡＮＤゲート回路ＮＤ１の入力端の他方に供給する。

次に、本実施例のパワーオンクリア回路４３の動作について、図９を参照しつつ、実施例１のパワーオンクリア回路１３Ａの動作と比較して説明する。（Ａ）の実線が実施例１のパワーオンクリア信号ＰＯＣの波形、（Ｃ）の実線が本実施例のパワーオンクリア信号ＰＯＣの波形をそれぞれ示している。

期間Ｔ１において高電源電圧ＶＤＤＨＶが立ち上がると、実施例１のパワーオンクリア回路１３Ａでは、バイアス電流生成回路ＢＣ１の起動電流により、トランジスタＭＰ６及びＭＰ７のソース電位ＶＤＤ＿ＲＥＦが降圧し、ノードＮ０の電位ＩＢＩＡＳは中間電位付近の電圧レベルとなる。このため、ノードＮ１の電位がインバータＩＮＶ２の閾値を超えるレベルまで上昇するのに時間がかかる。ノードＮ１の電位が閾値を超えないとインバータＩＮＶ２が動作しないため、ノードＮ２の電位が変化しない。これにより、ノードＮ２の電位がインバータＩＮＶ３の閾値を超えるのに時間がかかり、その結果パワーオンクリア信号ＰＯＣの信号レベルがＨレベルになるのが遅れることになる。例えば図９（Ａ）に実線で示すように、パワーオンクリア信号ＰＯＣの信号レベルは期間Ｔ２でＨレベルとなる。

これに対し、本実施例のパワーオンクリア回路４３では、インバータＩＮＶ３の代わりにＮＡＮＤゲート回路ＮＤ１が設けられており、インバータＩＮＶ２の出力信号と起動信号ＳＥＴとの否定論理積をパワーオンクリア信号ＰＯＣとして出力する。ＮＡＮＤゲート回路は一対の入力端の少なくとも一方にＬレベルの信号が入力されるとＨレベルの信号を出力する回路である。

起動信号ＳＥＴの信号レベルは、期間Ｔ１の途中で安定し、Ｌレベルとなる。このため、ＮＡＮＤゲート回路ＮＤ１の入力端の他方には、期間Ｔ１の途中からＬレベルの起動信号ＳＥＴが供給される。従って、パワーオンクリア信号ＰＯＣの信号レベルは、ノードＮ２の電位にかかわらずＨレベルとなる。

すなわち、本実施例のパワーオンクリア回路４３では、ノードＮ２の電位が起動信号ＳＥＴによりマスクされた状態となり、パワーオンクリア信号ＰＯＣがＨレベルになるまでの期間が実施例１の場合と比べて短縮される。

以上のように、本実施例のパワーオンクリア回路４３によれば、高電源電圧ＶＤＤＨＶの立ち上がり時におけるパワーオンクリア信号ＰＯＣの応答時間（すなわち、Ｈレベルになるまでの時間）を短縮することが可能となる。

次に、本発明の実施例５について説明する。本実施例の半導体装置は、パワーオンクリア回路の構成において実施例１～４の半導体装置と異なる。

図１１は、本実施例のパワーオンクリア回路５３の構成を示す回路図である。パワーオンクリア回路５３は、バイアス電流生成回路ＢＣ５及びパワーオンクリア信号生成部ＰＧ５から構成されている。

パワーオンクリア信号生成部ＰＧ５は、トランジスタＭＰ７、トランジスタＭＮ１、インバータＩＮＶ２及びインバータＩＮＶ３から構成されている。トランジスタＭＮ１、インバータＩＮＶ２及びインバータＩＮＶ３の構成は、図５に示す実施例１のパワーオンクリア回路１３Ａと同様である。本実施例のトランジスタＭＰ７は、図５、図８及び図１０に示す他の実施例のトランジスタＭＰ７とは異なり、ソースが電源ラインＬ１に直接接続されている。トランジスタＭＰ７は、トランジスタＭＮ１とともにパワーオンクリア信号生成部ＰＧ５の初段のインバータ回路を構成している。

バイアス電流生成回路ＢＣ５は、トランジスタＭＰ６、定電流源Ｉ２及び起動信号生成回路ＳＣを含む。トランジスタＭＰ６のゲートは、ノードＮ４を介してトランジスタＭＰ７のゲートに接続されている。トランジスタＭＰ６のドレイン及びゲートは、ダイオード接続されるとともに定電流源Ｉ２の一端に接続されている。トランジスタＭＰ６のソースは、抵抗Ｒ０を介して電源ラインＬ１に接続されている。定電流源Ｉ２の他端は、接地ラインＶＳＳに接続されている。

次に、本実施例のパワーオンクリア回路５３の動作について、図９を参照しつつ、実施例１のパワーオンクリア回路１３Ａの動作と比較して説明する。（Ａ）の実線が実施例１のパワーオンクリア信号ＰＯＣの波形、（Ｄ）の実線が本実施例のパワーオンクリア信号ＰＯＣの波形をそれぞれ示している。

期間Ｔ１において高電源電圧ＶＤＤＨＶが立ち上がると、実施例１のパワーオンクリア回路１３Ａでは、トランジスタＭＰ６及びＭＰ７のソース電位ＶＤＤ＿ＲＥＦが降圧し、ノードＮ０の電位ＩＢＩＡＳは中間電位付近の電圧レベルとなる。このため、ノードＮ１の電位がインバータＩＮＶ２の閾値を超えるレベルまで上昇するのに時間がかかり、結果としてパワーオンクリア信号ＰＯＣの信号レベルがＨレベルになるのが遅れることになる。例えば図９（Ａ）に実線で示すように、パワーオンクリア信号ＰＯＣの信号レベルは期間Ｔ２でＨレベルとなる。

これに対し、本実施例のパワーオンクリア回路５３では、期間Ｔ１において高電源電圧ＶＤＤＨＶが立ち上がると、起動信号によりノードＮ４の電位ＶＢＩＡＳがＶＳＳに引っ張られ、トランジスタＭＰ６のソース電位ＶＤＤ＿ＲＥＦが降圧する。しかし、期間Ｔ１では低電源電圧ＶＤＤＬＶがＬレベル（すなわち、接地電位ＶＳＳの電位レベル）であり、ノードＮ４の電位ＶＢＩＡＳも接地電位ＶＳＳの電位レベルとなるため、パワーオンクリア信号生成部ＰＧ５の初段のインバータ回路を構成するトランジスタＭＰ７及びＮＭ１のゲートにはどちらも接地電位ＶＳＳの電位レベルが印加されることになる。

このため、トランジスタＭＰ７及びＭＮ１により構成される初段のインバータ回路の入力は中間電位とはならず、トランジスタＭＰ７及びＭＮ１において不要な貫通電流は発生しない。ノードＮ１の電位はインバータＩＮＶ２の閾値を超えるＨレベルへと速やかに変化し、ノードＮ２の電位もインバータＩＮＶ３の閾値を超えるＬレベルへと速やかに変化する。従って、図９の（Ｄ）に実線で示すように、インバータＩＮＶ３から出力されるパワーオンクリア信号ＰＯＣの信号レベルは、速やかにＨレベルとなる。

以上のように、本実施例のパワーオンクリア回路５３によれば、トランジスタＭＰ７のソースが電源ラインＬ１に直接接続されており、ノードＮ１の電位が中間電位にならないため、パワーオンクリア信号ＰＯＣがＨレベルになるまでの期間が実施例１の場合と比べて短縮される。

また、本実施例のパワーオンクリア回路５３では、実施例３や実施例４のパワーオンクリア回路とは異なり、素子の追加（例えば、実施例３のトランジスタＭＰ８や実施例４のＮＡＮＤゲート回路ＮＤ１）を必要としない。従って、回路規模を増大させることなく、高電源電圧ＶＤＤＨＶの立ち上がり時におけるパワーオンクリア信号ＰＯＣの応答時間（すなわち、Ｈレベルになるまでの時間）を短縮することが可能となる。

なお、本発明は上記実施形態に限定されない。例えば、上記実施例１及び実施例２では、定電流源Ｉ１を用いて初段のインバータ回路であるインバータＩＮＶ１を構成する例について説明したが、定電流源Ｉ１の代わりに所定以上の抵抗値を有する抵抗素子（すなわち、高抵抗）を用いてもよい。すなわち、貫通電流を所定の電流量に律速することが可能に構成されていればよい。

また、上記実施例２では、トランジスタＭＰ４及びＭＰ５からなるカレントミラー回路が、トランジスタＭＮ４及びＭＮ５に流れる電流と同じ電流量の電流をノードＮ１に送出する例について説明した。しかし、当該カレントミラー回路が送出する電流量はこれに限られず、トランジスタＭＮ４及びＭＮ５に流れる電流に比例した電流をノードＮ１に送出するように構成されていればよい。

また、上記各実施例のインバータ回路の代わりにＮＡＮＤゲート回路やＮＯＲゲート回路を用いて、同様の動作を行う回路を構成してもよい。

また、上記実施例では、トランジスタＭＮ１～ＭＮ５及びＭＰ１～ＭＰ８がＭＯＳトランジスタから構成されている場合を例として説明した。しかし、これに限られず、第１端、第２端及び制御端を有する他の種類のトランジスタを用いて回路を構成してもよい。

また、上記実施例５では、図５に示す実施例１のトランジスタＭＰ７の接続を変更することにより図１１に示すパワーオンクリア回路５３の構成を実現した。しかし、これ以外にも、例えば図１０に示す実施例４のトランジスタＭＰ７のソースを電源ラインＬ１と直接接続されるように変更することにより、同様の構成を実現してもよい。

また、上記実施例１～５では、３段のインバータからなるパワーオンクリア回路を例として説明した。しかし、インバータの段数はこれに限られず、パワーオンクリア回路は複数段のインバータから構成されていればよい。すなわち、複数のインバータのうちの初段のインバータ及びその入出力部が上記各実施例のように構成されていればよい。

また、上記実施例１及び実施例２では、トランジスタＭＮ１のゲートに抵抗Ｒ１が接続され、抵抗Ｒ１を介して低電源電圧ＶＤＤＬＶが供給される例について説明した。しかし、このような抵抗Ｒ１有さず、抵抗素子を介さずに低電源電圧ＶＤＤＬＶが直接トランジスタＭＮ１のゲートに供給される構成であってもよい。

また、図５に示す実施例１の変形例、図８、図１０及び図１１に示す実施例３～５のパワーオンクリア回路において、バイアス電流生成回路が抵抗Ｒ０を介して電源ラインＬ１に接続されている例について説明した。しかし、このような電流制限抵抗を介さず、直接電源ラインＬ１に接続される構成としてもよい。

１００ 半導体装置
１０ コア回路
１１ レギュレータ回路
１２ パワーオンリセット回路
１３、１３Ａ、２３、３３、４３、５３ パワーオンクリア回路
１４ Ｉ／Ｏ端子
ＩＮＶ１～ＩＮＶ３ インバータ
ＭＮ１～ＭＮ５ トランジスタ
ＭＰ１～ＭＰ８ トランジスタ
ＡＢ１ アダプティブバイアス回路
ＢＣ１、ＢＣ３～５ バイアス電流生成部
ＰＧ１、ＰＧ３～５ パワーオンクリア信号生成部
ＮＤ１ ＮＡＮＤゲート回路

Claims (4)

1. 第１の電源電圧が供給される第１ラインに一端において接続され、一端から他端に向けて定電流を送出する定電流送出部、及び一端において固定電位が供給される第２ラインに接続され、他端において前記定電流送出部の他端に接続され、制御端に前記第１の電源電圧を降圧した第２の電源電圧の印加を受ける第１トランジスタを含む第１のインバータ部と、
   前記第１の電源電圧で動作し、前記定電流送出部の他端と前記第１トランジスタの一端との間に接続された第１ノードの電位を入力とするインバータである第２のインバータ部と、
   前記第２のインバータ部の出力に応じて、前記第２の電源電圧で動作する装置の信号入出力端子に対するパワーオンクリア信号を出力する信号出力部と、
   第１端が前記第２ラインに接続され且つ前記第２のインバータ部の出力端及び前記信号出力部の入力端を接続するノードである第２ノードに接続された制御端を有する第２トランジスタと、第１端が前記第２トランジスタの第２端に接続され且つ制御端が前記第１ノードに接続された第３トランジスタと、前記第２トランジスタ及び前記第３トランジスタに流れる電流に比例した電流を前記第１ノードに送出するカレントミラー部と、を含み、前記第１ノードの電位及び前記第２ノードの電位に応じて前記第１ノードに補助電流を送出する補助電流送出回路と、
   を有することを特徴とするパワーオンクリア回路。
2. 前記第１トランジスタは、前記第２ラインに接続された第１端と、前記第１ノードに接続された第２端と、を有する第１導電型のトランジスタであり、
   前記第２トランジスタ及び前記第３トランジスタは、前記第１導電型のトランジスタであり、
   前記カレントミラー部は、第１端が前記第１ラインに接続され、第２端が前記第３トランジスタの第２端に接続された前記第１導電型とは反対導電型の第４トランジスタを含む
   ことを特徴とする請求項１に記載のパワーオンクリア回路。
3. 前記定電流送出部は、所定以上の抵抗値を有する抵抗素子から構成されていることを特徴とする請求項１又は２に記載のパワーオンクリア回路。
4. 第１の電源電圧を降圧して第２の電源電圧を生成するレギュレータ回路と、
   前記第２の電源電圧に基づいて動作するコア回路と、
   前記コア回路に接続された信号入出力端子と、
   前記第１の電源電圧が供給される第１ラインと固定電位が供給される第２ラインとに接続され、前記第２の電源電圧に基づいて前記信号入出力端子に対するパワーオンクリア信号を生成するパワーオンクリア回路と、
   を含み、
   前記パワーオンクリア回路は、
   前記第１ラインに一端において接続され、一端から他端に向けて定電流を送出する定電流送出部、及び一端において前記第２ラインに接続され、他端において前記定電流送出部の他端に接続され、制御端に前記第２の電源電圧の印加を受ける第１トランジスタを含む第１のインバータ部と、
   前記第１の電源電圧で動作し、前記定電流送出部の他端と前記第１トランジスタの一端との間に接続された第１ノードの電位を入力とするインバータである第２のインバータ部と、
   前記第２のインバータ部の出力に応じて、前記パワーオンクリア信号を出力する信号出力部と、
   第１端が前記第２ラインに接続され且つ前記第２のインバータ部の出力端及び前記信号出力部の入力端を接続するノードである第２ノードに接続された制御端を有する第２トランジスタと、第１端が前記第２トランジスタの第２端に接続され且つ制御端が前記第１ノードに接続された第３トランジスタと、前記第２トランジスタ及び前記第３トランジスタに流れる電流に比例した電流を前記第１ノードに送出するカレントミラー部と、を含み、前記第１ノードの電位及び前記第２ノードの電位に応じて前記第１ノードに補助電流を送出する補助電流送出回路と、
   を有することを特徴とする半導体装置。

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