TWI394114B - 顯示控制電路 - Google Patents

顯示控制電路 Download PDF

Info

Publication number
TWI394114B
TWI394114B TW096103138A TW96103138A TWI394114B TW I394114 B TWI394114 B TW I394114B TW 096103138 A TW096103138 A TW 096103138A TW 96103138 A TW96103138 A TW 96103138A TW I394114 B TWI394114 B TW I394114B
Authority
TW
Taiwan
Prior art keywords
latch
bus
unit
control circuit
signal line
Prior art date
Application number
TW096103138A
Other languages
English (en)
Other versions
TW200832308A (en
Inventor
Kuo Sheng Chao
Ming Chih Hsieh
Original Assignee
Hon Hai Prec Ind Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hon Hai Prec Ind Co Ltd filed Critical Hon Hai Prec Ind Co Ltd
Priority to TW096103138A priority Critical patent/TWI394114B/zh
Priority to US11/778,090 priority patent/US20080183315A1/en
Publication of TW200832308A publication Critical patent/TW200832308A/zh
Application granted granted Critical
Publication of TWI394114B publication Critical patent/TWI394114B/zh

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
    • G06F3/14—Digital output to display device ; Cooperation and interconnection of the display device with other functional units

Description

顯示控制電路
本發明係關於顯示控制電路。
在小型中央處理器(Central Processing Unit，CPU)產品設計過程中，例如8086、ARM及MIPS等小型中央處理器，通常利用電腦中央處理器之通用輸入輸出埠(General Purpose I/O，GPIO)來控制一顯示裝置，例如液晶顯示器(Liquid Crystal Display，LCD)及七段發光二極體(Light Emitting Diode，LED)等，將中央處理器傳輸之資料顯示。
但是中央處理器之通用輸入輸出埠引腳有限，而通常一個七段發光二極體就需要佔用九個引腳，當需要連接之七段發光二極體數量較多時，該中央處理器之通用輸入輸出埠就難以滿足需要。
鑒於以上內容，有必要提供一種顯示控制電路，利用中央處理器之匯流排來控制顯示器，避免使用通用輸入輸出埠進行資料傳輸。
一種顯示控制電路，其包括一中央處理器、一訊號匯流排、一位址匯流排、一資料匯流排、一鎖存器單元及一顯示單元，該中央處理器透過該訊號匯流排與該鎖存器單元連接，控制該鎖存器單元是否選定有效，並且透過該位址匯流排與該鎖存器單元連接，控制該鎖存器單元是否接收資料，該中央處理器還透過該資料匯流排依次 和該鎖存器單元與該顯示單元連接，在該鎖存器被選定有效且接收資料時向該顯示單元傳輸資料。
上述顯示控制電路之訊號匯流排和位址匯流排控制該鎖存器單元是否選定有效，並在該鎖存器單元被選定有效時將資料匯流排之傳輸資料傳輸到該顯示單元，不受通用輸入輸出埠引腳數量之限制。
參考圖1，一種顯示控制電路10，其包括一中央處理器12、一訊號匯流排14、一位址匯流排16、一資料匯流排18、一鎖存器單元20及一顯示單元22，該中央處理器12透過該訊號匯流排14與該鎖存器單元20連接，控制該鎖存器單元20是否選定有效，該中央處理器12透過該位址匯流排16與該鎖存器單元20連接，控制該鎖存器單元20是否接收資料，該中央處理器12還依次透過該資料匯流排18和該鎖存器單元20與該顯示單元22連接，在該鎖存器單元20選定有效且接收資料時向該顯示單元22傳輸資料。
繼續參考圖2，該訊號匯流排14包括一寫入訊號線Write及一晶片選擇訊號線PCS，該鎖存器單元20包括一第一鎖存器Latch1、一第二鎖存器Latch2、一第三鎖存器Latch3及一第四鎖存器Latch4，該顯示單元22包括一第一七段發光二極體L1、一第二七段發光二極體L2、一第三七段發光二極體L3及一第四七段發光二極體L4，該顯示控制電路10還包括四個匯流排開關ENB1~ENB4。
該寫入訊號線Write及晶片選擇訊號線PCS分別透過一反 閘U1、U2與一反及閘U3之一輸入引腳連接，該反及閘U3之輸出引腳分別與該第一至第四鎖存器Latch1~Latch4之鎖存使能端LE連接；該位址匯流排16透過匯流排開關ENB1與該第一鎖存器Latch1之輸入使能端IE連接，該晶片選擇訊號線PCS控制該匯流排開關ENB1之導通；該資料匯流排18透過該鎖存器Latch1與該第一七段發光二極體L1完成資料傳輸。
同樣，該位址匯流排16還分別透過該匯流排開關ENB2~ENB4與該第二至第四鎖存器Latch2~Latch4之輸入使能端IE連接，該晶片選擇訊號線PCS還分別控制該匯流排開關ENB2~ENB4之導通；該資料匯流排18還分別透過該第二至第四鎖存器Latch2~Latch4對應與該第二至第四七段發光二極體L2~L4連接。
該位址匯流排16包括4位元位址位A1~A4，該位址位A1~A4分別透過該匯流排開關ENB1~ENB4與該第一至第四鎖存器Latch1~Latch4對應，用來選定該第一至第四鎖存器Latch1~Latch4接收資料，該第一至第四鎖存器Latch1~Latch4之輸入使能端IE為低電位有效，該位址位A1~A4中任一位為低電位時，對應之鎖存器即被選定接收資料，例如位址位A1~A4中1110、1101、1011及0111分別對應第一至第四鎖存器Latch1~Latch4被選定有效，而1100則表示該第一和第二鎖存器Latch1和Latch2同時被選定接收資料。
中央處理器12開始工作後，當寫入訊號線Write及晶片選擇訊號線PCS上均為低電位訊號時，該第一至第四鎖存器 Latch1~Latch4被選定，此時該匯流排開關ENB1~ENB4均導通，該第一至第四鎖存器Latch1~Latch4中之一個或幾個被位址匯流排16選定接收資料，該資料匯流排18中之資料透過被選定接收資料之鎖存器傳輸到對應之七段發光二極體。
因此，該顯示控制電路10可透過訊號匯流排14和位址匯流排16在該第一至第四鎖存器Latch1~Latch4進行選擇，並將該資料匯流排18中之資料傳輸到對應之七段發光二極體。
綜上所述，本發明符合發明專利要件，爰依法提出專利申請。惟，以上所述者僅為本發明之較佳實施例，舉凡熟悉本案技藝之人士，在爰依本發明精神所作之等效修飾或變化，皆應涵蓋於以下之申請專利範圍內。
10‧‧‧顯示控制電路
12‧‧‧中央處理器
14‧‧‧訊號匯流排
16‧‧‧位址匯流排
18‧‧‧數據匯流排
20‧‧‧鎖存器單元
22‧‧‧顯示單元
圖1係本發明顯示控制電路較佳實施方式之框圖。
圖2係本發明顯示控制電路較佳實施方式之電路圖。
10‧‧‧顯示控制電路
12‧‧‧中央處理器
14‧‧‧訊號匯流排
16‧‧‧位址匯流排
18‧‧‧數據匯流排
20‧‧‧鎖存器單元
22‧‧‧顯示單元

Claims (5)

  1. 一種顯示控制電路，包括一中央處理器、一訊號匯流排、一位址匯流排、一資料匯流排、一鎖存器單元、至少一匯流排開關及一顯示單元，該中央處理器透過該訊號匯流排與該鎖存器單元連接，控制該鎖存器單元是否選定有效，並且透過該位址匯流排與該鎖存器單元連接，控制該鎖存器單元是否接收資料，該中央處理器還透過該資料匯流排依次和該鎖存器單元與該顯示單元連接，在該鎖存器單元被選定有效且接收資料時向該顯示單元傳輸資料，該鎖存器單元包括對應於該至少一匯流排開關之至少一鎖存器，該訊號匯流排包括一晶片選擇訊號線，該晶片選擇訊號線與每一匯流排開關之控制端連接，且在傳輸訊號為低電位時使每一匯流排開關導通，該位址匯流排透過每一匯流排開關與每一對應之鎖存器之輸入使能端連接，並透過其位址位元對該至少一鎖存器進行選擇。
  2. 如申請專利範圍第1項所述之顯示控制電路，其中該顯示單元包括對應於該至少一鎖存器之至少一七段發光二極體，該資料匯流排透過每一鎖存器與每一對應之七段發光二極體連接。
  3. 如申請專利範圍第2項所述之顯示控制電路，其中該鎖存器及七段發光二極體均為四個。
  4. 如申請專利範圍第3項所述之顯示控制電路，其中該訊號匯流排還包括一寫入訊號線，該寫入訊號線和晶片選擇訊號線分別透過一反閘與一反及閘之一輸入引腳連接，該反及閘之輸出引腳與該四個鎖存器之鎖存使能端連接，該寫 入訊號線和晶片選擇訊號線傳輸訊號均為低電位時，該四個鎖存器被選定有效。
  5. 如申請專利範圍第4項所述之顯示控制電路，其中該匯流排開關之數目為四個。
TW096103138A 2007-01-29 2007-01-29 顯示控制電路 TWI394114B (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
TW096103138A TWI394114B (zh) 2007-01-29 2007-01-29 顯示控制電路
US11/778,090 US20080183315A1 (en) 2007-01-29 2007-07-16 Video signal control circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW096103138A TWI394114B (zh) 2007-01-29 2007-01-29 顯示控制電路

Publications (2)

Publication Number Publication Date
TW200832308A TW200832308A (en) 2008-08-01
TWI394114B true TWI394114B (zh) 2013-04-21

Family

ID=39668877

Family Applications (1)

Application Number Title Priority Date Filing Date
TW096103138A TWI394114B (zh) 2007-01-29 2007-01-29 顯示控制電路

Country Status (2)

Country Link
US (1) US20080183315A1 (zh)
TW (1) TWI394114B (zh)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5566300A (en) * 1994-03-29 1996-10-15 Mitsubishi Denki Kabushiki Kaisha Microcomputer with built in debugging capability
US6480974B1 (en) * 1997-12-03 2002-11-12 Micron Technology, Inc. Method for use of bus parking states to communicate diagnostic information
TW575843B (en) * 2002-05-03 2004-02-11 Mitac Int Corp Automatic collection method and device of single step interrupt debug message in bus cycle of computer system
TW200607233A (en) * 2004-04-20 2006-02-16 Renesas Tech Corp Semiconductor integrated circuit device

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5566300A (en) * 1994-03-29 1996-10-15 Mitsubishi Denki Kabushiki Kaisha Microcomputer with built in debugging capability
US6480974B1 (en) * 1997-12-03 2002-11-12 Micron Technology, Inc. Method for use of bus parking states to communicate diagnostic information
TW575843B (en) * 2002-05-03 2004-02-11 Mitac Int Corp Automatic collection method and device of single step interrupt debug message in bus cycle of computer system
TW200607233A (en) * 2004-04-20 2006-02-16 Renesas Tech Corp Semiconductor integrated circuit device

Also Published As

Publication number Publication date
US20080183315A1 (en) 2008-07-31
TW200832308A (en) 2008-08-01

Similar Documents

Publication Publication Date Title
US10002105B2 (en) Display device
US20190114268A1 (en) System level integrated circuit chip
CN107111588A (zh) 经由USB端口使用PCIe协议的数据传输
US20170220519A1 (en) Universal spi (serial peripheral interface)
US20140189177A1 (en) High speed overlay of idle i2c bus bandwidth
JP2011015391A (ja) 入出力終端電圧基準設定の簡易化方法およびシステム
KR102187781B1 (ko) I2c 라우터 시스템
TWI394114B (zh) 顯示控制電路
CN205263790U (zh) 一种显示控制板
CN103293992A (zh) U盘式fpga开发板
CN102136664A (zh) 通信接口转接装置
CN102254469A (zh) 基于嵌入式开发平台的实验装置
CN201698420U (zh) 基于i2c总线的小型可插拔收发光模块控制装置
JP2016035488A (ja) タイミングコントローラおよびそれを用いたディスプレイ装置
JP5237228B2 (ja) 電子機器および回路基板
CN101621549B (zh) 基于神经元芯片的LonWorks节点多I/O设备
CN101236545B (zh) 显示控制电路
CN101354607A (zh) 具有外设接口的显示器及其计算机系统
US7093060B2 (en) Access method and architecture of non-volatile random access memory
TWI706258B (zh) 計算裝置
TWI444986B (zh) 共通電壓產生電路
TWI526842B (zh) 應用於ｘ８６系統之訊號寫入之控制與切換模組
JP3620427B2 (ja) 表示制御装置及び電子機器
US20140337547A1 (en) High speed data transmission structure
KR940009736B1 (ko) 마우스 및 키보드의 호환장치

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees