KR100776738B1 - 반도체 메모리 장치 - Google Patents

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Abstract

본 발명은 메모리 셀어레이가 배열되는 코어블록과 상기 메모리 셀어레이를 구동하기 위한 제어블록을 가지는 뱅크; 접지전원라인을 통해 접지전원이 공급되는 접지전원패드; 상기 접지전원라인과 상기 코어블록을 연결하는 스위치; 상기 스위치의 온/오프를 제어하는 블록제어부를 구비하는 반도체 메모리장치를 제공하여, 접지전원 노이즈의 영향을 최소화하여 안정한 동작을 확보하는 기술을 개시하고 있다.
스위치, 블록제어부, 접지전원, 뱅크, 패드

Description

반도체 메모리 장치{Semiconductor Memory Device}
도 1은 일반적인 뱅크내부에서의 접지전원 연결구조를 나타내는 블록도,
도 2는 도 1의 코어블록내부의 접지전원 연결구조를 상세 도시한 블록도,
도 3은 본 발명에 의한 뱅크내부에서의 접지전원 연결구조를 나타내는 블록도,
도 4는 도 3의 코어블록내부의 접지전원 연결구조를 상세 도시한 블록도,
도 5A 및 5B는 도 3의 블록제어부의 바람직한 실시예를 도시한 회로도,
도 6은 본 발명에 의한 제2실시예를 보여주는 블록도,
도 7은 본 발명에 의한 제3실시예를 보여주는 블록도,
도 8은 본 발명에 의한 제4실시예를 보여주는 블록도,
도 9는 도 8의 뱅크제어부의 바람직한 실시예를 도시한 회로도,
도 10은 본 발명에 의한 제5실시예를 보여주는 블록도,
도 11은 본 발명에 의한 제6실시예를 보여주는 블록도, 및
도 12는 본 발명에 의한 제7실시예를 보여주는 블록도이다.
<도면의 주요 부분에 대한 부호 설명>
100 : 코어블록 200 : 로우제어블록
300 : 컬럼제어블록 400 : 뱅크내부제어블록
500 : 블록제어부 600 : 뱅크제어부
10 : 접지전원패드
본 발명은 반도체 메모리장치(Semiconductor Memory Device)에 관한 것으로, 보다 구체적으로는 접지전원 노이즈(ground noise)를 줄여서 저전력(low power)소비를 달성한 반도체 메모리 장치에 관한 것이다.
반도체 메모리장치의 설계기술 및 공정기술의 발달에 따라 집적도(density)가 높아짐과 함께 점차 낮은 동작전압에서 동작이 가능한 반도체 메모리장치가 개발되고 있다. 반도체 메모리장치의 고집적화 추세에 따라, 메모리회로(memory circuit)를 디자인(design)함에 있어서 서브-미크론(sub-micron)급 이하의 디자인-룰(design-rule)이 적용되고 있다. 이에 따라 메모리회로를 구성하는 각 소자들의 크기는 극미세화되어 가고 있다. 한편, 반도체 메모리장치가 채용되는 시스템은 중앙처리장치(CPU)의 고주파수(high frequency)가 더욱 높아짐에 따라, 반도체 메모리장치 역시 고주파수 동작이 가능하도록 설계된다. 이와 같이 각 소자들의 크기가 극미세화되면서 고주파수 동작이 이루어지는 메모리 회로를 설계하기 위해서는, 기본적으로 전원전압(Vdd)이 점차 낮아질 수 밖에 없다. 예를 들면, 현재 및 차세대 메모리로 각광을 받고 있는 DDR3 이상의 동기식(synchronous) DRAM과 같은 반도체 메모리장치에 있어서는, 전원전압이 1.5V(Volt) 이하로 적용된다. 특히 휴대용 전자 또는/및 통신기기에 탑재되는 디램(DRAM)의 경우에 최근 동작전압이 1.0V이하의 영역까지 연구되고 있다.
이와 같이 반도체 메모리장치가 고주파수 동작과 고집적화가 이루어짐과 함께 저전력소비를 추구함에 따라, 칩(chip) 내부에서의 전류소비 및 노이즈를 효율적으로 해결하는 것이 주된 기술적 과제로 된다. 특히, 뱅크(bank)간에서 발생하는 접지바운싱노이즈(ground bouncing noise)나, 뱅크들의 동작전류 및 리키지전류(leakage current)를 줄이는 것은 매우 중요하며, 이는 곧 반도체 메모리장치의 동작 안정성(stability)에 직결되는 분야이기도 하다.
이와 관련하여 도 1은 일반적인 뱅크내부에서의 접지전원 연결구조를 간략하게 도시한 블록도이다. 일반적으로 반도체 메모리장치는 도 1의 구성과 같은 뱅크가 복수개로 구성된다. 뱅크(bank)의 내부구성은, 메모리셀(memory cell)과 비트라인센스앰프어레이(bitline sense amplifier array)를 구비하는 코어블록(core block) 100과, 상기 코어블록 100의 로우어드레스(row address) 관련신호를 구동하는 로우제어블록(X control block) 200과, 상기 코어블록 100의 컬럼어드레스(column address) 관련신호를 구동하는 컬럼제어블록(Y control block) 300과, 뱅크선택(bank select)명령에 의해 상기 로우제어블록 200 및 컬럼제어블록 300을 제어하기 위한 뱅크내부제어블록(XY control block)으로 이루어진다. 도 1의 구성에서 각 블록 내부의 구성은 공지의 기술로서, 상세회로를 생략하였다.
도 1의 구성에서 접지전원(VSS)의 연결구조를 살피면, 뱅크 외부에 접지패 드(VSS PAD) 10이 배치되고, 상기 접지패드 10에 로우제어블록 200과 컬럼제어블록 300과 뱅크내부제어블록 400이 공통으로 연결되어 있다. 그리고 코어블록 400은 별도로 노드 node A에 연결되어 있는데, 이는 메모리셀(도시되지 않음)영역을 다른 블록들의 노이즈로부터 보호하기 위함이다.
도 2는 도 1의 코어블록 100의 내부 접지전원 연결구조를 상세 도시한 블록도이다. 코어블록 100은, 복수의 메모리셀이 배열되는 셀어레이(cell array) 110과, 메모리셀의 데이터(data)를 센싱(sensing)하는 센스앰프가 복수개로 배열되는 비트라인센스앰프어레이(BLSA array) 120과, 메모리셀의 워드라인(wordline)을 구동하는 서브워드라인드라이버어레이(SWL driver array) 130과, 비트라인 분리신호 및 비트라인 이퀄라이즈 신호를 중계하기 위한 중계기가 배치되는 서브홀(Sub hole) 140으로 구성된다. 도 2의 구성은 반도체 메모리장치가 서브워드라인방식(sub wordline scheme)을 사용한 경우를 나타내고 있다.
도 2의 구성을 살피면, 하나의 접지전원라인 VSS에 비트라인센스앰프어레이120과 서브워드라인드라이버어레이 130과 서브홀 140이 공통으로 접속되어 있다.
한편 반도체 메모리장치의 용량이 커지면서 코어블록 100 내부의 메모리셀의 개수가 증가하게 되고, 이에 따라 비트라인센스앰프 및 서브워드라인드라이버들의 개수도 함께 증가하게 된다. 그리고 코어블록 100을 제어하는 로우제어블록 200과 컬럼제어블록 300과 뱅크내부제어블록 400의 크기 또한 증가하게 된다. 선택된 뱅크 100이 활성화(active)동작을 수행하게 되면, 코어블록 100 내부에서는 많은 수의 트랜지스터(transistor)들이 구동되므로 접지노이즈(ground noise)가 발생하는 데, 동일 뱅크 내부의 다른 블록 즉, 로우제어블록 200과 컬럼제어블록 300과 뱅크내부제어블록 400에 미치는 영향을 최소화하기 위해 도 1과 같이 노드 node A에 연결하여 접지전원을 사용한다. 그러나 이러한 노력에도 불구하고 반도체 메모리장치의 용량은 커짐에 따라, 선택된 뱅크의 활성화동작으로 인한 접지노이즈는 점점 증가하고 있다. 또한 뱅크가 선택되지 않은 상태에서도 뱅크내의 각 제어블록들의 리키지전류(leakage current)의 양도 증가하는데, 이러한 리키지전류는 반도체 메모리장치의 용량증가에 비례하여 계속적으로 증가하는 문제점을 갖게 된다.
본 발명은 상술한 문제점들을 해결하기 위하여 안출된 것으로서, 접지전원노이즈의 영향을 최소화하여 안정한 동작을 확보할 수 있는 반도체 메모리장치를 제공하는 데 그 목적이 있다.
본 발명의 다른 목적은 뱅크의 접지전원연결을 제어가능하도록 하는 반도체 메모리장치를 제공함에 있다.
본 발명의 또다른 목적은 뱅크 외부의 접지전원 노이즈를 차단이 가능하도록 하는 반도체 메모리장치를 제공함에 있다.
본 발명의 또다른 목적은 리키지전류에 의한 영향을 최소화하여 전류소모량을 감소시킬 수 있는 반도체 메모리장치를 제공함에 있다.
상술한 목적들을 달성하기 위한 본 발명의 일 실시예에 의한 반도체 메모리 장치는, 메모리 셀어레이가 배열되는 코어블록과 상기 메모리 셀어레이를 구동하기 위한 제어블록을 가지는 뱅크; 접지전원라인을 통해 접지전원이 공급되는 접지전원패드; 상기 접지전원라인과 상기 코어블록을 연결하는 스위치; 상기 스위치의 온/오프를 제어하는 블록제어부를 구비함을 특징으로 한다. 상기 뱅크는, 메모리 셀어레이와 비트라인센스앰프어레이를 구비하는 코어블록; 상기 코어블록의 로우어드레스 경로를 구동하는 로우제어블록; 상기 코어블록의 컬럼어드레스 경로를 구동하는 컬럼제어블록; 뱅크선택명령에 의해 상기 로우제어블록 및 컬럼제어블록을 제어하기 위한 뱅크내부제어블록을 포함함이 바람직하다. 상기 로우제어블록과 컬럼제어블록 및 뱅크내부제어블록은 상기 접지전원패드에 공통으로 연결됨이 바람직하다. 상기 블록제어부는 클럭인에이블신호와 셀프리프레쉬신호를 입력하는 입력부와, 상기 입력부의 출력신호에 응답하여 상기 스위치를 제어하는 블록제어신호를 출력하는 드라이버를 포함하여 구성함이 바람직하다. 상기 입력부는 상기 클럭인에이블신호와 셀프리프레쉬신호를 입력하는 노아게이트로 구성함이 바람직하다. 상기 드라이버는 상기 입력부의 출력신호를 입력하는 인버터로 구성함이 바람직하다. 한편 상기 드라이버는 상기 입력부의 출력신호를 입력하여 이를 레벨변환하는 레벨쉬프터로 구성할 수도 있다. 상기 스위치는 엔모스트랜지스터로 구성함이 바람직하다. 상기 코어블록은 복수의 메모리셀이 배열되는 셀어레이와, 메모리셀의 데이터를 센싱하는 센스앰프가 복수개로 배열되는 비트라인센스앰프어레이와, 메모리셀의 워드라인을 구동하는 서브워드라인드라이버어레이와, 비트라인 분리신호 및 비트라인 이퀄라이즈 신호를 중계하기 위한 중계기가 배치되는 서브홀을 포함하여 구성됨이 바람직하다. 또한 상기 코어블록은, 상기 비트라인센스앰프어레이와 서브홀에 접지전원을 공급하는 제1코어접지전원라인과, 상기 서브워드라인드라이버어레이에 접지전원을 공급하는 제2코어접지전원라인을 구비함이 바람직하다. 상기 제1접지전원라인과 상기 제2접지전원라인은 상기 스위치로부터 분기되어 배열됨이 바람직하다. 상기 접지전원패드는 뱅크 외부에 배치함이 바람직하다. 상기 블록제어부는 뱅크외부에 배치함이 바람직하다.
또한, 본 발명의 다른 실시예에 의한 반도체 메모리장치는, 메모리 셀어레이가 배열되는 코어블록과 상기 메모리 셀어레이를 구동하기 위한 제어블록을 가지는 뱅크; 접지전원라인을 통해 접지전원이 공급되는 접지전원패드; 상기 접지전원라인과 상기 코어블록을 연결하는 제1코어접지전원라인; 상기 접지전원라인과 상기 코어블록을 연결하는 제2코어접지전원라인; 상기 제1코어접지전원라인상에 형성되는 스위치; 상기 스위치의 온/오프를 제어하는 블록제어부를 구비함을 특징으로 한다. 상기 뱅크는, 메모리 셀어레이와 비트라인센스앰프어레이를 구비하는 코어블록; 상기 코어블록의 로우어드레스 경로를 구동하는 로우제어블록; 상기 코어블록의 컬럼어드레스 경로를 구동하는 컬럼제어블록; 뱅크선택명령에 의해 상기 로우제어블록 및 컬럼제어블록을 제어하기 위한 뱅크내부제어블록을 포함함이 바람직하다. 상기 로우제어블록과 컬럼제어블록 및 뱅크내부제어블록은 상기 접지전원패드에 공통으로 연결됨이 바람직하다. 상기 스위치는 엔모스트랜지스터로 구성함이 바람직하다. 상기 코어블록은 복수의 메모리셀이 배열되는 셀어레이와, 메모리셀의 데이터를 센싱하는 센스앰프가 복수개로 배열되는 비트라인센스앰프어레이와, 메모리셀의 워드 라인을 구동하는 서브워드라인드라이버어레이와, 비트라인 분리신호 및 비트라인 이퀄라이즈 신호를 중계하기 위한 중계기가 배치되는 서브홀을 포함하여 구성됨이 바람직하다. 또한 상기 코어블록은, 상기 비트라인센스앰프어레이와 서브홀은 상기 제1코어접지전원라인에 연결되고, 상기 서브워드라인드라이버어레이는 상기 제2코어접지전원라인에 연결됨이 바람직하다. 상기 접지전원패드는 뱅크 외부에 배치함이 바람직하다. 상기 블록제어부는 뱅크외부에 배치함이 바람직하다.
또한, 본 발명의 또다른 실시예에 의한 반도체 메모리장치는, 메모리 셀어레이가 배열되는 코어블록과 상기 메모리 셀어레이를 구동하기 위한 제어블록을 가지는 뱅크; 접지전원라인을 통해 접지전원이 공급되는 접지전원패드; 상기 접지전원패드와 상기 제어블록을 연결하는 스위치; 상기 스위치의 온/오프를 제어하는 블록제어부를 구비함을 특징으로 한다. 상기 제어블록은, 상기 코어블록의 로우어드레스 경로를 구동하는 로우제어블록; 상기 코어블록의 컬럼어드레스 경로를 구동하는 컬럼제어블록; 뱅크선택명령에 의해 상기 로우제어블록 및 컬럼제어블록을 제어하기 위한 뱅크내부제어블록을 포함함이 바람직하다. 상기 로우제어블록과 컬럼제어블록 및 뱅크내부제어블록은 상기 스위치를 통해 상기 접지전원패드에 공통으로 연결됨이 바람직하다. 상기 블록제어부는 클럭인에이블신호와 셀프리프레쉬신호를 입력하는 입력부와, 상기 입력부의 출력신호에 응답하여 상기 스위치를 제어하는 블록제어신호를 출력하는 드라이버를 포함하여 구성함이 바람직하다. 상기 스위치는 엔모스트랜지스터로 구성함이 바람직하다. 상기 접지전원라인과 상기 코어블록을 연결하는 제1코어접지전원라인과, 상기 접지전원라인과 상기 코어블록을 연결하는 제2코어접지전원라인을 더 구비함이 바람직하다. 상기 코어블록은 복수의 메모리셀이 배열되는 셀어레이와, 메모리셀의 데이터를 센싱하는 센스앰프가 복수개로 배열되는 비트라인센스앰프어레이와, 메모리셀의 워드라인을 구동하는 서브워드라인드라이버어레이와, 비트라인 분리신호 및 비트라인 이퀄라이즈 신호를 중계하기 위한 중계기가 배치되는 서브홀을 포함하여 구성됨이 바람직하다. 또한 상기 코어블록에서, 상기 비트라인센스앰프어레이와 서브홀은 상기 제1코어접지전원라인에 연결되고, 상기 서브워드라인드라이버어레이는 상기 제2코어접지전원라인에 연결됨이 바람직하다. 상기 접지전원패드는 뱅크 외부에 배치함이 바람직하다. 상기 블록제어부는 뱅크외부에 배치함이 바람직하다.
또한, 본 발명의 또다른 실시예에 의한 반도체 메모리장치는, 메모리 셀어레이가 배열되는 코어블록과 상기 메모리 셀어레이를 구동하기 위한 제어블록을 가지는 뱅크; 접지전원라인을 통해 접지전원이 공급되는 접지전원패드; 상기 접지전원패드와 상기 뱅크를 연결하는 스위치; 상기 스위치의 온/오프를 제어하는 뱅크제어부를 구비함을 특징으로 한다. 상기 뱅크는, 메모리 셀어레이와 비트라인센스앰프어레이를 구비하는 코어블록; 상기 코어블록의 로우어드레스 경로를 구동하는 로우제어블록; 상기 코어블록의 컬럼어드레스 경로를 구동하는 컬럼제어블록; 뱅크선택명령에 의해 상기 로우제어블록 및 컬럼제어블록을 제어하기 위한 뱅크내부제어블록을 포함함이 바람직하다. 상기 로우제어블록과 컬럼제어블록 및 뱅크내부제어블록은 상기 스위치에 공통으로 연결됨이 바람직하다. 상기 뱅크제어부는 로우액티브신호를 지연하는 지연부와, 상기 로우액티브신호와 상기 지연부의 출력신호를 입력 하는 입력부와, 상기 입력부의 출력신호에 응답하여 상기 스위치를 제어하는 뱅크제어신호를 출력하는 드라이버를 포함하여 구성함이 바람직하다. 상기 지연부는 인버터체인으로 구성함이 바람직하다. 상기 입력부는 상기 로우액티브신호와 지연부 출력신호를 입력하는 노아게이트로 구성함이 바람직하다. 상기 드라이버는 상기 입력부의 출력신호를 입력하는 인버터로 구성함이 바람직하다. 상기 스위치는 엔모스트랜지스터로 구성함이 바람직하다. 상기 스위치와 상기 코어블록을 연결하는 제1코어접지전원라인과, 상기 스위치와 상기 코어블록을 연결하는 제2코어접지전원라인을 더 구비함이 바람직하다. 상기 코어블록은 복수의 메모리셀이 배열되는 셀어레이와, 메모리셀의 데이터를 센싱하는 센스앰프가 복수개로 배열되는 비트라인센스앰프어레이와, 메모리셀의 워드라인을 구동하는 서브워드라인드라이버어레이와, 비트라인 분리신호 및 비트라인 이퀄라이즈 신호를 중계하기 위한 중계기가 배치되는 서브홀을 포함하여 구성됨이 바람직하다. 또한 상기 코어블록에서, 상기 비트라인센스앰프어레이와 서브홀은 상기 제1코어접지전원라인에 연결되고, 상기 서브워드라인드라이버어레이는 상기 제2코어접지전원라인에 연결됨이 바람직하다. 상기 접지전원패드는 뱅크 외부에 배치함이 바람직하다. 상기 뱅크제어부는 뱅크외부에 배치함이 바람직하다.
또한, 본 발명의 또다른 실시예에 의한 반도체 메모리장치는, 메모리 셀어레이가 배열되는 코어블록과 상기 메모리 셀어레이를 구동하기 위한 제어블록을 가지는 뱅크; 접지전원라인을 통해 접지전원이 공급되는 접지전원패드; 상기 접지전원패드와 상기 뱅크를 연결하는 스위치; 상기 스위치의 온/오프를 제어하는 뱅크제어 부; 상기 스위치와 상기 코어블록을 연결하는 제1코어접지전원라인; 및 상기 접지전원라인과 상기 코어블록을 연결하는 제2코어접지전원라인을 구비함을 특징으로 한다. 상기 뱅크는, 메모리 셀어레이와 비트라인센스앰프어레이를 구비하는 코어블록; 상기 코어블록의 로우어드레스 경로를 구동하는 로우제어블록; 상기 코어블록의 컬럼어드레스 경로를 구동하는 컬럼제어블록; 뱅크선택명령에 의해 상기 로우제어블록 및 컬럼제어블록을 제어하기 위한 뱅크내부제어블록을 포함함이 바람직하다. 상기 로우제어블록과 컬럼제어블록 및 뱅크내부제어블록은 상기 스위치에 공통으로 연결됨이 바람직하다. 상기 스위치는 엔모스트랜지스터로 구성함이 바람직하다. 상기 코어블록은 복수의 메모리셀이 배열되는 셀어레이와, 메모리셀의 데이터를 센싱하는 센스앰프가 복수개로 배열되는 비트라인센스앰프어레이와, 메모리셀의 워드라인을 구동하는 서브워드라인드라이버어레이와, 비트라인 분리신호 및 비트라인 이퀄라이즈 신호를 중계하기 위한 중계기가 배치되는 서브홀을 포함하여 구성됨이 바람직하다. 또한 상기 코어블록에서, 상기 비트라인센스앰프어레이와 서브홀은 상기 제1코어접지전원라인에 연결되고, 상기 서브워드라인드라이버어레이는 상기 제2코어접지전원라인에 연결됨이 바람직하다. 상기 접지전원패드는 뱅크 외부에 배치함이 바람직하다. 상기 뱅크제어부는 뱅크외부에 배치함이 바람직하다.
또한, 본 발명의 또다른 실시예에 의한 반도체 메모리장치는, 상부열에 복수개로 뱅크가 배열되는 제1뱅크그룹; 하부열에 복수개로 뱅크가 배열되는 제2뱅크그룹; 상기 제1뱅크그룹용 제1접지전원라인; 상기 제2뱅크그룹용 제2접지전원라인; 상기 제1뱅크그룹의 각 뱅크와 상기 제1접지전원라인을 대응적으로 연결하는 복수 개의 스위치로 구성되는 제1스위치그룹; 상기 제2뱅크그룹의 각 뱅크와 상기 제2접지전원라인을 대응적으로 연결하는 복수개의 스위치로 구성되는 제2스위치그룹; 상기 제1뱅크그룹과 제2뱅크그룹 사이에 배치되고 상기 제1스위치그룹과 제2스위치그룹의 온/오프를 제어하는 뱅크제어부; 상기 제1접지전원라인과 제2접지전원라인에 연결된 접지전원패드를 구비함을 특징으로 한다. 상기 뱅크는, 메모리 셀어레이와 비트라인센스앰프어레이를 구비하는 코어블록; 상기 코어블록의 로우어드레스 경로를 구동하는 로우제어블록; 상기 코어블록의 컬럼어드레스 경로를 구동하는 컬럼제어블록; 뱅크선택명령에 의해 상기 로우제어블록 및 컬럼제어블록을 제어하기 위한 뱅크내부제어블록을 포함함이 바람직하다. 상기 제1스위치그룹 및 제2스위치그룹의 각 스위치는, 엔모스트랜지스터로 각각 구성함이 바람직하다. 상기 코어블록은 복수의 메모리셀이 배열되는 셀어레이와, 메모리셀의 데이터를 센싱하는 센스앰프가 복수개로 배열되는 비트라인센스앰프어레이와, 메모리셀의 워드라인을 구동하는 서브워드라인드라이버어레이와, 비트라인 분리신호 및 비트라인 이퀄라이즈 신호를 중계하기 위한 중계기가 배치되는 서브홀을 포함하여 구성됨이 바람직하다.
또한, 본 발명의 또다른 실시예에 의한 반도체 메모리장치는, 상부열에 복수개로 뱅크가 배열되는 제1뱅크그룹; 하부열에 복수개로 뱅크가 배열되는 제2뱅크그룹; 상기 제1뱅크그룹용 제1접지전원라인; 상기 제2뱅크그룹용 제2접지전원라인; 상기 제1뱅크그룹의 각 뱅크와 상기 제1접지전원라인을 대응적으로 연결하는 복수개의 스위치로 구성되는 제1스위치그룹; 상기 제2뱅크그룹의 각 뱅크와 상기 제2접지전원라인을 대응적으로 연결하는 복수개의 스위치로 구성되는 제2스위치그룹; 상 기 제1뱅크그룹과 제2뱅크그룹 사이에 배치되고 상기 제1스위치그룹과 제2스위치그룹의 온/오프를 제어하는 뱅크제어부; 상기 제1접지전원라인과 제2접지전원라인에 각각 연결된 접지전원패드; 및 상기 제1뱅크그룹의 각 뱅크 또는 제2뱅크그룹의 각 뱅크와 상기 제1접지전원라인 또는 제2접지전원라인을 직접으로 연결하는 복수개의 코어접지전원라인을 구비함을 특징으로 한다. 상기 뱅크는, 메모리 셀어레이와 비트라인센스앰프어레이를 구비하는 코어블록; 상기 코어블록의 로우어드레스 경로를 구동하는 로우제어블록; 상기 코어블록의 컬럼어드레스 경로를 구동하는 컬럼제어블록; 뱅크선택명령에 의해 상기 로우제어블록 및 컬럼제어블록을 제어하기 위한 뱅크내부제어블록을 포함함이 바람직하다. 상기 제1스위치그룹 및 제2스위치그룹의 각 스위치는, 엔모스트랜지스터로 각각 구성함이 바람직하다. 상기 코어블록은 복수의 메모리셀이 배열되는 셀어레이와, 메모리셀의 데이터를 센싱하는 센스앰프가 복수개로 배열되는 비트라인센스앰프어레이와, 메모리셀의 워드라인을 구동하는 서브워드라인드라이버어레이와, 비트라인 분리신호 및 비트라인 이퀄라이즈 신호를 중계하기 위한 중계기가 배치되는 서브홀을 포함하여 구성됨이 바람직하다. 상기 각 코어접지전원라인은 상기 뱅크내의 코어블록으로 연결됨이 바람직하다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 구체적으로 설명하기로 한다.
도 3은 본 발명에 의한 반도체 메모리장치의 뱅크내부에서의 접지전원 연결구조의 바람직한 일 실시예를 나타내는 블록도이다.
도 3을 참조하면, 본 발명에 의한 반도체 메모리장치는, 메모리 셀어레이가 배열되는 코어블록 100과 상기 메모리 셀어레이를 구동하기 위한 제어블록을 가지는 뱅크 BANK; 접지전원라인을 통해 접지전원 VSS가 공급되는 접지전원패드 10; 상기 접지전원라인과 상기 코어블록 100을 연결하는 스위치 SW-1; 상기 스위치의 온/오프를 제어하는 블록제어부 500를 구비한다.
상기 뱅크 BANK는, 메모리 셀어레이와 비트라인센스앰프어레이를 구비하는 코어블록(CORE block) 100; 상기 코어블록 100의 로우어드레스 경로(row address path)를 구동하는 로우제어블록(X control block) 200; 상기 코어블록 100의 컬럼어드레스 경로(column address path)를 구동하는 컬럼제어블록(Y control block) 300; 뱅크선택명령에 의해 상기 로우제어블록 200 및 컬럼제어블록 300을 제어하기 위한 뱅크내부제어블록(XY control block) 400을 포함하여 구성된다. 상기 로우제어블록 200과 컬럼제어블록 300 및 뱅크내부제어블록 400은 접지전원패드(VSS PAD) 10에 공통으로 연결된다. 스위치 SW-1은 블록제어신호 bkoff을 게이트(gate)로 입력받는 엔모스(NMOS)트랜지스터로 구성함이 바람직하다. 그러나 상기 스위치 SW-1은 엔모스트랜지스터 외에도 다른 스위치특성을 갖는 트랜지스터 등을 이용할 수 있다. 한편 상기 접지전원패드 10은 뱅크 BANK 외부에 배치함이 바람직하다. 또한 상기 블록제어부 500도 뱅크 BANK 외부에 배치함이 바람직하다.
도 3과 같은 본 발명에 의한 접지전원라인 연결구조를 구현하면, 활성화(active)동작시에 코어블록 100에서 발생하는 접지전원 노이즈(ground noise)가 직접적으로 뱅크 BANK 내부의 다른 블록들에게 전달되는 것을 최소화할 수 있게 된 다. 또한 도 3의 구성에서 코어블록 100을 참조하면, 접지전원라인이 스위치 SW-1을 거쳐 2개의 코어접지전원라인 VSSA 및 VSSW로 분기되어 코어블록 100으로 연결되고 있음을 알 수 있다. 이는 코어블록 100 내부를 구성하는 여러 회로들이 서로 접지전원라인상의 노이즈(noise)에 의한 영향을 최소화하기 위함이며, 이에 대한 상세한 내용은 후술될 것이다.
도 4는 도 3의 코어블록 100 내부의 접지전원 연결구조를 상세하게 도시한 블록도이다. 그 구성을 살피면, 코어블록 100은 복수의 메모리셀이 배열되는 셀어레이(Cell array) 110과, 메모리셀의 데이터(data)를 센싱(sensing)하는 센스앰프(sense amplifier)가 복수개로 배열되는 비트라인센스앰프어레이(BLSA array) 120과, 메모리셀의 워드라인(wordline)을 구동하는 서브워드라인드라이버어레이(SWL driver array) 130과, 비트라인 분리신호 및 비트라인 이퀄라이즈 신호를 중계하기 위한 중계기가 배치되는 서브홀(Sub hole) 140을 포함하여 구성된다. 본 발명에서 제안하는 특징적 구성은, 상기 비트라인센스앰프어레이 120과 서브홀 140에 접지전원을 공급하는 제1코어접지전원라인 VSSA와, 상기 서브워드라인드라이버어레이 130에 접지전원을 공급하는 제2코어접지전원라인 VSSW를 구비하는 것이다. 상기 제1접지전원라인 VSSA와 상기 제2접지전원라인 VSSW는 도 3의 스위치 SW-1로부터 분기되어 배열된다.
이와 같이, 코어블록 100에서 사용하는 접지전원라인을 제1접지전원라인 VSSA와 상기 제2접지전원라인 VSSW로 분리함에 의해, 코어블록 100 내부에서의 노이즈 영향을 줄일 수 있게 된다.
그러나 본 발명에 의한 도 4의 구성과 달리, 도 1과 같은 종래의 기술처럼 하나의 접지전원라인을 사용하여 비트라인센스앰프어레이 120과 서브워드라인드라이버어레이 130 및 서브홀 140 모두에 공통으로 사용할 수도 있는데, 이는 도 3의 블록제어부 500에 의해 제어되는 스위치 SW-1의 구성에 의한 노이즈 억제효과가 더욱 크기 때문이다.
도 5A 및 5B는 도 3의 블록제어부 500의 바람직한 실시예들을 도시한 회로도이다. 도 5A의 구성을 참조하면, 도 3의 블록제어부 500은, 클럭인에이블(clock enable)신호 CKE와 셀프리프레쉬(self refresh)신호 SREF를 입력하는 입력부 NOR1과, 상기 입력부 NOR1의 출력신호에 응답하여 스위치 SW-1을 제어하는 블록제어신호 bkoff를 출력하는 드라이버(driver) I1으로 구성된다. 상기 입력부 NOR1은 상기 클럭인에이블신호 CKE와 셀프리프레쉬신호 SREF를 입력하는 노아게이트(NOR gate)로 구성함이 바람직하다. 상기 드라이버 I1은 상기 입력부 NOR1의 출력신호를 입력하는 인버터(inverter)로 구성함이 바람직하다.
도 5A에서 클럭인에이블신호 CKE는 반도체 메모리장치 외부에서 입력되는 신호로서, 파워다운모드(power down mode) 또는 셀프리프레쉬모드(self refresh mode)시에 논리 로우(low)레벨로 유지되는 신호이고, 셀프리프레쉬신호 SREF는 셀프리프레쉬 동작시에만 논리 하이(high)레벨로 유지되는 신호이다. 따라서 프리차지(precharge) 파워다운모드로 동작하게 되면, 클럭인에이블신호 CKE와 셀프리프레쉬신호 SREF 모두 논리 로우(low)레벨로 되므로, 블록제어신호 bkoff는 논리 로우(low)레벨이 되어 도 3의 스위치 SW-1을 오프(off)시킨다. 한편 셀프리프레쉬동 작이 이루어지면, 클럭인에이블신호 CKE가 논리 로우(low)레벨을 유지하지만 셀프리프레쉬신호 SREF가 논리 하이(high)로 인에이블되어 블록제어신호 bkoff는 논리 하이(high)로 구동되어 스위치 SW-1을 온(on)시킨다. 따라서 프리차지 파워다운모드와 같이 외부 명령에 의해 뱅크가 동작하지 않는 경우에는 코어블록 100의 비트라인센스앰프어레이 120과 서브홀 140에서 존재하는 리키지전류를 차단할 수 있고, 이로부터 전류소모를 감소시킬 수 있다.
한편 도 5B는 드라이버 I1을 레벨쉬프터(level shifter)로 구현하여 입력부NOR2의 출력신호를 입력하여 이를 레벨변환하는 구동하는 실시예이다. 이는 외부에서 공급되는 전원전압 VDD보다 전위가 더 높은 승압전압 VPP를 이용하여 스위치 SW-1의 온/오프(on/off) 동작을 제어하고자 하는 구성이다.
이와 같이, 본 발명에 의한 블록제어부 500 및 스위치 SW-1에 의해, 뱅크 또는 코어블록의 접지전원연결을 제어가능하도록 함에 의해, 접지전원노이즈의 영향을 최소화하여 안정한 동작을 확보할 수 있게 된다. 또한 뱅크 외부의 접지전원 노이즈를 차단이 가능함에 따라, 리키지전류에 의한 영향을 최소화하여 전류소모량을 감소시킬 수 있게 된다.
도 6은 본 발명에 의한 제2실시예를 보여주는 블록도이다. 도 6에 도시된 본 발명에 의한 반도체 메모리장치는, 메모리 셀어레이가 배열되는 코어블록과 상기 메모리 셀어레이를 구동하기 위한 제어블록을 가지는 뱅크 BANK; 접지전원라인을 통해 접지전원 VSS가 공급되는 접지전원패드 10; 상기 접지전원라인과 상기 코어블록을 연결하는 제1코어접지전원라인 VSSA; 상기 접지전원라인과 상기 코어블록을 연결하는 제2코어접지전원라인 VSSW; 상기 제1코어접지전원라인 VSSA상에 형성되는 스위치 SW-2; 상기 스위치 SW-2의 온/오프를 제어하는 블록제어부 500을 구비한다. 상기 뱅크 BANK는, 메모리 셀어레이와 비트라인센스앰프어레이를 구비하는 코어블록 100; 상기 코어블록 100의 로우어드레스 경로를 구동하는 로우제어블록 200; 상기 코어블록 100의 컬럼어드레스 경로를 구동하는 컬럼제어블록 300; 뱅크선택명령에 의해 상기 로우제어블록 200 및 컬럼제어블록 300을 제어하기 위한 뱅크내부제어블록 400을 포함한다. 상기 로우제어블록 200과 컬럼제어블록 300 및 뱅크내부제어블록 400은 상기 접지전원패드 10에 공통으로 연결된다. 상기 스위치 SW-2는 엔모스(NMOS)트랜지스터로 구성함이 바람직하다. 상기 블록제어부 500은, 전술한 도 5A 및 5B와 동일한 구성으로 실시하였다. 상기 코어블록 100 내부의 구성은 전술한 도 4의 구성과 동일하게 실시하였다. 상기 코어블록 100 내부구성에서, 비트라인센스앰프어레이와 서브홀은 상기 제1코어접지전원라인 VSSA에 연결되고, 서브워드라인드라이버어레이는 상기 제2코어접지전원라인 VSSW에 연결됨이 바람직하다. 상기 접지전원패드 10은 뱅크 BANK 외부에 배치함이 바람직하다. 상기 블록제어부 500도 뱅크 BANK 외부에 배치함이 바람직하다.
상기 도 6의 실시예 구성상의 특징은, 코어블록 100에서 서브워드라인드라이버어레이에 연결된 접지전원라인 VSSW를 뱅크 BANK 외부에서 접지전원라인 VSS(즉, 노드 node A)와 직접 연결시키고, 코어블록 100에서 사용하는 또다른 접지전원라인 VSSA는 스위치 SW-2를 통해 접지전원라인 VSS와의 연결을 제어하는 것이다. 이처럼 접지전원라인 VSSW를 블록제어부 500를 통해 제어하지 않는 이유는, 활성 화(active)되지 않았을 때 서브워드라인 SWL의 레벨이 접지전원 레벨을 유지하고 있음에 의해, 셀(cell)의 데이터(data)를 유지하기 용이하기 때문이다.
도 7은 본 발명에 의한 제3실시예를 보여주는 블록도이다. 도 7에 도시된 본 발명의 또다른 실시예에 의한 반도체 메모리장치는, 메모리 셀어레이가 배열되는 코어블록과 상기 메모리 셀어레이를 구동하기 위한 제어블록을 가지는 뱅크 BANK; 접지전원라인을 통해 접지전원 VSS가 공급되는 접지전원패드 10; 상기 접지전원패드 10과 상기 제어블록을 연결하는 스위치 SW-3; 상기 스위치 SW-3의 온/오프를 제어하는 블록제어부 500을 구비함을 특징으로 한다. 상기 제어블록은, 상기 코어블록 100의 로우어드레스 경로를 구동하는 로우제어블록 200; 상기 코어블록 100의 컬럼어드레스 경로를 구동하는 컬럼제어블록 300; 뱅크선택명령에 의해 상기 로우제어블록 200 및 컬럼제어블록 300을 제어하기 위한 뱅크내부제어블록 400을 포함함이 바람직하다. 상기 로우제어블록 200과 컬럼제어블록 300 및 뱅크내부제어블록 400은 상기 스위치 SW-3을 통해 상기 접지전원패드에 공통으로 연결된다. 상기 블록제어부는 전술한 도 5A 및 5B의 실시예구성과 동일하게 실시함이 바람직하다. 상기 스위치 SW-3은 엔모스(NMOS)트랜지스터로 구성함이 바람직하다. 도 7에 도시된 바와 같이, 접지전원라인(즉, 노드 node A)과 코어블록 100을 연결하는 제1코어접지전원라인 VSSA와, 상기 접지전원라인과 상기 코어블록 100을 연결하는 제2코어접지전원라인 VSSA가 코어블록 100과 접지전원라인(즉, 노드 node A)을 직접 연결하고 있다. 상기 코어블록은 전술한 도 4의 구성과 동일하게 구성하였다. 또한 상기 코어블록에서, 상기 비트라인센스앰프어레이와 서브홀은 상기 제1코어접지전원라인 VSSA에 연결되고, 상기 서브워드라인드라이버어레이는 상기 제2코어접지전원라인 VSSW에 연결됨이 바람직하다. 상기 접지전원패드 10은 뱅크 BANK 외부에 배치함이 바람직하다. 상기 블록제어부 500도 뱅크 BANK 외부에 배치함이 바람직하다.
상기 도 7의 실시예 구성상의 특징은, 블록제어부 500의 출력신호 bkoff에 의해 제어되는 스위치 SW-3이, 접지전원패드 10과 제어블록(즉, 로우제어블록 200과 컬럼제어블록 300 및 뱅크내부제어블록 400) 사이에 구성된 것이다. 이는 로우제어블록 200과 컬럼제어블록 300 및 뱅크내부제어블록 400 각각에서 소모되는 리키지전류 소모를 감소시키고, 또한 뱅크 BANK 외부로부터 전해지는 접지노이즈(ground noise)로부터 상기 로우제어블록 200과 컬럼제어블록 300 및 뱅크내부제어블록 400이 영향을 받지 않도록 하기 위함이다. 상기 도 7의 실시예는 특히, 제어블록(즉, 로우제어블록 200과 컬럼제어블록 300 및 뱅크내부제어블록 400)이 접지노이즈에 취약할 시에 효과적인 실시 구성이다.
도 8은 본 발명에 의한 제4실시예를 보여주는 블록도이다. 도 8에 도시된 본 발명의 또다른 실시예에 의한 반도체 메모리장치는, 메모리 셀어레이가 배열되는 코어블록과 상기 메모리 셀어레이를 구동하기 위한 제어블록을 가지는 뱅크 BANK; 접지전원라인을 통해 접지전원 VSS가 공급되는 접지전원패드 10; 상기 접지전원패드와 상기 뱅크 BANK를 연결하는 스위치 SW-4; 상기 스위치의 온/오프를 제어하는 뱅크제어부 600을 구비함을 특징으로 한다. 상기 뱅크는, 메모리 셀어레이와 비트라인센스앰프어레이를 구비하는 코어블록 100; 상기 코어블록 100의 로우어드레스 경로를 구동하는 로우제어블록 200; 상기 코어블록 100의 컬럼어드레스 경로를 구 동하는 컬럼제어블록 300; 뱅크선택명령에 의해 상기 로우제어블록 200 및 컬럼제어블록 300을 제어하기 위한 뱅크내부제어블록 400을 포함한다. 상기 로우제어블록 200과 컬럼제어블록 300 및 뱅크내부제어블록 400은 상기 스위치 SW-4에 공통으로 연결된다. 상기 스위치 SW-4는 엔모스(NMOS)트랜지스터로 구성함이 바람직하다. 상기 스위치 SW-4에는, 상기 스위치 SW-4와 상기 코어블록 100을 연결하는 제1코어접지전원라인 VSSA와, 상기 스위치 SW-4와 상기 코어블록 100을 연결하는 제2코어접지전원라인 VSSW가 연결된다. 상기 코어블록은 전술한 도 4의 구성과 동일하게 구성하였다. 상기 스위치 SW-4는 뱅크 BANK 외부에 배치함이 바람직하다. 또한 상기 접지전원패드 10은 뱅크 BANK 외부에 배치함이 바람직하다. 또한 상기 뱅크제어부 600은 뱅크 BANK 외부에 배치함이 바람직하다.
상기 도 8의 실시예 구성상의 특징은, 뱅크제어부 600의 출력신호 bnoff에 의해 제어되는 스위치 SW-4가, 접지전원패드 10과 뱅크 전체 사이에 구성된 것이다. 이는 뱅크 BANK를 구성하는 코어블록 100과 로우제어블록 200과 컬럼제어블록 300 및 뱅크내부제어블록 400 각각에서 소모되는 리키지전류 소모를 감소시키고, 또한 뱅크 BANK 외부로부터 전해지는 접지노이즈(ground noise)로부터 상기 뱅크 내부의 모든 블록들이 영향을 받지 않도록 하기 위함이다.
전술한 도 3과 도 6 및 도 7은 블록(block)을 제어하는 방식(scheme)인데 비하여, 도 8의 실시예구성은 뱅크(bank)를 제어하는 방식을 보여주는 실시예이다.
도 9는 도 8의 뱅크제어부 600의 바람직한 실시예를 도시한 회로도이다. 도시된 바와 같이, 뱅크제어부 600은, 로우액티브신호 RATV를 지연하는 지연부 D1과, 상기 로우액티브신호 RATV와 상기 지연부 D1의 출력신호를 입력하는 입력부 NOR3와, 상기 입력부 NOR3의 출력신호에 응답하여 스위치 SW-4를 제어하는 뱅크제어신호 bnoff를 출력하는 드라이버 I2로 실시 구성하였다. 상기 지연부 D1은 인버터체인(inverter chain)으로 구성함이 바람직하다. 상기 입력부 NOR3은 상기 로우액티브신호 RATV와 지연부 출력신호를 입력하는 노아게이트(NOR gate)로 구성함이 바람직하다. 상기 드라이버 I2는 상기 입력부 NOR3의 출력신호를 입력하는 인버터(inverter)로 구성함이 바람직하다.
도 9를 참조하면, 뱅크제어부 600은 선택된 뱅크 BANK의 활성화(active)정보를 가지는 로우액티브신호 RATV를 이용하여 실현한 것이다. 그래서 로우액티브신호 RATV가 논리 하이(high)로 인에이블되면 뱅크제어신호 bnoff가 논리 하이(high)로 되면서 스위치 SW-4를 온(on)시키고, 로우액티브신호 RATV가 논리 로우(low)로 디스에이블되면 지연부 D1을 통해 일정한 지연시간을 가진 후, 뱅크제어신호 bnoff가 논리 로우(low)로 되면서 스위치 SW-4를 오프(off)시킨다. 여기에서 일정한 지연시간을 주는 이유는, 활성화(active)동작에 의해 높아진 접지전원레벨을 원래의 접지전원레벨로 낮추어 주기 위해 시간이 필요하기 때문이다. 상기 지연시간은 반도체 메모리장치의 특성을 고려하여 적절히 설정할 수 있으며, 이는 지연부 D1을 구성하는 인버터들의 개수를 조절하여 용이하게 구현할 수 있을 것이다.
한편, 전술한 도 5A 및 5B의 블록제어부(block control unit) 500과, 도 9의 뱅크제어부(bank control unit) 600은 서로 다른 실시구성으로 하였지만, 이는 같이 사용할 수도 있음을 주목하여야 할 것이다. 즉, 블록제어부 500의 실시구성을 도 9와 같은 회로로 실시할 수 있고, 또한 뱅크제어부 600의 구성을 도 5A 또는 5B와 같은 회로로 실시할 수도 있음을 밝혀둔다.
도 10은 본 발명에 의한 제5실시예를 보여주는 블록도이다. 도 10에 도시된 본 발명의 또다른 실시예에 의한 반도체 메모리장치는, 메모리 셀어레이가 배열되는 코어블록과 상기 메모리 셀어레이를 구동하기 위한 제어블록을 가지는 뱅크 BANK; 접지전원라인을 통해 접지전원 VSS가 공급되는 접지전원패드 10; 상기 접지전원패드 10과 상기 뱅크BANK를 연결하는 스위치 SW-5; 상기 스위치 SW-5의 온/오프를 제어하는 뱅크제어부 600; 상기 스위치 SW-5와 상기 코어블록을 연결하는 제1코어접지전원라인 VSSA; 및 상기 접지전원라인(즉, 노드 node A)과 상기 코어블록을 연결하는 제2코어접지전원라인 VSSW를 구비함을 특징으로 한다. 상기 뱅크 BANK는, 메모리 셀어레이와 비트라인센스앰프어레이를 구비하는 코어블록 100; 상기 코어블록 100의 로우어드레스 경로를 구동하는 로우제어블록 200; 상기 코어블록 100의 컬럼어드레스 경로를 구동하는 컬럼제어블록 300; 뱅크선택명령에 의해 상기 로우제어블록 200 및 컬럼제어블록 300을 제어하기 위한 뱅크내부제어블록 400을 포함하여 구성된다. 상기 로우제어블록 200과 컬럼제어블록 300 및 뱅크내부제어블록 400은 상기 스위치 SW-5에 공통으로 연결된다. 상기 뱅크제어부는 전술한 도 9의 구성과 동일하게 실시하였다. 상기 스위치 SW-5는 엔모스(NMOS)트랜지스터로 구성함이 바람직하다. 상기 코어블록은 전술한 도 4의 구성과 동일하게 실시하였다. 상기 스위치 SW-5는 뱅크 BANK 외부에 배치함이 바람직하다. 또한 상기 접지전원패드 10도 뱅크 BANK 외부에 배치함이 바람직하다. 상기 뱅크제어부 600도 뱅크 BANK 외 부에 배치함이 바람직하다.
상기 도 10의 실시예 구성상의 특징은, 코어블록 100에서 서브워드라인드라이버어레이에 연결된 접지전원라인 VSSW를 뱅크 BANK 외부에서 접지전원라인 VSS(즉, 노드 node A)와 직접 연결시키고, 뱅크 BANK 내부의 다른 모든 블록은 스위치 SW-5를 통해 접지전원패드 10으로 연결될 수 있도록 한 것이다. 그래서 뱅크제어부 600의 출력신호인 bnoff의 논리레벨에 따라 코어블록 100의 접지전원라인 VSSA와 로우제어블록 200과 컬럼제어블록 300 및 뱅크내부제어블록 400에서 소모되는 리키지전류의 소모를 단속할 수 있게 된다. 그리고 주변회로 또는 주변 뱅크의 선택에 따라 발생되는 접지전원 노이즈에 의한 영향을 최소화할 수 있게 된다.
도 11은 본 발명에 의한 제6실시예를 보여주는 블록도로서, 전술한 도 8과 같은 실시예를 칩(chip) 내부의 모든 뱅크(bank)에 적용할 시에 효과적으로 구현한 실시예를 도시하고 있다. 도 11에 도시된 본 발명에 의한 반도체 메모리장치는, 상부열(이는 칩의 한쪽방향으로 길게 배열되어 있는 것을 의미하며, 최근에 개발이 급속도로 이루어지고 있는 멀티칩패키지(MCP; Multi-Chip Package)에서의 상층(upper layer)에 실시하는 경우까지 확대될 수 있을 것이다)에 복수개로 뱅크 BANK가 배열되는 제1뱅크그룹(도 11에서의 상부 4개의 뱅크를 나타냄); 하부열(이는 칩의 다른 한쪽방향으로 길게 배열되어 있는 것을 의미하며, 상기 멀티칩패키지(MCP; Multi-Chip Package)에서의 하층(lower layer)에 실시하는 경우까지 확대될 수 있을 것이다)에 복수개로 뱅크 BANK가 배열되는 제2뱅크그룹(도 11에서의 하부 4개의 뱅크를 나타냄); 상기 제1뱅크그룹용 제1접지전원라인 VSS1; 상기 제2뱅 크그룹용 제2접지전원라인 VSS2; 상기 제1뱅크그룹의 각 뱅크와 상기 제1접지전원라인 VSS1을 대응적으로 연결하는 복수개의 스위치로 구성되는 제1스위치그룹 SW-G1; 상기 제2뱅크그룹의 각 뱅크와 상기 제2접지전원라인 VSS2를 대응적으로 연결하는 복수개의 스위치로 구성되는 제2스위치그룹 SW-G2; 상기 제1뱅크그룹과 제2뱅크그룹 사이에 배치되고 상기 제1스위치그룹 SW-G1과 제2스위치그룹 SW-G2의 온/오프를 제어하는 뱅크제어부 600; 상기 제1접지전원라인 VSS1과 제2접지전원라인 VSS2에 각각 연결된 접지전원패드 10A 및 10B를 구비함을 특징으로 한다. 상기 제1 및 제2뱅크그룹을 구성하는 각 뱅크는, 전술한 도 8의 구성과 동일하게 실시하였다. 상기 뱅크제어부 600은 전술한 도 9의 구성과 동일하게 실시함이 바람직하다. 상기 제1스위치그룹 SW-G1 및 제2스위치그룹 SW-G2의 각 스위치는, 엔모스(NMOS)트랜지스터로 각각 구성함이 바람직하다. 상기 제1스위치그룹 SW-G1 및 제2스위치그룹 SW-G2는 제1 및 제2뱅크그룹 외부에 배치하되, 도시된 바와 같이 그 사이에 배치함이 바람직하다. 또한 상기 접지전원패드 10A 및 10B도 제1 및 제2뱅크그룹 외부에 배치하되, 도시된 바와 같이 그 사이에 배치함이 바람직하다. 또한 상기 접지전원패드 10A 및 10B는 도시된 바와 같이, 2개만을 구현한 예를 들었으나, 그 개수는 적절히 조절될 수 있을 것이다. 상기 뱅크제어부 600도 제1 및 제2뱅크그룹 외부에 배치하되, 도시된 바와 같이, 신호전송을 고려하여 제1 및 제2뱅크그룹 사이의 한 중앙(center)에 배치함이 바람직하다. 상기 뱅크제어부(bank control unit) 600은 단위 뱅크의 선택과 활성화정보를 가지고 있는 신호를 이용하여 구현될 수 있음은 전술한 바와 같으며, 그 실시예는 달라질 수 있을 것이다.
도 11과 같은 구성을 갖게 되면, 주변 뱅크 동작에 의한 접지전원 노이즈(noise)를 쉽게 차단할 수 있고, 또한 여러 개의 뱅크가 연속적으로 선택되어 동작하는 뱅크인터리브(bank interleave)동작에서의 접지전원 노이즈 또한 최소화할 수 있게 된다.
도 12는 본 발명에 의한 제7실시예를 보여주는 블록도로서, 전술한 도 10과 같은 실시예를 칩(chip) 내부의 모든 뱅크(bank)에 적용할 시에 효과적으로 구현한 실시예를 도시하고 있다. 도 12에 도시된 본 발명에 의한 반도체 메모리장치는, 상부열(이는 칩의 한쪽방향으로 길게 배열되어 있는 것을 의미하며, 멀티칩패키지(MCP; Multi-Chip Package)에서의 상층(upper layer)에 실시하는 경우까지 확대될 수 있을 것이다)에 복수개로 뱅크 BANK가 배열되는 제1뱅크그룹(도 12에서의 상부 4개의 뱅크를 나타냄); 하부열(이는 칩의 다른 한쪽방향으로 길게 배열되어 있는 것을 의미하며, 상기 멀티칩패키지(MCP; Multi-Chip Package)에서의 하층(lower layer)에 실시하는 경우까지 확대될 수 있을 것이다)에 복수개로 뱅크 BANK가 배열되는 제2뱅크그룹(도 12에서의 하부 4개의 뱅크를 나타냄); 상기 제1뱅크그룹용 제1접지전원라인 VSS1; 상기 제2뱅크그룹용 제2접지전원라인 VSS2; 상기 제1뱅크그룹의 각 뱅크와 상기 제1접지전원라인 VSS1을 대응적으로 연결하는 복수개의 스위치로 구성되는 제1스위치그룹 SW-G1; 상기 제2뱅크그룹의 각 뱅크와 상기 제2접지전원라인 VSS2를 대응적으로 연결하는 복수개의 스위치로 구성되는 제2스위치그룹 SW-G2; 상기 제1뱅크그룹과 제2뱅크그룹 사이에 배치되고 상기 제1스위치그룹 SW-G1과 제2스위치그룹 SW-G2의 온/오프를 제어하는 뱅크제어부 600; 상기 제1접지전 원라인 VSS1과 제2접지전원라인 VSS2에 각각 연결된 접지전원패드 10A 및 10B; 상기 제1뱅크그룹의 뱅크 또는 제2뱅크그룹의 뱅크와 상기 제1접지전원라인 또는 제2접지전원라인을 직접으로 연결하는 복수개의 코어접지전원라인 VSSW을 구비함을 특징으로 한다. 상기 제1 및 제2뱅크그룹을 구성하는 각 뱅크는, 전술한 도 10의 구성과 동일하게 실시하였다. 상기 뱅크제어부 600은 전술한 도 9의 구성과 동일하게 실시함이 바람직하다. 상기 제1스위치그룹 SW-G1 및 제2스위치그룹 SW-G2의 각 스위치는, 엔모스(NMOS)트랜지스터로 각각 구성함이 바람직하다. 상기 제1스위치그룹 SW-G1 및 제2스위치그룹 SW-G2는 제1 및 제2뱅크그룹 외부에 배치하되, 도시된 바와 같이 그 사이에 배치함이 바람직하다. 또한 상기 접지전원패드 10A 및 10B도 제1 및 제2뱅크그룹 외부에 배치하되, 도시된 바와 같이 그 사이에 배치함이 바람직하다. 또한 상기 접지전원패드 10A 및 10B는 도시된 바와 같이, 2개만을 구현한 예를 들었으나, 그 개수는 적절히 조절될 수 있을 것이다. 상기 뱅크제어부 600도 제1 및 제2뱅크그룹 외부에 배치하되, 도시된 바와 같이, 신호전송을 고려하여 제1 및 제2뱅크그룹 사이의 한 중앙(center)에 배치함이 바람직하다. 상기 뱅크제어부(bank control unit) 600은 단위 뱅크의 선택과 활성화정보를 가지고 있는 신호를 이용하여 구현될 수 있음은 전술한 바와 같으며, 그 실시예는 달라질 수 있을 것이다.
도 12과 같은 구성을 갖게 되면, 주변 뱅크 동작에 의한 접지전원 노이즈(noise)를 쉽게 차단할 수 있고, 또한 여러 개의 뱅크가 연속적으로 선택되어 동작하는 뱅크인터리브(bank interleave)동작에서의 접지전원 노이즈 또한 최소화할 수 있게 된다.
상술한 바에 따르면, 본 발명에 의한 반도체 메모리장치는, 뱅크의 내부 또는 외부의 접지전원 연결을 제어회로로 단속할 수 있도록 함에 의해, 리키지전류를 차단하여 전류 소모량을 감소시킬 수 있고, 뱅크 외부의 접지전원 노이즈를 최소화할 수 있게 된다.
한편, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범주 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
본 발명에 의하면 블록제어부 500 또는 뱅크제어부 600에 의해 제어되는 스위치에 의해, 코어블록과 제어블록 그리고 뱅크의 접지전원연결을 제어가능하도록 함에 의해, 접지전원노이즈의 영향을 최소화하여 안정한 동작을 확보할 수 있게 된다. 또한 뱅크 외부의 접지전원 노이즈를 차단이 가능함에 따라, 리키지전류에 의한 영향을 최소화하여 전류소모량을 감소시키는 효과가 있다.

Claims (60)

  1. 반도체 메모리장치에 있어서,
    메모리 셀어레이가 배열되는 코어블록과 상기 메모리 셀어레이를 구동하기 위한 제어블록을 가지는 뱅크;
    접지전원라인을 통해 접지전원이 공급되는 접지전원패드;
    상기 접지전원라인과 상기 코어블록을 연결하여, 상기 코어블록에 발생되는 접지전원 노이즈가 상기 뱅크의 제어블록으로 전달됨을 차단하는 스위치; 및
    상기 스위치의 온/오프를 제어하는 블록제어부를 구비함을 특징으로 하는 반도체 메모리장치.
  2. 제 1 항에 있어서,
    상기 뱅크는, 메모리 셀어레이와 비트라인센스앰프어레이를 구비하는 코어블록; 상기 코어블록의 로우어드레스 경로를 구동하는 로우제어블록; 상기 코어블록의 컬럼어드레스 경로를 구동하는 컬럼제어블록; 및 뱅크선택명령에 의해 상기 로우제어블록 및 컬럼제어블록을 제어하기 위한 뱅크내부제어블록을 포함하여 구성됨을 특징으로 하는 반도체 메모리장치.
  3. 제 2 항에 있어서,
    상기 로우제어블록과 컬럼제어블록 및 뱅크내부제어블록은 상기 접지전원패드에 공통으로 연결됨을 특징으로 하는 반도체 메모리장치.
  4. 제 1 항 또는 제 2 항에 있어서,
    상기 블록제어부는 클럭인에이블신호와 셀프리프레쉬신호를 입력하는 입력부와, 상기 입력부의 출력신호에 응답하여 상기 스위치를 제어하는 블록제어신호를 출력하는 드라이버를 포함하여 구성함을 특징으로 하는 반도체 메모리장치.
  5. 제 4 항에 있어서,
    상기 입력부는 상기 클럭인에이블신호와 셀프리프레쉬신호를 입력하는 노아게이트로 구성함을 특징으로 하는 반도체 메모리장치.
  6. 제 4 항에 있어서,
    상기 드라이버는 상기 입력부의 출력신호를 입력하는 인버터로 구성함을 특징으로 하는 반도체 메모리장치.
  7. 제 4 항에 있어서,
    상기 드라이버는 상기 입력부의 출력신호를 입력하여 이를 레벨변환하는 레벨쉬프터로 구성함을 특징으로 하는 반도체 메모리장치.
  8. 제 1 항 또는 제 2 항에 있어서,
    상기 스위치는 엔모스트랜지스터로 구성함을 특징으로 하는 반도체 메모리장치.
  9. 제 2 항에 있어서,
    상기 코어블록은 복수의 메모리셀이 배열되는 셀어레이와, 메모리셀의 데이터를 센싱하는 센스앰프가 복수개로 배열되는 비트라인센스앰프어레이와, 메모리셀의 워드라인을 구동하는 서브워드라인드라이버어레이와, 및 비트라인 분리신호 및 비트라인 이퀄라이즈 신호를 중계하기 위한 중계기가 배치되는 서브홀을 포함하여 구성함을 특징으로 하는 반도체 메모리장치.
  10. 제 9 항에 있어서,
    상기 코어블록은, 상기 비트라인센스앰프어레이와 서브홀에 접지전원을 공급하는 제1코어접지전원라인과, 상기 서브워드라인드라이버어레이에 접지전원을 공급하는 제2코어접지전원라인을 더 구비함을 특징으로 하는 반도체 메모리장치.
  11. 제 10 항에 있어서,
    상기 제1접지전원라인과 상기 제2접지전원라인은 상기 스위치로부터 분기되어 배열됨을 특징으로 하는 반도체 메모리장치.
  12. 제 1 항 또는 제 2 항에 있어서,
    상기 접지전원패드는 상기 뱅크 외부에 배치함을 특징으로 하는 반도체 메모리장치.
  13. 제 1 항 또는 제 2 항에 있어서,
    상기 블록제어부는 상기 뱅크 외부에 배치함을 특징으로 하는 반도체 메모리장치.
  14. 반도체 메모리장치에 있어서,
    메모리 셀어레이가 배열되는 코어블록과 상기 메모리 셀어레이를 구동하기 위한 제어블록을 가지는 뱅크;
    접지전원라인을 통해 접지전원이 공급되는 접지전원패드;
    상기 접지전원라인과 상기 코어블록을 연결하는 제1코어접지전원라인;
    상기 접지전원라인과 상기 코어블록을 연결하는 제2코어접지전원라인;
    상기 제1코어접지전원라인상에 형성되는 스위치; 및
    상기 스위치의 온/오프를 제어하는 블록제어부를 구비함을 특징으로 하는 반도체 메모리장치.
  15. 제 14 항에 있어서,
    상기 뱅크는, 메모리 셀어레이와 비트라인센스앰프어레이를 구비하는 코어블록; 상기 코어블록의 로우어드레스 경로를 구동하는 로우제어블록; 상기 코어블록 의 컬럼어드레스 경로를 구동하는 컬럼제어블록; 뱅크선택명령에 의해 상기 로우제어블록 및 컬럼제어블록을 제어하기 위한 뱅크내부제어블록을 포함하여 구성됨을 특징으로 하는 반도체 메모리장치.
  16. 제 15 항에 있어서,
    상기 로우제어블록과 컬럼제어블록 및 뱅크내부제어블록은 상기 접지전원패드에 공통으로 연결됨을 특징으로 하는 반도체 메모리장치.
  17. 제 14 항에 있어서,
    상기 블록제어부는 클럭인에이블신호와 셀프리프레쉬신호를 입력하는 입력부와, 상기 입력부의 출력신호에 응답하여 상기 스위치를 제어하는 블록제어신호를 출력하는 드라이버를 포함하여 구성함을 특징으로 하는 반도체 메모리장치.
  18. 제 14 항에 있어서,
    상기 스위치는 엔모스트랜지스터로 구성함을 특징으로 하는 반도체 메모리장치.
  19. 제 15 항에 있어서,
    상기 코어블록은 복수의 메모리셀이 배열되는 셀어레이와, 메모리셀의 데이터를 센싱하는 센스앰프가 복수개로 배열되는 비트라인센스앰프어레이와, 메모리셀 의 워드라인을 구동하는 서브워드라인드라이버어레이와, 비트라인 분리신호 및 비트라인 이퀄라이즈 신호를 중계하기 위한 중계기가 배치되는 서브홀을 포함하여 구성됨을 특징으로 하는 반도체 메모리장치.
  20. 제 19 항에 있어서,
    상기 코어블록은, 상기 비트라인센스앰프어레이와 서브홀은 상기 제1코어접지전원라인에 연결되고, 상기 서브워드라인드라이버어레이는 상기 제2코어접지전원라인에 연결됨을 특징으로 하는 반도체 메모리장치.
  21. 제 14 항에 있어서,
    상기 블록제어부는 뱅크 외부에 배치함을 특징으로 하는 반도체 메모리장치.
  22. 반도체 메모리장치에 있어서,
    메모리 셀어레이가 배열되는 코어블록과 상기 메모리 셀어레이를 구동하기 위한 제어블록을 가지는 뱅크;
    접지전원라인을 통해 접지전원이 공급되는 접지전원패드;
    상기 접지전원패드와 상기 제어블록 사이에 연결되어 상기 뱅크 외부의 접지 노이즈가 상기 제어 블록에 전달됨을 차단하는 스위치; 및
    상기 스위치의 온/오프를 제어하는 블록제어부를 구비함을 특징으로 하는 반도체 메모리장치.
  23. 제 22 항에 있어서,
    상기 제어블록은, 상기 코어블록의 로우어드레스 경로를 구동하는 로우제어블록; 상기 코어블록의 컬럼어드레스 경로를 구동하는 컬럼제어블록; 뱅크선택명령에 의해 상기 로우제어블록 및 컬럼제어블록을 제어하기 위한 뱅크내부제어블록을 포함함을 특징으로 하는 반도체 메모리장치.
  24. 제 23 항에 있어서,
    상기 로우제어블록과 컬럼제어블록 및 뱅크내부제어블록은 상기 스위치를 통해 상기 접지전원패드에 공통으로 연결됨을 특징으로 하는 반도체 메모리장치.
  25. 제 22 항 또는 제 23 항에 있어서,
    상기 블록제어부는, 클럭인에이블신호와 셀프리프레쉬신호를 입력하는 입력부와, 상기 입력부의 출력신호에 응답하여 상기 스위치를 제어하는 블록제어신호를 출력하는 드라이버를 포함하여 구성함을 특징으로 하는 반도체 메모리장치.
  26. 제 22 항 또는 제 23 항에 있어서,
    상기 스위치는 엔모스트랜지스터로 구성함을 특징으로 하는 반도체 메모리장치.
  27. 제 22 항 또는 제 23 항에 있어서,
    상기 접지전원라인과 상기 코어블록을 연결하는 제1코어접지전원라인과, 상기 접지전원라인과 상기 코어블록을 연결하는 제2코어접지전원라인을 더 구비함을 특징으로 하는 반도체 메모리장치.
  28. 제 27 항에 있어서,
    상기 코어블록은 복수의 메모리셀이 배열되는 셀어레이와, 메모리셀의 데이터를 센싱하는 센스앰프가 복수개로 배열되는 비트라인센스앰프어레이와, 메모리셀의 워드라인을 구동하는 서브워드라인드라이버어레이와, 비트라인 분리신호 및 비트라인 이퀄라이즈 신호를 중계하기 위한 중계기가 배치되는 서브홀을 포함하여 구성됨을 특징으로 하는 반도체 메모리장치.
  29. 제 28 항에 있어서,
    상기 코어블록에서, 상기 비트라인센스앰프어레이와 서브홀은 상기 제1코어접지전원라인에 연결되고, 상기 서브워드라인드라이버어레이는 상기 제2코어접지전원라인에 연결됨을 특징으로 하는 반도체 메모리장치.
  30. 제 29 항에 있어서,
    상기 접지전원패드 및 블록제어부는 각각 뱅크 외부에 배치함을 특징으로 하는 반도체 메모리장치.
  31. 반도체 메모리장치에 있어서,
    메모리 셀어레이가 배열되는 코어블록과 상기 메모리 셀어레이를 구동하기 위한 제어블록을 가지는 뱅크;
    접지전원라인을 통해 접지전원이 공급되는 접지전원패드;
    상기 접지전원패드와 상기 뱅크간을 연결하여, 상기 뱅크 외부로 부터 전해지는 접지 전원 노이즈를 상기 뱅크 내부에 전달됨을 차단하는 스위치; 및
    상기 스위치의 온/오프를 제어하는 뱅크제어부를 구비함을 특징으로 하는 반도체 메모리장치.
  32. 제 31 항에 있어서,
    상기 뱅크는, 메모리 셀어레이와 비트라인센스앰프어레이를 구비하는 코어블록; 상기 코어블록의 로우어드레스 경로를 구동하는 로우제어블록; 상기 코어블록의 컬럼어드레스 경로를 구동하는 컬럼제어블록; 뱅크선택명령에 의해 상기 로우제어블록 및 컬럼제어블록을 제어하기 위한 뱅크내부제어블록을 포함하여 구성됨을 특징으로 하는 반도체 메모리장치.
  33. 제 32 항에 있어서,
    상기 로우제어블록과 컬럼제어블록 및 뱅크내부제어블록은 상기 스위치에 공통으로 연결됨을 특징으로 하는 반도체 메모리장치.
  34. 제 31 항 또는 제 32 항에 있어서,
    상기 뱅크제어부는, 로우액티브신호를 지연하는 지연부와, 상기 로우액티브신호와 상기 지연부의 출력신호를 입력하는 입력부와, 상기 입력부의 출력신호에 응답하여 상기 스위치를 제어하는 뱅크제어신호를 출력하는 드라이버를 포함하여 구성함을 특징으로 하는 반도체 메모리장치.
  35. 제 31 항 또는 제 32 항에 있어서,
    상기 스위치는 엔모스트랜지스터로 구성함을 특징으로 하는 반도체 메모리장치.
  36. 제 31 항 또는 제 32 항에 있어서,
    상기 스위치와 상기 코어블록을 연결하는 제1코어접지전원라인과, 상기 스위치와 상기 코어블록을 연결하는 제2코어접지전원라인을 더 구비함을 특징으로 하는 반도체 메모리장치.
  37. 제 36 항에 있어서,
    상기 코어블록은, 복수의 메모리셀이 배열되는 셀어레이와, 메모리셀의 데이터를 센싱하는 센스앰프가 복수개로 배열되는 비트라인센스앰프어레이와, 메모리셀의 워드라인을 구동하는 서브워드라인드라이버어레이와, 비트라인 분리신호 및 비트라인 이퀄라이즈 신호를 중계하기 위한 중계기가 배치되는 서브홀을 포함하여 구성됨을 특징으로 하는 반도체 메모리장치.
  38. 제 37 항에 있어서,
    상기 코어블록에서, 상기 비트라인센스앰프어레이와 서브홀은 상기 제1코어접지전원라인에 연결되고, 상기 서브워드라인드라이버어레이는 상기 제2코어접지전원라인에 연결됨을 특징으로 하는 반도체 메모리장치.
  39. 제 31 항 또는 제 32 항에 있어서,
    상기 접지전원패드 및 뱅크제어부는 각각 뱅크 외부에 배치함을 특징으로 하는 반도체 메모리장치.
  40. 반도체 메모리장치에 있어서,
    메모리 셀어레이가 배열되는 코어블록과 상기 메모리 셀어레이를 구동하기 위한 제어블록을 가지는 뱅크;
    접지전원라인을 통해 접지전원이 공급되는 접지전원패드;
    상기 접지전원패드와 상기 뱅크를 연결하는 스위치;
    상기 스위치의 온/오프를 제어하는 뱅크제어부;
    상기 스위치와 상기 코어블록을 연결하는 제1코어접지전원라인; 및
    상기 접지전원라인과 상기 코어블록을 직접 연결하는 제2코어접지전원라인을 구비함을 특징으로 하는 반도체 메모리장치.
  41. 제 40 항에 있어서,
    상기 뱅크는, 메모리 셀어레이와 비트라인센스앰프어레이를 구비하는 코어블록; 상기 코어블록의 로우어드레스 경로를 구동하는 로우제어블록; 상기 코어블록의 컬럼어드레스 경로를 구동하는 컬럼제어블록; 및 뱅크선택명령에 의해 상기 로우제어블록 및 컬럼제어블록을 제어하기 위한 뱅크내부제어블록을 포함하여 구성됨을 특징으로 하는 반도체 메모리장치.
  42. 제 41 항에 있어서,
    상기 로우제어블록과 컬럼제어블록 및 뱅크내부제어블록은 상기 스위치에 공통으로 연결됨을 특징으로 하는 반도체 메모리장치.
  43. 제 40 항에 있어서,
    상기 뱅크제어부는, 로우액티브신호를 지연하는 지연부와, 상기 로우액티브신호와 상기 지연부의 출력신호를 입력하는 입력부와, 상기 입력부의 출력신호에 응답하여 상기 스위치를 제어하는 뱅크제어신호를 출력하는 드라이버를 포함하여 구성함을 특징으로 하는 반도체 메모리장치.
  44. 제 40 항에 있어서,
    상기 뱅크제어부는, 클럭인에이블신호와 셀프리프레쉬신호를 입력하는 입력부와, 상기 입력부의 출력신호에 응답하여 상기 스위치를 제어하는 블록제어신호를 출력하는 드라이버를 포함하여 구성함을 특징으로 하는 반도체 메모리장치.
  45. 제 40 항에 있어서,
    상기 스위치는 엔모스트랜지스터로 구성함을 특징으로 하는 반도체 메모리장치.
  46. 제 41 항에 있어서,
    상기 코어블록은 복수의 메모리셀이 배열되는 셀어레이와, 메모리셀의 데이터를 센싱하는 센스앰프가 복수개로 배열되는 비트라인센스앰프어레이와, 메모리셀의 워드라인을 구동하는 서브워드라인드라이버어레이와, 비트라인 분리신호 및 비트라인 이퀄라이즈 신호를 중계하기 위한 중계기가 배치되는 서브홀을 포함하여 구성됨을 특징으로 하는 반도체 메모리장치.
  47. 제 46 항에 있어서,
    상기 코어블록에서, 상기 비트라인센스앰프어레이와 서브홀은 상기 제1코어접지전원라인에 연결되고, 상기 서브워드라인드라이버어레이는 상기 제2코어접지전원라인에 연결됨을 특징으로 하는 반도체 메모리장치.
  48. 제 40항에 있어서,
    상기 접지전원패드 및 뱅크제어부는 각각 뱅크 외부에 배치함을 특징으로 하는 반도체 메모리장치.
  49. 반도체 메모리장치에 있어서,
    상부열에 복수개로 뱅크가 배열되는 제1뱅크그룹;
    하부열에 복수개로 뱅크가 배열되는 제2뱅크그룹;
    상기 제1뱅크그룹용 제1접지전원라인;
    상기 제2뱅크그룹용 제2접지전원라인;
    상기 제1뱅크그룹의 각 뱅크와 상기 제1접지전원라인을 대응적으로 연결하는 복수개의 스위치로 구성되는 제1스위치그룹;
    상기 제2뱅크그룹의 각 뱅크와 상기 제2접지전원라인을 대응적으로 연결하는 복수개의 스위치로 구성되는 제2스위치그룹;
    상기 제1뱅크그룹과 제2뱅크그룹 사이에 배치되고 상기 제1스위치그룹과 제2스위치그룹의 온/오프를 제어하는 뱅크제어부; 및
    상기 제1접지전원라인과 제2접지전원라인에 연결된 접지전원패드를 구비함을 특징으로 하는 반도체 메모리장치.
  50. 제 49 항에 있어서,
    상기 뱅크는, 메모리 셀어레이와 비트라인센스앰프어레이를 구비하는 코어블록; 상기 코어블록의 로우어드레스 경로를 구동하는 로우제어블록; 상기 코어블록의 컬럼어드레스 경로를 구동하는 컬럼제어블록; 및 뱅크선택명령에 의해 상기 로우제어블록 및 컬럼제어블록을 제어하기 위한 뱅크내부제어블록을 포함하여 구성됨 을 특징으로 하는 반도체 메모리장치.
  51. 제 49 항에 있어서,
    상기 뱅크제어부는, 상기 제1 및 제2뱅크그룹 외부에 배치하되, 상기 제1 및 제2뱅크그룹 사이의 한 중앙에 배치함을 특징으로 하는 반도체 메모리장치.
  52. 제 51 항에 있어서,
    상기 뱅크제어부는, 로우액티브신호를 지연하는 지연부와, 상기 로우액티브신호와 상기 지연부의 출력신호를 입력하는 입력부와, 상기 입력부의 출력신호에 응답하여 상기 각 스위치를 제어하는 뱅크제어신호를 출력하는 드라이버를 포함하여 구성함을 특징으로 하는 반도체 메모리장치.
  53. 제 49 항에 있어서,
    상기 제1스위치그룹 및 제2스위치그룹의 각 스위치는, 엔모스트랜지스터로 각각 구성함을 특징으로 하는 반도체 메모리장치.
  54. 제 50 항에 있어서,
    상기 코어블록은 복수의 메모리셀이 배열되는 셀어레이와, 메모리셀의 데이터를 센싱하는 센스앰프가 복수개로 배열되는 비트라인센스앰프어레이와, 메모리셀의 워드라인을 구동하는 서브워드라인드라이버어레이와, 비트라인 분리신호 및 비 트라인 이퀄라이즈 신호를 중계하기 위한 중계기가 배치되는 서브홀을 포함하여 구성됨을 특징으로 하는 반도체 메모리장치.
  55. 반도체 메모리장치에 있어서,
    상부열에 복수개로 뱅크가 배열되는 제1뱅크그룹;
    하부열에 복수개로 뱅크가 배열되는 제2뱅크그룹;
    상기 제1뱅크그룹용 제1접지전원라인;
    상기 제2뱅크그룹용 제2접지전원라인;
    상기 제1뱅크그룹의 각 뱅크와 상기 제1접지전원라인을 대응적으로 연결하는 복수개의 스위치로 구성되는 제1스위치그룹;
    상기 제2뱅크그룹의 각 뱅크와 상기 제2접지전원라인을 대응적으로 연결하는 복수개의 스위치로 구성되는 제2스위치그룹;
    상기 제1뱅크그룹과 제2뱅크그룹 사이에 배치되고 상기 제1스위치그룹과 제2스위치그룹의 온/오프를 제어하는 뱅크제어부;
    상기 제1접지전원라인과 제2접지전원라인에 각각 연결된 접지전원패드; 및
    상기 제1뱅크그룹의 각 뱅크 또는 제2뱅크그룹의 각 뱅크와 상기 제1접지전원라인 또는 제2접지전원라인을 직접으로 연결하는 복수개의 코어접지전원라인을 구비함을 특징으로 하는 반도체 메모리장치.
  56. 제 55 항에 있어서,
    상기 뱅크는, 메모리 셀어레이와 비트라인센스앰프어레이를 구비하는 코어블록; 상기 코어블록의 로우어드레스 경로를 구동하는 로우제어블록; 상기 코어블록의 컬럼어드레스 경로를 구동하는 컬럼제어블록; 및 뱅크선택명령에 의해 상기 로우제어블록 및 컬럼제어블록을 제어하기 위한 뱅크내부제어블록을 포함하여 구성됨을 특징으로 하는 반도체 메모리장치.
  57. 제 55 항에 있어서,
    상기 뱅크제어부는, 상기 제1 및 제2뱅크그룹 외부에 배치하되, 상기 제1 및 제2뱅크그룹 사이의 한 중앙에 배치함을 특징으로 하는 반도체 메모리장치.
  58. 제 55 항에 있어서,
    상기 제1스위치그룹 및 제2스위치그룹의 각 스위치는, 엔모스트랜지스터로 각각 구성함을 특징으로 하는 반도체 메모리장치.
  59. 제 56항에 있어서,
    상기 코어블록은 복수의 메모리셀이 배열되는 셀어레이와, 메모리셀의 데이터를 센싱하는 센스앰프가 복수개로 배열되는 비트라인센스앰프어레이와, 메모리셀의 워드라인을 구동하는 서브워드라인드라이버어레이와, 비트라인 분리신호 및 비트라인 이퀄라이즈 신호를 중계하기 위한 중계기가 배치되는 서브홀을 포함하여 구성됨을 특징으로 하는 반도체 메모리장치.
  60. 제 55 항에 있어서,
    상기 각 코어접지전원라인은 상기 뱅크내의 코어블록으로 직접 연결됨을 특징으로 하는 반도체 메모리장치.
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