JP4071378B2 - 半導体回路装置 - Google Patents
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Description
【発明の属する技術分野】
この発明は、半導体回路装置に関し、さらに詳しくは、SCRC(Subthreshold leakage Current Reduced Control)技術による階層電源構成を有する半導体回路装置に関する。
【0002】
【従来の技術】
階層電源構成を有する半導体回路装置においては、メイン電源線とサブ電源線とが設けられ、これらの間にPチャネルMOSトランジスタが接続される。また、メイン接地線とサブ接地線とが設けられ、これらの間にNチャネルMOSトランジスタが接続される。スタンバイ状態でH(論理ハイ)レベルの信号を出力するインバータのような論理回路はメイン電源線とサブ接地線との間に接続され、スタンバイ状態でL(論理ロー)レベルの信号を出力するインバータのような論理回路はサブ電源線とメイン接地線との間に接続される。
【0003】
アクティブ状態ではPおよびNチャネルMOSトランジスタはいずれもオンにされるので、サブ電源線の電圧はメイン電源線と同じ電源電圧となり、サブ接地線の電圧はメイン接地線と同じ接地電圧となる。したがって、上記論理回路は通常どおり入力信号に応答してHまたはLレベルの信号を出力する。
【0004】
一方、スタンバイ状態ではPおよびNチャネルMOSトランジスタはいずれもオフにされるので、電源電圧はサブ電源線に供給されず、また、接地電圧はサブ接地線に供給されない。メイン電源線に接続された論理回路はHレベルの信号を正常に出力することができるが、サブ接地線はメイン接地線から切り離されているので、この論理回路中に流れるサブスレッショルド電流は低減される。また、メイン接地線に接続された論理回路はLレベルの信号を正常に出力することができるが、サブ電源線はメイン電源線から切り離されているので、この論理回路中に流れるサブスレッショルドリーク電流も低減される。
【0005】
【発明が解決しようとする課題】
しかしながら、スタンバイ状態でサブ電源線およびサブ接地線はそれぞれメイン電源線およびメイン接地線から切り離されているため、サブ電源線の電圧が下降し、これによりメイン電源線とサブ電源線との間の電位差が大きくなる。また、サブ接地線の電圧は上昇し、これによりメイン接地線とサブ接地線との間の電位差も大きくなる。そのため、この半導体回路装置がスタンバイ状態からアクティブ状態に移行し、サブ電源線がメイン電源線に短絡されてもサブ電源線の電圧が電源電圧まで到達するのに時間がかかり、また、サブ接地線がメイン接地線と短絡されてもサブ接地線の電圧が接地電圧まで到達するのにも時間がかかる。その結果、論理回路の動作速度が遅くなるという問題があった。
【0006】
このような問題を解決するものとして、特開平8−83487号公報(米国特許第5,659,517号)には、サブ電源線を基準電圧Vref1に設定し、サブ接地線を基準電圧Vref2に設定する電圧設定回路が開示されている。この電圧設定回路はスタンバイ状態におけるサブ電源線の電圧下降およびサブ接地線の電圧上昇を防止することができるが、論理回路中に流れるサブスレッショルドリーク電流が増大するという問題が生じる。すなわち、サブ電源線およびサブ接地線をメイン電源線およびメイン接地線から切り離したことによるサブスレッショルドリーク電流の低減効果が十分に得られない。
【0007】
また、特開平9−231756号公報(米国特許第5,724,297号)には、消費電流を低減するために、内部回路がアクティブ状態からスタンバイ状態になるとき一時的にサブ電源線とサブ接地線とを短絡するトランジスタが開示されている。しかしながら、この公報にはサブ電源線およびサブ接地線を充電するための手段は開示されていない。
【0008】
この発明の目的は、サブスレッショルドリーク電流の低減効果を維持しながら、スタンバイ状態からアクティブ状態に移行する際のサブ電源線の電圧下降およびサブ接地線の電圧上昇を防止し、ひいては論理回路の動作遅延を防止することができる半導体回路装置を提供することである。
【0009】
この発明のもう1つの目的は、消費電力を低減した半導体回路装置を提供することである。
【0010】
【課題を解決するための手段】
この発明の1つの局面に従うと、アクティブ状態およびスタンバイ状態を有する半導体回路装置は、第1のメイン電源線と、第1のサブ電源線と、第1のスイッチング素子と、第2のメイン電源線と、第1の論理回路と、第1の定電流回路とを備える。第1のメイン電源線は、第1の電源電圧を受ける。第1のスイッチング素子は、第1のメイン電源線と第1のサブ電源線との間に接続され、アクティブ状態でオンになりかつスタンバイ状態でオフになる。第2のメイン電源線は、第2の電源電圧を受ける。第1の論理回路は、第2のメイン電源線および第1のサブ電源線の間に接続され、スタンバイ状態で第2の電源電圧に対応する第1の論理レベルを出力する。第1の定電流回路は、第1のサブ電源線に一定の電流を供給する。
【0011】
好ましくは、上記半導体回路装置はさらに、第2のサブ電源線と、第2のスイッチング素子と、第2の論理回路と、第2の定電流回路とを備える。第2のスイッチング素子は、第2のメイン電源線と第2のサブ電源線との間に接続され、アクティブ状態でオンになりかつスタンバイ状態でオフになる。第2の論理回路は、第1のメイン電源線および第2のサブ電源線の間に接続され、スタンバイ状態で第1の電源電圧に対応する第2の論理レベルを出力する。第2の定電流回路は、第2のサブ電源線に一定の電流を供給する。
【0012】
この半導体回路装置においては、一定の電流が第1のサブ電源線に供給されるので、スタンバイ状態でも第1のサブ電源線の電圧が第1の電源電圧から大幅に離れることはない。また、この電流は一定であるため、第1の論理回路中に流れるサブスレッショルドリーク電流は必要以上に増加しない。一方、一定の電流は第2のサブ電源線にも供給されるので、第2のサブ電源線の電圧が第2の電源電圧から大幅に離れることはない。また、この電流も一定であるため、第2の論理回路中に流れるサブスレッショルドリーク電流は必要以上に増加することはない。その結果、消費電流の増加を抑えつつアクティブ状態初期における動作速度の遅延を防止することができる。
【0013】
この発明のもう1つの局面に従うと、アクティブ状態およびスタンバイ状態を有する半導体回路装置は、メイン電源線と、サブ電源線と、第1のスイッチング素子と、メイン接地線と、サブ接地線、第2のスイッチング素子と、第1の論理回路と、第2の論理回路と、第1の定電流回路と、第2の定電流回路とを備える。メイン電源線は、電源電圧を受ける。第1のスイッチング素子は、メイン電源線とサブ電源線との間に接続され、アクティブ状態でオンになりかつスタンバイ状態でオフになる。メイン接地線は、接地電圧を受ける。第2のスイッチング素子は、メイン接地線とサブ接地線との間に接続され、アクティブ状態でオンになりかつスタンバイ状態でオフになる。第1の論理回路は、メイン電源線およびサブ接地線の間に接続され、スタンバイ状態で論理ハイレベルを出力する。第2の論理回路は、サブ電源線およびメイン接地線の間に接続され、スタンバイ状態で論理ローレベルを出力する。第1の定電流回路は、サブ電源線に一定の電流を供給する。第2の定電流回路は、サブ接地線に一定の電流を供給する。
【0014】
この半導体回路装置においては、一定の電流がサブ電源線に供給されるので、スタンバイ状態でもサブ電源線の電圧が電源電圧から大幅に下降することはない。また、この電流は一定であるため、第2の論理回路中に流れるサブスレッショルドリーク電流は必要以上に増加しない。一方、一定の電流はサブ接地線にも供給されるので、サブ接地線の電圧が接地電圧から大幅に上昇することはない。また、この電流も一定であるため、第1の論理回路中に流れるサブスレッショルドリーク電流が必要以上に増加することはない。その結果、消費電流の増加を抑えつつアクティブ状態初期における動作速度の遅延を防止することができる。
【0015】
好ましくは、上記第1の定電流回路は、第1の充電手段と、第1のモニタ手段と、第1の制御手段とを含む。第1の充電手段は、サブ電源線を充電する。第1のモニタ手段は、第1の充電手段からサブ電源線に供給される電流をモニタする。第1の制御手段は、第1のモニタ手段によりモニタされる電流を一定に維持するよう第1の充電手段を制御する。上記第2の定電流回路は、第2の充電手段と、第2のモニタ手段と、第2の制御手段とを含む。第2の充電手段は、サブ接地線を充電する。第2のモニタ手段は、第2の充電手段からサブ接地線に供給される電流をモニタする。第2の制御手段は、第2のモニタ手段によりモニタされる電流を一定に維持するよう第2の充電手段を制御する。
【0016】
さらに好ましくは、上記第1のモニタ手段は、メイン接地線に流れる電流をモニタする。上記第2のモニタ手段は、メイン電源線に流れる電流をモニタする。
【0017】
さらに好ましくは、上記第1のモニタ手段は、メイン接地線中に挿入された第1の抵抗素子を含む。上記第1の制御手段は、第1の抵抗素子の両端の間に生じる電圧を受けかつオフセット電圧を有する第1の差動増幅器を含む。上記第1の充電手段は、第1の差動増幅器の出力電圧を受けるゲートを有する第1のトランジスタを含む。上記第2のモニタ手段は、メインで電源線中に挿入された第2の抵抗素子を含む。上記第2の制御手段は、第2の抵抗素子の両端の間に生じる電圧を受けかつオフセット電圧を有する第2の差動増幅器を含む。上記第2の充電手段は、第2の差動増幅器の出力電圧を受けるゲートを有する第2のトランジスタを含む。
【0018】
あるいは、上記第1のモニタ手段は、サブ電源線に流れる電流をモニタする。上記第2のモニタ手段は、サブ接地線に流れる電流をモニタする。
【0019】
好ましくは、上記第1のモニタ手段は、サブ電源線中に挿入された第1の抵抗素子を含む。上記第1の制御手段は、第1の抵抗素子の両端の間に生じる電圧を受けかつオフセット電圧を有する第1の差動増幅器を含む。上記第1の充電手段は、第1の差動増幅器の出力電圧を受けるゲートを有する第1のトランジスタを含む。上記第2のモニタ手段は、サブ接地線中に挿入された第2の抵抗素子を含む。上記第2の制御手段は、第2の抵抗素子の両端の間に生じる電圧を受けかつオフセット電圧を有する第2の差動増幅器を含む。上記第2の充電手段は、第2の差動増幅器の出力電圧を受けるゲートを有する第2のトランジスタを含む。
【0020】
上記半導体回路においては、サブ電源線からメイン接地線に流れる電流が第1の抵抗素子によりモニタされ、この電流が一定になるようにサブ電源線の充電が制御される。その結果、サブ電源線のための充電電流を常に一定に維持することができる。また、メイン電源線からサブ接地線に流れる電流は第2の抵抗素子によりモニタされ、この電流が一定になるようにサブ接地線の充電が制御される。その結果、サブ接地線のための充電電流を常に一定に維持することができる。
【0021】
さらに好ましくは、上記半導体回路装置はさらに、第3の差動増幅器と、PチャネルMOSトランジスタと、第4の差動増幅器と、NチャネルMOSトランジスタとを備える。第3の差動増幅器は、メイン電源線およびサブ電源線の間に生じる電圧を受けかつオフセット電圧を有する。PチャネルMOSトランジスタは、メイン電源線およびサブ電源線の間に接続され、第3の差動増幅器の出力電圧を受けるゲートを有する。第4の差動増幅器は、メイン接地線およびサブ接地線の間に生じる電圧を受けかつオフセット電圧を有する。NチャネルMOSトランジスタは、メイン接地線およびサブ接地線の間に接続され、第4の差動増幅器の出力電圧を受けるゲートを有する。
【0022】
上記半導体回路装置においては、メイン電源線およびサブ電源線の間の電圧がオフセット電圧に等しくなるようPチャネルMOSトランジスタが第3の差動増幅器により制御される。また、メイン接地線およびサブ接地線の間の電圧がオフセット電圧に等しくなるようNチャネルMOSトランジスタが第4の差動増幅器により制御される。その結果、メイン電源線およびサブ電源線間の電位差、ならびにメイン接地線およびサブ接地線間の電位差を常に一定に維持することができる。
【0023】
あるいは、上記第1の定電流回路は、第1のカレントミラー回路と、第1の電流源とを含む。第1のカレントミラー回路は、サブ電源線に接続された第1のPチャネルMOSトランジスタと、第1のPチャネルMOSトランジスタに接続された第2のPチャネルMOSトランジスタとからなる。第1の電流源は、第2のPチャネルMOSトランジスタに接続される。上記第2の定電流回路は、第2のカレントミラー回路と、第2の電流源とを含む。第2のカレントミラー回路は、サブ接地線に接続された第1のNチャネルMOSトランジスタと、第1のNチャネルMOSトランジスタに接続された第2のNチャネルMOSトランジスタとからなる。第2の電流源は、第2のNチャネルMOSトランジスタに接続される。
【0024】
上記半導体回路装置においては、第1のカレントミラー回路から一定の電流がサブ電源線に供給され、第2のカレントミラー回路から一定の電流がサブ接地線に供給される。その結果、論理回路に流れるサブスレッショルドリーク電流の増加を抑えながらスタンバイ状態初期における動作速度の遅延を防止することができる。
【0025】
さらに好ましくは、上記半導体回路装置はさらに、第1の差動増幅器と、第3のPチャネルMOSトランジスタと、第2の差動増幅器と、第3のNチャネルMOSトランジスタとを備える。第1の差動増幅器は、メイン電源線およびサブ電源線の間に生じる電圧を受けかつオフセット電圧を有する。第3のPチャネルMOSトランジスタは、第1のPチャネルMOSトランジスタおよびサブ電源線の間に接続され、第1の差動増幅器の出力電圧を受けるゲートを有する。第2の差動増幅器は、メイン接地線およびサブ接地線の間に生じる電圧を受けかつオフセット電圧を有する。第3のNチャネルMOSトランジスタは、第1のNチャネルMOSトランジスタおよびサブ接地線の間に接続され、第2の差動増幅器の出力電圧を受けるゲートを有する。
【0026】
上記半導体回路装置においては、メイン電源線およびサブ電源線の間の電圧がオフセット電圧に等しくなるよう第3のPチャネルMOSトランジスタが第1の差動増幅器により制御される。また、メイン接地線およびサブ接地線の間の電圧がオフセット電圧に等しくなるよう第3のNチャネルMOSトランジスタが第2の差動増幅器により制御される。その結果、メイン電源線およびサブ電源線間の電位差、ならびにメイン接地線およびサブ接地線間の電位差を常に一定に維持することができる。
【0027】
好ましくは、上記半導体回路装置はさらに、スタンバイ状態でサブ電源線とサブ接地線とを短絡する短絡手段を備える。
【0028】
さらに好ましくは、上記第1のスイッチング素子は第1のPチャネルMOSトランジスタである。上記第2のスイッチング素子は第1のNチャネルMOSトランジスタである。上記半導体回路装置はさらに、短絡信号発生回路を備える。上記短絡信号発生回路は、アクティブ状態で論理ローレベルに変化しかつスタンバイ状態で論理ハイレベルに変化する第1の短絡信号を発生して第1のPチャネルMOSトランジスタのゲートに供給し、第1の短絡信号と相補的な第2の短絡信号を発生して第1のNチャネルMOSトランジスタのゲートに供給する。上記短絡手段は、第2のNチャネルMOSトランジスタと、第2のPチャネルMOSトランジスタとを含む。第2のNチャネルMOSトランジスタは、サブ電源線およびサブ接地線の間に接続され、第1の短絡信号を受けるゲートを有する。第2のPチャネルMOSトランジスタは、サブ電源線およびサブ接地線の間に接続され、第2の短絡信号を受けるゲートを有する。
【0029】
上記半導体回路装置においては、スタンバイ状態でサブ電源線がサブ接地線と短絡されるので、サブ電源線の放電電流がサブ接地線の充電電流として利用される。その結果、消費電流を低減することができる。
【0030】
この発明のもう1つの局面に従うと、アクティブ状態およびスタンバイ状態を有する半導体回路装置は、メイン電源線と、サブ電源線と、スイッチングPチャネルMOSトランジスタと、メイン接地線と、サブ接地線と、スイッチングNチャネルMOSトランジスタと、第1の論理回路と、第2の論理回路と、第1のバックゲート電圧供給手段と、第2のバックゲート電圧供給手段とを備える。メイン電源線は、電源電圧を受ける。スイッチングPチャネルMOSトランジスタは、メイン電源線とサブ電源線との間に接続され、アクティブ状態でオンになりかつスタンバイ状態でオフになる。メイン接地線は、接地電圧を受ける。スイッチングNチャネルMOSトランジスタは、メイン接地線とサブ接地線との間に接続され、アクティブ状態でオンになりかつスタンバイ状態でオフになる。第1の論理回路は、メイン電源線およびサブ接地線の間に接続され、スタンバイ状態で論理ハイレベルを出力する。第2の論理回路は、サブ電源線およびメイン接地線の間に接続され、スタンバイ状態で論理ローレベルを出力する。第1のバックゲート電圧供給手段は、アクティブ状態でスイッチングPチャネルMOSトランジスタのバックゲートに電源電圧を供給し、スタンバイ状態でスイッチングPチャネルMOSトランジスタのバックゲートに電源電圧よりも高い電圧を供給する。第2のバックゲート電圧供給手段は、アクティブ状態でスイッチングNチャネルMOSトランジスタのバックゲートに接地電圧を供給し、スタンバイ状態でスイッチングNチャネルMOSトランジスタのバックゲートに接地電圧よりも低い電圧を供給する。
【0031】
上記半導体回路装置においては、アクティブ状態のとき、電源電圧がPチャネルMOSトランジスタのバックゲートに供給され、接地電圧がNチャネルMOSトランジスタのバックゲートに供給されるので、基板効果が小さくなり、その結果、これらトランジスタの動作速度が速くなる。一方、スタンバイ状態のとき、電源電圧よりも高い電圧がPチャネルMOSトランジスタのバックゲートに供給され、接地電圧よりも低い電圧がNチャネルMOSトランジスタのバックゲートに供給されるので、基板効果が大きくなり、その結果、これらトランジスタのサブスレッショルドリーク電流が低減される。
【0032】
さらに好ましくは、上記半導体回路装置はさらに、短絡信号発生回路を備える。短絡信号発生回路は、アクティブ状態で電源電圧よりも高い電圧レベルに変化しかつスタンバイ状態で接地電圧よりも低い電圧レベルに変化する第1の短絡信号を発生してスイッチングPチャネルMOSトランジスタのゲートに供給し、第1の短絡信号と相補的な第2の短絡信号を発生してスイッチングNチャネルMOSトランジスタのゲートに供給する。上記第1のバックゲート電圧供給手段は、最大値回路を含む。最大値回路は、メイン電源線およびスイッチングPチャネルMOSトランジスタのゲートに接続され、メイン電源線の電源電圧およびスイッチングPチャネルMOSトランジスタのゲートの電圧のうち高い方の電圧を選択してスイッチングPチャネルMOSトランジスタのバックゲートに供給する。上記第2のバックゲート電圧供給手段は、最小値回路を含む。最小値回路は、メイン接地線およびスイッチングNチャネルMOSトランジスタのゲートに接続され、メイン接地線の接地電圧およびスイッチングNチャネルMOSトランジスタのゲートの電圧のうち低い方の電圧を選択してスイッチングNチャネルMOSトランジスタのバックゲートに供給する。
【0033】
さらに好ましくは、上記最大値回路は、第1の差動増幅器を含む。第1の差動増幅器の一方の入力NチャネルMOSトランジスタのゲートはメイン電源線に接続される。第1の差動増幅器の当該他方の入力NチャネルMOSトランジスタのゲートは最大値回路の出力ノードに接続される。上記最大値回路はさらに、NチャネルMOSトランジスタを含む。NチャネルMOSトランジスタは、第1の差動増幅器の一方の入力NチャネルMOSトランジスタと並列に接続され、スイッチングPチャネルMOSトランジスタのゲートに接続されたゲートを有する。上記最小値回路は、第2の差動増幅器を含む。第2の差動増幅器の一方の入力PチャネルMOSトランジスタのゲートはメイン接地線に接続される。第2の差動増幅器の当該他方の入力PチャネルMOSトランジスタのゲートは最小値回路の出力ノードに接続される。上記最小値回路はさらに、PチャネルMOSトランジスタを含む。PチャネルMOSトランジスタは、第2の差動増幅器の一方の入力PチャネルMOSトランジスタと並列に接続され、スイッチングNチャネルMOSトランジスタのゲートに接続されたゲートを有する。
【0034】
さらに好ましくは、上記最大値回路はさらに、駆動PチャネルMOSトランジスタを含む。駆動PチャネルMOSトランジスタは、電源電圧よりも高い電圧を受けるソースと、最大値回路の出力ノードに接続されたドレインと、第1の差動増幅器の出力ノードに接続されたゲートとを有する。上記最小値回路はさらに、駆動NチャネルMOSトランジスタを含む。駆動NチャネルMOSトランジスタは、接地電圧よりも低い電圧を受けるソースと、最小値回路の出力ノードに接続されたドレインと、第2の差動増幅器の出力ノードに接続されたゲートとを有する。
【0035】
上記半導体回路装置においては、最大値回路および最小値回路はいずれも駆動用のトランジスタを備えているので、スイッチング用のトランジスタのバックゲート駆動能力が大きくなる。
【0036】
好ましくは、上記最大値回路は、第1の差動増幅器を含む。第1の差動増幅器の一方の入力NチャネルMOSトランジスタのゲートはスイッチングPチャネルMOSトランジスタのゲートに接続される。第1の差動増幅器の当該他方の入力NチャネルMOSトランジスタのゲートは最大値回路の出力ノードに接続される。上記最大値回路はさらに、PチャネルMOSトランジスタを含む。PチャネルMOSトランジスタは、最大値回路の出力ノードとメイン電源線との間に接続され、スイッチングPチャネルMOSトランジスタのゲートに接続されたゲートを有する。上記最小値回路は、第2の差動増幅器を含む。第2の差動増幅器の一方の入力NチャネルMOSトランジスタのゲートはスイッチングNチャネルMOSトランジスタのゲートに接続される。第2の差動増幅器の当該他方の入力NチャネルMOSトランジスタのゲートは最小値回路の出力ノードに接続される。上記最小値回路はさらに、NチャネルMOSトランジスタを含む。NチャネルMOSトランジスタは、最小値回路の出力ノードとメイン接地線との間に接続され、スイッチングNチャネルMOSトランジスタのゲートに接続されたゲートを有する。
【0037】
上記半導体回路装置においては、PチャネルMOSトランジスタが最大値回路の出力ノードとメイン電源線との間に接続されているため、アクティブ状態のとき電源電圧をスイッチングPチャネルMOSトランジスタのバックゲートに速やかに供給することができる。また、NチャネルMOSトランジスタが最小値回路の出力ノードとメイン接地線との間に接続されているため、アクティブ状態のとき電源電圧をスイッチングNチャネルMOSトランジスタのバックゲートに速やかに供給することができる。
【0038】
この発明のさらにもう1つの局面に従うと、半導体回路装置は、第1の階層ブロックと、複数の第2の階層ブロックと含む。第1の階層ブロックは、第1の電源系と、第1の受信回路と、複数の第1の送信回路とを含む。第1の電源系は、第1の階層ブロック中の内部回路に所定電圧を供給する。第1の受信回路は、外部から供給された第1の要求信号を受信して第1の電源系を活性化する。複数の第1の送信回路は、複数の第2の階層ブロックに対応して設けられる。第1の送信回路の各々は、第2の要求信号をその対応する第2の階層ブロックに送信する。第2の階層ブロックの各々は、第2の電源線と、第2の受信回路とを含む。第2の電源系は、第2の階層ブロック中の内部回路に所定電圧を供給する。第2の受信回路は、第2の要求信号を受信して第2の電源系を活性化する。
【0039】
上記半導体回路装置においては、外部からの第1の要求信号に応じて第1の電源系が活性化され、続いて第1の階層ブロックからの第2の要求信号に応じて第2の電源系が活性化される。その結果、不必要な電源系が活性化されることはなく、消費電力を低減することができる。
【0040】
好ましくは、上記第1の受信回路は、第1の電源系が活性化された後、第1の応答信号を外部に返信する。上記第2の受信回路は、第2の電源系が活性化された後、第2の応答信号をその対応する送信回路に返信する。上記第1の階層ブロック中の内部回路は、外部から供給された第1のコマンド信号に応答して第2の要求信号を活性化/非活性化し、かつ送信回路のいずれかが第2の応答信号を受信したときその対応する第2の階層ブロック中の内部回路に第2のコマンド信号を供給する。
【0041】
上記半導体回路装置においては、送信回路が第2の応答信号を受信したとき、第1の階層ブロック中の内部回路が第2の階層ブロック中の内部回路に第2のコマンド信号を供給するので、第2の電源系から十分な電圧を受けた状態で第2の階層ブロック中の内部回路は第2のコマンド信号を処理することができる。
【0042】
好ましくは、上記第1の受信回路は、第1の階層ブロック中の内部回路が動作を終了してから所定期間が経過しても第1の要求信号を受信しないとき第1の電源系を非活性化する。上記第2の受信回路は、第2の階層ブロック中の内部回路が動作を終了してから所定期間が経過しても第2の要求信号を受信しないとき第2の電源系を非活性化する。
【0043】
上記半導体回路装置においては、内部回路の動作終了直後に再び受信回路が要求信号を受信した場合であっても電源系が活性化され続けているので、内部回路は直ちに動作を再開することができる。
【0044】
あるいは、上記送信回路が第2の要求信号を送信してから所定期間経過後に、上記第1の階層ブロック中の内部回路は第2の階層ブロック中の内部回路にコマンド信号を送信する。
【0045】
上記半導体回路装置においては、要求信号の送信から所定期間経過後に内部回路がコマンド信号を送信するので、上記のような応答信号の送受信のための回路を必要としない。
【0046】
【発明の実施の形態】
以下、この発明の実施の形態を図面を参照して詳しく説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰返さない。
【0047】
[実施の形態1]
図1は、この発明の実施の形態1による半導体回路装置の構成を示す回路図である。図1を参照して、この半導体回路装置は、メイン電源線10と、サブ電源線12と、メイン接地線14と、サブ接地線16と、PチャネルMOSトランジスタ18と、NチャネルMOSトランジスタ20と、内部回路22と、電圧ダウンコンバータ(VDC)24と、電圧アップコンバータ(VUC)26と、短絡信号発生回路28とを備える。
【0048】
この半導体回路装置は、通常動作を行なうアクティブ状態と、パワーダウンモード、セルフリフレッシュモードなどの低消費電力モードにおいて必要最小限の動作のみを行なうスタンバイ状態とを有する。PチャネルMOSトランジスタ18はアクティブ状態でオンになりかつスタンバイ状態でオフになるスイッチング素子であり、メイン電源線10とサブ電源線12との間に接続される。NチャネルMOSトランジスタ20はアクティブ状態でオンになりかつスタンバイ状態でオフになるスイッチング素子であり、メイン接地線14とサブ接地線16との間に接続される。
【0049】
内部回路22は、多数のインバータ30,32を含む。内部回路22はさらに、NANDゲート、NORゲートのような多数の論理回路を含み、これらの相互接続された論理回路が所定の動作を行なう。各インバータ30はPチャネルMOSトランジスタ34とNチャネルMOSトランジスタ36とを含み、トランジスタ34のソースはメイン電源線10に接続され、トランジスタ36のソースはサブ接地線16に接続される。各インバータ32はPチャネルMOSトランジスタ38とNチャネルMOSトランジスタ40とを含み、トランジスタ38のソースはサブ電源線12に接続され、トランジスタ40のソースはメイン接地線14に接続される。インバータ30,32はアクティブ期間中には通常どおり入力信号に応答してHまたはLレベルの信号を出力するが、スタンバイ期間中にはインバータ30はLレベルの入力信号に応答してHレベルの信号を出力し、インバータ32はHレベルの入力信号に応答してLレベルの信号を出力する。スタンバイ期間中には、メイン電源線10とサブ接地線16との間に接続されたNANDゲートまたはNORゲートはHレベルの信号を出力し、サブ電源線12とメイン接地線14との間に接続されたNANDゲートまたはNORゲートはLレベルの信号を出力する。
【0050】
電圧ダウンコンバータ24は駆動用のPチャネルMOSトランジスタ42と、差動増幅器44とを含み、外部電源電圧EVCCに基づいてそれよりも低い内部電源電圧IVCCをメイン電源線10に供給する。そのために、差動増幅器44は、内部電源電圧IVCCが基準電圧Vrefcと等しくなるようにトランジスタ42を制御する。電圧アップコンバータ26は駆動用のNチャネルMOSトランジスタ46と差動増幅器48とを含み、外部接地電圧EVSSに基づいてそれよりも高い内部接地電圧IVSSをメイン接地線14に供給する。そのために、差動増幅器48は、内部接地電圧IVSSが基準電圧Vrefsと等しくなるようにトランジスタ46を制御する。
【0051】
短絡信号発生回路28は、短絡信号STおよびこれと相補的な短絡信号/STを発生し、短絡信号/STをPチャネルMOSトランジスタ18のゲートに供給し、短絡信号STをNチャネルMOSトランジスタ20のゲートに供給する。短絡信号STは、図2に示されるように、アクティブ期間にHレベルに変化しかつスタンバイ期間にLレベルに変化する。短絡信号/STは、逆に、アクティブ期間にLレベルに変化しかつスタンバイ期間にHレベルに変化する。短絡信号STのHレベルは外部電源電圧EVCCに相当し、Lレベルは外部接地電圧EVSSに相当する。短絡信号/STのLレベルは外部接地電圧EVSSに相当し、Hレベルは外部電源電圧EVCCに相当する。
【0052】
したがって、アクティブ状態においては、Lレベルの短絡信号/STに応答してトランジスタ18がオンになり、これによりサブ電源線12がメイン電源線10に短絡される。また、Hレベルの短絡信号STに応答してトランジスタ20がオンになり、これによりサブ接地線16がメイン接地線14に短絡される。そのため、サブ電源線12の電圧はメイン電源線10と同じ内部電源電圧IVCCとなり、サブ接地線16の電圧はメイン接地線14と同じ内部接地電圧IVSSとなる。その結果、内部回路22は通常どおり動作する。
一方、スタンバイ状態においては、Hレベルの短絡信号/STに応答してトランジスタ18がオフになり、これによりサブ電源線12がメイン電源線10から切り離される。また、Lレベルの短絡信号STに応答してトランジスタ20がオフになり、これによりサブ接地線16がメイン接地線14から切り離される。そのため、内部接地電圧IVSSはインバータ30に供給されないが、インバータ30はスタンバイ状態でLレベルの入力信号を受けるので、内部電源電圧IVCCに相当する正常なHレベルの信号を出力することができる。また、内部電源電圧IVCCはインバータ32に供給されないが、インバータ32はスタンバイ状態でHレベルの入力信号を受けるので、内部接地電圧IVSSに相当する正常なLレベルの信号を出力することができる。
【0053】
このようなスタンバイ状態では、サブ電源線12がメイン電源線10から切り離されるため、インバータ32中のPチャネルMOSトランジスタ38に流れるサブスレッショルドリーク電流が低減される。また、サブ接地線16がメイン接地線14から切り離されるため、インバータ30中のNチャネルMOSトランジスタ36に流れるサブスレッショルドリーク電流が低減される。
【0054】
ところで、アクティブ状態からスタンバイ状態に移行した直後においては、サブ電源線12の電圧は内部電源電圧IVCCと等しいが、インバータ32中のトランジスタ38のサブスレッショルドリーク電流によりサブ電源線12の電圧は下降する。また、サブ接地線16の電圧は内部接地電圧IVSSと等しいが、インバータ30中のトランジスタ36のサブスレッショルドリーク電流によりサブ接地線16の電圧は上昇する。もしサブ電源線12の電圧が下降し過ぎ、サブ接地線16の電圧が上昇し過ぎると、上述したようにスタンバイ状態からアクティブ状態に移行した際に内部回路22は直ちに動作することができない。
【0055】
このような内部回路22の動作遅延を防止するため、この半導体回路装置はさらに、抵抗素子50および52と、オフセット差動増幅器54および56と、PチャネルMOSトランジスタ58と、NチャネルMOSトランジスタ60とを備える。
【0056】
抵抗素子52、トランジスタ58および差動増幅器54は、サブ電源線12に一定の電流を供給する定電流回路を形成する。また、抵抗素子50、トランジスタ60および差動増幅器56は、サブ接地線16に一定の電流を供給する定電流回路を形成する。
【0057】
抵抗素子52はメイン接地線14中に挿入され、トランジスタ58からサブ電源線12に供給される電流をモニタする。抵抗素子50はメイン電源線10中に挿入され、トランジスタ60からサブ接地線16に供給される電流(負)をモニタする。抵抗素子50,52としては、メイン電源線10およびメイン接地線14を形成するアルミニウム線の途中に挿入された実際の抵抗器を用いる必要は必ずしもなく、アルミニウム線の一部分を用いてもよい。
【0058】
差動増幅器54は、抵抗素子52の両端の間に生じる電圧を受けかつオフセット電圧を有し、抵抗素子52によりモニタされる電流を一定に維持するようトランジスタ58を制御する。また、差動増幅器56は、抵抗素子50の両端の間に生じる電圧を受けかつオフセット電圧を有し、抵抗素子50によりモニタされる電流を一定に維持するようトランジスタ60を制御する。
【0059】
トランジスタ58は、外部電源電圧EVCCを受けるソースと、サブ電源線12に接続されたドレインと、差動増幅器54の出力電圧を受けるゲートとを有し、サブ電源線12を充電する。また、トランジスタ60は、外部接地電圧EVSSを受けるソースと、サブ接地線16に接続されたドレインと、差動増幅器56の出力電圧を受けるゲートとを有し、サブ接地線16を放電する。
【0060】
上述したようにスタンバイ状態においては、リーク電流Ileakがサブ電源線12からインバータ32を通してメイン接地線14に流れる。このリーク電流Ileakは、インバータ32中のPチャネルMOSトランジスタ38に流れる総サブスレッショルドリーク電流に等しい。また、リーク電流Ileakはメイン電源線10からインバータ30を通してサブ接地線16にも流れる。このリーク電流Ileakは、インバータ30中のNチャネルMOSトランジスタ36に流れる総サブスレッショルドリーク電流に等しい。
【0061】
仮にサブ電源線12からメイン接地線14に流れるリーク電流Ileakが増加したとすると、抵抗素子52の両端の間に生じる電圧が増加し、これに応じて差動増幅器54はトランジスタ58をオフにするよう動作する。逆に、このリーク電流Ileakが減少したとすると、抵抗素子52の両端の間に生じる電圧は減少し、これに応じて差動増幅器54はトランジスタ58をオンにするよう動作する。その結果、トランジスタ58は常に一定のリーク電流Ileakをサブ電源線12に供給することになる。
【0062】
一方、仮にメイン電源線10からサブ接地線16に流れるリーク電流Ileakが増加したとすると、抵抗素子50の両端の間に生じる電圧が増加し、これに応じて差動増幅器56はトランジスタ60をオフにするよう動作する。逆に、このリーク電流Ileakが減少したとすると、抵抗素子50の両端の間に生じる電圧は減少し、これに応じて差動増幅器56はトランジスタ60をオンにするよう動作する。その結果、トランジスタ60は常に一定のリーク電流Ileakをサブ接地線16から引抜くことになる。
【0063】
ここで、抵抗素子50,52の値をRとし、差動増幅器54,56のオフセット電圧をVoffとすると、リーク電流Ileakは次の式(1)で表わされる。
【0064】
Ileak=Voff/R …(1)
この式(1)からも明らかなように、VoffおよびRは一定であるから、リーク電流Ileakは一定になる。このように、インバータ32に流れる総サブスレッショルドリーク電流に等しいリーク電流Ileakがサブ電源線12に定常的に供給されているため、スタンバイ期間中にサブ電源線12の電圧が大幅に下降することはない。また、インバータ30に流れる総サブスレッショルドリーク電流に等しいリーク電流Ileakがサブ接地線16から定常的に引抜かれているため、スタンバイ期間中にサブ接地線16の電圧が大幅に上昇することはない。その結果、スタンバイ状態からアクティブ状態に移行した際にも内部回路22は直ちに正常な動作を行なうことができる。
【0065】
[オフセット差動増幅器の例]
図3は、図1に示されたオフセット差動増幅器54の一例を示す回路図である。図3を参照して、この差動増幅器54は、PチャネルMOSトランジスタ541,542と、NチャネルMOSトランジスタ543〜545とを含む。ここで、トランジスタ543のしきい値電圧はトランジスタ544のしきい値電圧よりも大きくされている。このしきい値電圧の差がオフセット電圧Voffとなる。なお、トランジスタ545のゲートには、この半導体回路装置の動作中にHレベルとなるチップイネーブル信号ENが与えられている。
【0066】
図4は、図1に示されたオフセット差動増幅器56の一例を示す回路図である。図4を参照して、この差動増幅器56は、NチャネルMOSトランジスタ561,562と、PチャネルMOSトランジスタ563〜565とを含む。ここで、トランジスタ563のしきい値電圧はトランジスタ564のしきい値電圧よりも大きくされている。このしきい値電圧の差がオフセット電圧Voffとなる。なお、トランジスタ565のゲートには、上記チップイネーブル信号ENと相補的なチップイネーブル信号/ENが与えられている。
【0067】
また、この半導体回路装置においては、スタンバイ時に、Hレベルの短絡信号/ST、つまり外部電源電圧EVCCがPチャネルMOSトランジスタ18のゲートに与えられ、Lレベルの短絡信号ST、つまり外部接地電圧EVSSがNチャネルMOSトランジスタ20のゲートに与えられる。したがって、トランジスタ18においてはゲート電圧(EVCC)がソース電圧(IVCC)よりも高くなるので、トランジスタ18中にサブスレッショルドリーク電流はほとんど流れない。また、トランジスタ20においてはゲート電圧(EVSS)がソース電圧(IVSS)よりも低くなるので、トランジスタ20中にサブスレッショルドリーク電流はほとんど流れない。その結果、スタンバイ時にサブ電源線12またはサブ接地線16に流れるリーク電流Ileakは、内部回路22中に流れるサブスレッショルドリーク電流だけから形成される。
【0068】
また、これらトランジスタ18,20のサブスレッショルドリーク電流をより低減するために、この半導体回路装置はさらに、最大値回路62と、最小値回路64とを備える。
【0069】
最大値回路62は、メイン電源線10およびPチャネルMOSトランジスタ18のゲートに接続され、メイン電源線10の内部電源電圧IVCCおよびトランジスタ18のゲート電圧のうち高い方の電圧を選択してトランジスタ18のバックゲートに供給する。アクティブ状態では外部接地電圧EVSSがトランジスタ18のゲートに与えられるので、最大値回路62は内部電源電圧IVCCをトランジスタ18のバックゲートに供給する。一方、スタンバイ状態では外部電源電圧EVCCがトランジスタ18のゲートに与えられるため、最大値回路62は内部電源電圧IVCCよりも高い、この外部電源電圧EVCCをトランジスタ18のバックゲートに供給する。
【0070】
したがって、アクティブ期間中にメイン電源線10の電圧がサブ電源線12の電圧よりも下降した場合であっても、ソースおよびドレインを形成するp型拡散領域とバックゲートを形成するn型基板領域との間のpn接合は順方向にバイアスされない。また、スタンバイ期間中は外部電源電圧EVCCがバックゲートに与えられるため、基板効果が大きくなり、サブスレッショルドリーク電流はさらに低減される。
【0071】
一方、最小値回路64は、メイン接地線14およびNチャネルMOSトランジスタ20のゲートに接続され、メイン接地線14の内部接地電圧IVSSおよびトランジスタ20のゲート電圧のうち低い方の電圧を選択してトランジスタ20のバックゲートに供給する。アクティブ状態では外部電源電圧EVCCがトランジスタ20のゲートに与えられるので、最小値回路64は内部接地電圧IVSSをトランジスタ20のバックゲートに供給する。一方、スタンバイ状態では外部接地電圧EVSSがトランジスタ20のゲートに与えられるので、最小値回路64は内部接地電圧IVSSよりも低い、この外部接地電圧EVSSをトランジスタ20のバックゲートに供給する。
【0072】
したがって、上記と同様にアクティブ期間中にメイン接地線14の電圧がサブ接地線16の電圧よりも上昇した場合であっても、バックゲートを形成するp型基板領域とソースおよびドレインを形成するn型拡散領域との間のpn接合は順方向にバイアスされない。また、スタンバイ期間中は外部接地電圧EVSSがトランジスタ20のバックゲートに与えられるため、基板効果が大きくなり、サブスレッショルドリーク電流がさらに低減される。
【0073】
[最大値回路の例]
図5は、図1に示された最大値回路62の一例を示す回路図である。図5を参照して、この最大値回路62は、PチャネルMOSトランジスタ621,622およびNチャネルMOSトランジスタ623〜625からなる差動増幅器と、差動増幅器の一方の入力トランジスタ623と並列に接続されたNチャネルMOSトランジスタ626とを含む。この一方の入力トランジスタ623のゲートはメイン電源線10に接続され、もう一方の入力トランジスタ624のゲートはこの最大値回路62の出力ノード627に接続される。また、トランジスタ626のゲートはトランジスタ18のゲートに接続される。なお、トランジスタ625のゲートにはチップイネーブル信号ENが与えられる。
【0074】
アクティブ期間中は外部接地電圧EVSSがトランジスタ626のゲートに与えられるので、トランジスタ626はオフになり機能しない。したがって、メイン電源線10からトランジスタ623のゲートに与えられた内部電源電圧IVCCに等しい電圧がこの最大値回路62から出力される。
【0075】
一方、スタンバイ期間中は外部電源電圧EVCCがトランジスタ626のゲートに与えられるので、これよりも低い内部電源電圧IVCCを受けるトランジスタ623はほとんど機能しない。その結果、外部電源電圧EVCCにほぼ等しい電圧がこの最大値回路62から出力される。なお、スタンバイ時に出力される電圧は厳密には外部電源電圧EVCCよりも僅かに低くなるが、内部電源電圧IVCCよりも高いので、トランジスタ18のサブスレッショルドリーク電流は十分に低減される。
【0076】
[最小値回路の例]
図6は、図1に示された最小値回路64の一例を示す回路図である。図6を参照して、この最小値回路64は、NチャネルMOSトランジスタ641,642およびPチャネルMOSトランジスタ643〜645からなる差動増幅器と、一方の入力トランジスタ643と並列に接続されたPチャネルMOSトランジスタ646とを含む。この一方の入力トランジスタ643のゲートはメイン接地線14に接続され、もう一方の入力トランジスタ644のゲートはこの最小値回路64の出力ノード647に接続される。また、トランジスタ646のゲートはトランジスタ20のゲートに接続される。なお、トランジスタ645のゲートにはチップイネーブル信号/ENが与えられる。
【0077】
アクティブ期間中は外部電源電圧EVCCがトランジスタ646のゲートに与えられるので、このトランジスタ646はオフになり機能しない。その結果、メイン接地線14からトランジスタ643のゲートに与えられる内部接地電圧IVSSに等しい電圧がこの最小値回路64から出力される。
【0078】
一方、スタンバイ期間中は外部接地電圧EVSSがトランジスタ646のゲートに与えられるので、これよりも高い内部接地電圧IVSSを受けるトランジスタ643はほとんど機能しない。その結果、外部接地電圧EVSSにほぼ等しい電圧がこの最小値回路64から出力される。ここで、スタンバイ時に出力される電圧は厳密には外部接地電圧EVSSよりも僅かに高くなるが、内部接地電圧IVSSよりも低いので、トランジスタ20のサブスレッショルドリーク電流は十分に低減される。
【0079】
[最大値回路の他の例]
図7は、図1に示された最大値回路62の他の例を示す回路図である。図7を参照して、この最大値回路62は、上記図5の構成に加えて、駆動用のPチャネルMOSトランジスタ628を含む。このトランジスタ628は、内部電源電圧IVCCよりも高い外部電源電圧EVCCを受けるソースと、この最大値回路62の出力ノード627に接続されたドレインと、差動増幅器(621〜625)の出力ノード629に接続されたゲートとを有する。
【0080】
この図7に示された最大値回路62は駆動用のトランジスタ628を備えているため、上記図5に示された最大値回路62よりも大きい駆動能力を有する。
【0081】
[最小値回路の他の例]
図8は、図1に示された最小値回路64の他の例を示す回路図である。図8を参照して、この最小値回路64は、上記図6の構成に加えて、駆動用のNチャネルMOSトランジスタ648を備える。このトランジスタ648は、内部接地電圧IVSSよりも低い外部接地電圧EVSSを受けるソースと、この最小値値回路64の出力ノード647に接続されたドレインと、差動増幅器(641〜645)の出力ノード649に接続されたゲートとを有する。
【0082】
この図8に示された最小値回路64は、駆動用のトランジスタ648を備えているため、上記図6に示された最小値回路64よりも大きい駆動能力を有する。
【0083】
[最大値回路のさらに他の例]
図9は、図1に示された最大値回路62のさらに他の例を示す回路図である。図9を参照して、この最大値回路62は、上記図5に示されたトランジスタ626を備えておらず、その代わり短絡用のPチャネルMOSトランジスタ630を備える。差動増幅器(621〜625)の一方の入力トランジスタ623のゲートはトランジスタ18のゲートに接続される。トランジスタ630はこの最大値回路62の出力ノード627とメイン電源線10との間に接続される。このトランジスタ630のゲートはトランジスタ18のゲートに接続される。
【0084】
アクティブ期間中は外部接地電圧EVSSがトランジスタ623および630のゲートに与えられるので、トランジスタ630がオンになり、これによりメイン電源線10から供給された内部電源電圧IVCCがこの最大値回路62から出力される。
【0085】
一方、スタンバイ期間中は外部電源電圧EVCCがトランジスタ623および630のゲートに与えられるので、トランジスタ630はオフになる。その結果、外部電源電圧EVCCに等しい電圧がこの最大値回路62から出力される。
【0086】
この図9に示された最大値回路62は短絡用のトランジスタ630を備えているため、アクティブ期間中に内部電源電圧IVCCを速やかにトランジスタ18のバックゲートに供給することができる。
【0087】
[最小値回路のさらに他の例]
図10は、図1に示された最小値回路64のさらに他の例を示す回路図である。図10を参照して、この最小値回路64は、上記図6に示されたトランジスタ646を備えておらず、その代わり短絡用のNチャネルMOSトランジスタ650を備える。差動増幅器(641〜645)の一方の入力トランジスタ643のゲートはトランジスタ20のゲートに接続される。また、トランジスタ650は最小値回路64の出力ノード647とメイン接地線14との間に接続される。このトランジスタ650のゲートはトランジスタ20のゲートに接続される。
【0088】
アクティブ期間中は外部電源電圧EVCCがトランジスタ643および650のゲートに与えられるので、トランジスタ650がオンになる。その結果、メイン接地線14から供給された内部接地電圧IVSSがこの最小値回路64から出力される。
【0089】
一方、スタンバイ期間中は外部接地電圧EVSSがトランジスタ643および650のゲートに与えられるので、トランジスタ650はオフになる。その結果、外部接地電圧EVSSに等しい電圧がこの最小値回路64から出力される。
【0090】
この図10に示された最小値回路64は短絡用のトランジスタ650を備えているため、アクティブ期間中に内部接地電圧IVSSを速やかにトランジスタ20のバックゲートに供給することができる。
【0091】
この実施の形態1では最大値および最小値回路を用いたが、実際はメイン電源とサブ電源以外の第3の電源を最大値または最小値として用いても構わない。重要なことは、スイッチトランジスタのインピーダンスをアクティブ状態で低く、スタンバイ状態で高くできる構成を提供することである。
【0092】
[実施の形態2]
図11は、この発明の実施の形態2による半導体回路装置の構成を示す回路図である。図11を参照して、この半導体回路装置は、図1の構成に加えて、差動増幅器66,68と、PチャネルMOSトランジスタ70と、NチャネルMOSトランジスタ72とを備える。
【0093】
差動増幅器66は、サブ電源線12の電圧が基準電圧Vref1と等しくなるようトランジスタ70を制御する。差動増幅器68は、サブ接地線16の電圧が基準電圧Vref2と等しくなるようトランジスタ72を制御する。
【0094】
また、この実施の形態2では上記実施の形態1と異なり、トランジスタ58からサブ電源線12に供給される電流をモニタするための抵抗素子74がメイン接地線14ではなくサブ電源線12中に挿入される。抵抗素子74の両端の間に生じた電圧はオフセット電圧を有する差動増幅器54に供給される。したがって、この差動増幅器54は、抵抗素子74によりモニタされるリーク電流Ileakを一定に維持するようトランジスタ58を制御する。
【0095】
また、サブ接地線16からトランジスタ60に引抜かれる電流をモニタするための抵抗素子76はメイン電源線10ではなくサブ接地線16中に挿入される。抵抗素子76の両端の間に生じた電圧はオフセット電圧を有する差動増幅器56に供給される。したがって、この差動増幅器56は、抵抗素子76によりモニタされるリーク電流Ileakを一定に維持するようトランジスタ60を制御する。
【0096】
この実施の形態2によれば、スタンバイ状態でも内部回路22に流れる総サブスレッショルドリーク電流に相当する電流が常に定常的にサブ電源線12およびサブ接地線16に供給されるため、上記実施の形態1と同様にアクティブ期間の初期における内部回路22の動作遅延を防止することができる。
【0097】
[実施の形態3]
図12は、この発明の実施の形態3による半導体回路装置の構成を示す回路図である。
図12を参照して、この半導体回路装置は、図11に示された差動増幅器66の代わりにオフセット差動増幅器78と、図11に示された差動増幅器68の代わりにオフセット差動増幅器80とを備える。差動増幅器78の反転増幅端子(−)には、図11のような基準電圧Vref1ではなくメイン電源線10の内部電源電圧IVCCが供給される。また、差動増幅器80の反転入力端子(−)には、図11のような基準電圧Vref2ではなくメイン接地線14の内部接地電圧IVSSが供給される。したがって、差動増幅器78はメイン電源線10およびサブ電源線12間の電位差がそのオフセット電圧と等しくなるようトランジスタ70を制御する。また、差動増幅器80は、メイン接地線14およびサブ接地線16間の電位差がそのオフセット電圧と等しくなるようトランジスタ72を制御する。
【0098】
この実施の形態3によれば、スタンバイ状態ではメイン電源線10およびサブ電源線12間の電位差が差動増幅器78のオフセット電圧と等しくなり、メイン接地線14およびサブ接地線16間の電位差が差動増幅器80のオフセット電圧と等しくなるため、外部電源電圧EVCCまたは外部接地電圧EVSSが変動した場合であってもこれらの電位差は一定に維持される。
【0099】
[実施の形態4]
図13は、この発明の実施の形態4による半導体回路装置の構成を示す回路図である。図13を参照して、この半導体回路装置は、図12に示された構成に加えて、サブ電源線12に一定の電流を供給するために、カレントミラー回路82と、電流源86とを備える。また、この半導体回路装置はさらに、サブ接地線16に一定の電流(負)を供給するために、カレントミラー回路84と、電流源88とを備える。ただし、この半導体回路装置は、図12に示された差動増幅器54,56、トランジスタ58,60、および抵抗素子74,76を備えていない。
【0100】
カレントミラー回路82は、トランジスタ70を介してサブ電源線12に接続されたPチャネルMOSトランジスタ821と、このトランジスタ821に接続されたPチャネルMOSトランジスタ822とを含む。電流源86はこのトランジスタ822に接続される。また、カレントミラー回路84は、トランジスタ72を介してサブ接地線16に接続されたNチャネルMOSトランジスタ841と、このトランジスタ841に接続されたNチャネルMOSトランジスタ842とを含む。電流源88はこのトランジスタ842に接続される。
【0101】
電流源86は、サブ電源線12から内部回路22を経てメイン接地線14に流れる総サブスレッショルドリーク電流と等しい電流を定常的に供給することができる。同様に、電流源88は、メイン電源線10から内部回路22を経てサブ接地線16に流れる総サブスレッショルドリーク電流に等しい電流を定常的に供給することができる。トランジスタ821には電流源86と同じ大きさの電流が流れ、この電流がサブ電源線12に定常的に供給される。また、トランジスタ841には電流源88と同じ大きさの電流が流れ、この電流がサブ接地線16から引抜かれる。
【0102】
この実施の形態4によれば、スタンバイ状態であっても常に一定の電流がサブ電源線12およびサブ接地線16に供給されるため、スタンバイ期間のリーク電流を制御することができ、かつアクティブ期間の初期における内部回路22の動作遅延を防止することができる。
【0103】
[実施の形態5]
図14は、この発明の実施の形態5による半導体回路装置の構成を示す回路図である。図14を参照して、この半導体回路装置は、複数の回路ブロックBK1〜BK4を備える。メイン電源線10およびメイン接地線14は、これらの回路ブロックBK1〜BK4に共通に設けられる。回路ブロックBK1〜BK4の各々は、上記実施の形態と同様に、サブ電源線12と、サブ接地線16と、メイン電源線10とサブ電源線12との間に接続されたNチャネルMOSトランジスタ18と、メイン接地線14とサブ接地線16との間に接続されたPチャネルMOSトランジスタ20と、メイン電源線10およびサブ電源線12とメイン接地線14およびサブ接地線16との間に接続された内部回路22と、サブ電源線12とサブ接地線16との間に接続されたNチャネルMOSトランジスタ90と、サブ電源線12とサブ接地線16との間に接続されたPチャネルMOSトランジスタ92とを含む。トランジスタ90のゲートはトランジスタ18のゲートに接続され、トランジスタ92のゲートはトランジスタ20のゲートに接続される。
【0104】
この半導体回路装置における短絡信号発生回路94は、複数の回路ブロックBK1〜BK4に対応する短絡信号ST1〜ST4およびこれら相補的な短絡信号/ST1〜/ST4を発生する。短絡信号/ST1〜/ST4はそれぞれ回路ブロックBK1〜BK4におけるトランジスタ18および90のゲートに与えられる。また、短絡信号ST1〜ST4は、それぞれ回路ブロックBK1〜BK4におけるトランジスタ20および92のゲートに与えられる。
【0105】
短絡信号ST1〜ST4は、図15に示されるように、アクティブ期間にHレベルに変化し、スタンバイ期間にLレベルに変化する。短絡信号/ST1〜/ST4は短絡信号ST1〜ST4と相補的に変化する。また、短絡信号ST1,/ST1、ST2,/ST2、ST3,/ST3、およびST4,/ST4は、互いに独立して変化する。
【0106】
なお、図14に示された定電流回路(CR)95は、サブ電源線12に一定の電流を供給するためのものであって、図1に示された抵抗素子52、差動増幅器54およびトランジスタ58、図11および図12に示された抵抗素子74、差動増幅器54、およびトランジスタ58、あるいは図13に示されたカレントミラー回路82および電流源86に相当する。また、図14に示された定電流回路(CR)96は、サブ接地線16に一定の電流を供給するためのものであって、図1に示された抵抗素子50、差動増幅器56、およびトランジスタ60、図11および図12に示された抵抗素子76、差動増幅器56、およびトランジスタ60、あるいは図13に示されたカレントミラー回路84および電流源88に相当する。
【0107】
たとえば回路ブロックBK1がアクティブ状態となり、回路ブロックBK2〜BK4がスタンバイ状態となる場合は、短絡信号/ST1がLレベルとなり、短絡信号/ST2〜/ST4がHレベルとなる。また、短絡信号ST1がHレベルとなり、短絡信号ST2〜ST4がLレベルとなる。したがって、回路ブロックBK1においては、トランジスタ18および20がオンになり、トランジスタ90および92がオフになる。一方、回路ブロックBK2〜BK4においては、トランジスタ18および20がオフになり、トランジスタ90および92がオンになる。
【0108】
同様に、回路ブロックBK2がアクティブ状態となり、回路ブロックBK1,BK3,BK4がスタンバイ状態となる場合は、回路ブロックBK2においてはトランジスタ18および20がオンになり、トランジスタ90および92がオフになるが、回路ブロックBK1,BK3,BK4においては、トランジスタ18および20がオフになり、トランジスタ90および92がオンになる。
【0109】
回路ブロックBK3またはBK4がアクティブ状態となる場合も上記と同様である。
【0110】
また、たとえば回路ブロックBK1およびBK2がアクティブ状態となり、回路ブロックBK3およびBK4がスタンバイ状態となる場合は、回路ブロックBK1およびBK2においてはトランジスタ18および20がオンになり、トランジスタ90および92がオフになるが、回路ブロックBK3およびBK4においてはトランジスタ18および20がオフになり、トランジスタ90および92がオンになる。
【0111】
要するに、アクティブ状態の回路ブロックにおいてはトランジスタ18および20がオンになり、トランジスタ90および92がオフになるが、スタンバイ状態の回路ブロックにおいてはトランジスタ18および20がオフになり、トランジスタ90および92がオンになる。
【0112】
スタンバイ状態の回路ブロックにおいては、サブ電源線12の電圧が放電により内部電源電圧IVCCから下降し、サブ接地線16の電圧が充電により内部接地電圧IVSSから上昇する。このとき、サブ電源線12およびサブ接地線16はトランジスタ90および92により短絡されているので、サブ電源線12からの放電電流はトランジスタ90および92をそれぞれ通ってサブ接地線16に充電電流として流れ込む。
【0113】
このように実施の形態5によれば、トランジスタ90および92がスタンバイ状態でサブ電源線12とサブ接地線16とを短絡しているため、サブ電源線12からの放電電流はサブ接地線16への充電電流として有効に活用され、その結果、消費電流を低減することができる。
【0114】
上記実施の形態1〜5では電源側と接地側の両方にそれぞれサブ電源線とサブ接地線を設けているが、いずれか一方だけにサブ電源線またはサブ接地線を設けることもできる。
【0115】
[実施の形態6]
図16は、この発明の実施の形態6による半導体回路装置の構成を示すブロック図である。図16を参照して、このメモリシステムLSI100は、CPU(中央処理ユニット)102と、DRAMユニット104と、SRAMユニット106と、FRAMユニット(図示せず)と、フラッシュメモリユニット(図示せず)と、演算ユニット(図示せず)と、ランダムロジックユニット108と、入出力ユニット(図示せず)などを含む。
【0116】
CPU102は、外部からコマンド信号CMD、データ信号DATなどを受けたり外部にそれらの信号を供給したりするための入出力インターフェイス(図示せず)を含む。CPU102は外部からのコマンド信号CMDに応答して外部からのデータ信号DATを処理し、その結果、コマンド信号CMDおよびデータ信号DATをDRAMユニット104、SRAMユニット106、ロジックユニット108などに供給し、これによりこれらのユニット104,106,108を制御する。CPU102また、これらユニット104,106,108からのコマンド信号CMDに応答してこれらユニット104,106,108からのデータ信号DATを処理し、その結果、コマンド信号CMDおよびデータ信号DATを外部に供給する。
【0117】
DRAMユニット104は、入出力制御回路110と、複数のダイナミックメモリセルアレイ112とを含む。入出力制御回路110は、CPU102からのコマンド信号CMDに応答してCPU102からのデータ信号DATを処理し、その結果、コマンド信号CMDおよびデータ信号DATをメモリセルアレイ112に供給する。入出力制御回路110はまた、メモリセルアレイ112からのコマンド信号CMDに応答してメモリセルアレイ112からのデータ信号DATを処理し、その結果、コマンド信号CMDおよびデータ信号DATをCPU102に供給する。
【0118】
SRAMユニット106は、入出力制御回路114と、複数のスタティックメモリセルアレイ116とを含む。入出力制御回路114は、CPU102からのコマンド信号CMDに応答してCPU102からのデータ信号DATを処理し、その結果、コマンド信号CMDおよびデータ信号DATをメモリセルアレイ116に供給する。入出力制御回路114はまた、メモリセルアレイ116からのコマンド信号CMDに応答してメモリセルアレイ116からのデータ信号DATを処理し、その結果、コマンド信号CMDおよびデータ信号DATをCPU102に供給する。
【0119】
ランダムロジックユニット108は、入出力制御回路118と、複数の演算回路120とを含む。入出力制御回路118は、CPU102からのコマンド信号CMDに応答してCPU102からのデータ信号DATを処理し、その結果、コマンド信号CMDおよびデータ信号DATを演算回路120に供給する。入出力制御回路118はまた、演算回路120からのコマンド信号CMDに応答して演算回路120からのデータ信号DATを処理し、その結果、コマンド信号CMDおよびデータ信号DATをCPU102に供給する。
【0120】
すなわち、このシステムLSI100は、第1の階層ブロックHB1と、複数の第2の階層ブロックHB11〜HB1mと、複数の第3の階層ブロックHB111〜HB11n,HB121〜HB12n,HB1m1〜HB1mnとに分割されている。
【0121】
CPU102は、内部回路に所定電圧を供給するための電源系122と、受信回路124と、複数の第2の階層ブロックHB11〜HB1mに対応して設けられた複数の送信回路126,128,130とを含む。受信回路124は外部からのアクセス要求信号REQを受信し、これに応じて電源系122を活性化する。電源系122による所定電圧の供給が可能になると、受信回路124は外部に応答信号RESを返信し、コマンド信号CMDおよびデータ信号DATの受信可能を外部に知らせる。送信回路126は、CPU102の内部回路による処理の結果、DRAMユニット104が選択された場合、アクセス要求信号REQを入出力制御回路110に送信する。送信回路128は、SRAMユニット106が選択された場合、アクセス要求信号REQを入出力制御ユニット114に送信する。送信回路130は、ロジックユニット108が選択された場合、アクセス要求信号REQを入出力制御回路118に送信する。
【0122】
入出力制御回路110は、内部回路に所定電圧を供給するための電源系132と、受信回路134と、送信回路136とを含む。受信回路134は、送信回路126からのアクセス要求信号REQを受信し、これに応じて電源系132を活性化する。電源系132による所定電圧の供給が可能になると、受信回路134は送信回路126に応答信号RESを返信し、コマンド信号CMDおよびデータ信号DATの受信可能をCPU102に知らせる。送信回路126が応答信号RESを受信すると、CPU102はコマンド信号CMDおよびデータ信号DATを入出力制御回路110に供給する。各送信回路136は、入出力制御回路110の内部回路による処理結果に応じてアクセス要求信号REQを対応するメモリセルアレイ112に送信する。入出力制御回路114,118もこれと同様に構成される。
【0123】
各メモリセルアレイ112は、その内部回路に所定電圧を供給するための電源系138と、受信回路140とを含む。受信回路140は、送信回路136からのアクセス要求信号REQを受信し、これに応じて電源系138を活性化する。電源系138による所定電圧の供給が可能になると、受信回路140は応答信号RESを送信回路136に返信し、コマンド信号CMDおよびデータ信号DATの受信可能を入出力制御回路110に知らせる。送信回路136が応答信号RESを受信すると、入出力制御回路110はコマンド信号CMDおよびデータ信号DATをメモリセルアレイ112に供給する。メモリセルアレイ116、演算回路120もこれと同様に構成される。
【0124】
次に、上記のように構成されたシステムLSIの動作を図17を参照して説明する。
【0125】
外部からアクセス要求信号REQがCPU102に入力されると、CPU102中の受信回路124は電源系122を活性化し、電源系122が活性化されると応答信号RESを外部に出力する。その後、外部から所望のコマンド信号CMDおよびデータ信号DATがCPU102に入力されると、CPU102はそのコマンド信号CMDをデコードし、そのデコード結果に従ってCPU102中の送信回路126,128,130のいずれかがアクセス要求信号REQを対応する入出力制御回路に送信する。CPU102に入力されたコマンド信号CMDがDRAMユニット104に対するリードまたはライトを要求するものであれば、送信回路126がアクセス要求信号REQをDRAMユニット104中の受信回路134に送信する。
【0126】
受信回路134がアクセス要求信号REQを受信すると電源系132を活性化し、電源系132が活性化されると、応答信号RESを送信回路126に返信する。送信回路126が応答信号RESを受信すると、CPU102は外部から入力されたコマンド信号CMDまたは内部的に生成されたコマンド信号CMDを入出力制御回路110に供給するとともに、外部から入力されたデータDATまたは演算処理結果のデータ信号DATを入出力制御回路110に供給する。入出力制御回路110はコマンド信号CMDをデコードし、そのデコード結果に従っていずれかの送信器136がアクセス要求信号REQを対応するメモリセルアレイ112に送信する。
【0127】
メモリセルアレイ112中の受信回路140がアクセス要求信号REQを受信すると電源系138を活性化し、電源系138が活性化されると応答信号RESを送信回路136に返信する。送信回路136が応答信号RESを受信すると、入出力制御回路110はCPU102からのコマンド信号CMDまたは内部的に生成されたコマンド信号CMDをメモリセルアレイ112に供給するとともに、CPU102からのデータ信号DATまたは処理結果のデータ信号DATをメモリセルアレイ112に供給する。メモリセルアレイ112はコマンド信号CMDに従ってデータ信号DATを処理する。メモリセルアレイ112はその処理結果のデータ信号DATを入出力制御回路110に返信すると同時に、応答信号RESを非活性化する。メモリセルアレイ112においてこのようなデータ処理が終了してから所定時間が経過しても受信回路140がアクセス要求信号REQを受信しない場合は電源系138を非活性化する。
【0128】
入出力制御回路110はメモリセルアレイ112からのデータ信号DATを処理し、その処理結果のデータ信号DATをCPU102に返信すると同時に、応答信号RESを非活性化する。入出力制御回路110においてこのようなデータ処理が終了してから所定時間が経過しても受信回路134がアクセス要求信号REQを受信しない場合は電源系132を非活性化する。
CPU102は入出力制御回路110からのデータ信号DATを処理し、その処理結果のデータ信号DATを外部に返信すると同時に、応答信号RESを非活性化する。CPU102においてこのようなデータ処理が終了してから所定時間が経過しても受信回路124がアクセス要求信号REQを受信しない場合は電源系122を非活性化する。
【0129】
ここでは、DRAMユニット104が選択された場合について説明したが、SRAMユニット106またはロジックユニット108が選択された場合もこれと同様に動作する。
【0130】
要するに、このシステムLSIにおいてはシェイクハンド方式の階層電源構成が採用されているため、動作開始時には、第1の階層ブロックHB1、第2の階層ブロックHB11〜HB1m、第3の階層ブロックHB111〜HB11n,HB121〜HB12n,HB1m1〜HB1mnという順番で、電源系122,132,138が順次活性化される。一方、動作終了時には、第3の階層ブロックHB111〜HB11n,HB121〜HB12n,HB1m1〜HB1mn、第2の階層ブロックHB11〜HB1m、第1の階層ブロックHB1という順番で、電源系138,132,122が順次非活性化される。
【0131】
[送信回路および受信回路の例]
図18は、図16に示された送信回路126および受信回路134の一例を示す回路図である。なお、その他の送信回路128,130,136および受信回路124,140もこれらと同様に構成される。
【0132】
図18を参照して、送信回路126は、フリップフロップ回路(F/F)142と、ラッチ回路144と、ドライバ146,148とを含む。CPUの内部回路150が外部から与えられたコマンド信号CMDをデコードした結果、DRAMユニット104に対するアクセス要求を認定した場合、セット信号SETをフリップフロップ回路142に供給する。ラッチ回路144は、ドライバ148を通った応答信号RESをラッチする。ラッチ回路144の出力信号はリセット信号RSTとしてフリップフロップ回路142に供給される。フリップフロップ回路142の出力信号はドライバ146を通してアクセス要求信号REQとして受信回路134に供給される。
【0133】
受信回路134は、ドライバ152,154と、フリップフロップ回路156,158,160と、オフセット電圧を有する複数の差動増幅器161〜164と、NチャネルMOSトランジスタ166〜169と、ANDゲート170とを含む。
【0134】
アクセス要求信号REQはドライバ152を通してセット信号SETとしてフリップフロップ回路156に供給される。フリップフロップ回路158の出力信号はリセット信号RSTとしてフリップフロップ回路156に供給される。フリップフロップ回路156の出力信号はセット信号SETとしてフリップフロップ回路160に供給される。フリップフロップ回路160の出力信号は電源系132にパワーイネーブル信号PENとして供給され、これに応じて電源系132は活性化される。
【0135】
ここで、電源系132は、上記実施の形態1〜5のような階層電源回路178と、外部電源電圧EVCCに基づいて内部電源電圧IVCCを発生する上述した電圧ダウンコンバータ24のような内部電源回路179と、外部接地電圧EVSSに基づいて内部接地電圧IVSSを発生する上述した電圧アップコンバータ26のような内部電源回路180と、メモリセルアレイ112内のワード線を駆動するために用いられる外部電源電圧EVCCまたは内部電源電圧IVCCよりも高い昇圧電源電圧VPPを発生する昇圧電源回路181とを含む。
【0136】
差動増幅器161は階層電源回路178から供給されるサブ電源線の電圧を内部電源電圧IVCCと比較し、サブ電源線の電圧が内部電源電圧IVCCに到達するとHレベルの信号を出力する。差動増幅器162は、内部電源回路179からの内部電源電圧IVCCを基準電圧Vrefcと比較し、内部電源電圧IVCCが基準電圧Vrefcに到達するとHレベルの信号を出力する。差動増幅器163は、内部電源回路180からの内部接地電圧IVSSを基準電圧Vrefsと比較し、内部接地電圧IVSSが基準電圧Vrefsに到達するとHレベルの信号を出力する。差動増幅器164は、昇圧電源回路181からの昇圧電圧VPPを基準電圧Vrefpと比較し、昇圧電圧VPPが基準電圧Vrefpに到達するとHレベルの信号を出力する。フリップフロップ回路156がHレベルの信号を出力するとトランジスタ166〜169がオンになり、これら差動増幅器161〜164が活性化される。
【0137】
ANDゲート170はこれら差動増幅器161〜164の出力信号を受け、そのAND信号を出力する。すなわち、すべての電源回路178〜181の準備が整ったときANDゲート170はHレベルの信号を出力する。ANDゲート170の出力信号はセット信号SETとしてフリップフロップ回路158に供給される。フリップフロップ回路158の出力信号は、上述したようにフリップフロップ回路156の他、ドライバ154を通して応答信号RESとして送信回路126に供給される。
【0138】
入出力制御回路の内部回路188はその動作を完了すると終了信号FNを出力する。この終了信号FNは遅延回路172に供給されるとともに、リセット信号RSTとしてフリップフロップ回路158にも供給される。遅延回路172はこの終了信号FNを所定期間だけ遅延させてパルス発生回路174に供給する。パルス発生回路174はこの遅延された終了信号に応答して所定の幅を有するパルス信号を発生する。このパルス信号はリセット信号RSTとしてフリップフロップ回路160に供給される。
【0139】
図16に示されたCPU102はさらに、図18に示されるように複数のドライバ182を含む。ドライバ182はラッチ回路144からの出力信号に応答して活性化され、内部回路150からのコマンド信号CMDおよびデータ信号DATを図16に示された各入出力制御回路に供給する。各入出力制御回路はさらに、図18に示されるように複数のドライバ184と、複数のラッチ回路186とを含む。CPU102からのコマンド信号CMDおよびデータ信号DATはそれぞれドライバ184を通してラッチ回路186に供給される。ラッチ回路186にラッチされたコマンド信号CMDおよびデータ信号DATは入出力制御回路中の内部回路188に供給される。内部回路188はコマンド信号CMDをデコードし、そのデコード結果に従ってコマンド信号CMDを発生しかつデータ信号DATを処理する。
【0140】
次に、上記のように構成された送信回路126および受信回路134の動作について説明する。
【0141】
CPUの内部回路150が図16に示されたDRAMユニット104に対するリードまたはライト要求を示すコマンド信号CMDを受けると、セット信号SETに応答してフリップフロップ回路142がセットされる。その結果、Hレベルのアクセス要求信号REQが送信回路126から受信回路134に与えられる。これによりセット信号SETに応答してフリップフロップ回路156がセットされる。これによりセット信号SETに応答してフリップフロップ回路160がセットされるとともに、差動増幅器161〜164が活性化される。
【0142】
フリップフロップ回路160がセットされると、電源系132が活性化される。より具体的には、階層電源回路178、内部電源回路179、内部電源回路180、および昇圧電源回路181が活性化される。階層電源回路178において、サブ電源線の電圧が内部電源電圧IVCCに達するとHレベルの出力信号が差動増幅器161からANDゲート170に与えられる。内部電源回路179において、内部電源電圧IVCCが基準電圧Vrefcに達するとHレベルの出力信号が差動増幅器162からANDゲート170に与えられる。内部電源回路180において、内部接地電圧IVSSが基準電圧Vrefsに達するとHレベルの出力信号が差動増幅器163からANDゲート170に与えられる。昇圧電源回路181において、昇圧電圧VPPが基準電圧Vrefpに達するとHレベルの信号が差動増幅器164からANDゲート170に与えられる。
【0143】
差動増幅器161〜164のすべての出力信号がHレベルになると、セット信号SETに応答してフリップフロップ回路158がセットされる。その結果、Hレベルの応答信号RESが受信回路134から送信回路126に与えられる。
【0144】
このHレベルの応答信号RESはラッチ回路144にラッチされ、これによりドライバ182がすべて活性化される。その結果、コマンド信号CMDおよびデータ信号DATがCPUから入出力制御回路に与えられる。コマンド信号CMDおよびデータ信号DATはラッチ回路186にラッチされ、そのラッチされたコマンド信号CMDおよびデータ信号DATは入出力制御回路中の内部回路188に与えられる。
【0145】
一方、受信回路134におけるフリップフロップ回路158がセットされると、フリップフロップ回路156はリセットされる。そのため、Lレベルの出力信号がトランジスタ166〜169に与えられるため、差動増幅器161〜164は非活性化される。しかしながら、フリップフロップ回路160はセット状態を維持するため、電源系132は活性状態を維持する。
【0146】
内部回路188がその動作を完了すると、終了信号FNが遅延回路172およびフリップフロップ回路158に与えられる。これにより応答信号RESがHレベルになり、ひいてはドライバ182がすべて非活性化される。その結果、CPU102から入出力制御回路へのコマンド信号CMDおよびデータ信号DATの送信が禁止される。
【0147】
また、終了信号FNは遅延回路172により遅延されてパルス発生回路174に与えられるので、終了信号FNの発生から所定期間経過後にリセット信号RSTがフリップフロップ回路160に与えられる。このリセット信号RSTがフリップフロップ回路160に与えられるまでの間にフリップフロップ回路156がHレベルのアクセス要求信号REQに応答してセットされない限り、このフリップフロップ回路160はリセットされる。その結果、電源系132が非活性化される。逆に、終了信号FNの発生からパルス発生回路174によるパルス信号の発生までの間に、Hレベルのアクセス要求信号REQに応答してフリップフロップ回路156が再びセットされると、フリップフロップ回路160はセット状態を維持し、その結果、電源系132は活性状態を維持する。
【0148】
このように、内部回路188がその動作を完了しても電源系132は直ちに非活性化されないため、内部回路188がその動作を完了した直後にこの受信回路134がアクセス要求信号REQを受信した場合であっても、内部回路188は直ちにどの動作を開始することができる。
【0149】
上記のように実施の形態6によれば、電源系が階層的に構成され、必要な電源系のみが上層から下層に向かって順次活性化され、不要な電源系が活性化されないため、消費電力を低減することができる。
【0150】
また、1つ下の階層における電源系が活性化されたことを示す応答信号確認後にその階層からその1つ下の階層へコマンド信号CMDおよびデータ信号DATが与えられるため、これらの信号CMD,DATを確実に処理することができる。
【0151】
また、内部回路の動作完了から所定期間経過後に電源系が非活性化されるため、内部回路の動作完了直後に再びアクセス要求信号RE1Qを受信しても内部回路は速やかに動作を開始することができる。
【0152】
この実施の形態6における送受信は、システム上で異なるチップ間で実施されても、また、単一チップ上で実施されても構わない。
【0153】
[実施の形態7]
上記実施の形態6における送信回路および受信回路はシェイクハンド方式を採用しているため、その回路構成はやや複雑となる。そこで、実施の形態7は、送信回路および受信回路の回路構成を簡略化することを目的とする。
【0154】
この実施の形態7における送信回路はアクセス要求信号REQを送信してから所定期間経過後に、応答信号の返信を待つことなく、内部回路は動作を開始する。一方、受信回路はアクセス要求信号REQを受信すると直ちに電源系を活性化する。
【0155】
次に、この実施の形態7によるシステムLSIの動作について図19を参照して説明する。
【0156】
外部からアクセス要求信号REQが与えられると、CPU102中の受信回路によりCPU102中の電源系が活性化される。アクセス要求信号REQの入力から所定期間経過後、外部からコマンド信号CMDおよびデータ信号DATがCPU102に与えられる。この所定期間は、アクセス要求信号REQの入力から電源系の準備完了までに必要な時間が設定される。
【0157】
上記コマンド信号CMDがDRAMユニットに対するリードまたはライトを要求するものである場合は、CPU102からDRAMユニット中の入出力制御回路110にアクセス要求信号REQが与えられる。このアクセス要求信号REQに応答して入出力制御回路110中の受信回路により入出力制御回路110中の電源系が活性化される。CPU102から入出力制御回路110へのアクセス要求信号REQの送信から所定期間経過後、CPU102から入出力制御回路110にコマンド信号CMDおよびデータ信号DATが与えられる。
【0158】
続いて、入出力制御回路110中の送信回路によりメモリセルアレイ112にアクセス要求信号REQが与えられる。このアクセス要求信号REQに応答してメモリセルアレイ112中の受信回路によりメモリセルアレイ112中の電源系が活性化される。入出力制御回路110からメモリセルアレイ112へのアクセス要求信号REQの送信から所定期間経過後、入出力制御回路110からコマンド信号CMDおよびデータ信号DATがメモリセルアレイ112に与えられる。
【0159】
SRAMユニット、ロジックユニットが選択される場合もこれと同様である。
[送信回路および受信回路の例]
図20は、この実施の形態7における送信回路および受信回路の構成を示すブロック図である。図20を参照して、この送信回路190は、上記図18に示された構成に加えて、タイマ194を備える。この送信回路190は応答信号を受信しないので図18に示されるようなラッチ回路144およびドライバ148を備えていない。
【0160】
タイマ194は、CPU102中の内部回路がフリップフロップ回路142をセットしてから所定期間経過後にHレベルの信号を出力する。タイマ194の出力信号はCPU102中の複数のドライバ182に与えられる。
【0161】
受信回路192は、応答信号を発生しないので、図18に示されるような差動増幅器161〜164、トランジスタ166〜169、ANDゲート170、フリップフロップ回路158、およびドライバ154を備えていない。ここでは、フリップフロップ回路160の出力信号はリセット信号RSTとしてフリップフロップ回路156に与えられる。
【0162】
このような送信回路190および受信回路192において、フリップフロップ回路142がセットされると、送信回路190からアクセス要求信号REQが受信回路192に送信され、これと同時にタイマ194が時間の計測を開始する。
【0163】
受信回路192がアクセス要求信号REQを受信すると、上記と同様にフリップフロップ回路156がセットされ、続いてフリップフロップ回路160がセットされる。これにより電源系132が活性化される。
【0164】
電源系132から内部回路188に所定電圧が供給され、内部回路188が動作可能となった頃に、タイマ194の出力信号がHレベルとなり、ドライバ182が活性化される。そのため、コマンド信号CMDおよびデータ信号DATがCPU102から入出力制御回路110に送信され、ドライバ184およびラッチ回路186を介して内部回路188に与えられる。
【0165】
また、上記と同様に、内部回路188がその動作を完了すると終了信号FNが遅延回路172により遅延されてパルス発生回路174に与えられる。そのため、フリップフロップ回路160は内部回路188の動作完了から所定期間経過後にリセットされるが、この期間中に受信回路192が再びアクセス要求信号REQを受信するとフリップフロップ回路160はセット状態を維持する。その結果アクセス要求信号REQが断続的に送信される場合は、電源系132は活性状態を維持する。
【0166】
上記のように実施の形態7によれば、応答信号の発生および受信を必要としないため、送信回路190および受信回路192の回路構成が簡単になる。にもかかわらず、タイマ194によりコマンド信号CMDおよびデータ信号DATの送信を遅らせているため、電源系132が十分に活性化された後に内部回路188はコマンド信号CMDおよびデータ信号DATを受信することができる。
【0167】
この実施の形態7における送受信は、システム上で異なるチップ間で実施されても、また、単一チップ上で実施されても構わない。
【0168】
[電源系の詳細]
上記実施の形態6および7における電源系132には、図18に示されるように階層電源回路178、内部電源回路179と内部電源回路180、および昇圧電源回路181が含まれる。
【0169】
階層電源回路178の場合は、図18または図20に示されたフリップフロップ回路160からのパワーイネーブル信号PENが図1に示されるような短絡信号発生回路28に与えられ、このパワーイネーブル信号PENに応答して短絡信号STおよび/STが活性化される。
【0170】
外部電源電圧EVCCに基づいて内部電源電圧IVCCを発生する内部電源回路179の場合は、図21に示されるように差動増幅器44の接地側にNチャネルMOSトランジスタ196が接続され、このゲートにパワーイネーブル信号PENが与えられる。トランジスタ196はパワーイネーブル信号PENに応答してオンになり、これにより差動増幅器44が活性化される。その結果、内部電源電圧IVCCが基準電圧Vrefcと等しくなるように差動増幅器44がトランジスタ42を制御する。
【0171】
また、上述した内部回路20中のNチャネルMOSトランジスタのバックゲートに、アクティブ期間はソース電圧またはそれよりもわずかに高い電圧を印加し、スタンバイ期間中は負の電圧を印加することもできる。たとえば図22に示されるように、抵抗素子198およびダイオード200を直列に接続し、そのダイオード200の順方向電圧0.7Vをスイッチング素子202を介してNチャネルMOSトランジスタ(たとえば図1中の36)のバックゲートを形成するp基板204に供給する。また、−2〜−3Vの負電圧を発生する負電圧チャージャポンプ回路208を設け、この負電圧をスイッチング素子206を介してp基板204に供給する。スイッチング素子202は短絡信号STを直接受けるが、スイッチング素子206はインバータ209を介して短絡信号STを受ける。したがって、アクティブ状態(ST=H)では0.7Vの電圧がp型基板204に与えられ、スタンバイ状態(ST=L)では−2〜−3Vの負電圧がp基板204に与えられる。したがって、アクティブ状態では基板効果が小さくなり、NチャネルMOSトランジスタの動作速度が速くなる。しかも、この電圧0.7Vはp型基板204とソース/ドレイン領域を形成するn型拡散領域間の接触電圧を超えていないので、pn接合に大量の順方向電流が流れることはない。一方、スタンバイ状態では基板効果が大きくなるので、NチャネルMOSトランジスタのサブスレッショルドリーク電流が低減される。
【0172】
なお、PチャネルMOSトランジスタの場合は、アクティブ期間中にソース電圧またはソース電圧よりもわずかに低い電圧をバックゲートに印加し、スタンバイ期間中はソース電圧よりも高い電圧をバックゲートに印加することもできる。
【0173】
図23は、図22に示されたダイオード200の構成を示す平面図である。図23を参照して、このダイオード200はp型領域202およびn型領域204からなる。これらの領域202および204は1本のポリシリコンまたは金属の配線により形成され、p型領域202にはp型不純物が注入され、n型領域204にはn型不純物が注入されている。
【0174】
また、図24に示されるように、アクティブ時にトランジスタ34,36,38,40のバックゲートにそれぞれのソースと同じ電圧を印加し、スタンバイ時にPチャネルMOSトランジスタ30,32のバックゲートにそれぞれのソース電圧よりも高い電圧を印加し、かつNチャネルMOSトランジスタ36,40のバックゲートにそれぞれのソース電圧よりも低い電圧を印加することもできる。
【0175】
ここでは、メイン電源線10とサブ電源線12との間に2つのダイオード206が直列に接続されている。また、サブ接地線16とメイン接地線14との間にも2つのダイオード208が直列に接続されている。また、電源電圧VCCを受ける電源線210とメイン電源線10との間にも2つのダイオード212が直列に接続されている。さらに、電源線210とメイン電源線10との間にはPチャネルMOSトランジスタ214も接続され、インバータ216を介して与えられた短絡信号/STに応答してオン/オフになる。
【0176】
アクティブ期間中は、トランジスタ16および20がオンになり、トランジスタ214がオフになる。したがって、トランジスタ34,36,38,40のバックゲートにはそれぞれのソースと同じ電圧が供給される。
【0177】
一方、スタンバイ期間中は、トランジスタ16および20がオフになり、トランジスタ214がオンになる。したがって、PチャネルMOSトランジスタ38のソースにはVCC−Vth(Vthは各ダイオード206のしきい値電圧)の電圧が供給され、バックゲートには電源電圧VCCが供給される。そのため、ソース/ドレインを形成するp型拡散領域およびバックゲートを形成するn型基板間のpn接合が逆バイアスされるので、pn接合に流れるリーク電流が低減される。また、NチャネルMOSトランジスタ36のソースにはVSS+2Vth(vthは各ダイオード208のしきい値電圧)の電圧が供給され、バックゲートには接地電圧VSSが供給される。そのため、バックゲートを形成するp型基板およびソース/ドレインを形成するn型拡散領域間のpn接合は逆バイアスされるので、pn接合に流れるリーク電流が低減される。
【0178】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【0179】
【発明の効果】
以上のようにこの発明によれば、サブ電源線およびサブ接地線に一定の電流が供給されているため、論理回路に流れるサブスレッショルドリーク電流を必要最小限に抑えながらサブ電源電圧の下降しすぎおよびサブ接地線電圧の上昇しすぎを防止し、その結果、アクティブ状態初期における動作遅延を防止することができる。
【0180】
また、サブ電源線から論理回路を経てメイン接地線に流れる電流およびメイン電源線から論理回路を経てサブ接地線に流れる電流をモニタし、その電流が一定になるようにサブ電源線およびサブ接地線を充電しているため、サブ電源線およびサブ接地線に供給される電流を常に一定に維持することができる。
【0181】
半導体回路装置が複数ブロックに階層化されていて、上の階層ブロックからの要求信号に応じて下の階層ブロックの電源系が活性化されるため、不必要な電源系が活性化されることなく、消費電力を低減することができる。
【図面の簡単な説明】
【図1】 本発明の実施の形態1による半導体回路装置の構成を示す回路図である。
【図2】 図1に示された短絡信号発生回路の動作を示すタイミング図である。
【図3】 図1に示されたオフセット差動増幅器の構成を示す回路図である。
【図4】 図1に示されたもう1つのオフセット差動増幅器の構成を示す回路図である。
【図5】 図1に示された最大値回路の一例を示す回路図である。
【図6】 図1に示された最小値回路の一例を示す回路図である。
【図7】 図1に示された最大値回路の他の例を示す回路図である。
【図8】 図1に示された最小値回路の他の例を示す回路図である。
【図9】 図1に示された最大値回路のさらに他の例を示す回路図である。
【図10】 図1に示された最小値回路のさらに他の例を示す回路図である。
【図11】 この発明の実施の形態2による半導体回路装置の構成を示す回路図である。
【図12】 この発明の実施の形態3による半導体回路装置の構成を示す回路図である。
【図13】 この発明の実施の形態4による半導体回路装置の構成を示す回路図である。
【図14】 この発明の実施の形態5による半導体回路装置の構成を示すブロック図である。
【図15】 図14に示された短絡信号発生回路の動作を示すタイミング図である。
【図16】 この発明の実施の形態6による半導体回路装置の構成を示すブロック図である。
【図17】 図16に示された半導体回路装置の動作を示すブロック図である。
【図18】 図16に示された送信回路および受信回路の構成を示す回路図である。
【図19】 この発明の実施の形態7による半導体回路装置の動作を示すブロック図である。
【図20】 図19に示された半導体回路装置における送信回路および受信回路の構成を示すブロック図である。
【図21】 図16、図18および図20に示された電源系の一例を示す回路図である。
【図22】 図16、図18および図20に示された電源系の他の例を示す図である。
【図23】 図22に示されたダイオードの構成を示す平面図である。
【図24】 図16、図18および図20に示された電源系のさらに他の例を示す回路図である。
【符号の説明】
10 メイン電源線、12 サブ電源線、14 メイン接地線、16 サブ接地線、22 内部回路、28,94 短絡信号発生回路、50,52,74,76 抵抗素子、54,56,78,80 オフセット差動増幅器、82,84カレントミラー回路、86,88 電流源、BK1〜BK4 回路ブロック、95,96 定電流回路、HB1,HB11〜HB1m,HB111〜HB11n,HB121〜HB12n,HB1m1〜HB1mn 階層ブロック、122,132,138 電源系、124,134,140 受信回路、126,128,130,136 送信回路。
Claims (8)
- アクティブ状態およびスタンバイ状態を有する半導体回路装置であって、
電源電圧を受けるメイン電源線と、
サブ電源線と、
前記メイン電源線と前記サブ電源線との間に接続され、前記アクティブ状態でオンになりかつ前記スタンバイ状態でオフになる第1のスイッチング素子と、
接地電圧を受けるメイン接地線と、
サブ接地線と、
前記メイン接地線と前記サブ接地線との間に接続され、前記アクティブ状態でオンになりかつ前記スタンバイ状態でオフになる第2のスイッチング素子と、
前記メイン電源線および前記サブ接地線の間に接続され、前記スタンバイ状態で論理ハイレベルを出力する第1の論理回路と、
前記サブ電源線および前記メイン接地線の間に接続され、前記スタンバイ状態で論理ローレベルを出力する第2の論理回路と、
前記サブ電源線に一定の電流を供給する定電流回路とを備え、
前記定電流回路は、
前記サブ電源線を充電する充電手段と、
前記充電手段から前記サブ電源線に供給される電流をモニタするモニタ手段と、
前記モニタ手段によりモニタされる電流を一定に維持するよう前記充電手段を制御する制御手段とを含む、半導体回路装置。 - アクティブ状態およびスタンバイ状態を有する半導体回路装置であって、
電源電圧を受けるメイン電源線と、
サブ電源線と、
前記メイン電源線と前記サブ電源線との間に接続され、前記アクティブ状態でオンになりかつ前記スタンバイ状態でオフになる第1のスイッチング素子と、
接地電圧を受けるメイン接地線と、
サブ接地線と、
前記メイン接地線と前記サブ接地線との間に接続され、前記アクティブ状態でオンになりかつ前記スタンバイ状態でオフになる第2のスイッチング素子と、
前記メイン電源線および前記サブ接地線の間に接続され、前記スタンバイ状態で論理ハイレベルを出力する第1の論理回路と、
前記サブ電源線および前記メイン接地線の間に接続され、前記スタンバイ状態で論理ローレベルを出力する第2の論理回路と、
前記サブ接地線に一定の電流を供給する定電流回路とを備え、
前記定電流回路は、
前記サブ接地線を充電する充電手段と、
前記充電手段から前記サブ接地線に供給される電流をモニタするモニタ手段と、
前記モニタ手段によりモニタされる電流を一定に維持するよう前記充電手段を制御する制御手段とを含む、半導体回路装置。 - アクティブ状態およびスタンバイ状態を有する半導体回路装置であって、
電源電圧を受けるメイン電源線と、
サブ電源線と、
前記メイン電源線と前記サブ電源線との間に接続され、前記アクティブ状態でオンになりかつ前記スタンバイ状態でオフになる第1のスイッチング素子と、
接地電圧を受けるメイン接地線と、
サブ接地線と、
前記メイン接地線と前記サブ接地線との間に接続され、前記アクティブ状態でオンになりかつ前記スタンバイ状態でオフになる第2のスイッチング素子と、
前記メイン電源線および前記サブ接地線の間に接続され、前記スタンバイ状態で論理ハイレベルを出力する第1の論理回路と、
前記サブ電源線および前記メイン接地線の間に接続され、前記スタンバイ状態で論理ローレベルを出力する第2の論理回路と、
前記サブ電源線に一定の電流を供給する第1の定電流回路と、
前記サブ接地線に一定の電流を供給する第2の定電流回路とを備え、
前記第1の定電流回路は、
前記サブ電源線を充電する第1の充電手段と、
前記第1の充電手段から前記サブ電源線に供給される電流をモニタする第1のモニタ手段と、
前記第1のモニタ手段によりモニタされる電流を一定に維持するよう前記第1の充電手段を制御する第1の制御手段とを含み、
前記第2の定電流回路は、
前記サブ接地線を充電する第2の充電手段と、
前記第2の充電手段から前記サブ接地線に供給される電流をモニタする第2のモニタ手段と、
前記第2のモニタ手段によりモニタされる電流を一定に維持するよう前記第2の充電手段を制御する第2の制御手段とを含む、半導体回路装置。 - アクティブ状態およびスタンバイ状態を有する半導体回路装置であって、
電源電圧を受けるメイン電源線と、
サブ電源線と、
前記メイン電源線と前記サブ電源線との間に接続され、前記アクティブ状態でオンになりかつ前記スタンバイ状態でオフになる第1のスイッチング素子と、
接地電圧を受けるメイン接地線と、
サブ接地線と、
前記メイン接地線と前記サブ接地線との間に接続され、前記アクティブ状態でオンになりかつ前記スタンバイ状態でオフになる第2のスイッチング素子と、
前記メイン電源線および前記サブ接地線の間に接続され、前記スタンバイ状態で論理ハイレベルを出力する第1の論理回路と、
前記サブ電源線および前記メイン接地線の間に接続され、前記スタンバイ状態で論理ローレベルを出力する第2の論理回路と、
前記サブ電源線に一定の電流を供給する定電流回路とを備え、
前記定電流回路は、
前記サブ電源線に接続された第1のPチャネルMOSトランジスタと、前記第1のPチャネルMOSトランジスタに接続された第2のPチャネルMOSトランジスタとからなる第1のカレントミラー回路と、
前記第2のPチャネルMOSトランジスタに接続された電流源とを含む、半導体回路装置。 - アクティブ状態およびスタンバイ状態を有する半導体回路装置であって、
電源電圧を受けるメイン電源線と、
サブ電源線と、
前記メイン電源線と前記サブ電源線との間に接続され、前記アクティブ状態でオンになりかつ前記スタンバイ状態でオフになる第1のスイッチング素子と、
接地電圧を受けるメイン接地線と、
サブ接地線と、
前記メイン接地線と前記サブ接地線との間に接続され、前記アクティブ状態でオンになりかつ前記スタンバイ状態でオフになる第2のスイッチング素子と、
前記メイン電源線および前記サブ接地線の間に接続され、前記スタンバイ状態で論理ハイレベルを出力する第1の論理回路と、
前記サブ電源線および前記メイン接地線の間に接続され、前記スタンバイ状態で論理ローレベルを出力する第2の論理回路と、
前記サブ接地線に一定の電流を供給する定電流回路とを備え、
前記定電流回路は、
前記サブ接地線に接続された第1のNチャネルMOSトランジスタと、前記第1のNチャネルMOSトランジスタに接続された第2のNチャネルMOSトランジスタとからなる第2のカレントミラー回路と、
前記第2のNチャネルMOSトランジスタに接続された電流源とを含む、半導体回路装置。 - アクティブ状態およびスタンバイ状態を有する半導体回路装置であって、
電源電圧を受けるメイン電源線と、
サブ電源線と、
前記メイン電源線と前記サブ電源線との間に接続され、前記アクティブ状態でオンになりかつ前記スタンバイ状態でオフになる第1のスイッチング素子と、
接地電圧を受けるメイン接地線と、
サブ接地線と、
前記メイン接地線と前記サブ接地線との間に接続され、前記アクティブ状態でオンになりかつ前記スタンバイ状態でオフになる第2のスイッチング素子と、
前記メイン電源線および前記サブ接地線の間に接続され、前記スタンバイ状態で論理ハイレベルを出力する第1の論理回路と、
前記サブ電源線および前記メイン接地線の間に接続され、前記スタンバイ状態で論理ローレベルを出力する第2の論理回路と、
前記サブ電源線に一定の電流を供給する第1の定電流回路と、
前記サブ接地線に一定の電流を供給する第2の定電流回路とを備え、
前記第1の定電流回路は、
前記サブ電源線に接続された第1のPチャネルMOSトランジスタと、前記第1のPチャネルMOSトランジスタに接続された第2のPチャネルMOSトランジスタとからなる第1のカレントミラー回路と、
前記第2のPチャネルMOSトランジスタに接続された第1の電流源とを含み、
前記第2の定電流回路は、
前記サブ接地線に接続された第1のNチャネルMOSトランジスタと、前記第1のNチャネルMOSトランジスタに接続された第2のNチャネルMOSトランジスタとからなる第2のカレントミラー回路と、
前記第2のNチャネルMOSトランジスタに接続された第2の電流源とを含む、半導体回路装置。 - 前記半導体回路装置はさらに、
前記スタンバイ状態で前記サブ電源線と前記サブ接地線とを短絡する短絡手段を備える、請求項1〜6のいずれかに記載の半導体回路装置。 - アクティブ状態およびスタンバイ状態を有する半導体回路装置であって、
電源電圧を受けるメイン電源線と、
サブ電源線と、
前記メイン電源線と前記サブ電源線との間に接続され、前記アクティブ状態でオンになりかつ前記スタンバイ状態でオフになるスイッチングPチャネルMOSトランジスタと、
接地電圧を受けるメイン接地線と、
サブ接地線と、
前記メイン接地線と前記サブ接地線との間に接続され、前記アクティブ状態でオンになりかつ前記スタンバイ状態でオフになるスイッチングNチャネルMOSトランジスタと、
前記メイン電源線および前記サブ接地線の間に接続され、前記スタンバイ状態で論理ハイレベルを出力する第1の論理回路と、
前記サブ電源線および前記メイン接地線の間に接続され、前記スタンバイ状態で論理ローレベルを出力する第2の論理回路と、
前記アクティブ状態で前記電源電圧よりも高い電圧レベルに変化しかつ前記スタンバイ状態で前記接地電圧よりも低い電圧レベルに変化する第1の短絡信号を発生して前記スイッチングPチャネルMOSトランジスタのゲートに供給し、前記第1の短絡信号と相補的な第2の短絡信号を発生して前記スイッチングNチャネルMOSトランジスタのゲートに供給する短絡信号発生回路と、
前記メイン電源線および前記スイッチングPチャネルMOSトランジスタのゲートに接続され、前記メイン電源線の前記電源電圧および前記スイッチングPチャネルMOSトランジスタのゲートの電圧のうち高い方の電圧を選択して前記スイッチングPチャネルMOSトランジスタのバックゲートに供給する第1のバックゲート電圧供給手段と、
前記メイン接地線および前記スイッチングNチャネルMOSトランジスタのゲートに接続され、前記メイン接地線の前記接地電圧および前記スイッチングNチャネルMOSトランジスタのゲートの電圧のうち低い方の電圧を選択して前記スイッチングNチャネルMOSトランジスタのバックゲートに供給する第2のバックゲート電圧供給手段とを備える、半導体回路装置。
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