JP5915372B2 - 電圧生成回路 - Google Patents

Description

本発明は，電圧生成回路に関する。

電圧生成回路は，電源電圧から所望の電位の出力電圧を生成する回路である。近年の集積回路は，複数の内部電源電圧を有し，集積回路内部の様々なところで複数の内部電源電圧が利用される。そのため，集積回路には，これらの内部電源電圧を生成する電圧生成回路が設けられる。

電圧生成回路には，所定の電源電圧をより高く昇圧して高い電位の正の出力電圧を生成する正の昇圧回路と，グランド電圧などの基準電圧より低く負電位側に昇圧して深い電位の負の出力電圧を生成する負の昇圧回路とがある。また，所定の電源電圧を降圧して正の出力電圧を生成する降圧回路もある。いずれの昇圧回路も，電源投入時やスリープ状態から復帰する時に，出力電圧をグランド電位から正電位に昇圧し（または負電位に昇圧し），出力電圧が所望の電位に達するとその昇圧動作を停止する。また，降圧回路も，出力電圧をグランド電位から所望の正電位に立ち上げる。そして，このような内部電源起動動作の後は，内部回路による電流消費により出力電圧が所望の昇圧電位からその電圧の絶対値が低下した時に，昇圧回路は再度昇圧動作を再開して出力電圧を所望の電位に戻す。または，降圧回路は出力電圧が所望の電位に維持されるように動作する。

昇圧回路については特許文献１乃至４に記載されている。

特開２０１０−５７２３０号公報 特開２００４−２４８４７５号公報 特開２０１０−１３５０１５号公報 特開平７−１８２８６２号公報

電源投入時やスリープ状態からの復帰時の内部電源起動シーケンスにおいて，各内部電源の生成速度の調整が不十分であると，各内部電源の電圧値の電位の高低の順番が，所望の高低の順番と異なることが起こる場合がある。内部電源の電圧値を有するノードは，内部回路の様々なところに供給されているので，内部電源の電圧値の高低順が所望の順番と異なることで，内部回路の動作に支障を招くことがある。

例えば，MOSトランジスタのバックゲートバイアス電位がソース，ドレインの寄生PN接合を順方向にバイアスするような電位になりリーク電流が発生したり，CMOSインバータのトランジスタのゲート電圧がソース電圧よりも高くまたは低くなりトランジスタのカットオフが不十分になりリーク電流が発生したりする。

このように，複数の内部電源電圧を起動するとき，上記のような望ましくない電位の高低順が発生しないようにすることが必要になる。

また，複数の内部電源電圧を生成する複数の電圧生成回路が一斉に動作することで，大きな消費電流が発生し，電源ノイズが発生し，出力電圧である内部電源電圧に望ましくない変動が生じる。このような場合も，内部回路の動作に支障を招くこと考えられる。

そこで，本発明の目的は，複数の出力電圧が望ましくない電位に変動することを抑制した電圧生成回路を提供することにある。

本発明の別の目的は，複数の出力電圧が望ましい電位の高低順で昇圧される電圧生成回路を提供することにある。

電圧生成回路の第１の側面は，電源起動に応答して出力電圧の絶対値を増大する昇圧動作を開始し，前記出力電圧が各々の昇圧回路毎に独立に設定される第１の電圧に達したら前記昇圧動作を停止する２以上のＭ個の第１の昇圧回路と，
制御信号に応答して前記昇圧動作を開始し，出力電圧が各々の昇圧回路毎に独立に設定される第２の電圧に達したら前記昇圧動作を停止する複数の第２の昇圧回路と，
前記第１及び第２の昇圧回路のうち，同時に動作可能な最大個数を前記Ｍ個に制限すると共に，前記複数の第２の昇圧回路を優先順位に従って動作させる前記制御信号を生成する制御回路とを有する。

第１の側面によれば，複数の出力電圧が望ましくない電位に変動することを抑制される，または複数の出力電圧が望ましい電位の高低順で昇圧される。

CMOSインバータ回路におけるカットオフ制御を示す図である。 CMOSインバータ回路におけるバックゲートバイアス電圧を示す図である。 ２つの負電源電圧vn2,vn3を短絡するNMOSトランジスタN５を示す図である。 負の内部電源電圧を生成する電圧生成回路を示す図である。 正の内部電源電圧を生成する電圧生成回路を示す図である。 降圧回路を示す図である。 帰還降圧回路を示す図である。 メモリ回路の全体構成図である。 メモリセルアレイの回路図である。 周辺制御回路群内のインバータINV，NORゲート，NANDゲートの回路図である。 本実施の形態における電圧生成回路の全体構成図である。 本実施の形態における割り込み制御回路９２の回路図である。 内部電源の起動シーケンスの一例を示す図である。 起動制御回路の回路図である。 内部電源の起動シーケンスの他の例を示す図である。 内部電源の起動シーケンスの他の例を示す図である。

前提として，各信号の末尾がｘのものはLレベルが活性状態（アクティブ）であり，ｚのものはHレベルが活性状態（アクティブ）である。

［種々の内部電源電圧］
図１は，CMOSインバータ回路におけるカットオフ制御を示す図である。図１のCMOSインバータ回路は，PMOSトランジスタP1とNMOSトランジスタN1で構成される初段のインバータと，PMOSトランジスタP2とNMOSトランジスタN2で構成される次段のインバータとが示されている。入力inに応答して初段インバータが反転出力net01を出力し，それに応答して次段インバータがその反転出力outを出力する。入力inがHレベルの場合は，初段インバータではNMOSトランジスタN1がオンになり反転出力net01がトランジスタN1のソース電源と同等の電位になる。そして，このLレベルの反転出力net01により，次段インバータではNMOSトランジスタN2がオフになりPMOSトランジスタP2がオンになり，出力outがHレベルになる。

この場合，次段インバータのNMOSトランジスタN2を完全にカットオフ状態にして，オン状態のPMOSトランジスタP2を経由して高電源vddから低電源vn2に流れるスタンバイリーク電流抑制するためには，反転出力net01をNMOSトランジスタN2のソース電源vn2未満の電位にする必要がある。つまり，NMOSトランジスタN1のソース電源vn1をN2のソース電源vn2より低い電位，即ちvn1＜vn2にすることが必要である。また，NMOSトランジスタN2に多少のスタンバイリーク電流を許容する場合でも，論理的に正常に動作するためには，少なくともNMOSトランジスタN1のソース電源を次段のNMOSトランジスタのソース電源vn2と等しくすることが必要である。

特に，次段インバータのNMOSトランジスタN2のサイズが大きい場合は，スタンバイリーク電流が許容範囲を超えて大きくなり，省電力化の観点から望ましくない。その場合は，前述のvn1＜vn2が望ましい。この場合，２段のCMOSインバータ回路において２つのソース電源vn1,vn2が必要になる。

図２は，CMOSインバータ回路におけるバックゲートバイアス電圧を示す図である。図２のCMOSインバータ回路は，PMOSトランジスタP3とNMOSトランジスタN3とで構成される。ここで，NMOSトランジスタN3に注目すると，このNMOSトランジスタN3のバックゲートバイアス電圧は，NMOSトランジスタN3のソース電源vn2以下，vn1＜vn2またはvn1＝vn2にして，ソースとバックゲート（Pウエル領域）との間の寄生PNダイオードが順方向バイアスにならないようにする必要がある。順方向バイアスになると，バックゲートからソースに向かってリーク電流が発生するからである。

図３は，２つの負電源電圧vn2,vn3を短絡するNMOSトランジスタN５を示す図である。仮に，LSI内に２つの負電源電圧vn2,vn3が生成されていたとする。ただし，これらの負電源電圧vn2,vn3を生成するvn2生成回路とvn3生成回路の電源駆動能力はそれほど高くないとする。

その場合に，試験動作や電源起動の動作において，２つの負電源電圧vn2,vn3を短絡して生成される負電源電圧を何らかの用途に利用する場合がある。例えば，メモリ回路において，ワード線の負電源と，メモリセルトランジスタのバックゲート電圧などの組み合わせである。

そのような場合において，PMOSトランジスタP4とNMOSトランジスタN4とで構成されるCMOSインバータ回路が，その出力信号を短絡用のNMOSトランジスタN5のゲートに供給してオン，オフ制御することが行われる。２つの負電源電圧vn2,vn3の電位の高低関係が動作状態で逆転するような制御を行う場合には，NMOSトランジスタN5のバックゲートバイアス電圧vn1は，vn1＜vn2,vn3のように，２つの負電源電圧vn2,vn3の低い側の電位以下の電圧にする必要がある。

図１，２，３に示したとおり，高集積化されたLSIにおいてサイズが微細化されたトランジスタのスタンバイリーク電流の増大に起因して，トランジスタを完全にカットオフにするために，従来必要でなかったより低い負のソース電源を内部で追加的に生成する必要がある。また，負のソース電源に接続されたNMOSトランジスタや，２つの負電源電圧の間を短絡するトランジスタのバックゲートバイアス電圧は，負のソース電源の電圧よりも低い負電圧，また２つの負電源電圧よりも低い負電圧にする必要があり，その負電圧を内部で追加的に生成する必要がある。このように，近年の集積回路では，内部電源の数が増大する傾向にある。特に，負電源の数の増大は，従来必要でなかった内部電源起動シーケンスにおいて，それらの負電源電圧の高低順を維持するようなより注意深い電源制御を求めている。

［電圧生成回路の例］
次に，内部電源電圧を生成する電圧生成回路の例を以下説明する。

図４は，負の内部電源電圧を生成する電圧生成回路を示す図である。図４の電圧生成回路は，負電圧vnnを生成する。電圧生成回路は，昇圧（ポンピング）イネーブル信号enpmpvnnzが活性状態（Hレベル）の時に内部電源電圧viiを利用して負電位側に昇圧して負電圧vnnを生成する負電圧昇圧回路１０と，負電圧vnnのモニタ電圧vmoninnと参照電圧vrefnとを比較するコンパレータCmp1と，インバータInv1とを有する。負電圧昇圧回路１０とコンパレータCmp1とインバータInv1とには，内部電源電圧viiが供給される。

また，参照電位生成回路１１は，内部電源電圧viiとグランドvssとの間に設けた抵抗r1,r2で抵抗分割された参照電圧vrefnを生成する。検出回路１２は，出力の負電圧vnnと内部電源電圧viiとの間の抵抗r3,r4で抵抗分割されたモニタ電圧vmoninnを生成し，それと参照電圧vrefnとを比較するコンパレータCmp1と，その出力を反転するインバータInv1とを有する。

たとえば，出力の負電圧vnnが所望の負電位より浅くなると（グランド電位に近くなると），モニタ電圧vmoninnが上昇し，コンパレータCmp1の出力envnngenxが低下して活性状態（Lレベル）になり，インバータInv1により，昇圧イネーブル信号enpmpvnnzが活性状態（Hレベル）になり，負電圧昇圧回路１０が昇圧動作を開始する。それにより，出力の負電圧vnnの電位が負電位側に深くなり所望の電位に制御される。負電圧vnnが所望の負電位に達すると，コンパレータCmp1の出力envnngenxが上昇して非活性状態（Hレベル）になり，負電圧昇圧回路１０の昇圧動作が停止する。モニタ電圧vmoninnや参照電圧vrefnは，内部電源電圧viiを基準にして生成される。

図４の電圧生成回路は，外部電源vddではなく，内部電源viiを高電位電源に使用している。その理由は，外部電源vddは変動が大きな電源であるので，抵抗r3,r4からなるモニタ電圧生成回路が生成するモニタ電圧vmoninnや，参照電位生成回路１１が生成する参照電圧vrefnなどがその変動の影響を受けて，出力の負電圧vnnの電位も影響を受けて変動する。そこで，外部電源vddではなく，集積回路装置内部でグランドを基準にして電圧値が安定した内部電源viiを生成し，その内部電源viiを高電位電源として使用している。

しかし，外部電源投入時やスリープ状態からの復帰時の電源起動シーケンスにおいて，複数の負電圧昇圧回路が同時に動作すると，この内部電源viiに大きな電流が流れ，電源ノイズが発生する。内部電源viiに電源ノイズが発生すると，上記と同様の理由で，出力の負電圧vnnの電位の変動を招くことになる。したがって，電源起動シーケンスにおいて，電圧生成回路による消費電流が増大しないように制御することが必要になる。逆に言えば，同時に昇圧動作する昇圧回路の数が多いほど，ピーク電流が増大し，内部電源viiにノイズが発生して，出力の負電圧vnnの電位が変動する。したがって，同時に動作する昇圧回路の数を制限することが必要になる。

図５は，正の内部電源電圧を生成する電圧生成回路を示す図である。図５の電圧生成回路は，正電圧vppを生成する。電圧生成回路は，昇圧（ポンピング）イネーブル信号enpmpvppzが活性状態（Hレベル）の時に外部電源電圧vddを利用して正電位側に昇圧して正電圧vppを生成する正電圧昇圧回路２０と，正電圧vppのモニタ電圧vmonippと参照電圧vrefpとを比較するコンパレータCmp2と，インバータInv2とを有する。正電圧昇圧回路２０とコンパレータCmp2とインバータInv2とは，外部電源電圧vddを供給される。

また，参照電位生成回路２１は，図示される回路により温度依存性を抑制された基準電圧vref0を生成し，オペアンプAmp2とPMOSトランジスタP5と抵抗r7とにより，基準電圧vref0の抵抗分割倍の基準電圧vrefpを生成する。一方，検出回路２２は，出力の正電圧vppとグランドvssとの間の抵抗r5,r6からなるモニタ電圧生成回路により生成されたモニタ電圧vmonippと，基準電圧vrefpとを比較するコンパレータCmp2と，その出力を反転するインバータInv2とを有する。

たとえば，出力の正電圧vppが所望の正電位より低くなると，モニタ電圧vmonippが低下し，コンパレータCmp2の出力envppgenxが低下して活性状態（Lレベル）になり，インバータInv2により，昇圧イネーブル信号enpmpvppzが活性状態（Hレベル）になり，正電圧昇圧回路２０が昇圧動作を開始する。それにより，出力の正電圧vppが正電位側に上昇し所望の電位に制御される。正電圧vppが所望の正電位に達すると，コンパレータCmp2の出力envppgenxが上昇して非活性状態（Hレベル）になり，正電圧昇圧回路２０の昇圧動作が停止する。

正の電圧生成回路の場合も，同時に昇圧動作する回路の数が増えると，ピーク電流が増大し，電源電圧vddに変動を招き，出力の正電圧vppの電位の変動を招き好ましくない。

図６は，降圧回路を示す図である。この降圧回路は，外部電源vddを低下させた正の内部電源viiを生成する回路である。降圧回路は，PMOSトランジスタP11とNMOSトランジスタN11とを有する電圧レギュレータ３０と，参照電位生成回路３１と，参照電位変換回路３２とを有する。

参照電位生成回路３１は，図６と同様の回路であり，正の参照電位vrefpを生成する。参照電位変換回路３２は，オペアンプAmp3とPMOSトランジスタP10とNMOSトランジスタN10と抵抗r8,r9とを有し，参照電位vrefpを(r8+r9)/r9倍してNMOSトランジスタN10の閾値電圧加算した電圧vgに変換する。電圧レギュレータ３０は，レギュレータイネーブル信号enrglxが活性状態（Lレベル）の時にPMOSトランジスタP11がオンになり，変換電圧vgよりNMOSトランジスタN10の閾値電圧だけ低い内部電源電圧viiを出力する。

出力電源viiから電流が消費されてその電圧が低下したとき，電圧vgの電圧が維持されていれば，電圧レギュレータのNMOSトランジスタN10のゲート・ソース間電圧Vgsを維持するように出力電源viiに電流を供給するので，出力電源viiの電圧値は所望の電位に維持される。

図７は，帰還降圧回路を示す図である。帰還降圧回路は，PMOSトランジスタP12,P13と，NMOSトランジスタN12,N13と，コンパレータCmp4, Cmp5と，インバータInv4とを有する。帰還降圧回路は，例えば，DRAMなどのメモリ回路においてビット線のイコライズ電圧vbleを生成する。この出力のイコライズ電圧vbleは， Hレベル側基準電圧vrefblehと，Lレベル側基準電圧vrefblelとの間に制御されるように，２つのコンパレータCmp4,Cmp5にフィードバックされる。そして，イネーブル信号supenzが活性状態（Hレベル）の時に，トランジスタP12,N12が導通して帰還降圧回路が動作状態になる。基準電位が２つあるのはPMOSトランジスタP12,P13とNMOSトランジスタN12,13を経由してvddからvssにリークする電流を抑制するためである。

例えば，出力のイコライズ電圧vbleが所望の正電位より低下すると，コンパレータCmp4の出力upxが低下し，トランジスタP13がよりオン状態になり，イコライズ電圧vbleが上昇する。逆に，出力のイコライズ電圧vbleが所望の正電位より上昇すると，コンパレータCmp5の出力dnzが上昇し，トランジスタN13がよりオン状態になり，イコライズ電圧vbleが低下する。

図７に示された２つのコンパレータCmp4,Cmp5は，帰還降圧回路の検出回路に対応し，検出結果として出力upx，dnzを出力する。

［電圧生成回路を有するメモリ回路］
次に，多数の正または負の内部電源を内部で生成して利用する集積回路の一例として，DRAMのメモリ回路について説明する。

図８は，メモリ回路の全体構成図である。メモリ回路は，メモリコア４０と，周辺制御回路群５０と，外部電源モニタ回路７０と，複数の内部電源を生成する電圧生成回路７１と，外部端子群６０−６３を有する。

メモリコア４０は，メモリセルがマトリクス状に配置され，センスアンプやビット線イコライズ回路を有するメモリセルアレイ４１と，ロウアドレスに基づいてワード線を選択して駆動するワードデコーダ４２と，コラムアドレスに基づいてビット線を選択するコラムデコーダ４３とを有する。

外部端子群は，高電位電源vddとグランド電源vssとを有する電源端子６０と，複数本のアドレス端子６１と，複数本のコマンド端子６２と，データを入出力するデータ端子３とを有する。

外部電源モニタ回路７０は，電源投入時に高電位電源vddの立ち上がりを検出して電源起動検出信号sttdxを活性状態（Lレベル）にし，立ち上がりが完了すると非活性状態（Hレベル）にする。そして，電圧生成回路７１には高電位電源vddとグランド電源vssが供給され，内部電源電圧vpp, voo, vqq, vii, vblh, vble, vplt, vkk, vnn, vrr, vbbを生成する。電圧生成回路７１は，電源起動検出信号sttdxの活性状態に応答して，内部電源起動シーケンス動作を開始する。

これらの内部電源電圧は，以下のとおりである。
vpp：vdd以上の正の昇圧電圧
voo：ビット線のHレベルの電圧vblhより高い正の昇圧電圧
vqq：周辺制御回路のPMOSトランジスタのバックゲートバイアス電圧で，viiより高い正の昇圧電圧
vii：vddより低い正の電圧
vblh：ビット線のHレベルの電圧で，viiよりは低い正の電圧
vble：ビット線のイコライズ電圧で，vssとvblhの中間電圧
vplt：メモリセルのキャパシタのセルプレート電圧で，vbleと同等の電圧
vkk：ワード線のLレベルの電圧で，負の昇圧電圧
vnn：CMOSインバータのNMOSトランジスタのソース電源電圧で，負の昇圧電圧
vrr：周辺制御回路のNMOSトランジスタのバックゲートバイアス電圧で，負の昇圧電圧
vbb：メモリセルのトランジスタのバックゲートバイアス電圧で，負の昇圧電圧
上記内部電源電圧の一部４４は，メモリコア４０に供給され，他の一部５９は，周辺制御回路分５０に供給される。

周辺制御回路群５０は，アドレスバッファ５１と，ロウアドレスをラッチするロウアドレス制御回路５４と，コラムアドレスをラッチするコラムアドレス制御回路５７とを有する。さらに，周辺制御回路群５０は，コマンドをデコードするコマンドデコーダ５２と，デコード結果に応じてロウタイミング信号を生成するロウタイミング制御回路５５と，コラムタイミング信号を生成するコラムタイミング制御回路５７とを有する。ワードデコーダ４２とコラムデコーダ４３は，このタイミング信号に応答して最適なタイミングで動作する。

そして，周辺制御回路群５０は，メモリセルアレイ４１とデータ端子６３との間に設けられ，データの入力と出力の制御を行うデータ制御回路５８を有する。また，試験機能制御回路５３は，コマンドデコーダ５２からのテストコマンドに応答してテストモード信号TESTを生成する。

また，コマンドデコーダ５２は，スリープ状態から復帰するコマンドを検出した時に，スリープ信号sleepxを非活性状態（Hレベル）にして内部回路群を復帰させる。このスリープ信号sleepxの非活性状態に応答して，電圧生成回路７１は，内部電源起動シーケンス動作を開始する。

図９は，メモリセルアレイの回路図である。メモリセルアレイは，ビット線対blx,blzとワード線wlzと,ワード線wlzとビット線対blx,blzそれぞれの交差位置に配置されるメモリセルmcx,mczと，ビット線対blx,blzに設けられたセンスアンプsaとを有する。メモリセルのセルトランジスタqx,qzのバックゲートには負のバックゲートバイアス電圧vbbが印加され，メモリセルのキャパシタcx,czの対抗電極には正のセルプレート電圧vpltが印加される。

図９のセンスアンプsaには，アクティブ期間において，ワード線wlzがアクティブ状態（Hレベル）になったときにビット線対に生成された微少電圧差を増幅するセンスアンプ回路８０と，読み出し又は書込動作期間においてビット線対を選択するコラムゲートcsx,cszと，読み出しまたは書込動作後のプリチャージ期間においてビット線対をイコライズするイコライズ回路８２とを有する。イコライズ回路８２には正のイコライズ電圧vbleが印加される。イコライズ制御信号eqlzはイコライズ制御信号駆動回路８７により制御される。イコライズ制御信号駆動回路８７のCMOSインバータのPMOS側ソース電源はビット線Hレベル電圧vblhよりも高い電圧vooである。これにより，ビット線のリセット時間を短縮することができる。

アクティブ期間では，CMOSインバータで構成されるワードドライバwdが，一本のワード線wlzを正の昇圧電圧vppに駆動して活性状態にし，その他のワード線を負の電圧vkkに維持して非活性状態にする。活性状態を正の昇圧電圧vppにすることで，セルトランジスタqx,qzを十分オン状態にして，セル内のノードとビット線と同じ電位にする。また，非活性状態を負の電圧vkkにすることで，セルトランジスタqx,qzを確実にカットオフ状態にして，リーク電流を抑制する。

アクティブ期間では，さらに，センスアンプ選択回路８３，８４がセンスアンプイネーブル信号saez,saexをそれぞれ活性状態（Hレベル，Lレベル）にして，センスアンプ駆動トランジスタsadn(N20),sadp（P20）を導通させ，センスアンプ回路８０を活性化し，ビット線対blx,blzを増幅する。センスアンプ回路８０は，ビット線Hレベル電圧vblhとグランド電圧vssの供給により活性化する。このビット線Hレベル電圧vblhは，内部電圧viiよりも低い電圧である。

センスアンプ駆動トランジスタsadn,sadpは，複数のセンスアンプ回路８０に共通に設けられるので，サイズが大きいトランジスタである。したがって，スタンバイリーク電流を抑制するために，センスアンプ選択回路８４のCMOSインバータのNMOSトランジスタ側のソース電源を負電圧vnnにして，非活性状態（Lレベル）のセンスアンプイネーブル信号saezがセンスアンプ駆動トランジスタsadnのソース電源vssよりも低くなるようにしている。同様に，センスアンプ選択回路８３のCMOSインバータのPMOSトランジスタ側のソース電源を正電圧viiにして，非活性状態（Hレベル）のセンスアンプイネーブル信号saexがセンスアンプ駆動トランジスタsadpのソース電源vblhよりも高くなるようにしている。

次に，読み出しや書込期間において，コラムアドレスに基づいてコラム駆動回路８５がコラムゲートcsx,cszを駆動する。このコラム駆動回路８５のCMOSインバータのPMOS側ソース電源は，ビット線Hレベル電圧vblhよりも高い電圧viiである。これにより，コラムゲートcsx,cszが十分にオン状態になり，ビット線対のHレベルの電圧をリード用データバス線対rdbx,rdbzに伝えることができ，逆にライト用データバス線対wdbx,wdbzのHレベルの電圧をビット線対に伝えることができる。

データバススイッチ回路８６は，読み出し期間または書込期間に応じて，選択されたビット線対を，リード用データバス線対rdbx,rdbz，またはライト用データバス線対wdbx,wdbzに接続する。

図１０は，周辺制御回路群内のインバータINV，NORゲート，NANDゲートの回路図である。図１０には，一般的なインバータINVと，NORゲートと，NANDゲートとが示されている。そして，各回路のNMOSトランジスタ側のソース電源はグランド電圧vssであり，そのバックゲートバイアス電圧はグランド電圧vssより低い負の電圧vrrである。同様に，各回路のPMOSトランジスタ側のソース電源は内部電圧viiであり，そのバックゲートバイアス電圧は内部電圧viiより高い正の電圧vqqである。上記のバックゲートバイアス電圧を使用することで，PMOS，NMOSトランジスタのソースとバックゲートとの間の寄生PN接合がオンすることが確実に防止できる。また，オフ状態におけるスタンバイリーク電流も抑制できる。

［電圧生成回路］
次に，本実施の形態における電圧生成回路の一例を説明する。電圧生成回路は，複数の昇圧回路を有し，外部電源投入時やスリープ状態から復帰時での内部電源起動シーケンスで，同時動作する昇圧回路の個数を所定の個数（複数個）に制限しながら，且つ，複数の昇圧回路に割り当てられた優先順位にしたがって昇圧回路の動作開始と停止とを制御する。

すなわち，昇圧回路の基本的な動作では，起動開始すると出力電圧をポンピング動作により昇圧し，所望の電位に達すると昇圧動作を停止し，出力電圧が所望の電位より低下または浅くなると，再度昇圧動作を再開する。ただし，制御回路が，同時に昇圧動作を行う昇圧回路の数を所定の複数個に限定して各昇圧回路の動作開始と停止を制御する。さらに，制御回路が，優先順位にしたがって，優先順位の高い昇圧回路を優先的に動作開始させ，所定の複数個の制限個数を超えて昇圧動作しないように，優先順位の低い昇圧回路の動作を停止させる。

図１１は，本実施の形態における電圧生成回路の全体構成図である。電圧生成回路７１は，１１個の内部電源電圧vpp, voo, vqq, vii, vblh, vble, vplt, vkk, vnn, vrr, vbbをそれぞれ生成する３個の正電圧昇圧回路２０，２個の降圧回路３０，２個の帰還降圧回路３５，４個の負電圧昇圧回路１０を有する。

正電圧昇圧回路２０，降圧回路３０，帰還降圧回路３５は，いずれも，内部電源起動シーケンスにおいて，出力端子に接続される内部電源配線の寄生容量を正の電荷で充電して，出力電圧である正の内部電源電圧をグランド電位から所望の正の電位まで昇圧する一種の昇圧回路である。同様に，負電圧昇圧回路２０も，いずれも，内部電源起動シーケンスにおいて，出力端子に接続される内部電源配線の寄生容量を負の電荷で充電して出力電圧である負の内部電源電圧をグランド電位から所望の負の電位まで昇圧する一種の昇圧回路である。

また，割り込み制御回路により同時動作の最大個数を制限し優先順位に従って動作が制御される複数の昇圧回路は，共通の電源電圧が供給されると共に，異なる電位の内部電源を生成する。割り込み制御回路により制御される複数の昇圧回路の組み合わせについては後述する。

各昇圧回路（図１１中では昇圧回路と降圧回路）の基本的な動作は以下のとおりである。

正電圧昇圧回路２０は，図５に示したとおり，出力電圧である正の内部電源電圧vpp,voo,vqqをそれぞれの検出回路２２にフィードバックし，参照電位生成回路２１，３１からの参照電圧vrefpとの比較結果に応じて生成されるイネーブル信号に応じて，動作を開始または停止する。この参照電圧vrefpは各出力電圧の電位に応じた電位を有する。

降圧回路３０は，図６に示したとおり，イネーブル信号enrglxに応じて，参照電圧vrefpから参照電位変換回路３２により電位変換された電圧vgに基づく出力電圧vii,vblhを生成する動作を開始または停止する。

帰還降圧回路３５は，図７に示したとおり，出力電圧である正の内部電源電圧vble,vpltをそれぞれの検出回路３６（図７のコンパレータCmp4,Cmp5）にフィードバックし，その比較結果に応じて，イネーブル信号supenzが活性状態（Hレベル）であれば動作を開始する。イネーブル信号supenzが非活性状態であれば動作を停止する。

負電圧昇圧回路１０は，図４に示したとおり，出力電圧である負の内部電源電圧vkk,vnn,vrr,vbbをそれぞれの検出回路１２にフィードバックし，参照電位生成回路１１からの参照電圧vrefnとの比較結果に応じて生成されるイネーブル信号に応じて，動作を開始または停止する。この参照電圧vrefnは各出力電圧の電位に応じた電位を有する。

起動制御回路９０は，外部電源vddが起動開始した時に出力される外部電源起動信号sttdxの活性状態（Lレベル），またはスリープ状態から復帰した時のスリープ信号sleepxの活性状態（Lレベル）に応答して，起動検出信号intvnxを活性状態（Lレベル）にする。これに応答して，起動検出信号intvnxの反転信号であるシーケンスイネーブル信号enseqzが活性状態（Hレベル）になる。このシーケンスイネーブル信号enseqzの活性状態（Hレベル）に応答して，割り込み制御回路９２が，複数の昇圧回路の同時動作する最大個数を所定個に制限しながら，昇圧回路の優先順位にしたがって，複数の昇圧回路の動作開始と停止とを制御する。

そして，制御対象の全ての昇圧回路の出力電位が所望の電位に達したら，起動制御回路９０が起動検出信号intvnxを非活性状態（Hレベル）にし，シーケンスイネーブル信号enseqzも非活性状態（Lレベル）になり，それに応答して，割り込み制御回路９２は，上記の同時動作する最大個数を制限する制御と，優先順位にしたがう制御とを解除する。これで，内部電源の起動シーケンスが完了する。本実施の形態では，完了後の通常動作では，各昇圧回路は，検出回路などが出力するイネーブル信号に応じて前述の基本的動作を行う。

通常動作状態では，各昇圧回路が生成する内部電源電圧は，出力端子に接続されている出力キャパシタの蓄積電荷によりその電位の変動が抑えられる。したがって，通常動作状態での各昇圧回路による昇圧動作によっては，それほど大きな消費電流は発生しないので，同時動作の最大個数を制限しなくても，生成される内部電源電圧が変動して所望の電位から変動したり，所望の電位順が破られたりすることは少ない。

ただし，通常動作状態になっても，内部電源起動シーケンスと同様に，割り込み制御回路９２が，同時動作の最大個数を制限しつつ優先順位にしたがって制御する動作を継続してもよい。

図１２は，本実施の形態における割り込み制御回路９２の回路図である。図１２の例は，４つの昇圧回路10-A1，10-A2，10-B3，10-B4に対して，同時動作の最大個数を２個に制限し，４つの昇圧回路の優先順位を出力電圧vn1＞vn2＞vn3＞vn4の順にして制御する割り込み制御回路である。なお，一例として，出力電圧vn1〜vn4は，vbb,vkk,vnn,vrrであり，全て負の電圧である。そして，電位の順番は，vn1＞vn2＞vn3＞vn4の順に負側に深い（絶対値が大きい）ものとする。

同時動作の最大個数が２個であるから，優先順位が高い２つの昇圧回路10-A1,10-A2は，検出回路がイネーブル信号を活性化するときは常に動作開始することができる。そして，優先順位が低い残りの２つの昇圧回路10-B3,10-B4は，同時動作する個数が最大個数の２個に満たない場合には，検出回路がイネーブル信号を活性化する時に動作開始することができる。ただし，それらが動作中でも，それらより優先順位の高い昇圧回路が動作を開始する場合は，自らの動作を停止しなければならない。

図１２中，割り込み制御回路A1は，昇圧回路10-A1の動作開始と停止を制御する昇圧イネーブル信号enpmpvn1zと，その動作状態を示す昇圧シーケンス信号enpmpseq1zとを出力する。昇圧シーケンス信号enpmpseq1zは，他の割り込み制御回路に供給され，同時動作の最大個数の制限や優先順位による制御に利用される。

NAND101とインバータ102により，検出回路が検出信号detpmpvn1zを活性化（Hレベル）にすると，昇圧イネーブル信号enpmpvn1zを活性化（Hレベル）にする。そして，インバータ103とNOR104により，シーケンスイネーブル信号enseqzが活性状態（Hレベル）であれば，昇圧イネーブル信号enpmpvn1zと昇圧シーケンス信号enpmpseq1zとは同じ論理になる。また，シーケンスイネーブル信号enseqzが非活性状態（Lレベル）であれば，昇圧シーケンス信号enpmpseq1zは強制的に非活性状態（Lレベル）になり，割り込み制御回路B3,B4による同時動作個数の制限や優先順位によるシーケンス制御は解除される。そして，NAND101の一方の入力が常時Hレベルであるので，割り込み制御回路A1は，検出回路が検出信号detpmpvn1zを活性化（Hレベル）にすれば，自動的に昇圧イネーブル信号enpmpvn1zを活性化（Hレベル）する。

割り込み制御回路A2は，昇圧回路10-A2の動作開始と停止を制御する昇圧イネーブル信号enpmpvn2zと，その動作状態を示す昇圧シーケンス信号enpmpseq2zとを出力する。その制御動作は，同じ回路100を有する割り込み制御回路A1と同じである。

次に，割り込み制御回路B3は，昇圧回路10-B3の動作開始と停止を制御する昇圧イネーブル信号enpmpvn3zと，その動作状態を示す昇圧シーケンス信号enpmpseq3zとを出力する。さらに，割り込み制御回路B3は，昇圧回路10-B3を停止することを示す停止シーケンス信号offpmpsq3xを生成する。

割り込み制御回路B3内の回路100は，停止シーケンス信号offpmpsq3xが非活性（Hレベル）であれば，割り込み制御回路A1,A2の回路100と同じ動作をする。つまり，検出回路の検出信号detpmpvn3zが活性化（Hレベル）なら昇圧回路10-B3が動作を開始し，非活性化（Lレベル）なら停止する。ただし，停止シーケンス信号offpmpsq3xが活性化（Lレベル）されると，NAND101により，昇圧イネーブル信号enpmpvn3zと昇圧シーケンス信号enpmpseq3zは強制的に非活性（Lレベル）にされる。その結果，昇圧回路10-B3は強制的に停止する。

一方，割り込み制御回路B3内のインバータ111，NAND113-115，NOR112の回路は，昇圧回路10-A1,10-A2が同時に動作し昇圧シーケンス信号enpmpseq1z,enpmpseq2zが共に活性化（Hレベル）されている場合に，NAND114により停止シーケンス信号offpmpseq3xが活性化（Lレベル）され，回路100により昇圧イネーブル信号enpmpvn3zが非活性化（Lレベル）されて，昇圧回路10-B3は強制的に停止する。なお，NAND113，インバータ111は，割り込み制御回路B3には不要な回路である。但し，割り込み制御回路B4と同じ回路構成にするために設けられている。

最後に，割り込み制御回路B4は，昇圧回路10-B3の動作開始と停止を制御する昇圧イネーブル信号enpmpvn3zと，その動作状態を示す昇圧シーケンス信号enpmpseq3zとを出力する。さらに，割り込み制御回路B4は，昇圧回路10-B4を停止することを示す停止シーケンス信号offpmpsq4xを生成する。

割り込み制御回路B4の内部の回路100は，割り込み制御回路B3の回路100と同じ構成であり，同じように動作する。一方，割り込み制御回路B4の内部のインバータ111，NAND113-115，NOR112の回路は，（１）昇圧回路10-A1,10-A2が同時に動作し昇圧シーケンス信号enpmpseq1z,enpmpseq2zが共に活性化（Hレベル）されて停止シーケンス信号offpmpseq3xが活性化（Lレベル）されている場合は，インバータ111により，（２）昇圧回路10-A1,10-B3が同時に動作し昇圧シーケンス信号enpmpseq1z,enpmpseq3zが共に活性化（Hレベル）されている場合に，NAND113により，または（３）昇圧回路10-A2,10-B3が同時に動作し昇圧シーケンス信号enpmpseq2z,enpmpseq3zが共に活性化（Hレベル）されている場合に，NAND114により，それぞれ，停止シーケンス信号offpmpseq4xが活性化（Lレベル）される。それに応答して，回路100により昇圧イネーブル信号enpmpvn4zが非活性化（Lレベル）されて，昇圧回路10-B4は強制的に停止する。一方，上記（１）（２）（３）が全て成立していない場合は，同時動作の個数が最大個数２に達していないので，停止シーケンス信号offpmpseq4xが非活性化（Hレベル）され，動作可能状態になる。その場合は，回路100により，検出信号detpmpvn4zが活性化（Hレベル）なら昇圧回路10-B4は動作し，検出信号detpmpvn4zが非活性化（Lレベル）なら昇圧回路10-B4は停止する。

なお，上記（１）の場合を検出するために，昇圧シーケンス信号enpmpseq1z，enpmpseq2zを入力するNANDゲートを設け，その出力を図中のインバータ111に入力してもよい。

このように，昇圧シーケンス信号と停止シーケンス信号とにより，優先順位が低い昇圧回路の割り込み制御回路B3,B4において，同時動作の最大個数の制限と優先順位の制御とを実現している。

図１２の割り込み制御回路は，昇圧回路の個数を５個以上に拡張することができる。例えば，昇圧回路が５個の場合で同時動作の最大個数が２個の場合は，図１２の回路に，さらに優先順位が５番目の昇圧回路に対する割り込み制御回路を追加する。その割り込み制御回路は，図１２の割り込み制御回路B4を派生させた回路B5において，インバータ111には停止シーケンスoffpmpseq4xを入力し，NAND113,114を３個にして，それら３つのNANDに，enpmpsq1z/4z，enpmpsq2z/4z，enpmpsq3z/4zをそれぞれ入力し，vn1/vn4の同時動作，vn2/vn4の同時動作，またはvn3/vn4の同時動作，をそれぞれ検出すればよい。

図１２の割り込み制御回路が，N個の昇圧回路について同時動作の最大個数がM個の制限を課す場合に適用されるなら，優先順位が高いほうからM個の割り込み制御回路には，回路100のみが設けられ，優先順位がM+1からN番目の割り込み制御回路には，回路100と，優先順位が上位の昇圧回路のM個の昇圧シーケンス信号enpmpsqKzの組み合わせを入力とするNAND113,114に対応するNANDが，その組み合わせの数だけ設けられる。NAND115，NOR112は図１２と同様である。

図１３は，内部電源の起動シーケンスの一例を示す図である。図１３は，図１２の例のように，４つの昇圧回路10-A1,10-A2,10-B3,10-B4の内部電源起動シーケンスを示していて，４つの昇圧回路それぞれに対応する昇圧イネーブル信号enpmpvn1z-enpmpvn4zと，各昇圧回路の出力信号vn1-vn4の信号波形が示されている。

起動制御回路９０が，起動検出信号intvnxを活性状態（Lレベル）にすると，時刻t00で，昇圧イネーブル信号enpmpvn1z，enpmpvn2zが共に活性化（Hレベル）されて，昇圧回路10-A1,10-A2が同時に昇圧動作を開始する。これは，同時動作の最大個数を２個に制限しているためであり，最も優先順位が高い２個の昇圧回路が動作を開始する。これにより，昇圧回路での消費電流が抑制され，その昇圧回路に供給されている内部電源viiへのピーク電流が抑制され，内部電源viiの電源ノイズが抑制され，その出力電圧vn1,vn2の電位順位は適正に守られる。

時刻t01に内部電源電圧vn2が所望の電圧に到達すると，内部電源電圧vn2の代わりに昇圧動作を行ってよい電源が1個できるので内部電源電圧vn3が昇圧動作を開始する。ただし，電源電圧vn2は電圧検出のための電流消費やリーク電流により所望の電圧から時刻と共に浅くなる（その絶対値が低下する）。

やがて，時刻t02に電源vn2の昇圧動作が再度必要となる。このとき内部電源電圧vn1とvn3が昇圧動作を実行しているので，内部電源電圧vn02を同時に昇圧動作してしまうと動作回路数が3個となってしまう。そこで，内部電源電圧vn2よりも優先順位の低い電源vn3の昇圧動作を一度中断し，代わりに電源vn2の昇圧を行う。

時刻t03で，再度電源vn2が所望の電圧に到達して昇圧動作が停止すると，一時中断していた電源vn3の昇圧動作を再開する。

時刻t04で電源vn1の昇圧が終了すると，電源vn4の昇圧を開始する。そして，時刻t05で電源vn3の昇圧も終了する。

時刻t06の前後では，電源vn1とvn2の昇圧が再度必要となるので，電源vn4が昇圧を一時中断し，電源vn1,vn2の昇圧動作が再開する。そして，時刻t07の前後で電源vn1,vn2の昇圧が完了し，時刻t07で電源vn4が昇圧を再開する。

t08〜t09で電源vn3が再度昇圧を行うが，電源vn4が昇圧を続けても同時動作している昇圧回路は2個なので，電源vn4は継続して昇圧動作を行う。

t10では電源vn4も所望の電圧に到達するので昇圧動作を停止し，この時点で動作している昇圧回路数はゼロとなる。

起動制御回路９０は，電源vn1〜vn4の全ての電源起動の完了を検出すると，起動検出信号initvnxを非活性（Hレベル）にし，シーケンスイネーブル信号enseqzも非活性（Lレベル）にし，割り込み制御回路９２による電源起動シーケンス制御が完了する。これにより，起動シーケンス後の通常動作では，電圧生成回路の各昇圧回路は，同時動作最大個数の制限と優先順位に基づく起動シーケンス制御を受けなくなり，検出回路の出力などに応じてそれぞれが昇圧動作の開始と停止を行うことになる。

図１４は，起動制御回路の回路図である。起動制御回路９０では，外部電源起動時の電源起動信号sttdxの活性化（Lレベル）またはスリープから復帰するときのスリープ信号sleepxの活性化（Lレベル）を，ラッチ回路latchがラッチし，起動検出信号initvnxを活性化（Lレベル）し，インバータ121によりシーケンスイネーブル信号enseqzが活性化（Hレベル）されて，内部電源の起動シーケンスを開始させる。内部電源電圧vn1-vn4が全て所望の電位まで昇圧されてその起動を完了すると，昇圧イネーブル信号enpmpvn1z-enpmpvn4zが全て非活性化（Lレベル）になり，全停止信号offpmpallxが活性化（Lレベル）され，ラッチ回路latchを反転させる。その結果，起動検出信号initvnxを非活性化（Hレベル）し，インバータ121によりシーケンスイネーブル信号enseqzも非活性化（Lレベル）されて，内部電源の起動シーケンス動作が完了する。

図１３，１４の例では，起動シーケンス制御を受ける全ての昇圧回路が負の電圧を生成する。しかし，本実施の形態は，起動シーケンス制御される複数の昇圧回路が，全て正の電圧を生成する場合にも，また，起動シーケンス制御される複数の昇圧回路が正の電圧を生成する回路と負の電圧を生成する回路とを混在する場合にも，それぞれ適用可能である。

図１５は，昇圧回路の起動シーケンスの他の例を示す図である。この例は，制御される４つの昇圧回路が全て正の電圧を生成する例であり，優先順位はより高い正の電位ほど高く，vp1>vp2>vp3>vp4の順位である。

図１５の例では，時刻t0で内部電源の起動シーケンスが開始し，最初は優先順位が高い２つの電源vp1,vp2の昇圧動作が開始する。時刻t1で電源vp2の昇圧が完了し，次の優先順位の電源vp3の昇圧動作が開始する。また，時刻t2で電源vp1の昇圧が完了し，次の優先順位の電源vp4の昇圧動作が開始する。そして，時刻t3で電源vp2が低下したため動作中で最も優先順位が低い電源vp4の昇圧が停止し，代わりに電源vp2の昇圧が再開する。時刻t4で電源vp2の昇圧が完了し，電源vp4の昇圧が再開する。そして，時刻t5で電源vp3の昇圧が完了し，時刻t6で電源vp4の昇圧も完了し，全ての昇圧動作が完了する。

このように，４つの正の内部電源vp1-vp4の電位の大小関係は維持され，同時動作する昇圧回路の数も２個に制限され，昇圧回路に供給される電源へのノイズの発生は抑制される。

図１６は，昇圧回路の起動シーケンスの他の例を示す図である。この例は，制御される４つの昇圧回路が２つの正の電圧vp1,vp2と２つの負の電圧vn3,vn4を生成する例であり，優先順位は，正の電位が負の電位より高く且つ電位の絶対値が大きいほど高い。したがって，優先順位は，vp1>vp2>vn3>vn4の順位である。一般に，正電位の信号により論理回路が論理動作するので，正の電位を負の電位より優先順位を高くして，論理回路の誤動作を防止する。負電位の電源は主にスタンバイリーク電流を抑制するために使用されるので，優先順位は低くて良い。

図１６の例では，時刻t0で内部電源の起動シーケンスが開始し，最初は優先順位が高い２つの電源vp1,vp2の昇圧動作が開始する。時刻t1で電源vp2の昇圧が完了し，次の優先順位の電源vn3の負電位の昇圧動作が開始する。また，時刻t2で電源vp1の昇圧が完了し，次の優先順位の電源vn4の負電位の昇圧動作が開始する。そして，時刻t3で電源vp2が低下したため動作中で最も優先順位が低い電源vn4の昇圧が停止し，代わりに電源vp2の昇圧が再開する。時刻t4で電源vp2の昇圧が完了し，電源vn4の昇圧が再開する。そして，時刻t5で電源vn3の昇圧が完了し，時刻t6で電源vn4の昇圧も完了し，全ての昇圧動作が完了する。

以上説明したとおり，それぞれ異なる内部電源を生成する複数の昇圧回路であって，共通の内部電源を供給されて動作する複数の昇圧回路の電源起動シーケンスにおいて，昇圧回路の全個数よりも少ない複数の個数を同時動作の最大個数に制限し，且つ優先順位に応じた昇圧動作の制御を行うことにより，内部電源の起動シーケンスにおいて，生成される内部電源の電位の逆転を防止しながら昇圧回路の合計ピーク電流を防止することができ，不具合を生じるような内部電源電圧が生成されることが抑制される。

なお，上記の実施の形態では，同時動作の最大個数を所定数に制限するとともに，優先順位に応じた昇圧動作の制御を行っている。しかし，優先順位に応じた昇圧動作の制御を行わずに，単に，同時動作の最大個数を所定数に制限する電源起動シーケンスの制御を行っても，電源ノイズを抑制することができ，生成される内部電源の電位が所望の電位からはずれることが抑制される。

以上の実施の形態をまとめると，次の付記のとおりである。

（付記１）
電源起動に応答して出力電圧の絶対値を増大する昇圧動作を開始し，前記出力電圧が各々の昇圧回路毎に独立に設定される第１の電圧に達したら前記昇圧動作を停止する２以上のＭ個の第１の昇圧回路と，
制御信号に応答して前記昇圧動作を開始し，出力電圧が各々の昇圧回路毎に独立に設定される第２の電圧に達したら前記昇圧動作を停止する複数の第２の昇圧回路と，
前記第１及び第２の昇圧回路のうち，同時に動作可能な最大個数を前記Ｍ個に制限すると共に，前記複数の第２の昇圧回路を優先順位に従って動作させる前記制御信号を生成する制御回路とを有する電圧生成回路。

（付記２）
付記１において，
前記第１及び第２の昇圧回路は，共通の電源電圧が供給され，前記昇圧動作により前記出力電圧を生成する電圧生成回路。

（付記３）
付記１または２において，
前記第１及び第２の昇圧回路の出力電圧は，互いに異なる電圧である電圧生成回路。

（付記４）
付記３において，
前記第１の昇圧回路の出力電圧の絶対値は，前記第２の昇圧回路の出力電圧の絶対値より大きく，前記第２の昇圧回路の出力電圧の絶対値が大きい程，前記優先順位が高い電圧生成回路。

（付記５）
付記３において，
前記第１及び第２の昇圧回路は，前記出力電圧が前記第１および第２の昇圧回路に供給される電源電圧より高い正電圧生成回路，または，前記出力電圧が負電圧である負電圧生成回路を有する電圧生成回路。

（付記６）
付記５において，
前記第１及び第２の昇圧回路が，前記負電圧生成回路を有し，前記負電圧生成回路の出力電圧が負側に深い順に前記優先順位が設定されている電圧生成回路。

（付記７）
付記５において，
前記第１及び第２の昇圧回路が，前記正電圧生成回路を有し，前記正電圧生成回路の出力電圧が高い順に前記優先順位が設定されている電圧生成回路。

（付記８）
付記５において，
前記第１及び第２の昇圧回路が，前記正電圧生成回路と前記負電圧生成回路とを混在して有し，前記正電圧生成回路の出力電圧がより高い順に第１の優先順位が高く設定され，前記第１の優先順位より低い第２の優先順位が，前記負電圧生成回路の出力電圧が負側に深い順に高く設定されている電圧生成回路。

（付記９）
付記３において，
前記制御回路は，前記第１及び第２の昇圧回路の全ての出力電圧が前記第１および第２の電圧に達した後の通常動作状態では，前記最大個数の制限と前記優先順位による制御を解除し，前記第１及び第２の昇圧回路はそれぞれの出力電圧が前記第１および第２の電圧より低下するたびにそれぞれの昇圧動作を行う電圧生成回路。

（付記１０）
付記３において，
前記制御回路は，前記第１及び第２の昇圧回路の全ての出力電圧が前記第１および第２の電圧に達した後の通常動作状態でも，前記最大個数の制限と前記優先順位による制御を継続する電圧生成回路。

（付記１１）
出力電圧の絶対値を増大する昇圧動作を開始し，前記出力電圧が各々の昇圧回路毎に独立に設定される電圧に達したら前記昇圧動作を停止するＮ個の昇圧回路と，
前記Ｎ個の昇圧回路のうち，同時に動作可能な最大個数を前記Ｎ個より小さい複数個に制限すると共に，前記Ｎ個の昇圧回路を優先順位に従って動作させる制御回路とを有する電圧生成回路。

（付記１２）
付記１１において，
前記Ｎ個の昇圧回路は，共通の電源電圧が供給され，前記昇圧動作により前記出力電圧を生成する電圧生成回路。

（付記１３）
付記１１または１２において，
前記Ｎ個の昇圧回路の出力電圧は，互いに異なる電圧である電圧生成回路。

（付記１４）
付記１３において，
前記Ｎ個の昇圧回路の出力電圧の絶対値が大きい程，前記優先順位が高い電圧生成回路。

（付記１５）
付記１３において，
前記Ｎ個の昇圧回路は，前記出力電圧が前記Ｎ個の昇圧回路に供給される電源電圧より高い正電圧生成回路，または，前記出力電圧が負電圧である負電圧生成回路を有する電圧生成回路。

（付記１６）
付記１３において，
前記制御回路は，前記Ｎ個の昇圧回路の全ての出力電圧が前記各々の昇圧回路毎に独立に設定される電圧に達した後の通常動作状態では，前記最大個数の制限と前記優先順位による制御を解除し，前記Ｎ個の昇圧回路はそれぞれの出力電圧が前記前記各々の昇圧回路毎に独立に設定される電圧より低下するたびにそれぞれの昇圧動作を行う電圧生成回路。

（付記１７）
出力電圧の絶対値を増大する昇圧動作を開始し，前記出力電圧が各々の昇圧回路毎に独立に設定される電圧に達したら前記昇圧動作を停止するＮ個の昇圧回路と，
前記Ｎ個の昇圧回路のうち，同時に動作可能な最大個数を前記Ｎ個より小さい複数個に制限して，前記Ｎ個の昇圧回路を動作させる制御回路とを有する電圧生成回路。

７１：電圧生成回路 ９２：割り込み制御回路
１０：負電圧生成回路 ２０：正電圧昇圧回路
３０：降圧回路 ３５：帰還降圧回路

Claims (14)

1. 電源起動またはスリープ状態から復帰の後，出力電圧が各々の昇圧回路毎に独立に設定される第１の電圧未満であれば前記出力電圧の絶対値を増大する昇圧動作を開始し，前記第１の電圧に達したら前記昇圧動作を停止する２以上のＭ個の第１の昇圧回路と，
   出力電圧が各々の昇圧回路毎に独立に設定される第２の電圧未満のとき，制御信号に応答して前記昇圧動作を開始しまたは前記昇圧動作を停止し，前記出力電圧が前記第２の電圧に達したら前記昇圧動作を停止する複数の第２の昇圧回路と，
   前記第１の昇圧回路のいずれかが昇圧動作を停止すると前記第２の昇圧回路のいずれかの昇圧動作を開始し，前記第１の昇圧回路のいずれかが昇圧動作を再開すると前記第２の昇圧回路のいずれかの昇圧動作を停止して，前記第１及び第２の昇圧回路のうち，同時に動作可能な最大個数を前記Ｍ個に制限する前記制御信号を生成する制御回路とを有する電圧生成回路。
2. 請求項１において，
   前記第１及び第２の昇圧回路は，共通の電源電圧が供給され，前記昇圧動作により前記出力電圧を生成する電圧生成回路。
3. 請求項１または２において，
   前記第１及び第２の昇圧回路の出力電圧は，互いに異なる電圧である電圧生成回路。
4. 請求項３において，
   前記制御回路は，前記複数の第２の昇圧回路を優先順位に従って動作させる前記制御信号を生成し，
   前記第１の昇圧回路の出力電圧の絶対値は，前記第２の昇圧回路の出力電圧の絶対値より大きく，前記第２の昇圧回路の出力電圧の絶対値が大きい程，前記優先順位が高い電圧生成回路。
5. 請求項３において，
   前記第１及び第２の昇圧回路は，前記出力電圧が前記第１及び第２の昇圧回路に供給される電源電圧より高い正電圧生成回路，または，前記出力電圧が負電圧である負電圧生成回路を有する電圧生成回路。
6. 請求項５において，
   前記制御回路は，前記複数の第２の昇圧回路を優先順位に従って動作させる前記制御信号を生成し，
   前記第１及び第２の昇圧回路が，前記負電圧生成回路を有し，前記負電圧生成回路の出力電圧が負側に深い順に前記優先順位が設定されている電圧生成回路。
7. 請求項５において，
   前記制御回路は，前記複数の第２の昇圧回路を優先順位に従って動作させる前記制御信号を生成し，
   前記第１及び第２の昇圧回路が，前記正電圧生成回路と前記負電圧生成回路とを混在して有し，前記正電圧生成回路の出力電圧がより高い順に第１の優先順位が高く設定され，前記第１の優先順位より低い第２の優先順位が，前記負電圧生成回路の出力電圧が負側に深い順に高く設定されている電圧生成回路。
8. 請求項３において，
   前記制御回路は，前記複数の第２の昇圧回路を優先順位に従って動作させる前記制御信号を生成し，
   前記制御回路は，前記第１及び第２の昇圧回路の全ての出力電圧が前記第１および第２の電圧に達した後の通常動作状態では，前記第１の昇圧回路のいずれかが昇圧動作を停止すると前記第２の昇圧回路のいずれかの昇圧動作を開始し，前記第１の昇圧回路のいずれかが昇圧動作を再開すると前記第２の昇圧回路のいずれかの昇圧動作を停止する制御と，前記最大個数の制限と，前記優先順位による制御を解除し，前記第１及び第２の昇圧回路はそれぞれの出力電圧が前記第１および第２の電圧より低下するたびにそれぞれの昇圧動作を行う電圧生成回路。
9. 請求項３において，
   前記制御回路は，前記複数の第２の昇圧回路を優先順位に従って動作させる前記制御信号を生成し，
   前記制御回路は，前記第１及び第２の昇圧回路の全ての出力電圧が前記第１および第２の電圧に達した後の通常動作状態でも，前記第１の昇圧回路のいずれかが昇圧動作を停止すると前記第２の昇圧回路のいずれかの昇圧動作を開始し，前記第１の昇圧回路のいずれかが昇圧動作を再開すると前記第２の昇圧回路のいずれかの昇圧動作を停止する制御と，前記最大個数の制限と，前記優先順位による制御を継続する電圧生成回路。
10. 出力電圧が各々の昇圧回路毎に独立に設定される目標電圧未満なら前記出力電圧の絶対値を増大する昇圧動作を開始し，前記目標電圧に達したら前記昇圧動作を停止するＮ個の昇圧回路と，
    前記Ｎ個の昇圧回路のうち，同時に動作可能な最大個数を前記Ｎ個より小さい複数のＭ個に制限すると共に，優先順位の高い昇圧回路の昇圧動作を優先的に開始し，第１の優先順位の昇圧回路が昇圧動作を停止すると前記第１の優先順位より低い優先順位の昇圧回路が昇圧動作を開始し，第２の優先順位の昇圧回路が昇圧動作を再開すると前記第２の優先順位より低い優先順位の昇圧回路の昇圧動作を停止する制御回路とを有する電圧生成回路。
11. 請求項１０において，
    前記Ｎ個の昇圧回路は，共通の電源電圧が供給され，前記昇圧動作により前記出力電圧を生成する電圧生成回路。
12. 請求項１０または１１において，
    前記Ｎ個の昇圧回路の出力電圧は，互いに異なる電圧である電圧生成回路。
13. 請求項１２において，
    前記Ｎ個の昇圧回路の出力電圧の絶対値が大きい程，前記優先順位が高い電圧生成回路。
14. 出力電圧が各々の昇圧回路毎に独立に設定される目標電圧未満なら前記出力電圧の絶対値を増大する昇圧動作を開始し，前記目標電圧に達したら前記昇圧動作を停止するＮ個の昇圧回路と，
    前記Ｎ個より小さい複数のＭ個の昇圧回路の昇圧動作を開始し，前記Ｍ個の昇圧回路のいずれかが昇圧動作を停止すると前記Ｍ個の昇圧回路以外のＮ−Ｍ個の昇圧回路のいずれかの昇圧動作を開始し，昇圧動作を停止した昇圧回路が昇圧動作を再開すると昇圧動作中の昇圧回路のうちいずれかの昇圧動作を停止して，前記Ｎ個の昇圧回路のうち，同時に動作可能な最大個数を前記Ｍ個に制限する制御回路とを有する電圧生成回路。

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