JP2004147458A

JP2004147458A - 昇圧回路

Info

Publication number: JP2004147458A
Application number: JP2002311244A
Authority: JP
Inventors: Tomohiko Sato; 佐藤　智彦; Kazutaka Miyano; 宮野　和孝
Original assignee: Elpida Memory Inc
Current assignee: Micron Memory Japan Ltd
Priority date: 2002-10-25
Filing date: 2002-10-25
Publication date: 2004-05-20
Also published as: US20040130384A1; US6831500B2

Abstract

【課題】動作開始時の急激な電流変化を抑制してノイズを低減した昇圧回路を提供する。
【解決手段】オシレータ回路２０は、エッジタイミングの異なる複数の発振信号φ１〜φｎを出力する。イネーブル回路６０は、発振信号φ１〜φｎの少なくとも１つについて、昇圧動作開始からエッジをカウントし、カウント値が設定値になるまでポンピング回路４１〜４ｎの昇圧能力を低減しておくように昇圧能力制御回路３０に指示するイネーブル信号を生成する。昇圧能力制御回路３０は、イネーブル信号に応じて各ポンピング回路４１〜４ｎの昇圧能力を制御する。ポンピング回路４０は、各発振信号φ１Ａ〜φｎＡを用いてポンピング容量を充放電することにより昇圧動作を行い、それぞれの出力信号を合成して昇圧電圧ＶＰＰを生成する。
【選択図】　　　図１

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体回路装置に関し、特に、半導体回路装置に組み込まれた昇圧回路に関する。
【０００２】
【従来の技術】
近年、チップ内部に昇圧回路を有しており、その昇圧回路によって昇圧された電位でワード線やその他の配線を駆動するＤＲＡＭがある。この種の昇圧回路では従来から電流ノイズの低減が課題とされてきた。そして、少ない電流ノイズで十分な昇圧を得るために、従来の分圧回路には、オシレータ回路によってタイミングのずれた複数の発振信号を生成し、容量やトランジスタサイズの小さい複数のポンピング回路を各発振信号毎に設けたものがある。
【０００３】
図１１は、従来の昇圧回路の構成を示す回路図である。図１１を参照すると、昇圧回路１００は、オシレータ回路１２０、オシレータ出力ラッチ回路１３０、ポンピング回路１４０および昇圧レベル判定回路１５０を有している。これらの回路は、いずれも基準電位をＧＮＤとし、外部電源電圧ＶＣＣにより動作する。
【０００４】
オシレータ出力ラッチ回路１３０は、φ１用ラッチ回路１３１、φ２用ラッチ回路１３２、・・・、φｎ用ラッチ回路１３ｎを有している。ポンピング回路１４０は、φ１用ポンピング回路１４１、φ２用ポンピング回路１４２、・・・、φｎ用ポンピング回路１４ｎを有している。
【０００５】
オシレータ回路１２０から出力される信号φ１〜φｎは、φ１用ラッチ回路１３１〜φｎ用ラッチ回路１３ｎにそれぞれ入力されている。φ１用ラッチ回路１３１〜φｎ用ラッチ回路１３ｎからそれぞれ出力される信号φ１Ａ〜φｎＡは、φ１用ポンピング回路１４１〜φｎ用ポンピング回路１４ｎにそれぞれ入力されてる。φ１用ポンピング回路１４１〜φｎ用ポンピング回路１４ｎの出力が共通接続されており、そこに昇圧電圧ＶＰＰが生成されている。昇圧レベル判定回路１５０から出力される信号ＶＰＵＰがオシレータ回路１２０およびφ１用ラッチ回路１３１〜φｎ用ラッチ回路１３ｎに入力されている。
【０００６】
昇圧回路１００には、昇圧により得ようとする所望の電圧が設定されている。昇圧レベル判定回路１５０は、昇圧回路１００の出力である昇圧電圧ＶＰＰと設定電圧とを比較し、昇圧電圧ＶＰＰが設定電圧よりも低ければＶＰＵＰ信号を“Ｈ”にし、昇圧電圧ＶＰＰが設定電圧よりも高ければＶＰＵＰ信号を“Ｌ”にする。
【０００７】
オシレータ回路１２０は、信号ＶＰＵＰが“Ｈ”のとき、一定間隔に順次タイミングのずれた発振信号を出力する発振回路であり、一例としてｎ段（ｎは奇数）のインバータがチェーン接続された構成である。また、オシレータ回路１２０は、信号ＶＰＵＰが“Ｌ”のとき、発振信号を出力しない。
【０００８】
図１２は、オシレータ回路の基本構成例を示す回路図である。図１２を参照すると、オシレータ回路１２０は奇数段のインバータがリング状にチェーン接続された基本構成を有し、各インバータの出力が信号φ１〜φｎとされている。なお、図１２には、信号ＶＰＵＰに関する部分は省略されている。
【０００９】
図１３は、信号φ１〜φｎの波形を示すタイミングチャートである。図１３を参照すると、信号φ１〜φｎは、遷移するタイミングが順次ずれ、さらに位相が順次交互に反転した発振信号である。各信号φ１〜φｎの周期はＴである。隣接する２つの信号のエッジ間の時間、例えば信号φ１の立上りと信号φ２の立下りの間の時間はｄＴ＝Ｔ／（２×ｎ）であり、これがインバータの波形伝達時間である。
【００１０】
オシレータ出力ラッチ回路１３０を構成するφ１用ラッチ回路１３１〜φｎ用ラッチ回路１３ｎは、信号ＶＰＵＰをイネーブルとするラッチ回路である。φ１用ラッチ回路１３１〜φｎ用ラッチ回路１３ｎは、信号ＶＰＵＰが“Ｈ”のとき、信号φ１〜φｎを信号φ１Ａ〜φｎＡとして出力する。このとき信号φ１Ａ〜φｎＡは信号φ１〜φｎと同相である。また、φ１用ラッチ回路１３１〜φｎ用ラッチ回路１３ｎは、信号ＶＰＵＰが“Ｌ”のとき、信号φ１Ａ〜φｎＡの状態を保持する。
【００１１】
ポンピング回路１４０を構成するφ１用ポンピング回路１４１〜φｎ用ポンピング回路１４ｎは、それぞれ信号φ１Ａ〜φｎＡを入力とし、各信号φ１Ａ〜φｎＡに同期して昇圧動作を行う。φ１用ポンピング回路１４１〜φｎ用ポンピング回路１４ｎの各出力が共通接続されてポンピング回路１４０の出力をなしており、昇圧電圧ＶＰＰが出力される。
【００１２】
図１４は、φ１〜φｎ用ポンピング回路の構成例を示す回路図である。φ１〜φｎ用ポンピング回路は全て同一構成であり、図１４には代表としてφ１用ポンピング回路が示されている。図１４を参照すると、φ１用ポンピング回路は、インバータＩＮＶ０，ＩＮＶ１、容量Ｃ０およびダイオードＤＩ０，ＤＩ１で構成されている。
【００１３】
インバータＩＮＶ０には信号φ１Ａが入力している。インバータＩＮＶ０とインバータＩＮＶ１は直列に接続されている。インバータＩＮＶ１の出力端子と容量Ｃ０の一方の端子が接点Ａで接続されている。容量Ｃ０の他方の端子、ダイオードＤＩ０のカソード、およびダイオードＤＩ１のアノードが接点Ｂで接続されている。ダイオードＤＩ０のアノードには外部電源電圧ＶＣＣが供給されている。そして、φ１〜φｎ用ポンピング回路１４１〜１４ｎの各ダイオードＤＩ１のカソードが共通接続されて、昇圧電圧ＶＰＰを出力している。
【００１４】
図１５は、図１４に示したφ１用ポンピング回路の昇圧動作を示すタイミングチャートである。図１５を参照すると、信号φ１Ａは、外部電源電圧ＶＣＣと基準電圧ＧＮＤを交互に出力する発振信号である。接点Ａの信号波形は、信号φ１Ａよりやや遅延した波形である。
【００１５】
接点Ａが基準電圧ＧＮＤレベルのとき、接点ＢはダイオードＤＩ０を通して外部電源電圧ＶＣＣにプリチャージされる。接点Ａが基準電圧ＧＮＤから外部電源電圧ＶＣＣに遷移すると、接点Ｂは容量Ｃ０のカップリングにより外部電源電圧ＶＣＣ分だけ電位が上昇する。したがって、接点Ｂの電位は、外部電源電圧ＶＣＣから、その２倍の電圧（２×ＶＣＣ）に遷移する。そのため、φ１用ポンピング回路１４１は外部電源電圧ＶＣＣよりも高い昇圧電圧ＶＰＰを生成することができる。なお、図１４に示したダイオードＤＩ０、ＤＩ１の制御回路に関しては図示していない。
【００１６】
一般に、インバータは、Ｐｃｈトランジスタ（不図示）とＮｃｈトランジスタ（不図示）とを組み合わせて構成されている。容量Ｃ０は、外部電源電圧ＶＣＣによってインバータＩＮＶ１のＰｃｈトランジスタを通して電流が供給されることにより充電される。また、容量Ｃ０は、接点Ａから、インバータＩＮＶ１のＮｃｈトランジスタを通して基準電圧ＧＮＤに電流が流れることにより放電される。
【００１７】
同様に、接点Ｂは、外部電源電圧ＶＣＣによってダイオードＤＩ０を通して接点Ｂに電流が供給されることにより、外部電源電圧ＶＣＣにプリチャージされる。
【００１８】
また、インバータＩＮＶ１のゲート容量は、外部電源電圧ＶＣＣによってインバータＩＮＶ０から充電電流が流れ、またインバータＩＮＶ１から基準電圧ＧＮＤへ放電電流が流れることにより充放電される。
【００１９】
昇圧回路においては、これら外部電源電圧ＶＣＣからの充電電流、および基準電圧ＧＮＤへの放電電流が原因となってノイズが発生する。
【００２０】
φ１用ポンピング回路１４１が昇圧のために出力可能な電荷は容量Ｃ０により決まる。その容量Ｃ０を駆動するインバータＩＮＶ１，ＩＮＶ０を構成するトランジスタやダイオードＤＩ０，ＤＩ１のサイズは、容量Ｃ０を効率的に充放電できる様なサイズにする必要がある。良好な昇圧信号ＶＰＰを得るにはポンピング能力を増加させればよく、大きなポンピング容量とそれを駆動するインバーター等の回路に大きなトランジスタサイズを採用すればよい。しかし、そうすると容量Ｃ０の充放電電流ノイズも大きくなってしまう。
【００２１】
そこで、少ない電流ノイズで十分な昇圧を得るために、図１１の分圧回路は、オシレータ回路１２０の出力を複数にし、容量やトランジスタサイズの小さい複数のφ１〜φｎ用ポンピング回路１４１〜１４ｎを有する構成となっている。
【００２２】
従来の昇圧回路の動作について説明する。
【００２３】
図１６は、従来の昇圧回路の動作を説明するためのタイミングチャートである。図１６には、ＶＰＵＰ信号、オシレータ回路１２０から出力される信号φ１〜φｎ、各ラッチ回路１３１〜１３ｎから出力される信号φ１Ａ〜φｎＡの波形が示されている。
【００２４】
図１６を参照すると、時刻Ｔ０ではＶＰＵＰ信号が“Ｌ”なので、信号φ１〜φｎおよび信号φ１Ａ〜φｎＡは一定値に保たれ、遷移しない。
【００２５】
時刻Ｔ０〜Ｔｓの間に、信号ＶＰＵＰが“Ｌ”から“Ｈ”に遷移し、昇圧回路の初期動作が開始される。
【００２６】
昇圧回路の初期動作が開始されると、オシレータ回路１２０は周期Ｔで順次ずれたタイミングで発信するｎ個の信号φ１〜φｎを出力する。図中のＴａ期間、Ｔｂ期間の幅は周期Ｔと等しい。
【００２７】
各信号φ１〜φｎは、オシレータ出力ラッチ回路１３０の各ラッチ回路１３１〜１３ｎにより信号φ１Ａ〜φｎＡとしてポンピング回路１４０に供給される。ポンピング回路１４０を構成するφ１〜φｎ用ポンピング回路１４１〜１４ｎは、各信号φ１Ａ〜φｎＡの遷移に応じて昇圧動作を行う。φ１〜φｎ用ポンピング回路１４１〜１４ｎの出力が合成されて昇圧電圧ＶＰＰを外部に供給する。ここでは信号φ１Ａ〜φｎＡが互いに異なるタイミングで基準電位ＧＮＤから外部電源電圧ＶＣＣに遷移するようにされており、電流ノイズのピークが重ならない。
【００２８】
図１７は、従来の昇圧回路の動作および出力信号の波形を示すタイミングチャートである。図１７ではｎ＝５としてある。また、ここでは、基準電圧ＧＮＤから外部電源電圧ＶＣＣへ遷移するときだけでなく、外部電源電圧ＶＣＣから基準電圧ＧＮＤに遷移するときにも昇圧回路が動作するように、ポンピング回路は図１４に示したものを２つ組み合わせた構成とする。
【００２９】
図１７の下側には、信号ＶＰＵＰ、信号φ１Ａ〜φ５Ａの波形が示されている。上側には、φ１〜φｎ用ポンピング回路１４１〜１４５から出力される電流Ｉ（実線）と、それらを合成した電流Ｉｔｏｔａｌ（点線）とが示されいる。
【００３０】
図１７を参照すると、時刻Ｔ０から時刻Ｔ１の間に信号ＶＰＵＰが“Ｌ”から“Ｈ”に遷移し、昇圧動作が開始されている。時刻Ｔ１で信号φ１ＡがＧＮＤからＶＣＣへ遷移し、その後、時刻Ｔ２−Ｔ１＝ｄＴ＝（１周期Ｔ）／（２×５）毎に、信号φ２Ａ〜φ５Ａが順次遷移をする。それ以降、信号φ１Ａ〜φ５ＡがｄＴづつタイミングを順次ずらしてＧＮＤとＶＣＣを交互に遷移する。なお、図を見て分かるように、奇数番の信号φ１Ａ、φ３Ａ、φ５Ａと偶数番の信号φ２Ａ、φ４Ａとでは遷移波形の位相が逆になっている。
【００３１】
各信号φ１Ａ〜φｎＡの遷移に応じて、φ１〜φｎ用ポンピング回路１４１〜１４ｎから出力される電流Ｉ（実線）が遷移する。そして、φ１〜φｎ用ポンピング回路１４１〜１４ｎの出力を合成した電流Ｉｔｏｔａｌ（点線）は、時刻Ｔ１〜Ｔ４の区間で立上り、時刻Ｔ５以降は、ほぼ一定して飽和消費電流Ｉ０となっている。信号ＶＰＵＰが“Ｌ”から“Ｈ”に遷移するポンピング回路初動時の消費電流は、Ｔ１〜Ｔ４区間において電流変化ｄＩ／ｄＴを持ち、これがノイズ源となる。なぜなら、電流変化ｄＩ／ｄＴが大きいと、半導体装置が持つリードフレーム等の配線のインダクタンスによるノイズが大きくなるからである。
【００３２】
従来の他の昇圧回路として、例えば特許文献１に記載されたものがある。これによれば、図１１における信号φ１Ａ〜φｎＡに相当する信号が遅延回路によって作成されている。
【００３３】
従来のさらに他の昇圧回路として、スタンバイモードとアクティブモードの２つの動作モードを持ったものがある（例えば、特許文献２）。その種の昇圧回路は、供給すべき電荷量に応じて２つの動作モードのうちいずれかを選択する。
【００３４】
特許文献２に記載された昇圧回路は、複数のポンピング回路を有しており、スタンバイモードでは一部のポンピング回路のみを順次動作させ、アクティブモードでは全てのポンピング回路を連続的に動作させる。
【００３５】
【特許文献１】
特開平１１−２５６７３号公報
【特許文献２】
特開平９−３２０２６８号公報
【００３６】
【発明が解決しようとする課題】
図１１に示した従来の昇圧回路では、オシレータ回路１２０の出力を複数にし、ポンピング回路１４０を、容量やトランジスタサイズの小さいφ１〜φｎ用のポンピング回路１４１〜１４ｎからなる構成とすることにより電流ノイズが低減されている。そのため、図１７に示したように、動作開始から一定時間が過ぎると、電流値がほぼ一定となり電流変化ｄＩ／ｄＴが０となるため、電流変化ｄＩ／ｄＴによるノイズは０となる。
【００３７】
しかし、ポンピング動作開始時、図１７に示したように従来の昇圧回路における電流の変化（ｄＩ／ｄＴ）は急激である。外部電源電圧ＶＣＣや基準電圧ＧＮＤの急激な電流変化（ｄＩ／ｄＴ）は、自己インダクタンスや相互インダクタンスによるノイズの原因となる。
【００３８】
ＤＲＡＭ等の半導体回路装置には、パッケージのピンとチップを繋ぐリードフレームやボンディングワイヤーが存在している。そして、アドレスやデータピン等のワイヤーに隣接して外部電源電圧ＶＣＣのや基準電圧ＧＮＤのワイヤーがある。そのため、そのノイズによってアドレスやデータ等の入力特性が悪化してしまう。
【００３９】
また、特許文献１に記載された従来の昇圧回路には遅延回路が用いられているが、遅延回路の遅延時間にはプロセス変動の影響によるバラツキがあるため、特許文献１に記載された昇圧回路の構成では、オシレータによる発振信号の１周期の中で各ポンピング回路の消費電流に偏りが生じる可能性がある。何故なら、特許文献１記載のオシレータ回路の出力は１箇所から取り出した信号であり、この信号に遅延回路を追加して各ポンピング回路に供給している。遅延回路を通過した信号は、上記のプロセス変動による影響を受けやすく、オシレータ１周期分の時間を考えたときに、ポンピング動作をする時間に偏りが生じやすく、正確な制御が困難となる。そのため、電流変化ｄＩ／ｄＴを所望の傾き範囲内に制御できないことがありノイズの原因となる。特に、動作開始時には、電流変化ｄＩ／ｄＴが顕著に大きくなる可能性がある。
【００４０】
また、特許文献２に記載された従来の昇圧回路は、昇圧動作についてスタンバイモードとアクティブモードの２つの動作モードを持っている。そして、この昇圧回路は、各動作モードにおけるＶＰＰからの消費電流の違いに対して、ポンピング回路の台数を変化させることで電流供給能力を制御している。しかしながら、昇圧動作開始時に着目すると、遅延回路（ＤＥＬＡＹ　ＥＬＥＭＥＮＴ）により、順次ずれたタイミングで各ポンピング回路（ＰＵＭＰＩＮＧ　ＭＥＡＮＳ）が昇圧を行う点では図１の昇圧回路と同じである。したがって、特許文献２に記載された昇圧回路の動作開始時の消費電流の電流変化ｄＩ／ｄＴは、図１７に示した電流Ｉｔｏｔａｌの電流変化ｄＩ／ｄＴと同様に急峻である。
【００４１】
本発明の目的は、動作開始時の急激な電流変化を抑制してノイズを低減した昇圧回路を提供することである。
【００４２】
【課題を解決するための手段】
上記目的を達成するために、本発明の昇圧回路は、エッジタイミングの異なる複数の発振信号を出力するオシレータ回路と、各発振信号を用いてポンピング容量を充放電することにより昇圧動作を行い、それぞれの出力信号を合成して昇圧電圧を生成する、発振信号に対応した複数のポンピング回路と、イネーブル信号に応じて各ポンピング回路の昇圧能力を制御する昇圧能力制御回路と、発振信号の少なくとも１つについて、発振信号のエッジをカウントし、カウント値が設定値になるまでポンピング回路の昇圧能力を低減しておくように昇圧能力制御回路に指示するイネーブル信号を生成するイネーブル回路を有している。
【００４３】
したがって、本発明によれば、複数の発振信号により昇圧動作を行う複数のポンピング回路のうち少なくとも１つが、イネーブル回路および昇圧能力制御回路によって昇圧動作開始後の数周期の間、昇圧能力を低減されるので、昇圧動作のための電流の変化が低減される。
【００４４】
なお、昇圧能力制御回路は、各発振信号の各ポンピング回路への伝達をイネーブル信号に応じて停止し、また開始することにより、ポンピング回路の昇圧を停止させ、また開始させる、発振信号に対応した複数のラッチ回路を有していてもよい。
【００４５】
あるいは、昇圧能力制御回路は、ポンピング回路におけるポンピング容量を充放電する駆動能力をイネーブル信号に応じて変化させることにより、ポンピング回路の昇圧能力を制御することとしてもよい。
【００４６】
その場合さらに、昇圧能力制御回路は、ポンピング容量を付加的に充放電するインバータを有し、そのインバータを構成するトランジスタをイネーブル信号に応じて制御することにより駆動能力を制御することとしてもよい。
【００４７】
また、イネーブル回路は、設定値をポンピング回路毎に設定可能であってもよい。
【００４８】
また、昇圧電圧と設定電圧とを比較し、昇圧電圧が設定電圧より低くなったことを検出すると、昇圧動作を開始すべきであると判定する昇圧レベル判定回路をさらに有してもよい。
【００４９】
【発明の実施の形態】
本発明の一実施形態について図面を参照して詳細に説明する。
【００５０】
図１は、本発明の一実施形態の昇圧回路の構成を示す回路図である。図１を参照すると、昇圧回路１０は、オシレータ回路２０、オシレータ出力ラッチ回路３０、ポンピング回路４０、昇圧レベル判定回路５０およびイネーブル回路６０を有している。これらの回路は、いずれも基準電位ＧＮＤおよび外部電源電圧ＶＣＣにて動作する。
【００５１】
オシレータ出力ラッチ回路３０は、φ１用ラッチ回路３１、φ２用ラッチ回路３２、・・・、φｎ用ラッチ回路３ｎを有している。なお、ｎは奇数である。ポンピング回路４０は、φ１用ポンピング回路４１、φ２用ポンピング回路４２、・・・、φｎ用ポンピング回路４ｎを有している。
【００５２】
イネーブル回路６０は、エッジカウンタ７０およびＡＮＤゲート６２〜６（ｎ−１）を有している。
【００５３】
オシレータ回路２０から出力される信号φ１〜φｎは、φ１用ラッチ回路３１〜φｎ用ラッチ回路３ｎにそれぞれ入力されている。また、信号φ２〜φ（ｎ−１）は、エッジカウンタ７０にも入力されている。φ１用ラッチ回路３１〜φｎ用ラッチ回路３ｎからそれぞれ出力される信号φ１Ａ〜φｎＡは、φ１用ポンピング回路４１〜φｎ用ポンピング回路４ｎにそれぞれ入力されてる。φ１用ポンピング回路４１〜φｎ用ポンピング回路４ｎの出力が共通接続されており、そこに昇圧電圧ＶＰＰが生成されている。昇圧レベル判定回路５０から出力される信号ＶＰＵＰがオシレータ回路２０およびφ１用ラッチ回路１３１、φｎ用ラッチ回路１３ｎ、エッジカウンタ７０およびＡＮＤゲート６２〜６（ｎ−１）に入力されている。
【００５４】
昇圧回路１０では、昇圧により得ようとする所望の電圧が設定されている。
【００５５】
昇圧レベル判定回路１０は、昇圧電圧ＶＰＰと設定電圧とを比較し、昇圧電圧ＶＰＰが設定電圧よりも低ければＶＰＵＰ信号を“Ｈ”にし、昇圧電圧ＶＰＰが設定電圧よりも高ければＶＰＵＰ信号を“Ｌ”にする。
【００５６】
オシレータ回路２０は、信号ＶＰＵＰが“Ｈ”のとき、一定間隔に順次タイミングのずれた発振信号を出力する発振回路であり、一例として奇数段のインバータがチェーン接続された構成である。また、オシレータ回路２０は、信号ＶＰＵＰが“Ｌ”のとき、発振信号を出力しない。
【００５７】
図２は、オシレータ回路の基本構成例を示す回路図である。図２を参照すると、オシレータ回路２０は、奇数段のインバータがリング状にチェーン接続された基本構成を有し、各インバータの出力が信号φ１〜φｎとしてオシレータ出力ラッチ回路３０およびイネーブル回路６０に出力されている。なお、インバータの段数は奇数であればよく、例えばｎ＝３，５，７などから自由に選択可能である。また、図２では、信号ＶＰＵＰに関する部分は省略されている。
【００５８】
図３は、信号φ１〜φｎの波形を示すタイミングチャートである。図３を参照すると、信号φ１〜φｎは、遷移するタイミングが順次ずれ、さらに位相が順次交互に反転した発振信号である。各信号φ１〜φｎの周期はＴである。隣接する２つの信号のエッジ間の時間、例えば信号φ１の立上りと信号φ２の立下りの間の時間はｄＴ＝Ｔ／（２×ｎ）であり、これがインバータの１段当たりの波形伝達時間である。
【００５９】
オシレータ出力ラッチ回路３０を構成するφ１用ラッチ回路３１およびφｎ用ラッチ回路３ｎは、信号ＶＰＵＰをイネーブルとするラッチ回路である。φ２用ラッチ回路３２〜φ（ｎ−１）用ラッチ回路３（ｎ−１）は、信号φ２ＯＳＥＮ〜φ（ｎ−１）ＯＳＥＮをイネーブルとするラッチ回路である。φ１用ラッチ回路３１〜φｎ用ラッチ回路３ｎは、イネーブルがが“Ｈ”のとき、信号φ１〜φｎをそれぞれ信号φ１Ａ〜φｎＡとして出力する。このとき信号φ１Ａ〜φｎＡは信号φ１〜φｎとそれぞれ同相である。また、φ１用ラッチ回路３１〜φｎ用ラッチ回路３ｎは、イネーブルが“Ｌ”のとき状態を保持する。φ１〜φｎ用ラッチ回路３１〜３ｎにおけるラッチ段数は任意であり、奇数段でも偶数段でもよい。
【００６０】
オシレータ出力ラッチ回路３０は、昇圧開始の過渡状態において、ポンピング回路４０への信号φ２Ａ〜φ（ｎ−１）Ａの供給を数周期分遅らせることにより、ポンピング回路４０の昇圧能力を低減制御している。
【００６１】
ポンピング回路４０を構成するφ１用ポンピング回路４１〜φｎ用ポンピング回路４ｎは、それぞれ信号φ１Ａ〜φｎＡを入力とし、各信号φ１Ａ〜φｎＡに同期して昇圧動作を行う。φ１用ポンピング回路４１〜φｎ用ポンピング回路４ｎの各出力が共通接続されてポンピング回路４０の出力をなしており、昇圧電圧ＶＰＰが出力される。
【００６２】
図４は、φ１〜φｎ用ポンピング回路の構成例を示す回路図である。φ１〜φｎ用ポンピング回路は全て同一構成であり、図４には代表としてφ１用ポンピング回路が示されている。図４を参照すると、φ１用ポンピング回路は、インバータＩＮＶ０，ＩＮＶ１、容量Ｃ０およびダイオードＤＩ０，ＤＩ１で構成されている。容量Ｃ０が、ポンピングにより昇圧動作を行うためのポンピング容量である。
【００６３】
インバータＩＮＶ０には信号φ１Ａが入力している。インバータＩＮＶ０とインバータＩＮＶ１は直列に接続されている。インバータＩＮＶ１の出力端子と容量Ｃ０の一方の端子が接点Ａで接続されている。容量Ｃ０の他方の端子、ダイオードＤＩ０のカソード、およびダイオードＤＩ１のアノードが接点Ｂで接続されている。ダイオードＤＩ０のアノードには外部電源電圧ＶＣＣが供給されている。そして、φ１〜φｎ用ポンピング回路４１〜４ｎの各ダイオードＤＩ１のカソードが共通接続されて、昇圧電圧ＶＰＰを出力している。
【００６４】
図５は、図４に示したφ１用ポンピング回路の昇圧動作を示すタイミングチャートである。図５を参照すると、信号φ１Ａは、外部電源電圧ＶＣＣと基準電圧ＧＮＤを交互に出力する発振信号である。接点Ａの信号波形は、信号φ１Ａよりやや遅延した波形である。
【００６５】
接点Ａが基準電圧ＧＮＤレベルのとき、接点ＢはダイオードＤＩ０を通して外部電源電圧ＶＣＣにプリチャージされる。接点Ａが基準電圧ＧＮＤから外部電源電圧ＶＣＣに遷移すると、接点Ｂは容量Ｃ０のカップリングによりＧＮＤ〜ＶＣＣの振幅分だけ上昇する。したがって、接点Ｂの電位は、外部電源電圧ＶＣＣとその２倍の電圧（２×ＶＣＣ）とに交互に遷移する。そのため、φ１用ポンピング回路４１は外部電源電圧ＶＣＣよりも高いレベルの昇圧電圧ＶＰＰを生成することができる。
【００６６】
図６は、φ１〜φｎ用ポンピング回路の他の構成例を示す回路図である。φ１〜φｎ用ポンピング回路は全て同一構成であり、図６には代表としてφ１用ポンピング回路が示されている。図６を参照すると、φ１用ポンピング回路は、図４に示されたポンピング回路と、それとは逆のエッジで動作するポンピング回路とが並列に接続された構成である。図６のポンピング回路によれば、信号φ１Ａの立上りおよび立下りの両エッジで昇圧動作が行われる。
【００６７】
エッジカウンタ７０は、信号φ２〜φ（ｎ−１）を入力とし、各信号φ２〜φ（ｎ−１）が発振を開始すると、その発振回数をカウントし、カウント値が所定の設定値になると、イネーブル信号を出力する。所定の設定値は、各信号φ２〜φ（ｎ−１）毎に設定可能である。各イネーブル信号は、ＡＮＤゲート６２〜６（ｎ−１）によって、信号ＶＰＵＰとＡＮＤ論理がとられ、信号φ２ＯＳＥＮ〜φ（ｎ−１）ＯＳＥＮとしてφ２〜φ（ｎ−１）用ラッチ回路３２〜３（ｎ−１）に入力される。
【００６８】
つまり、φ２〜φ（ｎ−１）用ラッチ回路３２〜３（ｎ−１）には、信号ＶＰＵＰの立上りから周期の所定の設定値倍だけ遅れて立上るイネーブル信号が入力される。それにより、信号φ２Ａ〜φ（ｎ−１）Ａが発振を開始するのは、信号ＶＰＵＰよりも周期Ｔの任意倍だけ遅れた時刻となる。そして、φ２〜φ（ｎ−１）用ポンピング回路４２〜４（ｎ−１）が昇圧動作を開始するのも周期Ｔの任意倍だけ遅れる。
【００６９】
以上の構成から、任意の信号に対応したポンピング回路の昇圧動作の開始を任意周期だけ遅らせることにより、昇圧回路１０の動作開始時の電流変化を抑制し、ノイズを低減することができるので、例えば昇圧回路１０を用いたＤＲＡＭの信号線の入力特性を改善することができる。
【００７０】
また、本実施形態の昇圧回路１０では、各ポンピング回路の昇圧動作の開始タイミングは、発振信号のエッジをカウントすることにより作成されているので、プロセス変動の影響を受けにくく、バラツキが発生しにくい。
【００７１】
また、本実施形態の昇圧回路１０は、ポンピング回路の昇圧動作の開始を発振信号のエッジをカウントすることにより求めた周期数分だけ遅らせる構成なので、いかなるクロック速度で動作させた場合でも電流変化を抑制し、良好な効果を得ることができる。これに対して、ポンピング回路の昇圧動作の開始を、例えば遅延回路で調整するとすると、用いられるクロック速度によって良好な結果が得られない可能性がある。
【００７２】
なお、ここでは信号φ２〜φ（ｎ−１）に対応した昇圧動作の開始を遅らせる例を示したが、どの信号に対応した昇圧動作を遅らせるか、またどれだけ遅らせるかは任意である。
【００７３】
本実施形態の昇圧回路１０の動作について説明する。
【００７４】
図７は、本実施形態の昇圧回路の動作を示すタイミングチャートである。図７には、信号ＶＰＵＰ、φ１〜φｎ、φ１Ａ〜φｎＡ、φ２ＯＳＥＮ〜φ（ｎ−１）ＯＳＥＮの波形が示されている。
【００７５】
昇圧レベル判定回路５０は昇圧電圧ＶＰＰと所望の設定電圧とを常時比較しており、昇圧電圧ＶＰＰが設定電圧より高いとき信号ＶＰＵＰを“Ｌ”（ＧＮＤレベル）にする。図７において、時刻Ｔ０の時点では信号ＶＰＵＰが“Ｌ”なので、オシレータ回路２０が発振せず、そのため昇圧回路１０は動作しない。
【００７６】
昇圧電圧ＶＰＰが設定電圧より低くなると、昇圧レベル判定回路５０は信号ＶＰＵＰを“Ｈ”にする。図７において、時刻Ｔ０から時刻Ｔｓの間に信号ＶＰＵＰが“Ｌ”から“Ｈ”になっているので、オシレータ回路２０は発振を開始し、昇圧回路１０が昇圧動作を開始する。
【００７７】
オシレータ回路２０が発振を開始するので、信号φ１〜φｎに図７に示すような発振波形が現れる。
【００７８】
φ１用ラッチ回路３１は、信号ＶＰＵＰをイネーブルとしているので、信号ＶＰＵＰが“Ｈ”となると、信号φ１の発振波形をそのまま信号φ１Ａとしてφ１用ポンピング回路４１に供給する。同様に、φｎ用ラッチ回路３ｎも、信号ＶＰＵＰをイネーブルとしているので、信号ＶＰＵＰが“Ｈ”となると、信号φｎの発振波形をそのまま信号φｎＡとしてφｎ用ポンピング回路４ｎに供給する。
【００７９】
それに対して、φ２用〜φ（ｎ−１）用ラッチ回路３２〜３（ｎ−１）は、信号φ２ＯＳＥＮ〜φ（ｎ−１）ＯＳＥＮをそれぞれイネーブルとしている。信号φ２ＯＳＥＮ〜φ（ｎ−１）ＯＳＥＮは、信号ＶＰＵＰを周期Ｔの任意倍だけ遅延させた信号なので、信号ＶＰＵＰが“Ｈ”になっても直ぐに“Ｈ”にならない。図７のＴａ期間には、信号φ２ＯＳＥＮ〜φ（ｎ−１）ＯＳＥＮは未だ“Ｌ”である。
【００８０】
φ２〜φ（ｎ−１）用ラッチ回路３２〜３（ｎ−１）は、信号φ２ＯＳＥＮ〜φ（ｎ−１）ＯＳＥＮが“Ｌ”のとき、信号φ２Ａ〜φ（ｎ−１）Ａの状態を保持する。そのため、信号φ２〜φ（ｎ−１）に発振波形が現れても、信号φ２Ａ〜φ（ｎ−１）Ａは直ぐには発振しない。
【００８１】
エッジカウンタ７０が各信号φ２〜φ（ｎ−１）のエッジをカウントし、各カウント値がそれぞれの設定値になると、信号φ２ＯＳＥＮ〜信号φ（ｎ−１）ＯＳＥＮが“Ｌ”から“Ｈ”になる。この設定値は、信号ＶＰＵＰを遅延させすべき周期数に予め設定されている。図７において、Ｔｂ期間には信号φ２ＯＳＥＮ〜φ（ｎ−１）ＯＳＥＮが“Ｌ”から“Ｈ”に遷移している。
【００８２】
信号φ２ＯＳＥＮ〜信号φ（ｎ−１）ＯＳＥＮが“Ｌ”から“Ｈ”になると、φ２用〜φ（ｎ−１）用ラッチ回路３１〜３（ｎ−１）は信号φ２〜φ（ｎ−１）をそのまま信号φ２Ａ〜φ（ｎ−１）Ａとしてポンピング回路４２〜４（ｎ−１）にそれぞれ供給する。
【００８３】
図８は、本実施形態の昇圧回路における各信号の波形を示すタイミングチャートである。図８では、一例として、ｎ＝５であり、信号φ２，φ４のみに対してエッジカウンタ７０が作用して信号φ２Ａ，φ４Ａが１周期だけ遅れて発振し始めるという例が示されている。また、ここでは、信号φ１Ａ〜φ５Ａが基準電圧ＧＮＤから外部電源電圧ＶＣＣへ遷移するときだけでなく、外部電源電圧ＶＣＣから基準電圧ＧＮＤに遷移するときにも昇圧回路が動作するように、図６に示したポンピング回路が使用されているものとする。
【００８４】
図８の下側には、信号ＶＰＵＰ、φ１Ａ〜φ５Ａの波形が示されている。上側には、φ１〜φ５用ポンピング回路４１〜４５から出力される電流Ｉ（実線）と、それらを合成した電流Ｉｔｏｔａｌ（点線）とが示されている。
【００８５】
図８を参照すると、時刻Ｔ０〜時刻Ｔ１の間に信号ＶＰＵＰが“Ｌ”から“Ｈ”に遷移し、昇圧動作が始まっている。信号φ１Ａ，φ３Ａ，φ５Ａはそれぞれ時刻Ｔ１，Ｔ３，Ｔ５に遷移し（立上り）、発振を開始している。それに対して、信号φ２Ａ，φ４Ａは時刻Ｔ２，Ｔ４に遷移（立下がり）せず、エッジカウンタ７０によって１周期分遅延されて時刻Ｔ１２，Ｔ１４から発振を開始している。
【００８６】
各信号φ１Ａ〜φ５Ａの遷移に応じて、φ１〜φ５用のポンピング回路４１〜４５から出力される電流Ｉが図中実線にて示したように遷移する。そして、それらを合成した電流Ｉｔｏｔａｌ（図中点線）は時刻Ｔ１〜Ｔ１３の区間で緩やかに立上り、時刻Ｔ１４に飽和消費電流Ｉ０に達し、その後はほぼ一定に保たれる。
【００８７】
図８の飽和消費電流Ｉ０は、図１７に示した従来例の飽和消費電流Ｉ０と同じで値である。図１７の従来例では、電流Ｉｔｏｔａｌは時刻Ｔ１〜Ｔ５の間に急峻に飽和消費電流Ｉ０に達したの対して、図８に示した本実施形態では、時刻Ｔ１〜Ｔ１３の間に緩やかに飽和消費電流Ｉ０に達する。すなわち、本実施形態では昇圧動作開始直後の電流変化ｄＩ／ｄＴが小さく抑えられていることが分かる。
【００８８】
以上説明したように、本実施形態の昇圧回路１０によれば、動作開始時、オシレータ回路２０から出力される複数の発振信号のうち任意のものが、各発振信号のエッジをカウントするエッジカウンタ７０からイネーブルを与えられた各ラッチ回路３１〜３ｎにより任意の周期数分だけ遅延されるので、各ポンピング回路４１〜４ｎの昇圧動作の開始が互いにずれて電流変化が緩和されてノイズが低減され、例えば昇圧回路１０を用いたＤＲＡＭの信号線の入力特性に悪影響を及ぼさない。
【００８９】
なお、本実施形態の昇圧回路１０は、発振信号のエッジをカウントするエッジカウンタ７０により、発振信号の周期に同期して各ポンピング回路４１〜４ｎの昇圧動作の開始を制御している。これに対して、例えば信号ＶＰＵＰを複数段のインバータで構成された遅延回路で遅延させることにより各ポンピング回路の入力信号を生成することも考えられる。また、信号ＶＰＵＰを遅延回路で遅延させることにより各ラッチ回路のイネーブルを生成することも考えられる。
【００９０】
しかし、トランジスタ形成工程でインバータの能力にバラツキが生じる可能性があり、インバータの段数で所定の遅延量を正確に得ることは困難である。意図した遅延量が得られなければ、ある時刻に電流変化ｄＩ／ｄＴが大きくなりノイズを発生させてしまう可能性がある。したがって、各ポンピング回路の昇圧動作の開始タイミングを正確に制御可能な本実施形態の昇圧回路１０は、遅延回路を用いた昇圧回路より優れた利点を有していると言える。
【００９１】
本発明の他の実施形態について図面を参照して説明する。
【００９２】
図９は、本発明の他の実施形態の昇圧回路の構成を示す回路図である。図９には、説明の簡単化のために、オシレータ回路２０から出力される信号のうち信号φ２に関する部分のみが示されている。
【００９３】
図９を参照すると、昇圧回路は、オシレータ回路２０、エッジカウンタ７０、φ２用ポンピング回路４２、インバータＩＮＶ３，ＩＮＶ２およびゲートＣＧＡＴＥを有している。また、図示されていないが、図９の昇圧回路は、図１の昇圧回路１０と同様に信号ＶＰＵＰの供給する昇圧レベル判定回路を有している。図９の昇圧回路においては、ポンピング回路４２の昇圧能力を制御する制御回路がインバータＩＮＶ２，ＩＮＶ３およびゲートＣＧＡＴＥによって構成されている。
【００９４】
なお、信号φ２に関する部分しか図示されていないが、図９の昇圧回路は、信号φ１〜φｎに関する回路を有している。
【００９５】
オシレータ回路２０、昇圧レベル判定回路、エッジカウンタ７０およびφ１〜φｎ用ポンピング回路は図１のものと同じである。
【００９６】
インバータＩＮＶ３はＮＯＴゲートであり、エッジカウンタ７０から出力される信号φ２ＯＳＥＮを反転するＮＯＴゲートである。
【００９７】
ゲートＣＧＡＴＥは、信号φ２Ａおよび信号φ２ＯＳＥＮを入力とする２入力ＮＡＮＤゲートと、信号φ２ＡおよびインバータＩＮＶ３の出力を入力とする２入力ＮＯＲゲートからなる。
【００９８】
２入力ＮＡＮＤゲートの出力は接点Ｃに接続されている。２入力ＮＯＲゲートの出力は接点Ｄに接続されている。
【００９９】
インバータＩＮＶ２は、外部電源電圧ＶＣＣと基準電圧ＧＮＤの間に直列接続されたＰチャネルトランジスタＭ１とＮチャネルトランジスタＭ２からなる。ＰチャネルトランジスタＭ１のゲートは接点Ｃに接続され、Ｎチャネルトランジスタのゲートは接点Ｄに接続されている。ＰチャネルトランジスタとＮチャネルトランジスタとの接続点はφ２用ポンピング回路４２の接点Ａに接続されている。
【０１００】
図１０は、図９の昇圧回路の動作を示すタイミングチャートである。図１０には、信号ＶＰＵＰが“Ｌ”から“Ｈ”に遷移した直後の信号φ２Ａ，φ２ＯＳＥＮおよび接点Ａ，Ｂの波形が示されている。信号ＶＰＵＰが“Ｌ”から“Ｈ”に遷移し、オシレータ回路２０から出力された信号φ２の最初の１周期がＴａ期間であり、、次の周期がＴｂ期間である。
【０１０１】
Ｔａ期間では、信号φ２ＯＳＥＮが“Ｌ”なので、信号φ２Ａが発振しても、ゲートＣＧＡＴＥの出力である接点Ｃは“Ｈ”レベル、接点Ｄは“Ｌ”レベルである。ゲートＩＮＶ２を構成するＰチャネルトランジスタＭ１およびＮチャネルトランジスタＭ２のゲートは接点Ｃおよび接点Ｄにそれぞれ接続されているので、信号φ２ＯＳＥＮが“Ｌ”の間はインバータＩＮＶ２は動作しない。
【０１０２】
Ｔｂ期間では、信号φ２ＯＳＥＮが“Ｌ”から“Ｈ”に遷移するので、ゲートＣＧＡＴＥの出力（接点Ｃ，Ｄ）は信号φ２Ａの発振動作をインバータＩＮＶ２に伝達する。
【０１０３】
信号φ２Ａが“Ｌ”のとき、インバータＩＮＶ１は接点Ａおよび容量Ｃ０を“Ｌ”に放電する。また、ゲートＣＧＡＴＥの接点Ｃは“Ｈ”レベルであり、接点Ｄは“Ｈ”レベルになるので、ＮチャネルトランジスタＭ２がオンして、インバータＩＮＶ２も接点Ａおよび容量Ｃ０を“Ｌ”に放電しようとする。
【０１０４】
逆に、信号φ２Ａが“Ｈ”のとき、インバータＩＮＶ１は接点Ａおよび容量Ｃ０を“Ｈ”に充電しようとし、インバータＩＮＶ２もそれらを“Ｈ”に充電しようとする。つまり、信号φ２ＯＳＥＮが“Ｈ”のとき、インバータＩＮＶ１，ＩＮＶ２の両方が接点Ａおよび容量Ｃ０の充放電を行うことになる。
【０１０５】
したがって、Ｔｂ期間では、接点Ａおよび容量Ｃ０の充放電をインバータＩＮＶ１，ＩＮＶ２の両方が行うことになる。そのため、信号φ２Ａが“Ｌ”から“Ｈ”に遷移するとき、および“Ｈ”から“Ｌ”に遷移するとき、接点Ａ、Ｂの波形はインバータＩＮＶ１，ＩＮＶ２の電流能力を予め調整しておくことにより、鈍らすこと無く動作させることができる。一方、Ｔａ期間では、接点Ａおよび容量Ｃ０の充放電はインバータＩＮＶ１のみが行うため、Ｔｂ期間と比べて相対的に接点Ａ、Ｂの波形は鈍る。インバータＩＮＶ１のみで動作するＴａ期間とインバータＩＮＶ１およびＩＮＶ２両方が動作するＴｂ期間では、昇圧電圧ＶＰＰへ供給可能な電荷量はＴａ期間よりＴｂ期間の方が大きくなるが、一方で接点Ａおよび容量Ｃ０の充放電電流もＴａ期間よりＴｂ期間の方が大きくなり、ノイズ源となる電流変化ｄＩ／ｄＴもＴａ期間よりＴｂ期間の方が大きくなる。
【０１０６】
したがって、本実施形態の昇圧回路によれば、インバータＩＮＶ２のトランジスタサイズを調整し、信号ＶＰＵＰが“Ｌ”から“Ｈ”に遷移した後に何周期分の時間だけ信号φ２ＯＳＥＮ（φ１〜φｎＯＳＥＮ）を“Ｌ”に保持するかを調整することにより、動作開始時における電流変化を抑制し、ノイズを低減することができる。
【０１０７】
【発明の効果】
本発明によれば、複数の発振信号により昇圧動作を行う複数のポンピング回路のうち少なくとも１つが、イネーブル回路および昇圧能力制御回路によって昇圧動作開始後の数周期の間、昇圧能力を低減されるので、昇圧動作のための電流の変化が低減され、電流の変化に伴って生じるノイズが抑制される。
【図面の簡単な説明】
【図１】本発明の一実施形態の昇圧回路の構成を示す回路図である。
【図２】オシレータ回路の基本構成例を示す回路図である。
【図３】オシレータ回路から出力される発振信号の波形を示すタイミングチャートである。
【図４】各ポンピング回路の構成例を示す回路図である。
【図５】図４に示したポンピング回路の昇圧動作を示すタイミングチャートである。
【図６】各ポンピング回路の他の構成例を示す回路図である。
【図７】本実施形態の昇圧回路の動作を示すタイミングチャートである。
【図８】本実施形態の昇圧回路における各信号の波形を示すタイミングチャートである。
【図９】本発明の他の実施形態の昇圧回路の構成を示す回路図である。
【図１０】図９の昇圧回路の動作を示すタイミングチャートである。
【図１１】従来の昇圧回路の構成を示す回路図である。
【図１２】図１１におけるオシレータ回路の基本構成例を示す回路図である。
【図１３】図１１のオシレータ回路による発振信号の波形を示すタイミングチャートである。
【図１４】図１１の各ポンピング回路の構成例を示す回路図である。
【図１５】図１４に示した各ポンピング回路の昇圧動作を示すタイミングチャートである。
【図１６】従来の昇圧回路の動作を説明するためのタイミングチャートである。
【図１７】従来の昇圧回路の動作および出力信号の波形を示すタイミングチャートである。
【符号の説明】
１０　　昇圧回路
２０　　オシレータ回路
３０　　オシレータ出力ラッチ回路
３１〜３ｎ　　φ１〜φｎ用ラッチ回路
４０　　ポンピング回路
４１〜４ｎ　　φ１〜φｎ用ポンピング回路
５０　　昇圧レベル判定回路
６０　　イネーブル回路
６２〜６（ｎ−１）　　ＡＮＤゲート
７０　　エッジカウンタ
φ１〜φｎ、φ１Ａ〜φｎＡ、φ２ＯＳＥＮ〜φ（ｎ−１）ＯＳＥＮ、ＶＰＵＰ　　信号
Ａ、Ｂ、Ｃ、Ｄ　　接点
ＣＧＡＴＥ　　ゲート
Ｃ０　　容量
ＤＩ０〜ＤＩ３　　ダイオード
ＩＮＶ０〜ＩＮＶ３　　インバータ
Ｍ１　　Ｐチャネルトランジスタ
Ｍ２　　Ｎチャネルトランジスタ

Claims

互いにエッジタイミングのずれた複数の発振信号を出力するオシレータ回路と、
前記各発振信号を用いてポンピング容量を充放電することにより昇圧動作を行い、それぞれの出力信号を合成して昇圧電圧を生成する、前記発振信号に対応した複数のポンピング回路と、
イネーブル信号に応じて前記各ポンピング回路の昇圧能力を制御する昇圧能力制御回路と、
前記発振信号の少なくとも１つについて、前記発振信号のエッジをカウントし、カウント値が設定値になるまで前記ポンピング回路の昇圧能力を低減しておくように前記昇圧能力制御回路に指示する前記イネーブル信号を生成するイネーブル回路を有する昇圧回路。
前記昇圧能力制御回路は、前記各発振信号の前記各ポンピング回路への伝達を前記イネーブル信号に応じて停止し、また開始することにより、前記ポンピング回路の昇圧を停止させ、また開始させる、前記発振信号に対応した複数のラッチ回路を有している、請求項１記載の昇圧回路。
前記昇圧能力制御回路は、前記ポンピング回路における前記ポンピング容量を充放電する駆動能力を前記イネーブル信号に応じて変化させることにより、前記ポンピング回路の昇圧能力を制御する、請求項１記載の昇圧回路。
前記昇圧能力制御回路は、前記ポンピング容量を付加的に充放電するインバータを有し、該インバータを構成するトランジスタを前記イネーブル信号に応じて制御することにより前記駆動能力を制御する、請求項３記載の昇圧回路。
前記イネーブル回路は、前記設定値を前記ポンピング回路毎に設定可能である、請求項１〜４のいずれか１項に記載の昇圧回路。
前記昇圧電圧と設定電圧とを比較し、前記昇圧電圧が前記設定電圧より低くなったことを検出すると、昇圧動作を開始すべきであると判定する昇圧レベル判定回路をさらに有する、請求項１〜５のいずれか１項に記載の昇圧回路。