JP3623398B2 - 昇圧電圧発生回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、昇圧電圧発生回路に関するものであり、より詳しくは改善された昇圧効率を有する昇圧電圧発生回路に関するものである。
【０００２】
【従来の技術】
図１は、従来技術による昇圧電圧発生回路の詳細回路図である。図１を参照すると、昇圧電圧発生回路１は、電源電圧（又は、内部電源電圧）から比較的高いレベルの昇圧電圧Ｖｐｐを発生する。昇圧電圧発生回路１は、２つの抵抗Ｒ１及びＲ２と、１つのインバータＩＮＶ１で構成される検出部１０を有し、この検出部１０は、昇圧電圧Ｖｐｐレベルが所定の目標電圧レベルより高いか低いかを検出して検出結果として検出信号ＤＥＴを発生する。検出信号ＤＥＴは、昇圧電圧Ｖｐｐが目標電圧より高いとき論理低レベルであり、昇圧電圧Ｖｐｐが目標電圧レベルより低いとき論理高レベルである。
【０００３】
図１に図示されるように接続された１つのナンドゲートＧ１と２つのインバータＩＮＶ２及びＩＮＶ３で構成される発振部２０は、検出信号ＤＥＴに応じて所定の周波数（又は、所定の周期）を有するパルス列の発振信号ＯＳＣを発生する。検出信号ＤＥＴが論理高レベルであるとき、発振部２０は所定の周期を有するパルス列の発振信号ＯＳＣを発生する。検出信号ＤＥＴが論理低レベルであるとき、発振部２０は非活性化され、発振信号ＯＳＣは論理高レベルで維持される。直列接続された２つのインバータＩＮＶ４及びＩＮＶ５で構成された第１バッファ３０は、発振信号ＯＳＣを受けて発振信号ＯＳＣと同一の位相を有する信号Φ１を出力する。直列接続された３つのインバータＩＮＶ６〜ＩＮＶ８で構成された第２バッファ４０は、発振信号ＯＳＣを受けて発振信号ＯＳＣと１８０゜の位相差を有する信号Φ２を出力する。
【０００４】
第１ポンピング部８０は、図１に図示されるように接続された１つのキャパシタＣ１と２つのＮＭＯＳトランジスタＭ１及びＭ２で構成される。第２ポンピング部９０は、図１に図示されるように接続される１つのキャパシタＣ２と２つのＮＭＯＳトランジスタＭ３及びＭ４で構成される。
【０００５】
１つのインバータＩＮＶ９で構成される第５バッファ５０は、発振信号ＯＳＣを受け、発振信号ＯＳＣと１８０゜の位相差を有する信号ＯＳＣＢを出力する。直列接続された２つのインバータＩＮＶ１０及びＩＮＶ１１で構成された第３バッファ６０、および直列接続された３つのインバータＩＮＶ１２〜ＩＮＶ１４で構成された第４バッファ７０は、信号ＯＳＣＢを受け、各々信号ＯＳＣＢと同一の位相または１８０゜の位相差を有する信号Φ１’及びΦ２’を出力する。
【０００６】
第３ポンピング部８０’は、図１に図示されるように接続された１つのキャパシタＣ３と２つのＮＭＯＳトランジスタＭ５及びＭ６で構成され、第４ポンピング部９０’は、図１に図示されるように接続された１つのキャパシタＣ４と２つのＮＭＯＳトランジスタＭ７及びＭ８で構成される。
【０００７】
上述の回路構成を有する従来の昇圧電圧発生回路１の動作を以下説明する。第１バッファ３０の出力信号Φ１が論理低レベル（このとき、発振信号ＯＳＣは、論理低レベルである）のとき、第１ポンピング部８０のノードＮ１は、負のポンピング動作によって電圧ＶＣＣ−Ｖｔｎ（Ｖｔｎは、ＮＭＯＳトランジスタのスレッショルド電圧である）で維持される。それから、第１バッファ３０の出力信号Φ１が論理低レベルから論理高レベルに遷移されるとき、ノードＮ１は、キャパシタＣ１を通して電圧２ＶＣＣ−Ｖｔｎに昇圧される。このとき、第２ポンピング部９０は、第２バッファ４０の論理低レベルによって負のポンピング動作が行われ、それによってノード２は瞬間的に電圧ＶＣＣ−Ｖｔｎレベルになる。その後、ノードＮ２は、第１ポンピング部８０のＮＭＯＳトランジスタＭ２を通して電圧２ＶＣＣ−２Ｖｔｎレベルになる。このような一連の動作は、以後プリチャージポンピング動作と称する。
【０００８】
発振信号ＯＳＣが論理高レベルから論理低レベルに遷移されると、第２ポンピング部９０のノードＮ２は、第２バッファ４０及びキャパシタＣ２を通して電圧３ＶＣＣ−２Ｖｔｎレベルに昇圧され、その結果昇圧電圧Ｖｐｐに３ＶＣＣ−３Ｖｔｎが供給される。このとき、第１ポンピング部８０では負のポンピング動作が行われて、ノードＮ１は電圧ＶＣＣ−Ｖｔｎレベルになる。このような一連の動作は、以後主ポンピング動作と称する。
【０００９】
３及び第４ポンピング部８０’及び９０’は、第１及び第２ポンピング部８０及び９０と相補的に動作する。即ち第１及び第２ポンピング部８０及び９０でプリチャージポンピング動作が行われる間に、第３及び第４ポンピング部８０’及び９０’では主ポンピング動作が行われる。その結果、発振信号ＯＳＣが論理高レベルから論理低レベルに遷移されるとき、第３及び第４ポンピング部８０’及び９０’のよってライン２上の電圧Ｖｐｐが昇圧され、発振信号ＯＳＣが論理低レベルから論理高レベルに遷移されるとき、第１及び第２ポンピング部８０及び９０によってライン２上の昇圧電圧Ｖｐｐが昇圧される。結果的に、図１の昇圧電圧発生回路１は、発振信号ＯＳＣの論理低レベル及び論理高レベルで全部電荷ポンピング動作が行われるスキム（ｓｃｋｅｍｅ）が使用されることによって、いずれか１つのレベルだけを用いてポンピング動作が行われるスキムに比較してより速く必要とする目標電圧を得ることができる。
【００１０】
【発明が解決しようとする課題】
しかし、従来の上記昇圧電圧発生回路１においては、プリチャージポンピング動作が行われるときのＮＭＯＳトランジスタＭ１及びＭ５のスレッショルド電圧による降下のため、昇圧効率が低下するという問題点がある。即ち、プリチャージポンピング動作が行われるときのノードＮ１の電圧はＶＣＣ−Ｖｔｎであるため、プリチャージポンピング動作が行われた後、ノードＮ２の電圧は２ＶＣＣ−２Ｖｔｎになる。最終的に主ポンピング動作が行われた後、ライン２上に供給される電圧は３ＶＣＣ−３Ｖｔｎになる。もし電源電圧ＶＣＣが２Ｖであり、ＮＭＯＳトランジスタのスレッショルド電圧Ｖｔｎが１Ｖとすると、最終昇圧電圧は３Ｖ（３×２Ｖ−３×１Ｖ）となり昇圧電圧発生回路１の昇圧効率が低い。このような昇圧効率の問題は、低電圧半導体装置でより深刻な問題として表われる。又、昇圧効率が低ければ低いほど、昇圧電圧を必要とする目標電圧まで昇圧するために必要とされる時間も長くなる。その結果、電流消耗も増加する。
【００１１】
本発明の目的は、第一に、改善された昇圧効率を有する昇圧電圧発生回路を提供することにある。
【００１２】
本発明の目的は、第二に、昇圧動作が行われる間に消耗される電流と昇圧時間を減らすことができる昇圧電圧発生回路を提供することにある。
【００１３】
【課題を解決するための手段】
本発明の昇圧電圧発生回路は、電源電圧から高い昇圧電圧を発生する昇圧電圧発生回路において、パルス列の発振信号を発生する発振部と、前記昇圧電圧を出力するブースティングノードと、前記電源電圧と発振信号を利用して電荷をポンピングし、発振パルスの第１半周期の間にブースティングノードに第１チャージポンプされた電圧を供給する第１昇圧電圧発生部と、前記電源電圧と前記発振信号を利用して電荷をポンピングし、前記発振パルスの第２半周期の間に前記ブースティングノードに第２チャージポンプされた電圧を供給する第２昇圧電圧発生部とを含み、前記第１及び第２昇圧電圧発生部のうち少なくとも１つは、他の昇圧電圧発生部によってポンピングされた電圧を利用してチャージポンプされた電圧を発生することを特徴とする。
【００１４】
この昇圧電圧発生回路において、前記昇圧電圧が所定の電圧レベルに達したとき、前記発振部を非活性化させる手段を付加的に含むこともできる。
【００１５】
上記昇圧電圧発生回路によれば、昇圧電圧発生部の一方が、他方の昇圧電圧発生部によってポンピングされた電圧を利用してチャージポンプされた電圧を発生することにより、トランジスタのスレッショルド電圧による降下なしにポンピング動作を行うことができる。
【００１６】
この点を図２を参照して簡単に説明すると、第１ポンピング部２２０のＮＭＯＳトランジスタＭ９のゲートは、第３ポンピング部３２０のノードＮ３に接続される。このような回路構成によると、発振信号ＯＳＣが論理低レベルであるとき、第１ポンピング部２２０のノードＮ１は、ＮＭＯＳトランジスタＭ９のスレッショルド電圧による降下なしに電源電圧ＶＣＣになる。なぜならば、ノード３が、第３ポンピング部３２０のプリチャージポンピング動作のため電源電圧より高い電圧（例えば、ＶＣＣ＋Ｖｔｎ）に維持されるためである。その結果として従来に比較して高い昇圧効率を得ることができ、昇圧時間が短縮され、昇圧動作のとき消耗される電流も減少する。
【００１７】
【発明の実施の形態】
以下本発明の実施の形態を図面を参照して詳細に説明する。
【００１８】
（第１実施形態）
図２は、本発明の望ましい第１実施形態による昇圧電圧発生回路の詳細回路図である。この図２において、第１及び第２バッファ２１０及び２３０と第１及び第２ポンピング部２２０及び２４０は、第１昇圧電圧発生部２００を構成する。この第１昇圧電圧発生部２００は、発振部１２０から発生される発振信号ＯＳＣが論理低レベルから論理高レベルに遷移されるときプリチャージポンピング動作を行い、信号ＯＳＣが論理高レベルから論理低レベルに遷移されるとき主ポンピング動作を行う。第３及び第４バッファ３１０及び３３０、ならびに第３及び第４ポンピング部３２０及び３４０は、第２昇圧電圧発生部３００を構成する。この第２昇圧電圧発生部３００は、第５バッファ１４０の出力信号ＯＳＣＢ（発振信号ＯＳＣと１８０゜の位相差を有する）が論理高レベルから論理低レベルに遷移されるとき、即ち発振信号ＯＳＣが論理低レベルから論理高レベルに遷移されるとき主ポンピング動作を行い、信号ＯＳＣＢが論理低レベルから論理高レベルに遷移されるときプリチャージポンピング動作を行う。
【００１９】
前記発振部１２０、第１ないし第５バッファ２１０，２３０，３１０，３３０，１４０および第２ないし第４ポンピング部２４０，３２０，３４０の詳細は図１の従来例と同様である。そこで、これらを簡単に説明すると、発振部１２０はナンドゲートＧ１１と２つのインバータＩＮＶ１２，ＩＮＶ１３で構成される。第１バッファ２１０は２つのインバータＩＮＶ１４，ＩＮＶ１５で構成される。第２バッファ２３０は３つのインバータＩＮＶ１６〜ＩＮＶ１８で構成される。第３バッファ３１０は２つのインバータＩＮＶ２０，ＩＮＶ２１で構成される。第４バッファ３３０は３つのインバータＩＮＶ２２〜ＩＮＶ２４で構成される。第５バッファ１４０は１つのインバータＩＮＶ１９で構成される。第２ポンピング部（主ポンピング部）２４０は１つのキャパシタＣ１２と２つのＮＭＯＳトランジスタＭ１１，Ｍ１２で構成される。第３ポンピング部（プリチャージポンピング部）３２０は１つのキャパシタＣ１３と２つのＮＭＯＳトランジスタＭ１３，Ｍ１４で構成される。第４ポンピング部（主ポンピング部）３４０は１つのキャパシタＣ１４と２つのＮＭＯＳトランジスタＭ１５，Ｍ１６で構成される。１００は従来と同様な検出部で、２つの抵抗Ｒ１１，Ｒ１２と１つのインバータＩＮＶ１１で構成される。
【００２０】
図２を参照すると、本発明の第１実施形態による第１ポンピング部（プリチャージポンピング部）２２０は、２つのＮＭＯＳトランジスタＭ９，Ｍ１０と１つのキャパシタＣ１１で構成される。ＮＭＯＳトランジスタＭ９及びＭ１０の電流通路は、電源電圧ＶＣＣと第２ポンピング部２４０のノードＮ２との間に直列に形成される。すなわち、電源電圧ＶＣＣにＮＭＯＳトランジスタＭ９のドレインが接続され、このＮＭＯＳトランジスタＭ９のソースにＮＭＯＳトランジスタＭ１０のドレインが接続され、このＮＭＯＳトランジスタＭ１０のソースに第２ポンピング部２４０のノードＮ２が接続される。また、ＮＭＯＳトランジスタＭ９のソースにＮＭＯＳトランジスタＭ１０のゲートが接続されており、このＮＭＯＳトランジスタＭ１０のゲートにはキャパシタＣ１１の第２端子が接続され、このキャパシタＣ１１の第１端子に前記第１バッファ２１０の出力が接続される。また、ＮＭＯＳトランジスタＭ９のゲートは、第３ポンピング部３２０のノードＮ３に接続される。
【００２１】
図３には、本発明の第１実施形態による昇圧電圧発生回路の昇圧動作を説明するためのタイミング図が図示されている。この図３を参照して本発明の第１実施形態による昇圧動作を詳細に説明する。便宜上、検出部１００の出力信号ＤＥＴが論理高レベル、即ち昇圧電圧Ｖｐｐが目標電圧レベルに比較して低くなったとき、発振部１２０が所定の周期を有するパルス列の発振信号ＯＳＣを発生すると仮定する。
【００２２】
発振信号ＯＳＣが論理低レベルのとき、第１乃至第４ポンピング部２２０，２４０，３２０，及び３４０のノードＮ１，Ｎ２，Ｎ３及びＮ４の電圧は図３に図示されたようになる。より詳しくは第１昇圧電圧発生部２００でプリチャージポンピング動作が行われるときに第３ポンピング部３２０のノードＮ３は、電源電圧ＶＣＣより高いレベル（例えば、ＶＣＣ＋Ｖｔｎ）で維持される。なぜならば発振信号ＯＳＣが論理高レベルから論理低レベルに遷移されるとき、即ちバッファ３１０の出力信号Φ１’が論理低レベルから論理高レベルに遷移されるとき、ノードＮ３が２ＶＣＣ−Ｖｔｎほど昇圧されたためである。このとき、第４ポンピング部３４０のノードＮ４は、負のポンピング動作によって電圧ＶＣＣ−Ｖｔｎで維持される。
【００２３】
そして、第１ポンピング部２２０のノードＮ１は、ＮＭＯＳトランジスタＭ９を通して電源電圧ＶＣＣになる。即ち、第３ポンピング部３２０のノードＮ３が電源電圧ＶＣＣより高い電圧（例えば、ＶＣＣ＋Ｖｔｎ）で維持されるため、ゲートがノードＮ３に接続されるＮＭＯＳトランジスタＭ９のスレッショルド電圧による降下なしにノードＮ１がＶＣＣに十分にチャージされる。このとき、第２ポンピング部２４０のノードＮ２は、ＶＣＣ−Ｖｔｎで維持される。
【００２４】
それから、発振信号ＯＳＣが論理低レベルから論理高レベルに遷移されるとき、ノードＮ１は、バッファ２１０及びキャパシタＣ１を通して電圧２ＶＣＣに昇圧される。すると、第２ポンピング部２４０のノードＮ２は、トランジスタＭ１０を通して電圧２ＶＣＣ−Ｖｔｎ（従来の場合は２ＶＣＣ−２Ｖｔｎ）になる。即ちプリチャージポンピング動作が完了する。これと同時に第３及び第４ポンピング部３２０及び３４０で構成される第２昇圧電圧発生部３００は、主ポンピング動作を行って昇圧電圧Ｖｐｐを以前のレベルより高いレベルにポンピングする。
【００２５】
発振信号ＯＳＣが再び論理高レベルから論理低レベルに遷移されると、第１昇圧電圧発生部２００では主ポンピング動作が行われ、第２昇圧電圧発生部３００ではプリチャージポンピング動作が行われる。即ち、第２ポンピング部２４０のノードＮ２は、バッファ２３０及びキャパシタＣ１２を通して３ＶＣＣ−Ｖｔｎにポンピングされ、それによってライン、即ちブースティングノード２は、トランジスタＭ１２を通して３ＶＣＣ−２Ｖｔｎほど昇圧される。このとき、第１ポンピング部２２０のノードＮ１は、負のポンピング動作によって電源電圧ＶＣＣで維持される。これと同時に、第２昇圧電圧発生部３００では、プリチャージポンピング動作が行われる。このような一連の相補的なポンピング動作が行われて所望の目標電圧が得られる。
【００２６】
このように、第１昇圧電圧発生部２００のプリチャージポンピング動作が行われるときに第１ポンピング部２２０のＮＭＯＳトランジスタＭ９のゲート電圧がＶＣＣ＋Ｖｔｎの割りに高いレベルで維持されることによってノードＮ１は、それのスレッショルド電圧による降下なしにＶＣＣになる。その結果、ブースティングノード２に供給される電圧が３ＶＣＣ−２Ｖｔｎになるため、従来の３ＶＣＣ−３Ｖｔｎに比較して昇圧効率が高い。そして、昇圧効率が高いため、昇圧電圧Ｖｐｐが低くなったとき、昇圧電圧Ｖｐｐを従来に比較して速く目標電圧に昇圧させることができ、それによって昇圧動作の間に消耗される電流も減少させることができる。
【００２７】
（第２実施形態）
図４は、本発明の望ましい第２実施形態による昇圧電圧発生回路の詳細回路図である。図４において、図２の構成要素と同一の機能を有する構成要素には図２と同一の参照番号を付す。図２の本発明の第１実施形態では、第１昇圧電圧発生部２００が、第２昇圧電圧発生部３００でポンピングされた電圧を利用してそれのポンピング動作を行う。これに対して、図４の第２実施形態では、第２昇圧電圧発生部３００が、第１昇圧電圧発生部２００でポンピングされた電圧を利用してそれのポンピング動作を行う。そこで、第３ポンピング部３２０のＮＭＯＳトランジスタＭ１３のゲートが第１ポンピング部２２０のノードＮ１に接続されており、第１ポンピング部２２０のＮＭＯＳトランジスタＭ９のゲートは電源電圧ＶＣＣに接続されている。この第２実施形態の詳細な動作説明は、説明の重複を避けるために省略する。この第２実施形態による昇圧効率が第１実施形態のそれと同一であることは自明である。
【００２８】
なお、図４の第３ポンピング部３２０の回路構成のみを簡単に説明すると、電源電圧ＶＣＣにＮＭＯＳトランジスタＭ１３のドレインが接続され、このＮＭＯＳトランジスタＭ１３のソースにＮＭＯＳトランジスタＭ１４のドレインが接続され、このＮＭＯＳトランジスタＭ１４のソースに第４ポンピング部３４０のノードＮ４が接続される。また、ＮＭＯＳトランジスタＭ１３のソースにＮＭＯＳトランジスタＭ１４のゲートが接続されており、このＮＭＯＳトランジスタＭ１４のゲートにはキャパシタＣ１３の第２端子が接続され、このキャパシタＣ１３の第１端子に前記第３バッファ３１０の出力が接続される。また、ＮＭＯＳトランジスタＭ１３のゲートは、第１ポンピング部２２０のノードＮ１に接続される。
【００２９】
（第３実施形態）
図５は、本発明の第３実施形態による昇圧電圧発生回路の詳細回路図である。図５において、図２の構成要素と同一の構成要素には図２と同一の参照番号を付す。この第３実施形態では、第１ポンピング部２２０のＮＭＯＳトランジスタＭ９のゲートが第３ポンピング部３２０のノードＮ３に接続されるとともに、第３ポンピング部３２０のＮＭＯＳトランジスタＭ１３のゲートが第１ポンピング部２２０のノードＮ１に接続される。
【００３０】
第１実施形態で説明されたように、第１昇圧電圧発生部２００と第２昇圧電圧発生部３００は相補的に動作する。即ち第１昇圧電圧発生部２００でプリチャージポンピング動作が行われるとき、第２昇圧電圧発生部３００で主ポンピング動作が行われる。また、第２昇圧電圧発生部３００でプリチャージポンピング動作が行われるとき、第１昇圧電圧発生部２００で主ポンピング動作が行われる。上記第３実施形態では、相補的動作の両方で、それぞれ相手方でポンピングされた電圧を利用してそれぞれポンピング動作が行われるようになるので、第１及び第２実施形態に比較してより高い昇圧効率を得ることができる。
【００３１】
【発明の効果】
以上詳細に説明したように本発明の昇圧電圧発生回路によれば、第１及び第２昇圧電圧発生部のうち少なくとも１つは他の昇圧電圧発生部によってポンピングされた電圧を利用して昇圧電圧を発生するので、従来に比較して高い昇圧効率を得ることができ、昇圧時間が短縮され、昇圧動作のとき消耗される電流も減少させることができる。
【図面の簡単な説明】
【図１】従来技術による昇圧電圧発生回路の詳細回路図。
【図２】本発明の第１実施形態による昇圧電圧発生回路の詳細回路図。
【図３】図２に図示された昇圧電圧発生回路の昇圧動作を説明するためのタイミング図。
【図４】本発明の第２実施形態による昇圧電圧発生回路の詳細回路図。
【図５】本発明の第３実施形態による昇圧電圧発生回路の詳細回路図。
【符号の説明】
２ ブースティングノード
１００ 検出部
１２０ 発振部
１４０ 第５バッファ
２００ 第１昇圧電圧発生部
２１０ 第１バッファ
２２０ 第１ポンピング部
２３０ 第２バッファ
２４０ 第２ポンピング部
３００ 第２昇圧電圧発生部
３１０ 第３バッファ
３２０ 第３ポンピング部
３３０ 第４バッファ
３４０ 第４ポンピング部
【発明の属する技術分野】
本発明は、昇圧電圧発生回路に関するものであり、より詳しくは改善された昇圧効率を有する昇圧電圧発生回路に関するものである。
【０００２】
【従来の技術】
図１は、従来技術による昇圧電圧発生回路の詳細回路図である。図１を参照すると、昇圧電圧発生回路１は、電源電圧（又は、内部電源電圧）から比較的高いレベルの昇圧電圧Ｖｐｐを発生する。昇圧電圧発生回路１は、２つの抵抗Ｒ１及びＲ２と、１つのインバータＩＮＶ１で構成される検出部１０を有し、この検出部１０は、昇圧電圧Ｖｐｐレベルが所定の目標電圧レベルより高いか低いかを検出して検出結果として検出信号ＤＥＴを発生する。検出信号ＤＥＴは、昇圧電圧Ｖｐｐが目標電圧より高いとき論理低レベルであり、昇圧電圧Ｖｐｐが目標電圧レベルより低いとき論理高レベルである。
【０００３】
図１に図示されるように接続された１つのナンドゲートＧ１と２つのインバータＩＮＶ２及びＩＮＶ３で構成される発振部２０は、検出信号ＤＥＴに応じて所定の周波数（又は、所定の周期）を有するパルス列の発振信号ＯＳＣを発生する。検出信号ＤＥＴが論理高レベルであるとき、発振部２０は所定の周期を有するパルス列の発振信号ＯＳＣを発生する。検出信号ＤＥＴが論理低レベルであるとき、発振部２０は非活性化され、発振信号ＯＳＣは論理高レベルで維持される。直列接続された２つのインバータＩＮＶ４及びＩＮＶ５で構成された第１バッファ３０は、発振信号ＯＳＣを受けて発振信号ＯＳＣと同一の位相を有する信号Φ１を出力する。直列接続された３つのインバータＩＮＶ６〜ＩＮＶ８で構成された第２バッファ４０は、発振信号ＯＳＣを受けて発振信号ＯＳＣと１８０゜の位相差を有する信号Φ２を出力する。
【０００４】
第１ポンピング部８０は、図１に図示されるように接続された１つのキャパシタＣ１と２つのＮＭＯＳトランジスタＭ１及びＭ２で構成される。第２ポンピング部９０は、図１に図示されるように接続される１つのキャパシタＣ２と２つのＮＭＯＳトランジスタＭ３及びＭ４で構成される。
【０００５】
１つのインバータＩＮＶ９で構成される第５バッファ５０は、発振信号ＯＳＣを受け、発振信号ＯＳＣと１８０゜の位相差を有する信号ＯＳＣＢを出力する。直列接続された２つのインバータＩＮＶ１０及びＩＮＶ１１で構成された第３バッファ６０、および直列接続された３つのインバータＩＮＶ１２〜ＩＮＶ１４で構成された第４バッファ７０は、信号ＯＳＣＢを受け、各々信号ＯＳＣＢと同一の位相または１８０゜の位相差を有する信号Φ１’及びΦ２’を出力する。
【０００６】
第３ポンピング部８０’は、図１に図示されるように接続された１つのキャパシタＣ３と２つのＮＭＯＳトランジスタＭ５及びＭ６で構成され、第４ポンピング部９０’は、図１に図示されるように接続された１つのキャパシタＣ４と２つのＮＭＯＳトランジスタＭ７及びＭ８で構成される。
【０００７】
上述の回路構成を有する従来の昇圧電圧発生回路１の動作を以下説明する。第１バッファ３０の出力信号Φ１が論理低レベル（このとき、発振信号ＯＳＣは、論理低レベルである）のとき、第１ポンピング部８０のノードＮ１は、負のポンピング動作によって電圧ＶＣＣ−Ｖｔｎ（Ｖｔｎは、ＮＭＯＳトランジスタのスレッショルド電圧である）で維持される。それから、第１バッファ３０の出力信号Φ１が論理低レベルから論理高レベルに遷移されるとき、ノードＮ１は、キャパシタＣ１を通して電圧２ＶＣＣ−Ｖｔｎに昇圧される。このとき、第２ポンピング部９０は、第２バッファ４０の論理低レベルによって負のポンピング動作が行われ、それによってノード２は瞬間的に電圧ＶＣＣ−Ｖｔｎレベルになる。その後、ノードＮ２は、第１ポンピング部８０のＮＭＯＳトランジスタＭ２を通して電圧２ＶＣＣ−２Ｖｔｎレベルになる。このような一連の動作は、以後プリチャージポンピング動作と称する。
【０００８】
発振信号ＯＳＣが論理高レベルから論理低レベルに遷移されると、第２ポンピング部９０のノードＮ２は、第２バッファ４０及びキャパシタＣ２を通して電圧３ＶＣＣ−２Ｖｔｎレベルに昇圧され、その結果昇圧電圧Ｖｐｐに３ＶＣＣ−３Ｖｔｎが供給される。このとき、第１ポンピング部８０では負のポンピング動作が行われて、ノードＮ１は電圧ＶＣＣ−Ｖｔｎレベルになる。このような一連の動作は、以後主ポンピング動作と称する。
【０００９】
３及び第４ポンピング部８０’及び９０’は、第１及び第２ポンピング部８０及び９０と相補的に動作する。即ち第１及び第２ポンピング部８０及び９０でプリチャージポンピング動作が行われる間に、第３及び第４ポンピング部８０’及び９０’では主ポンピング動作が行われる。その結果、発振信号ＯＳＣが論理高レベルから論理低レベルに遷移されるとき、第３及び第４ポンピング部８０’及び９０’のよってライン２上の電圧Ｖｐｐが昇圧され、発振信号ＯＳＣが論理低レベルから論理高レベルに遷移されるとき、第１及び第２ポンピング部８０及び９０によってライン２上の昇圧電圧Ｖｐｐが昇圧される。結果的に、図１の昇圧電圧発生回路１は、発振信号ＯＳＣの論理低レベル及び論理高レベルで全部電荷ポンピング動作が行われるスキム（ｓｃｋｅｍｅ）が使用されることによって、いずれか１つのレベルだけを用いてポンピング動作が行われるスキムに比較してより速く必要とする目標電圧を得ることができる。
【００１０】
【発明が解決しようとする課題】
しかし、従来の上記昇圧電圧発生回路１においては、プリチャージポンピング動作が行われるときのＮＭＯＳトランジスタＭ１及びＭ５のスレッショルド電圧による降下のため、昇圧効率が低下するという問題点がある。即ち、プリチャージポンピング動作が行われるときのノードＮ１の電圧はＶＣＣ−Ｖｔｎであるため、プリチャージポンピング動作が行われた後、ノードＮ２の電圧は２ＶＣＣ−２Ｖｔｎになる。最終的に主ポンピング動作が行われた後、ライン２上に供給される電圧は３ＶＣＣ−３Ｖｔｎになる。もし電源電圧ＶＣＣが２Ｖであり、ＮＭＯＳトランジスタのスレッショルド電圧Ｖｔｎが１Ｖとすると、最終昇圧電圧は３Ｖ（３×２Ｖ−３×１Ｖ）となり昇圧電圧発生回路１の昇圧効率が低い。このような昇圧効率の問題は、低電圧半導体装置でより深刻な問題として表われる。又、昇圧効率が低ければ低いほど、昇圧電圧を必要とする目標電圧まで昇圧するために必要とされる時間も長くなる。その結果、電流消耗も増加する。
【００１１】
本発明の目的は、第一に、改善された昇圧効率を有する昇圧電圧発生回路を提供することにある。
【００１２】
本発明の目的は、第二に、昇圧動作が行われる間に消耗される電流と昇圧時間を減らすことができる昇圧電圧発生回路を提供することにある。
【００１３】
【課題を解決するための手段】
本発明の昇圧電圧発生回路は、電源電圧から高い昇圧電圧を発生する昇圧電圧発生回路において、パルス列の発振信号を発生する発振部と、前記昇圧電圧を出力するブースティングノードと、前記電源電圧と発振信号を利用して電荷をポンピングし、発振パルスの第１半周期の間にブースティングノードに第１チャージポンプされた電圧を供給する第１昇圧電圧発生部と、前記電源電圧と前記発振信号を利用して電荷をポンピングし、前記発振パルスの第２半周期の間に前記ブースティングノードに第２チャージポンプされた電圧を供給する第２昇圧電圧発生部とを含み、前記第１及び第２昇圧電圧発生部のうち少なくとも１つは、他の昇圧電圧発生部によってポンピングされた電圧を利用してチャージポンプされた電圧を発生することを特徴とする。
【００１４】
この昇圧電圧発生回路において、前記昇圧電圧が所定の電圧レベルに達したとき、前記発振部を非活性化させる手段を付加的に含むこともできる。
【００１５】
上記昇圧電圧発生回路によれば、昇圧電圧発生部の一方が、他方の昇圧電圧発生部によってポンピングされた電圧を利用してチャージポンプされた電圧を発生することにより、トランジスタのスレッショルド電圧による降下なしにポンピング動作を行うことができる。
【００１６】
この点を図２を参照して簡単に説明すると、第１ポンピング部２２０のＮＭＯＳトランジスタＭ９のゲートは、第３ポンピング部３２０のノードＮ３に接続される。このような回路構成によると、発振信号ＯＳＣが論理低レベルであるとき、第１ポンピング部２２０のノードＮ１は、ＮＭＯＳトランジスタＭ９のスレッショルド電圧による降下なしに電源電圧ＶＣＣになる。なぜならば、ノード３が、第３ポンピング部３２０のプリチャージポンピング動作のため電源電圧より高い電圧（例えば、ＶＣＣ＋Ｖｔｎ）に維持されるためである。その結果として従来に比較して高い昇圧効率を得ることができ、昇圧時間が短縮され、昇圧動作のとき消耗される電流も減少する。
【００１７】
【発明の実施の形態】
以下本発明の実施の形態を図面を参照して詳細に説明する。
【００１８】
（第１実施形態）
図２は、本発明の望ましい第１実施形態による昇圧電圧発生回路の詳細回路図である。この図２において、第１及び第２バッファ２１０及び２３０と第１及び第２ポンピング部２２０及び２４０は、第１昇圧電圧発生部２００を構成する。この第１昇圧電圧発生部２００は、発振部１２０から発生される発振信号ＯＳＣが論理低レベルから論理高レベルに遷移されるときプリチャージポンピング動作を行い、信号ＯＳＣが論理高レベルから論理低レベルに遷移されるとき主ポンピング動作を行う。第３及び第４バッファ３１０及び３３０、ならびに第３及び第４ポンピング部３２０及び３４０は、第２昇圧電圧発生部３００を構成する。この第２昇圧電圧発生部３００は、第５バッファ１４０の出力信号ＯＳＣＢ（発振信号ＯＳＣと１８０゜の位相差を有する）が論理高レベルから論理低レベルに遷移されるとき、即ち発振信号ＯＳＣが論理低レベルから論理高レベルに遷移されるとき主ポンピング動作を行い、信号ＯＳＣＢが論理低レベルから論理高レベルに遷移されるときプリチャージポンピング動作を行う。
【００１９】
前記発振部１２０、第１ないし第５バッファ２１０，２３０，３１０，３３０，１４０および第２ないし第４ポンピング部２４０，３２０，３４０の詳細は図１の従来例と同様である。そこで、これらを簡単に説明すると、発振部１２０はナンドゲートＧ１１と２つのインバータＩＮＶ１２，ＩＮＶ１３で構成される。第１バッファ２１０は２つのインバータＩＮＶ１４，ＩＮＶ１５で構成される。第２バッファ２３０は３つのインバータＩＮＶ１６〜ＩＮＶ１８で構成される。第３バッファ３１０は２つのインバータＩＮＶ２０，ＩＮＶ２１で構成される。第４バッファ３３０は３つのインバータＩＮＶ２２〜ＩＮＶ２４で構成される。第５バッファ１４０は１つのインバータＩＮＶ１９で構成される。第２ポンピング部（主ポンピング部）２４０は１つのキャパシタＣ１２と２つのＮＭＯＳトランジスタＭ１１，Ｍ１２で構成される。第３ポンピング部（プリチャージポンピング部）３２０は１つのキャパシタＣ１３と２つのＮＭＯＳトランジスタＭ１３，Ｍ１４で構成される。第４ポンピング部（主ポンピング部）３４０は１つのキャパシタＣ１４と２つのＮＭＯＳトランジスタＭ１５，Ｍ１６で構成される。１００は従来と同様な検出部で、２つの抵抗Ｒ１１，Ｒ１２と１つのインバータＩＮＶ１１で構成される。
【００２０】
図２を参照すると、本発明の第１実施形態による第１ポンピング部（プリチャージポンピング部）２２０は、２つのＮＭＯＳトランジスタＭ９，Ｍ１０と１つのキャパシタＣ１１で構成される。ＮＭＯＳトランジスタＭ９及びＭ１０の電流通路は、電源電圧ＶＣＣと第２ポンピング部２４０のノードＮ２との間に直列に形成される。すなわち、電源電圧ＶＣＣにＮＭＯＳトランジスタＭ９のドレインが接続され、このＮＭＯＳトランジスタＭ９のソースにＮＭＯＳトランジスタＭ１０のドレインが接続され、このＮＭＯＳトランジスタＭ１０のソースに第２ポンピング部２４０のノードＮ２が接続される。また、ＮＭＯＳトランジスタＭ９のソースにＮＭＯＳトランジスタＭ１０のゲートが接続されており、このＮＭＯＳトランジスタＭ１０のゲートにはキャパシタＣ１１の第２端子が接続され、このキャパシタＣ１１の第１端子に前記第１バッファ２１０の出力が接続される。また、ＮＭＯＳトランジスタＭ９のゲートは、第３ポンピング部３２０のノードＮ３に接続される。
【００２１】
図３には、本発明の第１実施形態による昇圧電圧発生回路の昇圧動作を説明するためのタイミング図が図示されている。この図３を参照して本発明の第１実施形態による昇圧動作を詳細に説明する。便宜上、検出部１００の出力信号ＤＥＴが論理高レベル、即ち昇圧電圧Ｖｐｐが目標電圧レベルに比較して低くなったとき、発振部１２０が所定の周期を有するパルス列の発振信号ＯＳＣを発生すると仮定する。
【００２２】
発振信号ＯＳＣが論理低レベルのとき、第１乃至第４ポンピング部２２０，２４０，３２０，及び３４０のノードＮ１，Ｎ２，Ｎ３及びＮ４の電圧は図３に図示されたようになる。より詳しくは第１昇圧電圧発生部２００でプリチャージポンピング動作が行われるときに第３ポンピング部３２０のノードＮ３は、電源電圧ＶＣＣより高いレベル（例えば、ＶＣＣ＋Ｖｔｎ）で維持される。なぜならば発振信号ＯＳＣが論理高レベルから論理低レベルに遷移されるとき、即ちバッファ３１０の出力信号Φ１’が論理低レベルから論理高レベルに遷移されるとき、ノードＮ３が２ＶＣＣ−Ｖｔｎほど昇圧されたためである。このとき、第４ポンピング部３４０のノードＮ４は、負のポンピング動作によって電圧ＶＣＣ−Ｖｔｎで維持される。
【００２３】
そして、第１ポンピング部２２０のノードＮ１は、ＮＭＯＳトランジスタＭ９を通して電源電圧ＶＣＣになる。即ち、第３ポンピング部３２０のノードＮ３が電源電圧ＶＣＣより高い電圧（例えば、ＶＣＣ＋Ｖｔｎ）で維持されるため、ゲートがノードＮ３に接続されるＮＭＯＳトランジスタＭ９のスレッショルド電圧による降下なしにノードＮ１がＶＣＣに十分にチャージされる。このとき、第２ポンピング部２４０のノードＮ２は、ＶＣＣ−Ｖｔｎで維持される。
【００２４】
それから、発振信号ＯＳＣが論理低レベルから論理高レベルに遷移されるとき、ノードＮ１は、バッファ２１０及びキャパシタＣ１を通して電圧２ＶＣＣに昇圧される。すると、第２ポンピング部２４０のノードＮ２は、トランジスタＭ１０を通して電圧２ＶＣＣ−Ｖｔｎ（従来の場合は２ＶＣＣ−２Ｖｔｎ）になる。即ちプリチャージポンピング動作が完了する。これと同時に第３及び第４ポンピング部３２０及び３４０で構成される第２昇圧電圧発生部３００は、主ポンピング動作を行って昇圧電圧Ｖｐｐを以前のレベルより高いレベルにポンピングする。
【００２５】
発振信号ＯＳＣが再び論理高レベルから論理低レベルに遷移されると、第１昇圧電圧発生部２００では主ポンピング動作が行われ、第２昇圧電圧発生部３００ではプリチャージポンピング動作が行われる。即ち、第２ポンピング部２４０のノードＮ２は、バッファ２３０及びキャパシタＣ１２を通して３ＶＣＣ−Ｖｔｎにポンピングされ、それによってライン、即ちブースティングノード２は、トランジスタＭ１２を通して３ＶＣＣ−２Ｖｔｎほど昇圧される。このとき、第１ポンピング部２２０のノードＮ１は、負のポンピング動作によって電源電圧ＶＣＣで維持される。これと同時に、第２昇圧電圧発生部３００では、プリチャージポンピング動作が行われる。このような一連の相補的なポンピング動作が行われて所望の目標電圧が得られる。
【００２６】
このように、第１昇圧電圧発生部２００のプリチャージポンピング動作が行われるときに第１ポンピング部２２０のＮＭＯＳトランジスタＭ９のゲート電圧がＶＣＣ＋Ｖｔｎの割りに高いレベルで維持されることによってノードＮ１は、それのスレッショルド電圧による降下なしにＶＣＣになる。その結果、ブースティングノード２に供給される電圧が３ＶＣＣ−２Ｖｔｎになるため、従来の３ＶＣＣ−３Ｖｔｎに比較して昇圧効率が高い。そして、昇圧効率が高いため、昇圧電圧Ｖｐｐが低くなったとき、昇圧電圧Ｖｐｐを従来に比較して速く目標電圧に昇圧させることができ、それによって昇圧動作の間に消耗される電流も減少させることができる。
【００２７】
（第２実施形態）
図４は、本発明の望ましい第２実施形態による昇圧電圧発生回路の詳細回路図である。図４において、図２の構成要素と同一の機能を有する構成要素には図２と同一の参照番号を付す。図２の本発明の第１実施形態では、第１昇圧電圧発生部２００が、第２昇圧電圧発生部３００でポンピングされた電圧を利用してそれのポンピング動作を行う。これに対して、図４の第２実施形態では、第２昇圧電圧発生部３００が、第１昇圧電圧発生部２００でポンピングされた電圧を利用してそれのポンピング動作を行う。そこで、第３ポンピング部３２０のＮＭＯＳトランジスタＭ１３のゲートが第１ポンピング部２２０のノードＮ１に接続されており、第１ポンピング部２２０のＮＭＯＳトランジスタＭ９のゲートは電源電圧ＶＣＣに接続されている。この第２実施形態の詳細な動作説明は、説明の重複を避けるために省略する。この第２実施形態による昇圧効率が第１実施形態のそれと同一であることは自明である。
【００２８】
なお、図４の第３ポンピング部３２０の回路構成のみを簡単に説明すると、電源電圧ＶＣＣにＮＭＯＳトランジスタＭ１３のドレインが接続され、このＮＭＯＳトランジスタＭ１３のソースにＮＭＯＳトランジスタＭ１４のドレインが接続され、このＮＭＯＳトランジスタＭ１４のソースに第４ポンピング部３４０のノードＮ４が接続される。また、ＮＭＯＳトランジスタＭ１３のソースにＮＭＯＳトランジスタＭ１４のゲートが接続されており、このＮＭＯＳトランジスタＭ１４のゲートにはキャパシタＣ１３の第２端子が接続され、このキャパシタＣ１３の第１端子に前記第３バッファ３１０の出力が接続される。また、ＮＭＯＳトランジスタＭ１３のゲートは、第１ポンピング部２２０のノードＮ１に接続される。
【００２９】
（第３実施形態）
図５は、本発明の第３実施形態による昇圧電圧発生回路の詳細回路図である。図５において、図２の構成要素と同一の構成要素には図２と同一の参照番号を付す。この第３実施形態では、第１ポンピング部２２０のＮＭＯＳトランジスタＭ９のゲートが第３ポンピング部３２０のノードＮ３に接続されるとともに、第３ポンピング部３２０のＮＭＯＳトランジスタＭ１３のゲートが第１ポンピング部２２０のノードＮ１に接続される。
【００３０】
第１実施形態で説明されたように、第１昇圧電圧発生部２００と第２昇圧電圧発生部３００は相補的に動作する。即ち第１昇圧電圧発生部２００でプリチャージポンピング動作が行われるとき、第２昇圧電圧発生部３００で主ポンピング動作が行われる。また、第２昇圧電圧発生部３００でプリチャージポンピング動作が行われるとき、第１昇圧電圧発生部２００で主ポンピング動作が行われる。上記第３実施形態では、相補的動作の両方で、それぞれ相手方でポンピングされた電圧を利用してそれぞれポンピング動作が行われるようになるので、第１及び第２実施形態に比較してより高い昇圧効率を得ることができる。
【００３１】
【発明の効果】
以上詳細に説明したように本発明の昇圧電圧発生回路によれば、第１及び第２昇圧電圧発生部のうち少なくとも１つは他の昇圧電圧発生部によってポンピングされた電圧を利用して昇圧電圧を発生するので、従来に比較して高い昇圧効率を得ることができ、昇圧時間が短縮され、昇圧動作のとき消耗される電流も減少させることができる。
【図面の簡単な説明】
【図１】従来技術による昇圧電圧発生回路の詳細回路図。
【図２】本発明の第１実施形態による昇圧電圧発生回路の詳細回路図。
【図３】図２に図示された昇圧電圧発生回路の昇圧動作を説明するためのタイミング図。
【図４】本発明の第２実施形態による昇圧電圧発生回路の詳細回路図。
【図５】本発明の第３実施形態による昇圧電圧発生回路の詳細回路図。
【符号の説明】
２ ブースティングノード
１００ 検出部
１２０ 発振部
１４０ 第５バッファ
２００ 第１昇圧電圧発生部
２１０ 第１バッファ
２２０ 第１ポンピング部
２３０ 第２バッファ
２４０ 第２ポンピング部
３００ 第２昇圧電圧発生部
３１０ 第３バッファ
３２０ 第３ポンピング部
３３０ 第４バッファ
３４０ 第４ポンピング部
Claims (9)
- 電源電圧から高い昇圧電圧を発生する昇圧電圧発生回路において、
パルス列の発振信号を発生する発振部と、
前記昇圧電圧を出力するブースティングノードと、
前記電源電圧と前記発振信号を利用して電荷をポンピングし、発振パルスの第１半周期の間に前記ブースティングノードに第１チャージポンプされた電圧を供給する第１昇圧電圧発生部と、
前記電源電圧と前記発振信号を利用して電荷をポンピングし、前記発振パルスの第２半周期の間に前記ブースティングノードに第２チャージポンプされた電圧を供給する第２昇圧電圧発生部とを含み、
前記第１及び第２昇圧電圧発生部のうち少なくとも１つは、他の昇圧電圧発生部によってポンピングされた電圧をＭＯＳトランジスタのゲートに印加することにより、該ＭＯＳトランジスタのスレッショルド電圧による降下なしにチャージポンプされた電圧を発生することを特徴とする昇圧電圧発生回路。 - 前記昇圧電圧が所定の電圧レベルに達したとき、前記発振部を非活性化させる手段を付加的に含むことを特徴とする請求項１に記載の昇圧電圧発生回路。
- 電源電圧から高い昇圧電圧を発生する昇圧電圧発生回路において、
前記昇圧電圧が目標電圧より高いか否かを検出してその検出結果として検出信号を発生する検出部と、
前記検出信号に応じてパルス列の発振信号を発生する発振部と、
前記昇圧電圧を出力するブースティングノードと、
前記発振信号に応じた一連のプリチャージポンピング及び主ポンピング動作で第１昇圧電圧を発生して前記ブースティングノードに前記第１昇圧電圧を供給する第１昇圧電圧発生部と、
前記発振信号を受けて相補的な発振信号を出力する第５バッファと、
前記相補的な発振信号に応じて前記第１昇圧電圧発生部と相補的なポンピング動作で第２昇圧電圧を発生して前記ブースティングノードに前記第２昇圧電圧を供給する第２昇圧電圧発生部とを含み、
前記第１昇圧電圧発生部は、前記発振信号と相補的な発振信号を出力する第２バッファと、前記発振信号に応じて前記主ポンピング動作の間に前記第２昇圧電圧発生部によってポンピングされた電圧をＭＯＳトランジスタのゲートに印加して、該ＭＯＳトランジスタのスレッショルド電圧による降下なしにプリチャージポンピング電圧を発生するプリチャージポンピング部と、前記第２バッファの出力に応じて前記プリチャージポンピング電圧をポンピングして前記第１昇圧電圧を発生する主ポンピング部で構成されることを特徴とする昇圧電圧発生回路。 - 前記プリチャージポンピング部は、
前記電源電圧を受けるドレイン、前記第２昇圧電圧発生部によってポンピングされた電圧を受けるゲート、そしてソースを有する第１ＮＭＯＳトランジスタと、
この第１ＮＭＯＳトランジスタのソースに接続されたドレイン、前記第１ＮＭＯＳトランジスタのソースに接続されたゲート及び、前記主ポンピング部に接続されたソースを有する第２ＮＭＯＳトランジスタと、
前記発振信号を受ける第１端子及び前記第２ＮＭＯＳトランジスタのゲートに接続された第２端子を有するキャパシタとを含むことを特徴とする請求項３に記載の昇圧電圧発生回路。 - 前記第１昇圧電圧発生部は、前記発振部と前記キャパシタとの間に接続された第１バッファを付加的に含み、この第１バッファの出力は前記発振信号と同一の位相を有することを特徴とする請求項４に記載の昇圧電圧発生回路。
- 電源電圧から高い昇圧電圧を発生する昇圧電圧発生回路において、
前記昇圧電圧が目標電圧より高いか否かを検出してその検出結果として検出信号を発生する検出部と、
前記検出信号に応じてパルス列の発振信号を発生する発振部と、
前記昇圧電圧を出力するブースティングノードと、
前記発振信号に応じた一連のプリチャージポンピング及び主ポンピング動作で第１昇圧電圧を発生して前記ブースティングノードに前記第１昇圧電圧を供給する第１昇圧電圧発生部と、
前記発振信号を受けて相補的な発振信号を出力する第５バッファと、
前記相補的な発振信号に応じて前記第１昇圧電圧発生部と相補的なポンピング動作で第２昇圧電圧を発生して前記ブースティングノードに前記第２昇圧電圧を供給する第２昇圧電圧発生部とを含み、
前記第２昇圧電圧発生部は、前記第５バッファからの前記相補的な発振信号を受けて前記発振部と同一位相の発振信号を出力する第４バッファと、前記相補的な発振信号に応じて主ポンピング動作の間に前記第１昇圧電圧発生部によってポンピングされた電圧をＭＯＳトランジスタのゲートに印加して、該ＭＯＳトランジスタのスレッショルド電圧による降下なしにプリチャージポンピング電圧を発生するプリチャージポンピング部と、前記第４バッファの出力に応じて前記プリチャージポンピング電圧をポンピングして前記第２昇圧電圧を発生する主ポンピング部で構成されることを特徴とする昇圧電圧発生回路。 - 前記プリチャージポンピング部は、
前記電源電圧を受けるドレイン、前記第１昇圧電圧発生部によってポンピングされた電圧を受けるゲート、そしてソースを有する第１ＮＭＯＳトランジスタと、
この第１ＮＭＯＳトランジスタのソースに接続されたドレイン、前記第１ＮＭＯＳトランジスタのソースに接続されたゲート及び、前記主ポンピング部に接続されたソースを有する第２ＮＭＯＳトランジスタと、
前記相補的な発振信号を受ける第１端子及び前記第２ＮＭＯＳトランジスタのゲートに接続された第２端子を有するキャパシタとを含むことを特徴とする請求項６に記載の昇圧電圧発生回路。 - 前記第２昇圧電圧発生部は、
前記第５バッファと前記キャパシタとの間に接続された第３バッファを付加的に含み、この第３バッファの出力は前記第５バッファの出力と同一の位相を有することを特徴とする請求項７に記載の回路。 - 電源電圧から高い昇圧電圧を発生する昇圧電圧発生回路において、
前記昇圧電圧が目標電圧より高いか否かを検出してその検出結果として検出信号を発生する検出部と、
前記検出信号に応じてパルス列の発振信号を発生する発振部と、
前記昇圧電圧を出力するブースティングノードと、
前記発振信号に応じた一連のプリチャージポンピング及び主ポンピング動作で第１昇圧電圧を発生して前記ブースティングノードに前記第１昇圧電圧を供給する第１昇圧電圧発生部と、
前記発振信号を受けて相補的な発振信号を出力する第５バッファと、
前記相補的な発振信号に応じて前記第１昇圧電圧発生部と相補的なポンピング動作で第２昇圧電圧を発生して前記ブースティングノードに前記第２昇圧電圧を供給する第２昇圧電圧発生部とを含み、
前記第１昇圧電圧発生部は、前記発振信号と相補的な発振信号を出力する第２バッファと、前記発振信号に応じて前記主ポンピング動作の間に前記第２昇圧電圧発生部によってポンピングされた電圧をＭＯＳトランジスタのゲートに印加して、該ＭＯＳトランジスタのスレッショルド電圧による降下なしに第１プリチャージポンピング電圧を発生する第１ポンピング部と、前記第２バッファの出力に応じて前記第１プリチャージポンピング電圧をポンピングして前記第１昇圧電圧を発生する第２ポンピング部で構成され、
前記第２昇圧電圧発生部は、前記第５バッファからの前記相補的な発振信号を受けて前記発振部と同一位相の発振信号を出力する第４バッファと、前記相補的な発振信号に応じて主ポンピング動作の間に前記第１昇圧電圧発生部によってポンピングされた電圧をＭＯ Ｓトランジスタのゲートに印加して、該ＭＯＳトランジスタのスレッショルド電圧による降下なしに第２プリチャージポンピング電圧を発生する第３ポンピング部と、前記第４バッファの出力に応じて前記第２プリチャージポンピング電圧をポンピングして前記第２昇圧電圧を発生する第４ポンピング部で構成されることを特徴とする昇圧電圧発生回路。
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