JPH1040680A - 電圧ポンプ回路 - Google Patents
電圧ポンプ回路Info
- Publication number
- JPH1040680A JPH1040680A JP9083155A JP8315597A JPH1040680A JP H1040680 A JPH1040680 A JP H1040680A JP 9083155 A JP9083155 A JP 9083155A JP 8315597 A JP8315597 A JP 8315597A JP H1040680 A JPH1040680 A JP H1040680A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- transistor
- pump circuit
- pumping
- node
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of dc power input into dc power output
- H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
- H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
- H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
- H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Dc-Dc Converters (AREA)
- Dram (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
安定なポンピング動作を行うことができ、かつポンピン
グ効率を増大させることができる電圧ポンプ回路を提供
すること。 【解決手段】 トランスファトランジスタMP4とプリ
チャージトランジスタMP5にPMOSトランジスタを
使用し、このトランスファトランジスタMP4とプリチ
ャージトランジスタMP5のウエルに独立的なウエルバ
イアス電圧発生器40から独立的にウエルバイアスを供
給する。
Description
り、特にPMOSトランジスタをトランスファトランジ
スタ(電荷移送スイッチングトランジスタ)として使用
する電圧ポンプ回路において、このトランスファトラン
ジスタに独立的な電圧としてウェルバイアスを印加する
ことにより安定なポンピング動作をするようにした電圧
ポンプ回路に関する。
ymposium on VLSICircuits
Digest of Technical paper
s”,pp106〜107,“Application
of high voltage pumped s
upply for Low−Power DRAM”
に開示されている。
ようであるが、この回路は、信号電圧のレベルを変換す
るレベルシフタ10と、パルス信号のオーバーラップ発
生を防止し、ポンピング時間と電荷移送時間のオーバー
ラップの発生を防ぐオーバーラップ防止回路20と、ポ
ンピングキャパシタC1に電荷を充電させたり放電させ
ながら電圧をポンピングする電圧ポンピング部30とか
ら構成されている。
印加されるPMOSトランジスタMP1のゲートを、昇
圧電圧がソースに印加されるPMOSトランジスタMP
2のドレインに接続し、昇圧電圧がソースに印加される
PMOSトランジスタMP2のゲートをPMOSトラン
ジスタMP1のドレインに接続し、PMOSトランジス
タMP1のドレインを2つのNMOSトランジスタMN
2とMN1を介して接地電圧Vssに接続し、PMOS
トランジスタMP2のドレインを2つのNMOSトラン
ジスタMN3とMN4を介して接地電圧Vssに接続
し、NMOSトランジスタMN2とMN3のゲートには
内部電源Vintを印加し、NMOSトランジスタMN
1のゲートにはインバータINV1を介して入力パルス
OSCを供給し、NMOSトランジスタMN4のゲート
には入力パルスOSCを直接供給して構成する。
合には、PMOSトランジスタMP1のドレインで昇圧
電圧レベルの“ハイ”を得、PMOSトランジスタMP
2のドレインではVssレベルの“ロー”を得る。一
方、入力パルスOSCが“ロー”の場合には、PMOS
トランジスタMP1のドレインでVssレベルの“ロ
ー”を得、PMOSトランジスタMP2のドレインでは
昇圧電圧レベルの“ハイ”を得る。
ートNAND、ノアゲートNOR及びインバータINV
2から構成されるが、2つの入力をもったナンドゲート
NANDの一つの入力には入力パルスOSCを供給し、
他の一つの入力にはレベルシフタ10のPMOSトラン
ジスタMP1のドレインを接続する。一方、2つの入力
を持ったノアゲートNORの一つの入力には入力パルス
OSCを供給し、他の一つの入力にはレベルシフタ10
のPMOSトランジスタMP2のドレインをインバータ
INV2を介して接続する。
パシタC1と、このポンピングキャパシタC1の第1電
極にドレインが接続され、ソースは電源電圧Vddに接
続され、ゲートはオーバーラップ防止回路20のナンド
ゲートNANDの出力に接続されたPMOSトランジス
タMP3と、ポンピングキャパシタC1の第2電極にド
レインが接続され、ソースは昇圧電圧Vppに接続さ
れ、ゲートはレベルシフタ10のPMOSトランジスタ
MP2のドレインに接続されたトランスファトランジス
タ(PMOSトランジスタ)MP4と、ポンピングキャ
パシタC1の第2電極にドレインが接続され、ソースは
電源電圧Vddに接続され、ゲートはオーバーラップ防
止回路20のナンドゲートNANDの出力に接続された
プリチャージトランジスタ(NMOSトランジスタ)M
N7と、ポンピングキャパシタC1の第1電極にドレイ
ンが接続され、ゲートが内部電源Vintに接続された
NMOSトランジスタMN5と、このNMOSトランジ
スタMN5のソースにドレインが接続され、ソースは接
地電圧Vssに接続され、ゲートはオーバーラップ防止
回路20のノアゲートNORの出力に接続されたNMO
SトランジスタMN610から構成される。
路の動作は図6のタイミング図に示すように、ポンピン
グキャパシタC1を充電させる段階と、充電されたポン
ピングキャパシタC1を放電させる段階に分けられる。
“ロー”状態で、ナンドゲートNANDの出力端子であ
るノードCとノアゲートNORの出力端子であるノード
Dが全て“ハイ”状態になり、トランジスタMN5,M
N6,MN7がターンオン状態になって、ノードAはV
ssレベルとなり、ノードBはVddよりプリチャージ
トランジスタMN7のVT だけ低い電圧に充電される。
が、このときは、入力パルスOSCが“ハイ”状態にな
り、ナンドゲートNANDの出力端子であるノードCと
ノアゲートNORの出力端子であるノードDが全て“ロ
ー”状態になって、NMOSトランジスタMN6及びプ
リチャージトランジスタMN7がターンオフされAノー
ドがフローティング状態になってから直ぐPMOSトラ
ンジスタMP3のターンオンによってノードAがVdd
レベルになり、従って、ノードBはVdd−VTからV
ddだけ高くなり、かつNMOSトランジスタMN4が
ターンオンされてトランスファトランジスタMP4のゲ
ートにVssが印加され、PMOSトランジスタMP4
がターンオンされるのでノードBの電圧がVppに移送
される。
電を繰り返しながら電圧ポンピング、即ち低レベルの電
位にある電荷を高いレベルの電位に移送する動作を引き
続き行う。
素子では、ワードラインとVssが短絡した場合に、余
分のセルを用いるように冗長デコーダを使用して半導体
チップを修理して使用することができる。しかし、前述
した従来の電圧ポンプ回路では、チップの初期テスト時
にVssに短絡したワードラインをアクセスする場合
に、短絡によってVppレベルがVdd−VT より低く
なっていると、トランスファトランジスタMP4のドレ
インとnウエル間のPNダイオードが順方向にバイアス
されてオンするので、トランスファトランジスタMP4
がトランジスタとしての動作を行えなくなり、この動作
不能は続いて自力で回復することができなくなる。従っ
て、電力消耗は大きくなりVppレベルは回復されなく
て、結局不良チップとして処理されることにより生産歩
留りを低下させる。
決するために、次のような電圧ポンプ回路とする。即
ち、充電したキャパシタの電荷を昇圧電圧として移送す
るトランスファトランジスタとして用いられるPMOS
トランジスタに独立的にウェルバイアス電圧を供給する
ための別途のウエルバイアス電圧発生器を備え、このウ
エルバイアス電圧発生器からの電圧を前記PMOSトラ
ンジスタのウェルに印加するようにする。ウエルバイア
ス電圧発生器の発生電圧は昇圧電圧に比べて同等以上と
なるようにし、おおよそ電源電圧Vddの2倍となるよ
うにする。
よる電圧ポンプ回路の実施の形態を詳細に説明する。図
1は本発明の実施の形態を示す回路図である。この電圧
ポンプ回路は、信号電圧のレベルを変換するレベルシフ
タ10と、パルス信号のオーバーラップ発生を防止し、
ポンピング時間と電荷移送時間のオーバーラップ発生を
防ぐオーバーラップ防止回路20と、ポンピングキャパ
シタC1に電荷を充電させたり放電させながら電圧をポ
ンピングする電圧ポンピング部30と、トランスファト
ランジスタMP4およびプリチャージトランジスタMP
5として用いられるPMOSトランジスタに独立的にウ
ェルバイアス電圧を供給するための別途のウェルバイア
ス電圧発生器40とからなる。
タ10とオーバーラップ防止回路20は図5の従来の回
路と同一に構成し、電圧ポンピング部30は次の点を除
いて図5の従来回路と同一である。同一部分について
は、図1中に図5と同一符号を付して説明を省略する。
来回路と異なる点は、従来回路のNMOSトランジスタ
のプリチャージトランジスタMN7に代えてPMOSト
ランジスタのプリチャージトランジスタMP5を使用
し、このプリチャージトランジスタMP5のゲートをレ
ベルシフタ10のPMOSトランジスタMP1のドレイ
ンに接続した点と、共にPMOSトランジスタであるト
ランスファトランジスタMP4とプリチャージトランジ
スタMP5のウエルに独立的なウエルバイアス電圧発生
器40からウエルバイアス電圧を供給した点である。ウ
エルバイアス電圧発生器40は、この電圧ポンプ回路に
よる昇圧電圧以上の電圧、一具体例としては、電源電圧
Vddの2倍の電圧を発生させて、この電圧をトランス
ファトランジスタMP4とプリチャージトランジスタM
P5のウエルに供給する。
回路の動作は図2のタイミング図に示すように、ポンピ
ングキャパシタC1を充電させる段階と、充電されたポ
ンピングキャパシタC1を放電させる段階に分けられ
る。
Cが“ロー”であるが、このときは、ナンドゲートNA
NDの出力端子であるノードCとノアゲートNORの出
力端子であるノードDが全て“ハイ”状態になり、同時
にレベルシフタ10の出力であるノードEとノードFが
それぞれ“ロー”及びVppレベルの“ハイ”状態にな
って、トランジスタMN5,MN6,MP5がターンオ
ン状態、トランジスタMP4はターンオフ状態になり、
ノードAはVssレベルになり、ノードBはVddに充
電される。このとき、プリチャージトランジスタMP5
としてPMOSトランジスタを使用することにより、ノ
ードBはVT の電圧降下無しでVddに充電される。
き、入力パルスOSC“ハイ”状態になると、一番先に
ノアゲートNORの出力端子であるノードDがVssに
なり、NMOSトランジスタMN6をターンオフさせ、
ノードAをフローティング状態とし、次に、ナンドゲー
トNANDの出力端子であるノードCがロー状態、レベ
ルシフタ10の出力であるノードEがハイ状態になっ
て、トランジスタMP5がターンオフ、トランジスタM
P3がターンオンされ、ノードAがフローティング状態
からVddレベルとなり、従って、ノードBはVddか
らVddだけ高くなって2Vddとなり、かつレベルシ
フタ10の出力であるノードFがロー状態になってトラ
ンスファトランジスタMP4がターンオンされるので、
ノードBの電圧がVppに移送される。
電を繰り返しながら電圧ポンピング動作を続ける。そし
て、この電圧ポンプ回路においては、その動作の間、ト
ランスファトランジスタMP4のnウエルがウェルバイ
アス電圧発生器40からの電圧により2Vddレベルを
維持する。したがって、ワードラインとVssが短絡し
ても、トランスファトランジスタMP4のドレインとn
ウエル間のPNダイオードが順方向にバイアスされてオ
ンすることを防止でき、ポンピング動作を引き続き行う
ことができるので、不良セルを修理してチップ全体を正
常なチップとして生かすことができ、生産歩留りを向上
させることができる。また、この電圧ポンプ回路におい
ては、プリチャージトランジスタMP5としてPMOS
トランジスタを使用することにより、NMOSトランジ
スタをプリチャージトランジスタとして使用した場合に
比べてプリチャージ電圧がVT だけドロップされないの
で、ポンピング効率を増大させることができる。
体的回路を示す。このウェルバイアス電圧発生器40
は、パルス信号を入力として“ハイ”と“ロー”に変化
する時点が同一でない2つのパルス信号をノードRとノ
ードSに出力するオーバーラップ防止制御部11と、ポ
ンピングキャパシタC12と、ブートストラップキャパ
シタC11,C13,C16と、プリチャージ部12
と、NMOSトランジスタ(第1トランジスタ)MN1
8を制御する第1段階制御部13と、NMOSトランジ
スタ(第2トランジスタ)MN17を制御する第2段階
制御部14と、NMOSトランジスタ(第3トランジス
タ)MN19を制御する放電制御部15と、トランスフ
ァトランジスタMN12とから構成される。プリチャー
ジ部12は、プリチャージトランジスタMN11とNM
OSトランジスタMN10,MN13,MN14で構成
される。また、ポンピングキャパシタC12の一極に
は、オーバーラップ防止制御部11の出力であるノード
SがインバータINV12を介して接続され、ブートス
トラップキャパシタC13の一極には前記ノードSがイ
ンバータINV13を介して接続される。
に示すような各ノードの波形で動作する。ポンピング区
間は短くプリチャージ区間は長い低い周波数のパルス信
号(以下Low OSCパルスと言う)を用いて単にウ
ェルの漏洩電流を補償する程度のポンピング電力のみを
発生する。この回路において、プリチャージ動作はLo
w OSCパルスの“ロー”期間に行われるが、Low
OSCパルスが“ロー”になると、オーバーラップ防
止制御部11によってノードRとノードSが“ハイ”に
なり、ブートストラップキャパシタC11によってノー
ドXは“ハイ”状態(2Vdd)になって、プリチャー
ジトランジスタMN11がターンオンされてノードYが
Vddレベルになり、かつインバータINV12の出力
が“ロー”になるので、ポンピングキャパシタC12が
大略Vddレベルに充電される。
ルスの“ハイ”期間に行われるが、Low OSCパル
スが“ハイ”に変わると、ノードRとノードSが“ロ
ー”になり、ノードXはVddになり、NMOSトラン
ジスタMN14はオン状態になり、インバータINV1
2の出力は“ハイ”になって、プリチャージされたポン
ピングキャパシタC12の電圧によってノードYは大略
2Vddレベルまで上昇する。この時、プリチャージト
ランジスタMN11はターンオフされ、ノードYの2V
ddレベルはトランスファトランジスタMN12のター
ンオンによって出力端子に出力される。この際、トラン
スファトランジスタMN12がターンオンされるのは、
ゲートに印加されるノードZのレベルがウエルバイアス
電圧VwB以上になるためである。
ある期間に、ノードZにウエルバイアス電圧VwB 以上
の電圧が発生する過程を説明する。Low OSCパル
スが“ロー”状態の時にはノードSが“ハイ”になり、
Low OSCパルスが“ハイ”の期間にはノードSが
“ロー”になる。このノードSの電圧はインバータIN
V13を介してブートストラップキャパシタC13に印
加されるとともに、NMOSトランジスタMN18を制
御する第1段階制御部13に直接印加され、さらにNM
OSトランジスタMN19を制御する放電制御部15に
直接印加され、さらにNMOSトランジスタMN17を
制御する第2段階制御部14に直接印加される。さら
に、第1段階制御部13のノアゲートNOR11の出力
がノードSの電圧とともに第2段階制御部14のノアゲ
ートNOR12の入力に供給される。
階制御部13の出力であるノードTのパルス信号である
“ハイ”区間が短いパルスを受けてしばらくターンオン
されてからターンオフされる。一方、NMOSトランジ
スタMN17は第2段階制御部14の出力であるノード
Uのパルスを受けて“ハイ”の続く間ターンオンされ
る。一方、NMOSトランジスタMN19は、放電制御
部15の出力を受けてノードVが“ハイ”状態の間ター
ンオンされる。
18がターンオンされる間にはVdd−VT レベルの電
圧が印加され、NMOSトランジスタMN17がターン
オンされる間にはウエルバイアス電圧VwB −VT が印
加され、NMOSトランジスタMN19がターンオンさ
れる間には接地電圧Vssが印加される。この時、NM
OSトランジスタMN18とMN17及びMN19がタ
ーンオンされるタイミングは図4に示す通りである。そ
して、ノードWがVssレベルの間、ブートストラップ
キャパシタC16(ノードZ)はプリチャージ部12に
よりVddレベルに充電され、その後、ノードWがVd
d−VT だけ上昇するとノードZは2Vddとなり、さ
らにノードWがウエルバイアス電圧VwB −VT になる
とノードZが大略Vdd+ウエルバイアス電圧VwB と
なる。そして、ノードZがこのようにウエルバイアス電
圧VwB 以上に上昇している間、ノードZの電圧がゲー
トに印加されるトランスファトランジスタMN12がタ
ーンオンされる。このトランスファトランジスタMN1
2のターンオンにより、ポンピングキャパシタC12の
2Vdd電圧が出力端に出力されるのは前述した通りで
ある。
技術として特開平3−19192号公報があるが、この
公報技術では、図5の従来回路と同様に、出力PMOS
トランジスタのウエルをソースに接続しているので、図
5の従来回路と同様な問題点がある。また、他の関連公
報として特開平5−342869号公報があるが、この
公報にも、トランスファトランジスタのウェルに別途の
電圧発生器を用いて独立的にウェルバイアス電圧を供給
すること(本発明の特徴点)は何ら記載されていない。
圧ポンプ回路によれば、トランスファトランジスタとし
てのPMOSトランジスタのウェルに、別途の電圧発生
器を用いて独立的にウェルバイアス電圧を供給するよう
にしたので、ワードラインとVss間の短絡が発生して
も、ポンピング動作を引き続き行うことができ、不良セ
ルを修理してチップ全体を正常的なチップとして生かす
ことができるので、生産歩留りを向上させることができ
る。また、プリチャージトランジスタにPMOSトラン
ジスタを使用することにより、プリチャージ電圧がVT
だけドロップしないので、ポンピング効率を増大させる
ことができる。
す回路図。
生器の具体的回路図。
ング図。
Claims (7)
- 【請求項1】 ポンピングキャパシタに電荷を充電及び
放電させることにより、昇圧された電圧を得る電圧ポン
プ回路において、 充電したキャパシタの電荷を昇圧電圧として移送するト
ランスファトランジスタとして用いられるPMOSトラ
ンジスタに独立的にウェルバイアス電圧を供給するため
の別途のウエルバイアス電圧発生器を備え、このウエル
バイアス電圧発生器からの電圧を前記PMOSトランジ
スタのウェルに印加することを特徴とする電圧ポンプ回
路。 - 【請求項2】 請求項1記載の電圧ポンプ回路におい
て、前記ウエルバイアス電圧発生器の発生電圧は昇圧電
圧に比べて同等以上となるようにすることを特徴とする
電圧ポンプ回路。 - 【請求項3】 請求項2記載の電圧ポンプ回路におい
て、前記発生電圧はおおよそ電源電圧Vddの2倍にな
ることを特徴とする電圧ポンプ回路。 - 【請求項4】 信号電圧のレベルを変換するレベルシフ
タと、パルス信号のオーバーラップ発生を防止するオー
バーラップ防止回路と、ポンピングキャパシタに電荷を
充電及び放電させることにより電圧をポンピングする電
圧ポンピング部とを含む電圧ポンプ回路において、 電圧ポンピング部のトランスファトランジスタとプリチ
ャージトランジスタとしてPMOSトランジスタを用
い、 このPMOSトランジスタのnウェルにウェルバイアス
電圧を供給するためにウェルバイアス電圧発生器を備
え、このウェルバイアス電圧発生器は電圧ポンプ回路で
発生する昇圧電圧の大きさより大きいか同一の電圧を昇
圧電圧とは独立的に発生して前記nウェルに印加するこ
とを特徴とする電圧ポンプ回路。 - 【請求項5】 請求項1ないし4のいずれかに記載の電
圧ポンプ回路において、ウエルバイアス電圧発生器は、 パルス信号を入力として“ハイ”と“ロー”に変化する
時点が同一でない2つのパルス信号を発生するオーバー
ラップ防止制御部と、 前記オーバーラップ防止制御部の出力により制御される
プリチャージ部と、 前記プリチャージ部によりプリチャージされ、さらに充
電電圧が昇圧されるポンピングキャパシタと、 前記オーバーラップ防止制御部の出力で制御され、第1
トランジスタを制御する第1段階制御部、第2トランジ
スタを制御する第2段階制御部、第3トランジスタを制
御する放電制御部と、 前記プリチャージ部および前記第1、第2、第3トラン
ジスタにより充電電圧が制御されるブートストラップキ
ャパシタと、 前記ブートストラップキャパシタの上昇した電圧により
オンして、前記ポンピングキャパシタの昇圧電圧を出力
端子に移送するトランスファトランジスタとを具備する
ことを特徴とする電圧ポンプ回路。 - 【請求項6】 信号電圧のレベルを変換するレベルシフ
タと、パルス信号のオーバーラップ発生を防止するオー
バーラップ防止回路と、ポンピングキャパシタに電荷を
充電及び放電させることにより電圧をポンピングする電
圧ポンピング部とを有する電圧ポンプ回路において、前
記電圧ポンピング部のトランスファトランジスタにウェ
ルバイアスを印加する方法として、 トランスファトランジスタとしてPMOSトランジスタ
を使用し、このPMOSトランジスタのnウェルに電圧
ポンプ回路の昇圧電圧とは独立的に発生したウェルバイ
アス電圧を供給することを特徴とする電圧ポンプ回路の
トランスファトランジスタのウェルバイアス方法。 - 【請求項7】 請求項6記載の電圧ポンプ回路のトラン
スファトランジスタのウェルバイアス方法において、前
記ウェルバイアス電圧は電圧ポンプ回路の昇圧電圧の大
きさより大きいか同一の電圧レベルの電圧であることを
特徴とする電圧ポンプ回路のトランスファトランジスタ
のウェルバイアス方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019960019536A KR100189752B1 (ko) | 1996-06-01 | 1996-06-01 | 독립적인 웰 바이어스 전압을 가진 전압 펌프회로 |
KR1996P-19536 | 1996-06-01 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH1040680A true JPH1040680A (ja) | 1998-02-13 |
JP2945879B2 JP2945879B2 (ja) | 1999-09-06 |
Family
ID=19460608
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9083155A Expired - Fee Related JP2945879B2 (ja) | 1996-06-01 | 1997-04-01 | 電圧ポンプ回路 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5905402A (ja) |
JP (1) | JP2945879B2 (ja) |
KR (1) | KR100189752B1 (ja) |
DE (1) | DE19642942A1 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010279089A (ja) * | 2009-05-26 | 2010-12-09 | Renesas Electronics Corp | 昇圧回路 |
Families Citing this family (26)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
DE19724451C1 (de) * | 1997-06-10 | 1998-12-03 | Siemens Ag | Schaltungsanordnung zum Erzeugen digitaler Signale |
US6300819B1 (en) * | 1997-06-20 | 2001-10-09 | Intel Corporation | Circuit including forward body bias from supply voltage and ground nodes |
US6218892B1 (en) * | 1997-06-20 | 2001-04-17 | Intel Corporation | Differential circuits employing forward body bias |
US6232827B1 (en) * | 1997-06-20 | 2001-05-15 | Intel Corporation | Transistors providing desired threshold voltage and reduced short channel effects with forward body bias |
US6593799B2 (en) | 1997-06-20 | 2003-07-15 | Intel Corporation | Circuit including forward body bias from supply voltage and ground nodes |
US6218895B1 (en) | 1997-06-20 | 2001-04-17 | Intel Corporation | Multiple well transistor circuits having forward body bias |
US6100751A (en) * | 1997-06-20 | 2000-08-08 | Intel Corporation | Forward body biased field effect transistor providing decoupling capacitance |
US6204576B1 (en) * | 1998-06-22 | 2001-03-20 | Taiwan Semiconductor Manufacturing Co., Ltd. | High-voltage switch circuit |
KR100542946B1 (ko) * | 1998-10-28 | 2006-09-13 | 주식회사 하이닉스반도체 | 부트스트랩 회로 |
JP2001144603A (ja) * | 1999-11-18 | 2001-05-25 | Oki Micro Design Co Ltd | レベルシフタ回路およびそれを含むデータ出力回路 |
US6680650B2 (en) * | 2001-01-12 | 2004-01-20 | Broadcom Corporation | MOSFET well biasing scheme that migrates body effect |
KR100861193B1 (ko) * | 2002-07-18 | 2008-09-30 | 주식회사 하이닉스반도체 | 정전기 방전 보호 회로 |
US7248988B2 (en) * | 2004-03-01 | 2007-07-24 | Transmeta Corporation | System and method for reducing temperature variation during burn in |
JP4421365B2 (ja) * | 2004-04-21 | 2010-02-24 | 富士通マイクロエレクトロニクス株式会社 | レベル変換回路 |
US7348827B2 (en) * | 2004-05-19 | 2008-03-25 | Altera Corporation | Apparatus and methods for adjusting performance of programmable logic devices |
US7129745B2 (en) * | 2004-05-19 | 2006-10-31 | Altera Corporation | Apparatus and methods for adjusting performance of integrated circuits |
JP4143054B2 (ja) * | 2004-08-19 | 2008-09-03 | 株式会社東芝 | 電圧生成回路 |
US20060119382A1 (en) * | 2004-12-07 | 2006-06-08 | Shumarayev Sergey Y | Apparatus and methods for adjusting performance characteristics of programmable logic devices |
DE602005015413D1 (de) * | 2005-02-11 | 2009-08-27 | St Microelectronics Res & Dev | Selbstregulierende Ladungspumpe |
US7495471B2 (en) * | 2006-03-06 | 2009-02-24 | Altera Corporation | Adjustable transistor body bias circuitry |
US7330049B2 (en) * | 2006-03-06 | 2008-02-12 | Altera Corporation | Adjustable transistor body bias generation circuitry with latch-up prevention |
US7355437B2 (en) | 2006-03-06 | 2008-04-08 | Altera Corporation | Latch-up prevention circuitry for integrated circuits with transistor body biasing |
JP2010283992A (ja) * | 2009-06-04 | 2010-12-16 | Elpida Memory Inc | 電源電圧生成回路、及び半導体装置 |
US7986172B2 (en) * | 2009-08-31 | 2011-07-26 | Freescale Semiconductor, Inc. | Switching circuit with gate driver having precharge period and method therefor |
WO2014071049A2 (en) | 2012-10-31 | 2014-05-08 | Suvolta, Inc. | Dram-type device with low variation transistor peripheral circuits, and related methods |
KR20180029576A (ko) * | 2016-09-13 | 2018-03-21 | 에스케이하이닉스 주식회사 | 고전압 스위치 회로 및 이를 포함하는 반도체 메모리 장치 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR0130040B1 (ko) * | 1993-11-09 | 1998-10-01 | 김광호 | 반도체 집적회로의 전압 승압회로 |
US5493486A (en) * | 1995-03-17 | 1996-02-20 | Motorola, Inc. | High efficiency compact low power voltage doubler circuit |
-
1996
- 1996-06-01 KR KR1019960019536A patent/KR100189752B1/ko not_active IP Right Cessation
- 1996-10-17 DE DE19642942A patent/DE19642942A1/de not_active Withdrawn
-
1997
- 1997-04-01 JP JP9083155A patent/JP2945879B2/ja not_active Expired - Fee Related
- 1997-05-30 US US08/866,128 patent/US5905402A/en not_active Expired - Lifetime
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010279089A (ja) * | 2009-05-26 | 2010-12-09 | Renesas Electronics Corp | 昇圧回路 |
Also Published As
Publication number | Publication date |
---|---|
KR980004932A (ko) | 1998-03-30 |
KR100189752B1 (ko) | 1999-06-01 |
DE19642942A1 (de) | 1997-12-11 |
US5905402A (en) | 1999-05-18 |
JP2945879B2 (ja) | 1999-09-06 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2945879B2 (ja) | 電圧ポンプ回路 | |
JP3554497B2 (ja) | チャージポンプ回路 | |
US6121822A (en) | Charge pump circuit for generating a substrated bias | |
US6545529B2 (en) | High voltage generating circuit | |
US6703891B2 (en) | Charge pump with improved reliability | |
JP3872927B2 (ja) | 昇圧回路 | |
JP3422838B2 (ja) | 高電圧チャ−ジ・ポンプ | |
US20010013804A1 (en) | Charge-pumping circuits for a low-supply voltage | |
EP0594230B1 (en) | High efficiency n-channel charge pump | |
JP3293577B2 (ja) | チャージポンプ回路、昇圧回路及び半導体記憶装置 | |
US5757714A (en) | Semiconductor memory device with on-chip boosted power supply voltage generator | |
US6225854B1 (en) | Voltage boosting circuit having cross-coupled precharge circuits | |
US6240025B1 (en) | Voltage generator | |
US5912564A (en) | Voltage-boosting circuit with mode signal | |
KR100773348B1 (ko) | 고전압 발생회로 및 이를 구비한 반도체 메모리 장치 | |
US20040027102A1 (en) | Method and apparatus for generating a high voltage | |
US7095268B2 (en) | Single-stage and modular multi-stage clock-booster | |
JPH10228793A (ja) | 半導体装置 | |
KR100587026B1 (ko) | 백-바이어스 전압 발생회로 | |
JP3012634B1 (ja) | 半導体昇圧回路 | |
US6064594A (en) | Voltage boosting circuit for generating boosted voltage phases | |
JP3182034B2 (ja) | 半導体集積回路 | |
JP3255847B2 (ja) | 低電力形の駆動回路 | |
KR20000043182A (ko) | 고전압 발생기 | |
KR930003253B1 (ko) | 워드선 구동신호 발생회로 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080625 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090625 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100625 Year of fee payment: 11 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110625 Year of fee payment: 12 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120625 Year of fee payment: 13 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130625 Year of fee payment: 14 |
|
LAPS | Cancellation because of no payment of annual fees |