JP3182034B2

JP3182034B2 - 半導体集積回路

Info

Publication number: JP3182034B2
Application number: JP35550293A
Authority: JP
Inventors: 寛行山内
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 1993-12-29
Filing date: 1993-12-29
Publication date: 2001-07-03
Anticipated expiration: 2016-07-03
Also published as: JPH07201178A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体チップ上でクロ
ック信号に同期して並列に多数のデータ線が動作するよ
うな画像メモリー、シンクロナスダイナミックランダム
アクセスメモリー（SDRAM ）、スタティックランダムア
クセスメモリー（SRAM）等のメモリー回路や、並列デー
タ処理を行うマイクロプロセッサー等において使用する
レベル変換回路を複数個備えた半導体集積回路の改良に
関する。

【０００２】

【従来の技術】従来、出力信号の振幅レベルを入力信号
の振幅レベルとは異なるレベルに変換するレベル変換回
路について、例えば特開平4-211515号公報（中込他
日立製作所）に開示されたものがある。以下、この従来
技術について説明する。

【０００３】前記従来の技術を図３及び図４を用いて説
明する。

【０００４】図３(a) 及び(b) はクロック同期型のレベ
ル変換回路とその動作説明図を示す。同図（ａ）におい
て、CLK(3)、XCLK(2) は同期信号（クロック信号）、Ｖ
in(11)はレベル変換前の入力信号、ＶH(90) はレベル変
換後のハイレベルの電源、ＶL(91) はレベル変換後のロ
ウレベルの電源である。ＶM(9)はプリチャージ電源であ
り、その電源電位は前記ハイレベルの電位ＶH とロウレ
ベルの電位ＶL との中間電位である。

【０００５】次に、図３(b) 用いて動作を説明する。ク
ロック信号CLK 、XCLKにより制御されるPMOSFET(5)とNM
OSFET(6)がオンになったときインバータ動作が可能にな
って、入力Ｖin(11)が反転して取り込まれる。例えば、
Ｖin(11)が電源電位Vcc レベルであれば、出力はＶL(9
1) のロウレベルの値になる。次に、前記クロック信号C
LK 、XCLKが反転すると、前記のPMOSFET(5)とNMOSFET
(6)とがオフになると共に、PMOSFET(12) とNMOSFET(8)
とがオンして、出力を前記プリチャージ電源ＶM(9)と接
続し、中間電位にプリチャージする。以上の動作を一周
期にして、以後、同様に繰り返されて、前記入力Ｖin(1
1)が周期毎に反転すれば、出力も反転する。以上の動作
において、出力レベルの変化幅が( ＶH-ＶM)、( ＶM-Ｖ
L)となり、入力レベルの変化( Ｖcc- Ｖss) よりも小さ
くなる。つまり、出力ノードＶouｔの寄生容量CD(10)を
充放電する電荷量が少なくて済む。この電荷量は、容量
の電位の変化量と容量値の積で決まるから、このレベル
変換回路により、例えば入力と出力との振幅レベルの比
が1/10になれば、前記出力ノードの充放電電荷量も1/10
で済むので、レベル変換を行わない場合と比較して、1/
10の低消費電力化が可能である。

【０００６】次に、前記レベル変換された電源ＶH(90)
、ＶL(91) の発生回路を図４に示す。この発生回路は
同一チップ上に内蔵されていて、一般的には、同図に示
すように、抵抗R1、R2、R3で抵抗分割された電位を参照
電位としたカレントミラー型の出力で電源回路の出力ト
ランジスターを制御する方式が採用されている。電源Ｖ
H(90) 、ＶL(91) の電圧レベルは前記抵抗R1、R2、R3の
比を調節することにより、任意に選択できる。

【０００７】しかしながら、前記図４に示す内部電源回
路では、容量の大きな配線を駆動するドライバーの電源
電流を低抵抗で供給する必要があり、従って前記カレン
トミラーや前記出力トランジスターのサイズが大きくな
り、参照電位を発生する抵抗R1、R2、R3、R4も高抵抗値
のものを選定できず、その結果、貫通電流IDC1、IDC2の
総和は数mA程度にまで大きくなり、無駄に消費電流が増
大する欠点が生じる。

【０００８】前記従来の欠点を消費電力について見れ
ば、図３のレベル変換回路の消費電力は、Ptoal=P1 + P
2 となる。ここで、P2は、配線容量をレベル変換後の振
幅で駆動した時の消費電流と、レベル変換後の振幅電圧
との積で決定される。また、前記P1は、内部電源回路が
内部電圧ＶH 、ＶL を発生する上で電圧降下を行う際に
無駄に消費する電力であって、この消費電力P1は、配線
容量をレベル変換後の振幅で駆動した時の消費電流と、
前記内部電源回路が電圧降下を行った電圧量（Ｖcc -
ＶH + ＶL)との積で決定され、この電圧降下を行った電
圧量が大きい，即ち出力振幅値をより小さくしようとす
る場合には、無駄な消費電力P2は一層増大することにな
る。

【０００９】更に、画像メモリー等では64ビット、128
ビット、又は256 ビットが同一チップ上で並列に同時動
作する関係上、既述の消費電力をビット数倍した電力が
消費され、全体では大電力が消費される欠点を有する。

【００１０】そこで、前記した内部電源回路の電力損失
を回避するように、特開平４-３０２４６３号公報（高
島他東芝）に開示される技術が提案されている。こ
の技術は、図５(a) に示すように、時間に対して同じ電
源電流変化特性を持つ、つまり同じオン抵抗をもつ回路
500 を電源Vcc と接地線Vss との間に直列に接続し、各
回路に、実効的にかかる端子電圧を電源Vcc の1/2 電圧
にする方式である。換言すれば、この技術は図５(a) 及
び(b) に示すように、時間の変化の各地点で電源電流が
等しい、つまり図６に示すように回路の内部オン抵抗が
等しい各回路を直列に接続することにより、自分自身が
本来の回路動作をしながら、電圧降下を行わせて、前記
第１の従来例の内部電源回路と同じ働きを行っている。

【００１１】

【発明が解決しようとする課題】しかしながら、前記図
５の従来技術では、各回路の電源電流が各時間に対して
等しくないと、抵抗分割によって決定される電圧が変動
し、各回路の実効的な端子電圧が変動する欠点を有す
る。また、各回路の電源電流は、自己の一段上にある回
路の接地電流によって供給される必要があるため、図５
（b)に示すような条件、即ち各回路500 の電源電流と接
地電流（ I1 と I1X) 、(I2 とI2X)とが各時間で等しく
ないときは、電流の再利用はできないが、例えばDRAMの
中で並列動作を行い消費電流が大きなビット線電位のリ
ストアーを行うセンスアンプ動作を考えてみても、一般
的には、各回路の電源と接地間の貫通電流を防ぐため
に、電源電流が流れる充電動作と接地電流が流れる放電
動作とは自動的に時間差ができるように、各働きをする
トランジスターのサイズや配線抵抗を変えているため、
貫通電流を増やさずに各回路の充電電流と放電電流とを
各時間で等しくすることは不可能である。図７では上段
の回路の放電動作が遅れて充電動作と時間的に一致する
理想状態を示すが、通常は、接地電流が遅れるので、下
段に電源電流を時間的に理想状態で供給することが困難
であり、従って、第２の従来例が主張するように上段と
下段の回路500 、500 で同じ動作させるためには、図８
に示すように、再利用される一部の電荷以外の多くの電
荷（図８に示す電流Ｉ3 ）を付加回路から下段の回路50
0 に供給してやる必要があり、この従来技術であって
も、依然として、配線容量を駆動するに必要な消費電流
以外の無駄な消費電流を必要とする欠点があった。

【００１２】本発明は、前記第１及び第２の従来技術の
問題点に鑑みてなされたものであり、その目的は、同時
に動作するレベル変換回路の多少に拘らず、これ等のレ
ベル変換回路を経て貫通電流が流れることを無くし又は
少なく制限しながら、従来のような配線容量を駆動する
に必要な消費電流以外の無駄な消費電力を必要とせず
に、レベル変換回路の出力側の配線容量を低消費電力で
高速に駆動して、低消費電力化を図ることにある。

【００１３】

【課題を解決するための手段】前記の目的を達成するた
め、本発明では、２個のレベル変換回路において、自己
の充電動作と自己の放電動作とに時間差を設定すると共
に、一方の回路が放出する電荷を他方の回路で有効に再
利用する構成とすることにより、電源と接地間に貫通電
流が流れることを無くし又は少なく制限しながら、従来
のような無駄な消費電力を無くすこととする。

【００１４】すなわち、請求項１記載の発明の半導体集
積回路の具体的な構成は、半導体基板上に形成されたレ
ベル変換回路を複数個備え、前記複数個のレベル変換回
路は、貫通電流を抑制するために充電開始タイミングと
放電開始タイミングとが所定時間異なるように設定さ
れ、前記複数個のレベル変換回路のうち、高電位で動作
するレベル変換回路及び低電位で動作するレベル変換回
路で構成する所定の２個のレベル変換回路について、前
記高電位側のレベル変換回路からの放電電流を前記低電
位側のレベル変換回路に充電電流として再利用できるよ
うに、前記高電位側のレベル変換回路の充電開始タイミ
ングよりも所定時間異なる放電開始タイミングと、前記
低電位側のレベル変換回路の放電開始タイミングよりも
所定時間異な充電開始タイミングとを一致させるタイミ
ング一致制御手段と、前記タイミング一致制御手段によ
り一致制御された前記高電位側のレベル変換回路の放電
時及び前記低電位側のレベル変換回路の充電時にこの両
レベル変換回路を接続する接続手段とを備えたことを特
徴とする。

【００１５】請求項２記載の発明は、前記請求項１記載
の半導体集積回路において、複数個のレベル変換回路
は、メモリー回路のビット線のリストア動作を行うセン
スアンプ回路を複数個備え且つ前記ビット線と電荷の出
し入れを行うソース線が共通にされたセンスアンプブロ
ックを複数個備えて成ることを特徴とする。

【００１６】請求項３記載の発明は、前記請求項２記載
の半導体集積回路において、複数個のセンスアンプブロ
ックは、所定の有限の電位差を有する電源と接地との間
に、接地側に近い低電位側のセンスアンプ回路の充電電
流供給端子と、電源側に近い高電位側のセンスアンプ回
路の放電電流供給端子とを接続するように、直列に接続
されることを特徴とする。

【００１７】請求項４記載の発明は、前記請求項３記載
の半導体集積回路において、タイミング一致制御手段
は、所定の２個のセンスアンプブロックの各放電用の共
通ソース線及び各充電用の共通ソース線に電源を接続す
る４個のトランジスターより成ることを特徴とする。

【００１８】請求項５記載の発明は、前記請求項３記載
の半導体集積回路において、タイミング一致制御手段
は、所定の２個のセンスアンプブロックのうち、高電位
側のセンスアンプブロックの放電開始タイミングと、低
電位側のセンスアンプブロックの充電開始タイミングと
を一致させるものであることを特徴とする。

【００１９】請求項６記載の発明は、前記請求項５記載
の半導体集積回路において、タイミング一致制御手段
は、所定の２個のセンスアンプブロックのうち、高電位
側のセンスアンプブロックの充電開始タイミングと、低
電位側のブロックの放電開始タイミングをも一致させる
ものであることを特徴とする。

【００２０】請求項７記載の発明は、前記請求項５記載
の半導体集積回路において、タイミング一致制御手段
は、低電位側のセンスアンプブロックの充電用共通ソー
ス線に電源を接続するトランジスタのＯＮタイミング
を、高電位側のセンスアンプブロックの充電用共通ソー
ス線に電源を接続制御するトランジスタのＯＮタイミン
グよりも所定時間遅らせるものであることを特徴とす
る。

【００２１】請求項８記載の発明は、前記請求項７記載
の半導体集積回路において、所定時間は、高電位側のセ
ンスアンプブロックでの充電開始から放電開始までの遅
延時間であることを特徴とする。

【００２２】請求項９記載の発明は、前記請求項６記載
の半導体集積回路において、タイミング一致制御手段
は、低電位側のセンスアンプブロックの放電用共通ソー
ス線に電源を接続するトランジスタのＯＮタイミング
を、高電位側のセンスアンプブロックの充電用共通ソー
ス線に電源を接続するトランジスタのＯＮタイミングよ
りも所定時間早めるものであることを特徴とする。

【００２３】請求項１０記載の発明は、前記請求項３記
載の半導体集積回路において、接続手段は、高電位側の
センスアンプブロックの放電する側の共通ソース線と、
低電位側のセンスアンプブロックの充電する側の共通ソ
ース線とを接続する配線であることを特徴とする。

【００２４】

【作用】以上の構成により、請求項１記載の半導体集積
回路では、高電位側及び低電位側の２個のレベル変換回
路では、各々、本来は充電開始タイミングと放電開始タ
イミングとが所定時間異なるものの、一方のレベル変換
回路の放電開始タイミングと他方のレベル変換回路の充
電開始タイミングとがタイミング一致制御手段により一
致制御されると、この時点で接続手段が前記２個のレベ
ル変換回路を接続するので、前記一方の放電状態にある
レベル変換回路から放出される電荷が、他方の充電状態
にあるレベル変換回路に入力されて再利用される。

【００２５】その際、放電状態にある高電位側のレベル
変換回路の充電開始タイミング又は充電状態にある低電
位側のレベル変換回路の放電開始タイミングは、前記一
致制御された充放電タイミングとは所定時間異なるの
で、たとえ放電状態にある高電位側のレベル変換回路の
放出電荷が低電位側の充電状態にあるレベル変換回路で
再利用されても、これ等レベル変換回路を経て電源から
接地に流れる貫通電流は無い又は少なく制限される。

【００２６】

【実施例】以下、本発明の実施例を図面に基いて説明す
る。

【００２７】図１は本発明に係る半導体集積回路の等価
回路を示す。同図において、１及び２は、各々、半導体
基板上に形成されたレベル変換回路としてのセンスアン
プブロックであって、１は高電位側のセンスアンプブロ
ック、２は低電位側のセンスアンプブロックである。

【００２８】前記高電位側のセンスアンプブロック１
は、メモリー回路のビット線のリストア動作を行う複数
個のセンスアンプ回路の，前記各ビット線と電荷の出し
入れを行うソース線を共通にした共通ソース線１０、１
１を有する。

【００２９】同様に、前記低電位側のセンスアンプブロ
ック２は、メモリー回路のビット線のリストア動作を行
う複数個のセンスアンプ回路の，前記各ビット線と電荷
の出し入れを行うソース線を共通にした共通ソース線１
２、１３を有する。

【００３０】RN1 、 RN2は、各々、前記２個のセンスア
ンプブロック１，２のビット線の電荷を放電する働きを
するNMOSFET のフリップフロップで構成される回路の等
価抵抗（RN1 ＝ RN2）、RP1 、RP2 は前記２個のセンス
アンプブロック１，２のビット線に電荷を供給する働き
をするPMOSFET のフリップフロップで構成される回路の
等価抵抗（RP1 ＝RP2 ）である。また、ＣB は、リスト
アされる前記ビット線の総容量であって、各センスアン
プブロック１，２間で同一値である。

【００３１】前記高電位側のセンスアンプブロック１に
おいて、充電する側の共通ソース線１１には電源Ｖccが
接続され、放電する側の共通ソース線１０には内部電源
回路１５からの内部電源が接続される。一方、低電位側
のセンスアンプブロック２において、充電する側の共通
ソース線１２には内部電源回路１５が接続され、放電す
る側の共通ソース線１３には接地線（接地）Ｖssが接続
される。この構成により、前記高電位側と低電位側の２
個のセンスアンプブロック１，２を電源Vcc と接地線Vs
s 間に直列に配置し、且つ接地側に近い低電位側のセン
スアンプブロック２の充電電流供給端子（即ち共通ソー
ス線１２）と、電源側に近い高電位側のセンスアンプブ
ロック１の放電電流供給端子（即ち共通ソース線１０）
とを接続するようにしている。

【００３２】前記電源Ｖccと高電位側のセンスアンプブ
ロック１の充電する側の共通ソース線１１との間には、
PMOSFET ２１が配置され、このPMOSFET ２１は充電開始
信号XSE1で制御される。また、前記内部電源回路１５と
高電位側のセンスアンプブロック１の放電する側の共通
ソース線１０との間には、NMOSFET ２０が配置され、こ
のNMOSFET ２０は放電開始信号SE1 で制御される。前記
両信号SE1 ，XSE1は相補の信号である。

【００３３】更に、前記内部電源回路１５と低電位側の
センスアンプブロック２の充電する側の共通ソース線１
２との間には、PMOSFET ２２が配置され、このPMOSFET
２２は充電開始信号XSE2で制御される。また、前記接地
線Ｖssと低電位側のセンスアンプブロック２の放電する
側の共通ソース線１３との間には、NMOSFET ２３が配置
され、このNMOSFET ２３は充電開始信号SE2 で制御され
る。前記両信号SE2 ，XSE2は相補の信号である。

【００３４】前記４個のMOSFET２０〜２３により、各セ
ンスアンプブロック１，２の前記フリップフロップの電
源供給線に相当する４本の共通ソース線と、対応する電
源Vcc 、中間電源１５、又は接地Vss との接続を制御す
る。

【００３５】前記高電位側のセンスアンプブロック１の
放電する側の共通ソース線１０と、低電位側のセンスア
ンプブロック１の充電する側の共通ソース線１２とは、
接続手段としての配線３０により接続され、この配線３
０に前記内部電源回路１５が接続される。

【００３６】前記４個のMOSFET２０〜２３の各制御信号
SE1 ，XSE1，XSE2 ，SE2は、図２に示すように出力され
る。すなわち、図２から判るように、高電位側の充電開
始信号XSE1により、高電位側のセンスアンプブロック１
の充電する側の共通ソース線１１からの充電開始タイミ
ングは図示の時点Ｔ２である。また、この時点Ｔ２での
高電位側の放電開始信号SE1により、高電位側のセンス
アンプブロック１の放電する側の共通ソース線１０から
の放電開始タイミングは、図示の時点Ｔ１となり、高電
位側のセンスアンプブロック１での充電開始タイミング
Ｔ２と放電開始タイミングＴ１とは所定時間（Ｔ１−Ｔ
２）だけ異なるように設定されていて、この充電開始タ
イミングＴ２と放電開始タイミングＴ１との異なる設定
により、高電位側のセンスアンプブロック１での貫通電
流を抑制するようにしている。

【００３７】更に、低電位側の充電開始信号XSE2は、高
電位側の充電開始信号XSE1及び放電開始信号SE1 よりも
所定時間ｔ１遅延して出力される。この所定時間ｔ１
は、高電位側のセンスアンプブロック１のビット線放電
用のフリップフロップの等価抵抗RN1 とビット線容量CB
の積である遅延時間に等しく設定される。また、時点
Ｔ２よりも時間ｔ２前での低電位側の放電開始信号SE2
により、低電位側のセンスアンプブロック２の放電する
側の共通ソース線１３からの放電開始タイミングは、時
点Ｔ２となる。この構成により、低電位側のセンスアン
プブロック２での放電開始タイミングＴ２と充電開始タ
イミングＴ１とを所定時間（Ｔ１−Ｔ２）だけ異なるよ
うに設定して、低電位側のセンスアンプブロック２での
貫通電流を抑制するようにしている。更に、前記の構成
により、低電位側のセンスアンプブロック２の充電する
側の共通ソース線１２からの充電開始タイミングを図示
の時点Ｔ２から時間ｔ１だけ遅らせて、高電位側のセン
スアンプブロック１の放電する側の共通ソース線１０か
らの放電開始タイミングと、低電位側のセンスアンプブ
ロック２の充電する側の共通ソース線１２からの充電開
始タイミングとを図示の時点Ｔ１に一致させるように設
定している。

【００３８】また、低電位側の放電開始信号SE2 は、既
述したように高電位側の充電開始信号XSE1及び放電開始
信号SE1 よりも所定時間ｔ２早めて出力される。この所
定時間ｔ２は、放電用のNMOSFET ２３がＯＮした後、実
際に放電が開始されるまでの遅延時間に等しく設定され
る。この構成により、低電位側のセンスアンプブロック
２の放電する側の共通ソース線１３からの放電開始タイ
ミングを時間ｔ１だけ早めて、高電位側のセンスアンプ
ブロック１の充電する側の共通ソース線１１からの充電
開始タイミングと、低電位側のセンスアンプブロック２
の放電する側の共通ソース線１３からの放電開始タイミ
ングとを図示の時点Ｔ２に一致させる。

【００３９】以上の構成により、高電位側及び低電位側
の２つのセンスアンプブロック１、２について、前記高
電位側のセンスアンプブロック１からの放電電流を、前
記低電位側のセンスアンプブロック２に充電電流として
再利用できるように、前記高電位側のセンスアンプブロ
ック１の放電開始タイミングＴ１（充電開始タイミング
Ｔ２よりも所定時間ｔ１遅れて開始される時点）と、前
記低電位側のセンスアンプブロック２の充電開始タイミ
ングＴ１（放電開始タイミングＴ２よりも所定時間ｔ１
遅れて開始される時点）とを一致させるようにしたタイ
ミング一致制御手段を構成している。尚、本発明では、
高電位側及び低電位側の各センスアンプブロック１、２
において、放電開始タイミングと充電開始タイミングと
の時間的先後は本実施の形態に限定されないのは勿論で
ある。

【００４０】したがって、本実施例においては、図２に
示すように、高電位側のセンスアンプブロック１での共
通ソース線１０からの放電動作と、低電位側のセンスア
ンプブロック２での共通ソース線１２からの充電動作と
が時間的に一致して、前記高電位側の共通ソース線１０
から放出される電荷が、前記低電位側の共通ソース線１
２からのビット線の充電に再利用される。また、この電
荷の再利用により、内部電源回路１５は電流Ｉ2 を供給
する必要がない，即ち、内部電源回路１５は電流供給用
としては不要であって、第１の従来例のように無駄な消
費電流の供給が不要である。

【００４１】また、高電位側のセンスアンプブロック１
での共通ソース線１１からの充電動作は、前記一致制御
された充放電動作とは所定時間（Ｔ１−Ｔ２）だけ異な
るので、これ等両センスアンプブロック１、２を経て電
源から接地に流れる貫通電流は無い又は少なく制限され
る。以上から、低消費電力化が極めて有効に達成され
る。

【００４２】また、高電位側及び低電位側のセンスアン
プブロック１，２間で、充放電が同時に行われて、ビッ
ト線リストアの時間もほぼ同時期に行うことができる。

【００４３】尚、本実施例では、２個のセンスアンプブ
ロックを設けた場合について説明したが、多数個のセン
スアンプブロックを設けた場合には、所定の２個のブロ
ックを１組として、多数組で各々電荷を再利用すればよ
いのは勿論である。

【００４４】

【発明の効果】上述したような本発明の半導体集積回路
によれば、高電位側及び低電位側の２個のレベル変換回
路において、各々、自己の充電動作と自己の放電動作と
の間に貫通電流を抑制するための時間差を設定すると共
に、その一方の回路の放電開始タイミングと他方の回路
の充電開始タイミングとを一致させて、一方の回路が放
出する電荷を他方のレベル変換回路で有効に再利用した
ので、これ等レベル変換回路を経て電源から接地に流れ
る貫通電流を無くし又は少なく制限しながら、消費電流
は一方の回路の充電に要する消費電流だけでよく、低消
費電力の面でその実用的効果は大きい。

【図面の簡単な説明】

【図１】本発明の実施例における半導体集積回路の等価
回路を示す図である。

【図２】本発明の実施例におけるセンスアンプブロック
の制御方法の説明図である。

【図３】第１の従来例のレベル変換回路の構成及びその
動作を説明する図である。

【図４】従来の内部電源回路の構成図である。

【図５】第２の従来例のレベル変換回路の構成及びその
動作を説明する図である。

【図６】第２の従来例のレベル変換回路の等価回路を示
す図である。

【図７】第２の従来例のレベル変換回路の理想作動状態
を説明する図である。

【図８】第２の従来例のレベル変換回路の一般作動状態
を示す図である。

【符号の説明】

１高電位側のセンスアンプブロック
（レベル変換回路）２低電位側のセンスアンプブロック
（レベル変換回路）１０，１３放電する側の共通ソース線１１，１２充電する側の共通ソース線２０〜２３ MOSFET( トランジスター）（タイミング一致制御手段）３０配線（接続手段）Ｖcc 電源Ｖss 接地線（接地）

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩＨ０３Ｋ 19/00 (58)調査した分野(Int.Cl.⁷，ＤＢ名) G11C 11/4074

Claims

(57)【特許請求の範囲】

【請求項１】半導体基板上に形成されたレベル変換回
路を複数個備え、前記複数個のレベル変換回路は、貫通電流を抑制するた
めに充電開始タイミングと放電開始タイミングとが所定
時間異なるように設定され、前記複数個のレベル変換回路のうち、高電位で動作する
レベル変換回路及び低電位で動作するレベル変換回路で
構成する所定の２個のレベル変換回路について、前記高
電位側のレベル変換回路からの放電電流を前記低電位側
のレベル変換回路に充電電流として再利用できるよう
に、前記高電位側のレベル変換回路の充電開始タイミン
グよりも所定時間異なる放電開始タイミングと、前記低
電位側のレベル変換回路の放電開始タイミングよりも所
定時間異なる充電開始タイミングとを一致させるタイミ
ング一致制御手段と、前記タイミング一致制御手段により一致制御された前記
高電位側のレベル変換回路の放電時及び前記低電位側の
レベル変換回路の充電時にこの両レベル変換回路を接続
する接続手段とを備えたことを特徴とする半導体集積回
路。
【請求項２】複数個のレベル変換回路は、メモリー回
路のビット線のリストア動作を行うセンスアンプ回路を
複数個備え且つ前記ビット線と電荷の出し入れを行うソ
ース線が共通にされたセンスアンプブロックを複数個備
えて成ることを特徴とする請求項１記載の半導体集積回
路。
【請求項３】複数個のセンスアンプブロックは、所定
の有限の電位差を有する電源と接地との間に、接地側に
近い低電位側のセンスアンプ回路の充電電流供給端子
と、電源側に近い高電位側のセンスアンプ回路の放電電
流供給端子とを接続するように、直列に接続されること
を特徴とする請求項２記載の半導体集積回路。
【請求項４】タイミング一致制御手段は、所定の２個
のセンスアンプブロックの各放電用の共通ソース線及び
各充電用の共通ソース線に電源を接続する４個のトラン
ジスターより成ることを特徴とする請求項３記載の半導
体集積回路。
【請求項５】タイミング一致制御手段は、所定の２個
のセンスアンプブロックのうち、高電位側のセンスアン
プブロックの放電開始タイミングと、低電位側のセンス
アンプブロックの充電開始タイミングとを一致させるも
のであることを特徴とする請求項３記載の半導体集積回
路。
【請求項６】タイミング一致制御手段は、所定の２個
のセンスアンプブロックのうち、高電位側のセンスアン
プブロックの充電開始タイミングと、低電位側のブロッ
クの放電開始タイミングをも一致させるものであること
を特徴とする請求項５記載の半導体集積回路。
【請求項７】タイミング一致制御手段は、低電位側の
センスアンプブロックの充電用共通ソース線に電源を接
続するトランジスタのＯＮタイミングを、高電位側のセ
ンスアンプブロックの充電用共通ソース線に電源を接続
制御するトランジスタのＯＮタイミングよりも所定時間
遅らせるものであることを特徴とする請求項５記載の半
導体集積回路。
【請求項８】所定時間は、高電位側のセンスアンプブ
ロックでの充電開始から放電開始までの遅延時間である
ことを特徴とする請求項７記載の半導体集積回路。
【請求項９】タイミング一致制御手段は、低電位側の
センスアンプブロックの放電用共通ソース線に電源を接
続するトランジスタのＯＮタイミングを、高電位側のセ
ンスアンプブロックの充電用共通ソース線に電源を接続
するトランジスタのＯＮタイミングよりも所定時間早め
るものであることを特徴とする請求項６記載の半導体集
積回路。
【請求項１０】接続手段は、高電位側のセンスアンプ
ブロックの放電する側の共通ソース線と、低電位側のセ
ンスアンプブロックの充電する側の共通ソース線とを接
続する配線であることを特徴とする請求項３記載の半導
体集積回路。