JPH10228793A - 半導体装置 - Google Patents
半導体装置Info
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- JPH10228793A JPH10228793A JP2924997A JP2924997A JPH10228793A JP H10228793 A JPH10228793 A JP H10228793A JP 2924997 A JP2924997 A JP 2924997A JP 2924997 A JP2924997 A JP 2924997A JP H10228793 A JPH10228793 A JP H10228793A
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- Japan
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- clock signals
- booster circuit
- charge pump
- voltage
- wirings
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Abstract
(57)【要約】
【課題】 フラッシュメモリなどのチャージポンプを用
いた昇圧回路を有する半導体装置の消費電力を低減す
る。 【解決手段】 互いに逆相のクロック信号により駆動さ
れるチャージポンプを用いた昇圧回路を有する半導体装
置において、チャージポンプを駆動するための互いに逆
相のクロック信号Φ、ΦＢの立ち上がり／立ち下がりの
遷移時にクロック信号Φ、ΦＢ用の配線１、２間をショ
ートさせる。
いた昇圧回路を有する半導体装置の消費電力を低減す
る。 【解決手段】 互いに逆相のクロック信号により駆動さ
れるチャージポンプを用いた昇圧回路を有する半導体装
置において、チャージポンプを駆動するための互いに逆
相のクロック信号Φ、ΦＢの立ち上がり／立ち下がりの
遷移時にクロック信号Φ、ΦＢ用の配線１、２間をショ
ートさせる。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置に関
し、特に、互いに逆相のクロック信号により駆動される
チャージポンプを用いた昇圧回路を有する半導体装置、
例えばいわゆるフラッシュメモリに適用して好適なもの
である。
し、特に、互いに逆相のクロック信号により駆動される
チャージポンプを用いた昇圧回路を有する半導体装置、
例えばいわゆるフラッシュメモリに適用して好適なもの
である。
【０００２】
【従来の技術】３Ｖ以下の低電圧で動作するフラッシュ
メモリの読み出しにおいては、ワード線のブーストが不
可欠である。このブーストを行う方法には大きく分けて
二種類ある。一つは大きな容量を用いてアドレス遷移検
出（ＡＴＤ）パルスなどに同期させて昇圧を行うブート
ストラップ回路を用いるものであり、もう一つはチャー
ジポンプを用いた昇圧回路により常時昇圧した昇圧電源
を用いるものである。
メモリの読み出しにおいては、ワード線のブーストが不
可欠である。このブーストを行う方法には大きく分けて
二種類ある。一つは大きな容量を用いてアドレス遷移検
出（ＡＴＤ）パルスなどに同期させて昇圧を行うブート
ストラップ回路を用いるものであり、もう一つはチャー
ジポンプを用いた昇圧回路により常時昇圧した昇圧電源
を用いるものである。
【０００３】このうちブートストラップ回路を用いる方
法は、電源電圧Ｖccの５０〜６０％の電圧分しか昇圧す
ることができないため、Ｖccが３Ｖ以下である場合には
不適当である。一方、昇圧電源を用いる方法は、Ｖccが
３Ｖ以下である場合にも非常に有効である。ただし、こ
の方法には、スタンバイ時にも電流を消費するという欠
点があるので、全ての動作を止めるディープパワーダウ
ン（Deep Power Down)モードと呼ばれるモードを設定す
ることによりこの欠点を補っている。
法は、電源電圧Ｖccの５０〜６０％の電圧分しか昇圧す
ることができないため、Ｖccが３Ｖ以下である場合には
不適当である。一方、昇圧電源を用いる方法は、Ｖccが
３Ｖ以下である場合にも非常に有効である。ただし、こ
の方法には、スタンバイ時にも電流を消費するという欠
点があるので、全ての動作を止めるディープパワーダウ
ン（Deep Power Down)モードと呼ばれるモードを設定す
ることによりこの欠点を補っている。
【０００４】いま、昇圧電源を用いてワード線のブース
トを行う場合において、Ｖccが２．７Ｖ以下でワード線
電圧を約３．５Ｖとしてサイクルタイム１０ＭＨｚ以上
で動作させる場合を考えると、昇圧回路からの３．５Ｖ
の電流は少なくとも１ｍＡは必要となる。このとき、昇
圧回路のチャージポンプは４段（この段数はチャージポ
ンプのキャパシタの数と等しい）以上で各キャパシタの
容量としては１０００ｐＦ以上が必要となる。
トを行う場合において、Ｖccが２．７Ｖ以下でワード線
電圧を約３．５Ｖとしてサイクルタイム１０ＭＨｚ以上
で動作させる場合を考えると、昇圧回路からの３．５Ｖ
の電流は少なくとも１ｍＡは必要となる。このとき、昇
圧回路のチャージポンプは４段（この段数はチャージポ
ンプのキャパシタの数と等しい）以上で各キャパシタの
容量としては１０００ｐＦ以上が必要となる。
【０００５】ここで、もしもこのキャパシタの寄生容量
がその容量の１／１０であるとすると（キャパシタとし
てＭＯＳトランジスタのゲート−チャネル間容量を用い
る場合）、この寄生容量を充放電する電流Ｉs は、Ｖcc
＝３．３Ｖ（Ｍａｘ）、チャージポンプを駆動するクロ
ック信号の周波数ｆ＝１０ＭＨｚとすると、 Ｉs ＝４×１００ｐＦ×３．３Ｖ×１０ＭＨｚ≒１３ｍＡ （１） となり、非常に大きな値になる。チャージポンプのキャ
パシタとしてゲート−ウェル間容量を用いた場合には、
寄生容量はキャパシタとしてゲート−チャネル間容量を
用いる場合の１／２程度となるが、これでは根本的な解
決にはならない。なお、ウェル側を昇圧ダイオード列側
にしても、問題は変わらない。
がその容量の１／１０であるとすると（キャパシタとし
てＭＯＳトランジスタのゲート−チャネル間容量を用い
る場合）、この寄生容量を充放電する電流Ｉs は、Ｖcc
＝３．３Ｖ（Ｍａｘ）、チャージポンプを駆動するクロ
ック信号の周波数ｆ＝１０ＭＨｚとすると、 Ｉs ＝４×１００ｐＦ×３．３Ｖ×１０ＭＨｚ≒１３ｍＡ （１） となり、非常に大きな値になる。チャージポンプのキャ
パシタとしてゲート−ウェル間容量を用いた場合には、
寄生容量はキャパシタとしてゲート−チャネル間容量を
用いる場合の１／２程度となるが、これでは根本的な解
決にはならない。なお、ウェル側を昇圧ダイオード列側
にしても、問題は変わらない。
【０００６】図７に昇圧電源の一般的な回路構成を示
す。図７に示すように、この昇圧電源においては、発振
器１０１により発生された互いに逆相のクロック信号が
バッファ１０２を介して昇圧回路１０３に供給される。
この昇圧回路１０３の出力端子は抵抗Ｒ1 、Ｒ2 を介し
て接地されている。これらの抵抗Ｒ1 、Ｒ2 の間のノー
ドＮは差動アンプ１０４の−端子と接続されている。ま
た、この差動アンプ１０４の＋端子には、基準電圧発生
回路１０５により発生された基準電圧Ｖref が供給され
る。この差動アンプ１０４の−端子に入力される電圧と
＋端子に入力される基準電圧Ｖref との差に応じた出力
がこの差動アンプ１０４から出力され、発振器１０１に
供給される。そして、出力電圧Ｖout が所望の電圧より
高くなったら、発振器１０１からのクロック信号の発生
を止めて昇圧動作を停止する。このようにして、昇圧回
路１０３の出力電圧Ｖout をＶccより高い所望の電圧に
保持する。
す。図７に示すように、この昇圧電源においては、発振
器１０１により発生された互いに逆相のクロック信号が
バッファ１０２を介して昇圧回路１０３に供給される。
この昇圧回路１０３の出力端子は抵抗Ｒ1 、Ｒ2 を介し
て接地されている。これらの抵抗Ｒ1 、Ｒ2 の間のノー
ドＮは差動アンプ１０４の−端子と接続されている。ま
た、この差動アンプ１０４の＋端子には、基準電圧発生
回路１０５により発生された基準電圧Ｖref が供給され
る。この差動アンプ１０４の−端子に入力される電圧と
＋端子に入力される基準電圧Ｖref との差に応じた出力
がこの差動アンプ１０４から出力され、発振器１０１に
供給される。そして、出力電圧Ｖout が所望の電圧より
高くなったら、発振器１０１からのクロック信号の発生
を止めて昇圧動作を停止する。このようにして、昇圧回
路１０３の出力電圧Ｖout をＶccより高い所望の電圧に
保持する。
【０００７】図８に昇圧回路１０３の具体的な構成を示
す。図８に示すように、この昇圧回路１０３において
は、キャパシタＣp と昇圧ダイオードＤp とからなるチ
ャージポンプが複数段（この場合は４段）縦続接続され
てチャージポンプ列が構成されている。このチャージポ
ンプ列を、図９に示すような互いに逆相のクロック信号
Φ、ΦＢで駆動することにより、Ｖout としてＶccより
高い電圧を発生させる。符号２０１、２０２はそれぞれ
クロック信号Φ、ΦＢ用の配線を示す。
す。図８に示すように、この昇圧回路１０３において
は、キャパシタＣp と昇圧ダイオードＤp とからなるチ
ャージポンプが複数段（この場合は４段）縦続接続され
てチャージポンプ列が構成されている。このチャージポ
ンプ列を、図９に示すような互いに逆相のクロック信号
Φ、ΦＢで駆動することにより、Ｖout としてＶccより
高い電圧を発生させる。符号２０１、２０２はそれぞれ
クロック信号Φ、ΦＢ用の配線を示す。
【０００８】図１０に、図８に示す昇圧回路１０３にお
けるチャージポンプ列の一つのノードについての容量の
等価回路を示す。図１０において、Ｃs は昇圧ダイオー
ド列側の寄生容量、Ｃpsはクロック信号Φ、ΦＢ用の配
線２０１、２０２側の寄生容量である。Ｃs 、Ｃpsには
キャパシタＣp のそれぞれの側の寄生容量も当然含まれ
る。
けるチャージポンプ列の一つのノードについての容量の
等価回路を示す。図１０において、Ｃs は昇圧ダイオー
ド列側の寄生容量、Ｃpsはクロック信号Φ、ΦＢ用の配
線２０１、２０２側の寄生容量である。Ｃs 、Ｃpsには
キャパシタＣp のそれぞれの側の寄生容量も当然含まれ
る。
【０００９】ここで、チャージポンプの昇圧段数（＝キ
ャパシタＣp の数）をＮとすると、昇圧回路１０３で消
費されるＶcc電流Ｉccはほぼ Ｉcc＝（Ｎ＋１）Ｉout ＋（Ｃps＋Ｃs ）・Ｖcc・ｆ・Ｎ （２） と表される。ただし、Ｉout は昇圧回路１０３の出力電
流を示す。（２）式の右辺の第２項は寄生容量Ｃs 、Ｃ
psの充放電電流Ｉs を示し、（１）式に対応するもので
ある。このＩs が大きな値であることは（１）式に示し
た通りである。
ャパシタＣp の数）をＮとすると、昇圧回路１０３で消
費されるＶcc電流Ｉccはほぼ Ｉcc＝（Ｎ＋１）Ｉout ＋（Ｃps＋Ｃs ）・Ｖcc・ｆ・Ｎ （２） と表される。ただし、Ｉout は昇圧回路１０３の出力電
流を示す。（２）式の右辺の第２項は寄生容量Ｃs 、Ｃ
psの充放電電流Ｉs を示し、（１）式に対応するもので
ある。このＩs が大きな値であることは（１）式に示し
た通りである。
【００１０】
【発明が解決しようとする課題】この寄生容量の充放電
電流Ｉs を低減するには、まず第１にＣs とＣpsとを小
さくすることであり、従来はこの対策のみが採られてき
た。Ｖccが高いうちは、Ｃp もそれほど大きくなく、し
たがってＣs 、Ｃpsの充放電電流もあまり問題にならな
かった。しかしながら、フラッシュメモリの低電圧動作
化に伴い、Ｃs とＣpsとを小さくすることによるＣs 、
Ｃpsの充放電電流の低減には限界が生じているのが実情
である。
電流Ｉs を低減するには、まず第１にＣs とＣpsとを小
さくすることであり、従来はこの対策のみが採られてき
た。Ｖccが高いうちは、Ｃp もそれほど大きくなく、し
たがってＣs 、Ｃpsの充放電電流もあまり問題にならな
かった。しかしながら、フラッシュメモリの低電圧動作
化に伴い、Ｃs とＣpsとを小さくすることによるＣs 、
Ｃpsの充放電電流の低減には限界が生じているのが実情
である。
【００１１】したがって、この発明の目的は、フラッシ
ュメモリなどの、互いに逆相のクロック信号により駆動
されるチャージポンプを用いた昇圧回路を有する半導体
装置において、チャージポンプのキャパシタの寄生容量
の充放電電流の低減により低消費電力化を図ることがで
きる半導体装置を提供することにある。
ュメモリなどの、互いに逆相のクロック信号により駆動
されるチャージポンプを用いた昇圧回路を有する半導体
装置において、チャージポンプのキャパシタの寄生容量
の充放電電流の低減により低消費電力化を図ることがで
きる半導体装置を提供することにある。
【００１２】
【課題を解決するための手段】上記目的を達成するため
に、この発明は、互いに逆相のクロック信号により駆動
されるチャージポンプを用いた昇圧回路を有する半導体
装置において、互いに逆相のクロック信号の立ち上がり
／立ち下がりの遷移時に互いに逆相のクロック信号用の
配線間を短絡するように構成されていることを特徴とす
るものである。
に、この発明は、互いに逆相のクロック信号により駆動
されるチャージポンプを用いた昇圧回路を有する半導体
装置において、互いに逆相のクロック信号の立ち上がり
／立ち下がりの遷移時に互いに逆相のクロック信号用の
配線間を短絡するように構成されていることを特徴とす
るものである。
【００１３】この発明においては、典型的には、互いに
逆相のクロック信号用の配線間にスイッチが設けられ、
このスイッチを互いに逆相のクロック信号の立ち上がり
／立ち下がりの遷移時にオンさせることにより互いに逆
相のクロック信号用の配線間を短絡する。また、この発
明において、チャージポンプは、好適には２段以上、典
型的には３段または４段以上縦続接続される。
逆相のクロック信号用の配線間にスイッチが設けられ、
このスイッチを互いに逆相のクロック信号の立ち上がり
／立ち下がりの遷移時にオンさせることにより互いに逆
相のクロック信号用の配線間を短絡する。また、この発
明において、チャージポンプは、好適には２段以上、典
型的には３段または４段以上縦続接続される。
【００１４】上述のように構成されたこの発明による半
導体装置によれば、チャージポンプを駆動するための互
いに逆相のクロック信号の立ち上がり／立ち下がりの遷
移時にこれらの互いに逆相のクロック信号用の配線間を
短絡することにより、Ｖcc電源からの電流を用いること
なくキャパシタの電圧をほぼ（１／２）Ｖccまで上げ下
げすることができるので、残りの（１／２）Ｖcc分だけ
をＶcc電源からの電流を用いて上げ下げすればよい。こ
のため、その分だけ、従来に比べてチャージポンプのキ
ャパシタの充放電電流を低減することができ、それによ
って低消費電力化を図ることができる。
導体装置によれば、チャージポンプを駆動するための互
いに逆相のクロック信号の立ち上がり／立ち下がりの遷
移時にこれらの互いに逆相のクロック信号用の配線間を
短絡することにより、Ｖcc電源からの電流を用いること
なくキャパシタの電圧をほぼ（１／２）Ｖccまで上げ下
げすることができるので、残りの（１／２）Ｖcc分だけ
をＶcc電源からの電流を用いて上げ下げすればよい。こ
のため、その分だけ、従来に比べてチャージポンプのキ
ャパシタの充放電電流を低減することができ、それによ
って低消費電力化を図ることができる。
【００１５】
【発明の実施の形態】以下、この発明の実施形態につい
て図面を参照しながら説明する。なお、実施形態の全図
において、同一または対応する部分には同一の符号を付
す。
て図面を参照しながら説明する。なお、実施形態の全図
において、同一または対応する部分には同一の符号を付
す。
【００１６】図１はこの発明の第１の実施形態による昇
圧回路を示す。
圧回路を示す。
【００１７】図１に示すように、この第１の実施形態に
よる昇圧回路においては、キャパシタＣp と昇圧ダイオ
ードＤp とからなるチャージポンプが４段縦続接続され
てチャージポンプ列が構成されている。このチャージポ
ンプ列は、図２Ａおよび図２Ｂに示すような互いに逆相
のクロック信号Φ、ΦＢにより駆動される。符号１、２
はそれぞれクロック信号Φ、ΦＢ用の配線を示す。
よる昇圧回路においては、キャパシタＣp と昇圧ダイオ
ードＤp とからなるチャージポンプが４段縦続接続され
てチャージポンプ列が構成されている。このチャージポ
ンプ列は、図２Ａおよび図２Ｂに示すような互いに逆相
のクロック信号Φ、ΦＢにより駆動される。符号１、２
はそれぞれクロック信号Φ、ΦＢ用の配線を示す。
【００１８】これらの配線１、２には、それぞれトラン
スファーゲート３、４が設けられている。また、これら
の配線１、２間には、トランスファーゲート５が設けら
れている。トランスファーゲート３、４のｐ側入力端子
およびトランスファーゲート５のｎ側入力端子には、図
２Ｃに示すような、クロック信号Φ、ΦＢの立ち上がり
／立ち下がりの遷移時の前後にわたる所定のパルス幅を
有するイコライズ信号ＣＥＱが供給されるようになって
いる。また、トランスファーゲート３、４のｎ側入力端
子およびトランスファーゲート５のｐ側入力端子には、
インバータ６によりイコライズ信号ＣＥＱを反転した信
号が供給されるようになっている。
スファーゲート３、４が設けられている。また、これら
の配線１、２間には、トランスファーゲート５が設けら
れている。トランスファーゲート３、４のｐ側入力端子
およびトランスファーゲート５のｎ側入力端子には、図
２Ｃに示すような、クロック信号Φ、ΦＢの立ち上がり
／立ち下がりの遷移時の前後にわたる所定のパルス幅を
有するイコライズ信号ＣＥＱが供給されるようになって
いる。また、トランスファーゲート３、４のｎ側入力端
子およびトランスファーゲート５のｐ側入力端子には、
インバータ６によりイコライズ信号ＣＥＱを反転した信
号が供給されるようになっている。
【００１９】次に、この第１の実施形態による昇圧回路
の動作について説明する。
の動作について説明する。
【００２０】図１および図２において、互いに逆相のク
ロック信号Φ、ΦＢの立ち上がり／立ち下がりの遷移時
には、イコライズ信号ＣＥＱがハイレベルとなり、トラ
ンスファーゲート３、４はオフ、トランスファーゲート
５はオンとなって、これらのクロック信号Φ、ΦＢ用の
配線１、２間がショートされる。イコライズ信号ＣＥＱ
がローレベルになると、トランスファーゲート３、４は
オン、トランスファーゲート５はオフとなって、これら
のクロック信号Φ、ΦＢによりチャージポンプが駆動さ
れ、昇圧動作が行われる。
ロック信号Φ、ΦＢの立ち上がり／立ち下がりの遷移時
には、イコライズ信号ＣＥＱがハイレベルとなり、トラ
ンスファーゲート３、４はオフ、トランスファーゲート
５はオンとなって、これらのクロック信号Φ、ΦＢ用の
配線１、２間がショートされる。イコライズ信号ＣＥＱ
がローレベルになると、トランスファーゲート３、４は
オン、トランスファーゲート５はオフとなって、これら
のクロック信号Φ、ΦＢによりチャージポンプが駆動さ
れ、昇圧動作が行われる。
【００２１】この場合、クロック信号Φ用の配線１につ
ながっている寄生容量Ｃp 、Ｃpsに加わる電圧はＶ
cc（または０Ｖ）、クロック信号ΦＢ用の配線２につな
がっている寄生容量Ｃp 、Ｃpsに加わる電圧は０Ｖ（ま
たはＶcc）となっているが、上述のようにこれらの配線
１、２間をショートさせたときには、いずれもほぼＶcc
／２になり、したがって０ＶからＶccに昇圧しようとし
ていたうちの半分の電圧分の昇圧はＶcc電源から電流を
供給しなくても行うことができる。
ながっている寄生容量Ｃp 、Ｃpsに加わる電圧はＶ
cc（または０Ｖ）、クロック信号ΦＢ用の配線２につな
がっている寄生容量Ｃp 、Ｃpsに加わる電圧は０Ｖ（ま
たはＶcc）となっているが、上述のようにこれらの配線
１、２間をショートさせたときには、いずれもほぼＶcc
／２になり、したがって０ＶからＶccに昇圧しようとし
ていたうちの半分の電圧分の昇圧はＶcc電源から電流を
供給しなくても行うことができる。
【００２２】したがって、このときの寄生容量Ｃp 、Ｃ
psの充放電電流は Ｉs ＝（Ｃps＋Ｃs ）・Ｖcc・ｆ・Ｎ／２ （４） となり、従来の半分に低減される。具体的には、Ｎ＝４
とすると、従来はＩs ＝１３ｍＡであったのが、Ｉs ＝
６．６ｍＡとなる。
psの充放電電流は Ｉs ＝（Ｃps＋Ｃs ）・Ｖcc・ｆ・Ｎ／２ （４） となり、従来の半分に低減される。具体的には、Ｎ＝４
とすると、従来はＩs ＝１３ｍＡであったのが、Ｉs ＝
６．６ｍＡとなる。
【００２３】以上のように、この第１の実施形態によれ
ば、昇圧回路を構成するチャージポンプ列を駆動する互
いに逆相のクロック信号Φ、ΦＢの立ち上がり／立ち下
がりの遷移時にこれらのクロック信号Φ、ΦＢ用の配線
１、２間をショートさせるようにしていることにより、
チャージポンプのキャパシタの寄生容量の充放電電流を
従来の半分と大幅に低減することができ、これによって
低消費電力化を図ることができる。
ば、昇圧回路を構成するチャージポンプ列を駆動する互
いに逆相のクロック信号Φ、ΦＢの立ち上がり／立ち下
がりの遷移時にこれらのクロック信号Φ、ΦＢ用の配線
１、２間をショートさせるようにしていることにより、
チャージポンプのキャパシタの寄生容量の充放電電流を
従来の半分と大幅に低減することができ、これによって
低消費電力化を図ることができる。
【００２４】この第１の実施形態による昇圧回路は、Ｖ
ccが２．７Ｖ以下のフラッシュメモリにおける昇圧電源
に用いて特に好適なものであり、このようなフラッシュ
メモリは電源として電池を用いる携帯用電子機器に用い
て好適なものである。
ccが２．７Ｖ以下のフラッシュメモリにおける昇圧電源
に用いて特に好適なものであり、このようなフラッシュ
メモリは電源として電池を用いる携帯用電子機器に用い
て好適なものである。
【００２５】図３はこの発明の第２の実施形態による昇
圧回路を示す。この昇圧回路は、図４および図５に示す
ようなクロックトインバータ（Clocked Inverter) を用
いたものである。
圧回路を示す。この昇圧回路は、図４および図５に示す
ようなクロックトインバータ（Clocked Inverter) を用
いたものである。
【００２６】図３に示すように、この第２の実施形態に
よる昇圧回路においては、クロック信号Φ１用の配線１
にインバータ７およびクロックトインバータ８が設けら
れ、クロック信号Φ２用の配線２にクロックトインバー
タ９が設けられている。ここで、インバータ７およびク
ロックトインバータ９のそれぞれの入力端子には、図６
Ａに示すようなクロック信号Φが供給されるようになっ
ている。また、クロックトインバータ８、９のそれぞれ
の制御端子およびトランスファーゲート５のｎ側入力端
子には、図６Ｂに示すような、クロック信号Φの立ち上
がり／立ち下がりの遷移時にハイレベルとなる所定のパ
ルス幅を有するイコライズ信号ＣＥＱが供給されるよう
になっている。さらに、トランスファーゲート５のｐ側
入力端子には、インバータ６によりイコライズ信号ＣＥ
Ｑを反転した信号が供給されるようになっている。チャ
ージポンプの構成は第１の実施形態による昇圧回路と同
様である。
よる昇圧回路においては、クロック信号Φ１用の配線１
にインバータ７およびクロックトインバータ８が設けら
れ、クロック信号Φ２用の配線２にクロックトインバー
タ９が設けられている。ここで、インバータ７およびク
ロックトインバータ９のそれぞれの入力端子には、図６
Ａに示すようなクロック信号Φが供給されるようになっ
ている。また、クロックトインバータ８、９のそれぞれ
の制御端子およびトランスファーゲート５のｎ側入力端
子には、図６Ｂに示すような、クロック信号Φの立ち上
がり／立ち下がりの遷移時にハイレベルとなる所定のパ
ルス幅を有するイコライズ信号ＣＥＱが供給されるよう
になっている。さらに、トランスファーゲート５のｐ側
入力端子には、インバータ６によりイコライズ信号ＣＥ
Ｑを反転した信号が供給されるようになっている。チャ
ージポンプの構成は第１の実施形態による昇圧回路と同
様である。
【００２７】この第２の実施形態による昇圧回路の動作
は、第１の実施形態による昇圧回路の動作と実質的に同
様である。すなわち、クロック信号Φの立ち上がり／立
ち下がりの遷移時、したがって互いに逆相のクロック信
号Φ１、Φ２の立ち上がり／立ち下がりの遷移時に、イ
コライズ信号ＣＥＱがハイレベルとなり、クロックトイ
ンバータ８、９は非導通状態、トランスファーゲート５
はオンとなって、これらのクロック信号Φ１、Φ２用の
配線１、２間がショートされる。イコライズ信号ＣＥＱ
がローレベルになると、クロックトインバータ８、９は
導通状態、トランスファーゲート５はオフとなって、こ
れらのクロック信号Φ１、Φ２によりチャージポンプが
駆動され、昇圧動作が行われる。
は、第１の実施形態による昇圧回路の動作と実質的に同
様である。すなわち、クロック信号Φの立ち上がり／立
ち下がりの遷移時、したがって互いに逆相のクロック信
号Φ１、Φ２の立ち上がり／立ち下がりの遷移時に、イ
コライズ信号ＣＥＱがハイレベルとなり、クロックトイ
ンバータ８、９は非導通状態、トランスファーゲート５
はオンとなって、これらのクロック信号Φ１、Φ２用の
配線１、２間がショートされる。イコライズ信号ＣＥＱ
がローレベルになると、クロックトインバータ８、９は
導通状態、トランスファーゲート５はオフとなって、こ
れらのクロック信号Φ１、Φ２によりチャージポンプが
駆動され、昇圧動作が行われる。
【００２８】そして、配線１、２間をショートさせたと
きには、クロック信号Φ１用の配線１につながっている
寄生容量Ｃp 、Ｃpsに加わる電圧およびクロック信号Φ
２用の配線２につながっている寄生容量Ｃp 、Ｃpsに加
わる電圧はいずれもほぼＶcc／２になり、したがって０
ＶからＶccに昇圧しようとしていたうちの半分の電圧分
の昇圧はＶcc電源から電流を供給しなくても行うことが
できる。
きには、クロック信号Φ１用の配線１につながっている
寄生容量Ｃp 、Ｃpsに加わる電圧およびクロック信号Φ
２用の配線２につながっている寄生容量Ｃp 、Ｃpsに加
わる電圧はいずれもほぼＶcc／２になり、したがって０
ＶからＶccに昇圧しようとしていたうちの半分の電圧分
の昇圧はＶcc電源から電流を供給しなくても行うことが
できる。
【００２９】なお、この第２の実施形態におけるイコラ
イズ信号ＣＥＱのタイミングは第１の実施形態における
イコライズ信号ＣＥＱのタイミングと少し異なるが、第
１の実施形態におけるイコライズ信号ＣＥＱに比べて、
この第２の実施形態におけるイコライズ信号ＣＥＱの方
がつくりやすい。
イズ信号ＣＥＱのタイミングは第１の実施形態における
イコライズ信号ＣＥＱのタイミングと少し異なるが、第
１の実施形態におけるイコライズ信号ＣＥＱに比べて、
この第２の実施形態におけるイコライズ信号ＣＥＱの方
がつくりやすい。
【００３０】この第２の実施形態によっても、第１の実
施形態と同様な利点を得ることができる。
施形態と同様な利点を得ることができる。
【００３１】以上、この発明の実施形態について具体的
に説明したが、この発明は、上述の実施形態に限定され
るものではなく、この発明の技術的思想に基づく各種の
変形が可能である。
に説明したが、この発明は、上述の実施形態に限定され
るものではなく、この発明の技術的思想に基づく各種の
変形が可能である。
【００３２】例えば、上述の第１および第２の実施形態
において、互いに逆相のクロック信号の立ち上がり／立
ち下がりの遷移時にこれらのクロック信号用の配線間を
ショートさせるために用いられている回路は例に過ぎ
ず、必要に応じてこれらと異なる回路を用いてもよい。
において、互いに逆相のクロック信号の立ち上がり／立
ち下がりの遷移時にこれらのクロック信号用の配線間を
ショートさせるために用いられている回路は例に過ぎ
ず、必要に応じてこれらと異なる回路を用いてもよい。
【００３３】
【発明の効果】以上説明したように、この発明による半
導体装置によれば、互いに逆相のクロック信号の立ち上
がり／立ち下がりの遷移時にこれらの互いに逆相のクロ
ック信号用の配線間を短絡するように構成されているこ
とにより、チャージポンプのキャパシタの寄生容量の充
放電電流を大幅に低減することができ、これによって低
消費電力化を図ることができる。
導体装置によれば、互いに逆相のクロック信号の立ち上
がり／立ち下がりの遷移時にこれらの互いに逆相のクロ
ック信号用の配線間を短絡するように構成されているこ
とにより、チャージポンプのキャパシタの寄生容量の充
放電電流を大幅に低減することができ、これによって低
消費電力化を図ることができる。
【図１】この発明の第１の実施形態による昇圧回路を示
す回路図である。
す回路図である。
【図２】この発明の第１の実施形態による昇圧回路の動
作を説明するためのタイミングチャートである。
作を説明するためのタイミングチャートである。
【図３】この発明の第２の実施形態による昇圧回路を示
す回路図である。
す回路図である。
【図４】この発明の第２の実施形態による昇圧回路にお
いて用いられるクロックトインバータの記号を示す略線
図である。
いて用いられるクロックトインバータの記号を示す略線
図である。
【図５】この発明の第２の実施形態による昇圧回路にお
いて用いられるクロックトインバータを示す回路図であ
る。
いて用いられるクロックトインバータを示す回路図であ
る。
【図６】この発明の第２の実施形態による昇圧回路の動
作を説明するためのタイミングチャートである。
作を説明するためのタイミングチャートである。
【図７】従来の昇圧電源を示すブロック図である。
【図８】従来の昇圧回路を示す回路図である。
【図９】従来の昇圧回路の動作を説明するためのタイミ
ングチャートである。
ングチャートである。
【図１０】従来の昇圧回路におけるチャージポンプ列の
一つのノードについての容量の等価回路図である。
一つのノードについての容量の等価回路図である。
Ｃp ・・・キャパシタ、Ｄp ・・・昇圧ダイオード、
１、２・・・配線、３、４、５・・・トランスファーゲ
ート、８、９・・・クロックトインバータ
１、２・・・配線、３、４、５・・・トランスファーゲ
ート、８、９・・・クロックトインバータ
Claims (3)
- 【請求項１】 互いに逆相のクロック信号により駆動さ
れるチャージポンプを用いた昇圧回路を有する半導体装
置において、 上記互いに逆相のクロック信号の立ち上がり／立ち下が
りの遷移時に上記互いに逆相のクロック信号用の配線間
を短絡するように構成されていることを特徴とする半導
体装置。 - 【請求項２】 上記互いに逆相のクロック信号用の配線
間にスイッチが設けられ、このスイッチを上記互いに逆
相のクロック信号の立ち上がり／立ち下がりの遷移時に
オンさせることにより上記互いに逆相のクロック信号用
の配線間を短絡するようにしたことを特徴とする請求項
１記載の半導体装置。 - 【請求項３】 上記チャージポンプは２段以上縦続接続
されていることを特徴とする請求項１記載の半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2924997A JPH10228793A (ja) | 1997-02-13 | 1997-02-13 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2924997A JPH10228793A (ja) | 1997-02-13 | 1997-02-13 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10228793A true JPH10228793A (ja) | 1998-08-25 |
Family
ID=12270999
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2924997A Abandoned JPH10228793A (ja) | 1997-02-13 | 1997-02-13 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10228793A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006129127A (ja) * | 2004-10-29 | 2006-05-18 | Olympus Corp | 電圧供給回路及びそれを用いた固体撮像装置 |
| JP2006180692A (ja) * | 2004-12-20 | 2006-07-06 | Samsung Electronics Co Ltd | 電荷ポンプ回路及び電荷ポンプ方法 |
| JP2007501599A (ja) * | 2003-08-06 | 2007-01-25 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 低電力チャージポンプ |
| JP2012098314A (ja) * | 2010-10-29 | 2012-05-24 | Rohm Co Ltd | 半導体チップおよびそれを用いた画像表示装置 |
-
1997
- 1997-02-13 JP JP2924997A patent/JPH10228793A/ja not_active Abandoned
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007501599A (ja) * | 2003-08-06 | 2007-01-25 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 低電力チャージポンプ |
| JP2006129127A (ja) * | 2004-10-29 | 2006-05-18 | Olympus Corp | 電圧供給回路及びそれを用いた固体撮像装置 |
| JP2006180692A (ja) * | 2004-12-20 | 2006-07-06 | Samsung Electronics Co Ltd | 電荷ポンプ回路及び電荷ポンプ方法 |
| JP2012098314A (ja) * | 2010-10-29 | 2012-05-24 | Rohm Co Ltd | 半導体チップおよびそれを用いた画像表示装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20041222 |
|
| RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20050107 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20060630 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060801 |
|
| A762 | Written abandonment of application |
Free format text: JAPANESE INTERMEDIATE CODE: A762 Effective date: 20060810 |