JP2006180692A - 電荷ポンプ回路及び電荷ポンプ方法 - Google Patents

Abstract

【課題】電荷ポンプ回路及び電荷ポンプ方法を提供する。
【解決手段】それぞれ電荷を伝達する出力ノード、クロック信号が入力されるポンピングノード、及び出力ノードとポンピングノードとの間に連結して電荷を保存するためのポンピングキャパシタを備える複数の電荷ポンプセルで構成され、複数のクロック信号に応答してチャージ／ディスチャージ動作とプリチャージ動作とを反復する電荷ポンプ回路である。これにより、プリチャージ動作において、初めに低い電圧の出力ノードから高い電圧の出力ノードに単方向性の電荷伝達を行って高電圧を発生させる。
【選択図】図７

Description

本発明は、電荷ポンプ回路及び電荷ポンプ方法に係り、具体的には、チャージ動作とプリチャージ動作とを反復して高電圧を発生させる電荷ポンプ回路及び電荷ポンプ方法で、電荷の消耗を最小化し、プリチャージ動作時にプリチャージする電荷量を増加させうる電荷ポンプ回路及び電荷ポンプ方法に関する。

電荷ポンプ回路の動作は、一方のノードのキャパシタをドライバーでチャージしつつ、隣接するノードのキャパシタをディスチャージする方式で行われうる。この場合の電荷の消耗は、キャパシタンスと供給電圧との積に比例しうる。このような電荷消耗を減らすために、一方のノードのチャージ後に接地ノードでディスチャージする前に隣接するノードでプレディスチャージ（またはプリチャージ）した後、隣接するノードとの連結を切り、接地ノードでディスチャージを完了する方式を利用する。

このように、チャージ動作とプリチャージ動作とを反復しつつ、電荷ポンピングを行えば、隣接するノードの立場では、チャージされねばならないステップで隣接ノードからプリチャージが先に行われ、外部電源電圧から残りの電荷のチャージがなされるので、チャージを行う時に消耗される電荷量が減少しうる。

図１は、一般的な高電圧発生回路を示すブロック図である。図１を参照すれば、高電圧発生回路１０は、オシレータ１１、クロック生成器１２、電荷ポンプ回路１３、及びレギュレータ１４を備える。オシレータ１１は、クロック生成器１２の動作をトリガーするためのオシレーション信号ＯＳＣを発生させ、一般的にイネーブル信号ＥＮによって初期動作するリングオシレータで具現される。クロック生成器１２は、オシレーション信号ＯＳＣによってトリガーされ、電荷ポンプ回路１３の動作を制御するためのクロック信号を発生させる。電荷ポンプ回路１３は、複数の電荷ポンプセルで構成され、クロック信号発生器１２から出力されたクロック信号によってチャージ動作とプリチャージ動作とを反復してポンピング動作を行い、半導体回路に必要な高電圧を出力する。レギュレータ１４は、電荷ポンプ回路１３から出力された出力電圧が所望のレベルに到達すれば、オシレータ１１をターンオフさせるためのリセット信号ＲＳＴを出力する。すなわち、レギュレータ１４は、電荷ポンプ回路１３の出力電圧を所望のレベルに到達させるようにオシレータ１１の動作を制御する役割を行う。

図２は、一般的な電荷ポンプ回路を示す回路図であり、図３は、図２の電荷ポンプ回路を駆動するクロック信号のタイミング図である。

図２は、電荷ポンプ回路２０の複数の電荷ポンプセルのうちの一部を示す。電荷ポンプ回路２０は、図２に示したセルが直列連結されて、電荷をポンピングすることによって高電圧を発生させる。図２を参照すれば、電荷ポンプ回路２０は、電荷ポンピング用キャパシタ（以下、ポンピングキャパシタＣｐ）で入力された電荷を高い電位に上げて次のセルに出力する。例えば、第ｉ（ここで“ｉ”は１以上の整数）のセルの電圧出力ノードＮ（ｉ）に連結されたポンピングキャパシタＣｐをチャージクロック信号ｎＰｈ１を利用して高電圧で駆動し、再びスイッチングクロック信号Ｐｈ１ａをハイレベルに上げれば、第ｉのセルの出力ノードＮ（ｉ）の電荷が第（ｉ＋１）のセルの出力ノードＮ（ｉ＋１）に移動する。このとき、チャージクロック信号ｎＰｈ１，ｎＰｈ２によって駆動されるキャパシタは、ポンピングキャパシタＣｐ、第１寄生キャパシタＣｃ、第２寄生キャパシタＣｓとなる。第１寄生キャパシタＣｃは、ポンピングキャパシタＣｐの寄生キャパシタにポンピングキャパシタＣｐの構成時に発生し、第２寄生キャパシタＣｓは、ストレーキャパシタであって各ノードに連結された寄生キャパシタを表す。

図２の電荷ポンプ回路２０で、電荷ポンピング時に消耗される電荷量は、平均Ｖｄｄ×（Ｃｐ＋Ｃｃ）×Ｎである。ここで、Ｎは、電荷ポンプセルの数を意味する。そして、電荷ポンピングの効率Ｅは、Ｅ＝Ｑ＿ｌｏａｄ／Ｑ＿ｃｏｎｓｕｍｅｄ＝｛Ｃｐ／（Ｃｐ＋Ｃｓ）×（Ｎ＋１）×Ｖｄｄ−Ｖ＿ｔａｒｇｅｔ｝／｛Ｎ^２×Ｖｄｄ×（Ｃｐ＋Ｃｃ）｝となる。ここで、Ｑ＿ｌｏａｄは、ロード、すなわち出力ノードに伝達される電荷量であり、Ｑ＿ｃｏｍｓｕｍｅｄは、ポンピング駆動時に消耗される電荷量であり、Ｖｄｄは、入力電圧であり、Ｖ＿ｔａｒｇｅｔは、ロードの出力電圧であり、Ｎは、電荷ポンプセルの数を意味する。

電荷ポンピングの効率を最大化するためには、Ｃｓ、Ｃｃを除去せねばならないが、それは、電荷伝達方式とポンピングキャパシタＣｐの構成とによって決定される事項であって、除去できない制約条件となる。

また、このような電荷ポンピング方式の問題点は、ポンピングキャパシタをチャージするのに使用した電荷を次のステップでディスチャージするという点である。したがって、ディスチャージされる電荷量を減らし、電荷ポンプの効率Ｅを高めるために、従来の他の電荷ポンプ回路は、ポンピングキャパシタにチャージされた電荷をディスチャージする前に、隣接するポンピングキャパシタと電荷を分配する方式を使用する。

図４は、電荷を分配する従来の電荷ポンプ回路を示す回路図であり、図５は、図４の電荷ポンプ回路を駆動するクロック信号のタイミング図である。

図４に示した電荷ポンプ回路４０は、図５のクロック信号を利用して第ｉのセルの出力ノードＮ（ｉ）、第（ｉ＋１）のセルの出力ノードＮ（ｉ＋１）の電荷をチャージ／ディスチャージするとき、先に各ノードに存在する初期電荷を分配した後に残りの電荷をチャージ／ディスチャージする方式を利用して電荷の消耗を減らす。例えば、第ｉのセルの出力ノードＮ（ｉ）のポンピングキャパシタＣｐのクロックが０［Ｖ］であり、第（ｉ＋１）のセルの出力ノードＮ（ｉ＋１）に連結されたポンピングキャパシタＣｐのクロックがＶｄｄであるとき、次のステップで、直ぐ出力ノードＮ（ｉ）のポンピングキャパシタＣｐは電荷をチャージし、出力ノードＮ（ｉ＋１）のポンピングキャパシタＣｐは、電荷をディスチャージする前に、プリチャージクロック信号Ｐｈ３をＶｄｄにイネーブルさせて、出力ノードＮ（ｉ）及び出力ノードＮ（ｉ＋１）に連結された各キャパシタの電荷を分配させる。このように電荷をプリチャージすることによって、出力ノードＮ（ｉ）は、隣接するＮ（ｉ＋１）との電荷分配を通じて電圧がＶｄｄ／２に上昇し、出力ノードＮ（ｉ＋１）は、電圧がＶｄｄ／２に下降する。このとき、プリチャージクロック信号Ｐｈ３を０［Ｖ］にディセーブルさせた後、出力ノードＮ（ｉ）に連結されたポンピングキャパシタＣｐにＶｄｄクロックを印加し、出力ノードＮ（ｉ＋１）に連結されたポンピングキャパシタＣｐに０［Ｖ］を印加すれば、出力ノードＮ（ｉ）に連結されたポンピングキャパシタは、Ｖｄｄ／２からＶｄｄにチャージされ、出力ノードＮ（ｉ＋１）に連結されたポンピングキャパシタは、Ｖｄｄ／２から０［Ｖ］にディスチャージされる。これにより、従来の電荷ポンプ回路４０は、各キャパシタのチャージに消耗される電荷量を減らせる。

一方、図４の電荷ポンプ回路４０は、電荷のプリチャージ中に電荷伝達トランジスタ４２をオフ状態に維持して、Ｎ（ｉ＋１）ノードからＮ（ｉ）ノードへの電荷の逆流を防止する。

図６は、従来の電荷ポンプ回路のプリチャージ動作時の回路状態を示す。

図６の電荷ポンプ回路６０でポンピングキャパシタＣｐと第２寄生キャパシタＣｓとは、直列連結で構成され、各ノードに分配される電荷量は、Ｖｄｄ／２×［Ｃｃ＋｛Ｃｐ×Ｃｓ／Ｃｐ＋Ｃｓ｝］となる。電荷ポンプ回路６０の各ノードの第２寄生キャパシタＣｓのキャパシタンスは、ポンピング効率を低下しうる。また、寄生キャパシタＣｃ及びＣｓのキャパシタンスは、ポンピングキャパシタＣｐのキャパシタンスに比べて小さいので、分配される電荷量は、Ｖｄｄ／２×（Ｃｃ＋Ｃｓ）となるが、ポンピング効率の上昇は大きくない。

本発明が解決しようとする技術的課題は、電荷のプリチャージ時に伝達される電荷量を増加させてポンピング効率を高めうる電荷ポンプ回路及び電荷ポンプ方法を提供することである。

前記課題を達成するために、本発明の特徴による高電圧発生用の電荷ポンプ回路は、電荷を伝達する出力ノード、クロック信号を受信するポンピングノード、及び前記出力ノードと前記ポンピングノードとの間に連結されて電荷を保存するポンピングキャパシタをそれぞれ備える複数の電荷ポンプセルで構成され、複数のクロック信号に応答してチャージ／ディスチャージ動作とプリチャージ動作とを反復し、前記電荷ポンプ回路は、前記プリチャージ動作において低い電圧の出力ノードから高い電圧の出力ノードに単方向性電荷伝達を行う。

望ましくは、前記プリチャージ動作で、第ｉ（ここで“ｉ”は１以上の整数）のセルの出力ノードの電圧が前記第ｉのセルの隣接する第（ｉ＋１）のセルの出力ノードの電圧と同一になれば、前記第ｉのセルの出力ノードと前記第（ｉ＋１）のセルの出力ノードとが連結されて前記電荷伝達が行われる。前記電荷ポンプ回路が前記チャージ／ディスチャージ動作を行う場合、前記第ｉのセルの出力ノードと前記第ｉのセルに隣接する第（ｉ＋１）のセルの出力ノードとの連結は、オフとなる。

前記第ｉのセルのポンピングノードと前記第（ｉ＋１）のセルのポンピングノードとは、前記プリチャージ動作時にオンとなり、前記チャージ／ディスチャージ動作時にオフとなるスイッチを通じて連結されうる。望ましくは、前記スイッチは、前記プリチャージ動作時にイネーブルされるクロック信号に応答するトランジスタを備える。このとき、前記電荷ポンプ回路は、前記第ｉのセルの出力ノードと前記第（ｉ＋１）のセルの出力ノードとが、前記第ｉのセルの出力ノードがゲートに連結されたＮＭＯＳトランジスタに連結される。

望ましくは、前記電荷ポンプ回路の電荷ポンプセルそれぞれは、前記ポンピングノードと隣接する電荷ポンプセルのポンピングノードとの間に連結され、前記プリチャージ動作時にイネーブルされるクロック信号に応答する第１ ＮＭＯＳトランジスタと、前記出力ノードと隣接する電荷ポンプセルの出力ノードとの間に連結され、前記出力ノードの出力がゲートに連結された第２ ＮＭＯＳトランジスタと、をさらに備える。

望ましくは、前記電荷ポンプ回路の電荷ポンプセルそれぞれは、前記ポンピングノードと隣接する電荷ポンプセルのポンピングノードとの間に連結され、前記プリチャージ動作時にイネーブルされるクロック信号に応答する第１ ＮＭＯＳトランジスタと、前記出力ノードと隣接する電荷ポンプセルの出力ノードとの間に連結された第２ ＮＭＯＳトランジスタと、前記出力ノードと前記第２ ＮＭＯＳトランジスタのゲートとの間に連結された第３ ＮＭＯＳトランジスタと、前記第２ ＮＭＯＳトランジスタのゲートに連結された第２キャパシタと、をさらに備える。

望ましくは、前記電荷ポンプ回路の電荷ポンプセルそれぞれは、前記ポンピングノードと隣接する電荷ポンプセルのポンピングノードとの間に連結され、前記プリチャージ動作時にイネーブルされるクロック信号に応答するＮＭＯＳトランジスタと、前記出力ノードと隣接する電荷ポンプセルの出力ノードとの間に連結された第１ ＰＭＯＳトランジスタと、前記第１ ＰＭＯＳトランジスタのゲートに連結された第２キャパシタと、前記第１ ＰＭＯＳトランジスタのゲートと前記隣接する電荷ポンプセルの出力ノードとの間に直列連結された第２及び第３ ＰＭＯＳトランジスタと、前記第３ ＰＭＯＳトランジスタのゲートと前記隣接する電荷ポンプセルの出力ノードとの間に連結された第４ ＰＭＯＳトランジスタと、前記第３ ＰＭＯＳトランジスタのゲートに連結された第３キャパシタと、をさらに備え、前記第２ ＰＭＯＳトランジスタのゲートは、前記出力ノードに連結され、前記第４ ＰＭＯＳトランジスタのゲートは、前記第３ ＰＭＯＳトランジスタのゲートに連結される。

望ましくは、前記電荷ポンプ回路の電荷ポンプセルそれぞれは、前記ポンピングノードと隣接する電荷ポンプセルのポンピングノードとの間に連結され、前記プリチャージ動作時にイネーブルされるクロック信号に応答するＮＭＯＳトランジスタと、前記出力ノードと隣接する電荷ポンプセルの出力ノードとの間に連結された第１ ＰＭＯＳトランジスタと、前記第１ ＰＭＯＳトランジスタのゲートに連結された第２キャパシタと、前記第１ ＰＭＯＳトランジスタのゲートと前記隣接する電荷ポンプセルの出力ノードとの間に直列連結された第２及び第３ ＰＭＯＳトランジスタと、前記第３ ＰＭＯＳトランジスタのゲートと前記隣接する電荷ポンプセルの出力ノードとの間に連結された第４ ＰＭＯＳトランジスタと、前記第３ ＰＭＯＳトランジスタのゲートに連結された第３キャパシタと、をさらに備え、前記第２ ＰＭＯＳトランジスタのゲートは、前記第１ ＰＭＯＳトランジスタのゲートに連結され、前記第４ ＰＭＯＳトランジスタのゲートは、前記第３ ＰＭＯＳトランジスタのゲートに連結される。

本発明の他の実施例は、電荷を伝達する出力ノード、クロック信号を受信するポンピングノード、及び前記出力ノードと前記ポンピングノードとの間に連結されて電荷を保存するポンピングキャパシタをそれぞれ備える複数の電荷ポンプセルで構成された電荷ポンプ回路で、複数のクロック信号に応答してチャージ／ディスチャージ動作とプリチャージ動作とを反復して、高電圧を発生させる方法に関する。前記方法は、プリチャージイネーブルクロック信号に応答して、隣接する二つの電荷ポンプセルのポンピングノードを連結させるステップと、前記ポンピングノードを通じて伝えられた電荷を前記ポンピングキャパシタをチャージさせて、前記出力ノードの電圧を可変させるステップと、前記隣接する二つの電荷ポンプセルの出力ノードで低い基準電圧の出力ノードの電圧が前記高い基準電圧の出力ノードの電圧と同一になれば、前記二つの出力ノードを連結させるステップと、前記連結された二つの出力ノードを通じて電荷伝達がなされるステップと、を含む。

既存の電荷消耗減少方法は、ポンピングキャパシタに連結されたストレーキャパシタの電荷消耗の減少のみを具現した一方、本発明は、ポンピング動作時に電荷を伝達する二つのノードに連結された全てのキャパシタの電荷を減少するクロックスキームを使用して、ポンピング効率をさらに上昇させると共に、ストレーキャパシタが小さく発生するポンピング構造やキャパシタ構成について、従来の技術は、電荷減少がほとんどなされていない一方、本発明は、完壁な電荷減少を行える。

本発明と本発明の動作性の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施例を例示する添付図面及び添付図面に記載された内容を参照せねばならない。

以下、添付された図面を参照して本発明の望ましい実施例を説明することによって、本発明を詳細に説明する。各図面に提示された同じ参照符号は、同じ部材を表す。

図７は、本発明の電荷ポンプ回路の電荷プリチャージ時の回路状態を示す回路図である。

図７は、第ｉ（ここで“ｉ”は１以上の整数）のセルのポンピングノードＰ（ｉ）と第（ｉ＋１）のセルのポンピングノードＰ（ｉ＋１）との間のトランジスタ７２がオン状態となる場合を表し、第ｉのセルの出力ノードＮ（ｉ）と第（ｉ＋１）のセルの出力ノードＮ（ｉ＋１）との間は、ダイオード７４によって連結される。プリチャージ動作時に、前記第ｉのセルの出力ノードＮ（ｉ）と第（ｉ＋１）のセルの出力ノードＮ（ｉ＋１）との連結は、前記第ｉのセルの出力ノードＮ（ｉ）の電圧が第（ｉ＋１）のセルの出力ノードＮ（ｉ＋１）の電圧より低い時には、オフ状態であり、前記第ｉのセルの出力ノードＮ（ｉ）の電圧が第（ｉ＋１）のセルの出力ノードＮ（ｉ＋１）の電圧と同一になるか、または大きくなれば、オン状態となる。

図７の回路で、第ｉのセルのポンピングキャパシタＣｐのクロックが０［Ｖ］であり、第（ｉ＋１）のセルのポンピングキャパシタＣｐのクロックがＶｄｄである時点で、出力ノードＮ（ｉ）の電圧がＶｐｐ−αであり、出力ノードＮ（ｉ＋１）の電圧がＶｐｐと仮定する。次いで、プリチャージクロック信号Ｐｈ３がイネーブルされ、ポンピングノードＰ（ｉ）とポンピングノードＰ（ｉ＋１）とが連結されれば、ポンピングノードＰ（ｉ）は、０［Ｖ］からＶｄｄ／２まで上昇し、ポンピングノードＰ（ｉ＋１）は、ＶｄｄからＶｄｄ／２まで下降する。そして、前記ポンピングノードＰ（ｉ）の電圧上昇によって出力ノードＮ（ｉ）も同じ電荷量だけ上昇し、ポンピングノードＰ（ｉ＋１）の電圧下降によって出力ノードＮ（ｉ＋１）も同じ電荷量だけ下降する。このとき、出力ノードＮ（ｉ）のレベルが上昇し、出力ノードＮ（ｉ＋１）のレベルが下降しつつ、第ｉのセルの出力ノードＮ（ｉ）が第（ｉ＋１）のセルの出力ノードＮ（ｉ＋１）より高まり、二つの出力ノードＮ（ｉ）及びＮ（ｉ＋１）の連結は、オン状態となる。それにより、出力ノードＮ（ｉ）の電荷は、出力ノードＮ（ｉ＋１）に伝達されて同じ電圧レベルを維持する。

例えば、ポンピングノードＰ（ｉ）及びＰ（ｉ＋１）のポンピング電圧が２［Ｖ］と仮定し、１次電荷ポンピング後、出力ノードＮ（ｉ）が７［Ｖ］、出力ノードＮ（ｉ＋１）が８［Ｖ］と仮定する。プリチャージ動作時、ポンピングノードＰ（ｉ）の電圧は、０［Ｖ］から１［Ｖ］に上昇し、ポンピングノードＰ（ｉ＋１）の電圧は、２［Ｖ］から１［Ｖ］に下降する。このとき、最初にポンピングノードＰ（ｉ）の電圧が０［Ｖ］であり、ポンピングノードＰ（ｉ＋１）の電圧が２［Ｖ］であった時には、出力ノードＮ（ｉ）の電圧が出力ノードＮ（ｉ＋１）の電圧より低いため、図７のプリチャージ動作時のダイオード７４は、オフ状態となる。ポンピングノードＰ（ｉ）の電圧が０.５［Ｖ］となれば、ポンピングノードＰ（ｉ＋１）の電圧は１.５［Ｖ］、出力ノードＮ（ｉ）の電圧は７.５［Ｖ］、出力ノードＮ（ｉ＋１）の電圧は７.５［Ｖ］となる。それにより、出力ノードＮ（ｉ）及び出力ノードＮ（ｉ＋１）の電圧は、同一になり、前記二つのノード間の連結は、オン状態となる。

そして、ポンピングノードＰ（ｉ）が０.２５［Ｖ］だけ上昇し、０.７５［Ｖ］となり、ポンピングノードＰ（ｉ＋１）が０.２５［Ｖ］だけ下降し、１.２５［Ｖ］になれば、前記０.２５［Ｖ］の変化によって、出力ノードＮ（ｉ）は７.７５［Ｖ］となり、出力ノードＮ（ｉ＋１）は、７.２５［Ｖ］に変化しなければならない。しかし、前記二つの出力ノードが連結されているため、出力ノードＮ（ｉ）の電荷が出力ノードＮ（ｉ＋１）に伝えられて二つの出力ノードの電圧は、７.５［Ｖ］に固定される。

また、ポンピングノードＰ（ｉ）が０.２５［Ｖ］だけ再び上昇し、１［Ｖ］となり、ポンピングノードＰ（ｉ＋１）が０.２５［Ｖ］だけ再び下降し、１［Ｖ］になれば、前記０.２５［Ｖ］の変化によって、出力ノードＮ（ｉ）は７.７５［Ｖ］となり、出力ノードＮ（ｉ＋１）は、７.２５［Ｖ］に変化しなければならない。しかし、前記と同様に、前記二つの出力ノードが連結されているため、出力ノードＮ（ｉ）の電荷が出力ノードＮ（ｉ＋１）に伝えられて二つの出力ノードの電圧は、７.５［Ｖ］に固定される。

この過程を通じて図７の回路でのプリチャージ動作が完了する。次いで、プリチャージクロック信号Ｐｈ３をディセーブルさせて二つのポンピングノードＰ（ｉ）及びＰ（ｉ＋１）上のトランジスタ７２をオフとし、ポンピングノードＰ（ｉ）を２［Ｖ］に上げ、ポンピングノードＰ（ｉ＋１）を０［Ｖ］に下げて、出力ノードＮ（ｉ）のポンピングキャパシタＣｐは、電荷をチャージし、出力ノードＮ（ｉ＋１）のポンピングキャパシタＣｐは、電荷をディスチャージし、電荷ポンピング動作を進める。

前記プリチャージ動作時に、出力ノードＮ（ｉ）と出力ノードＮ（ｉ＋１）との電圧が同一になれば、前記二つの出力ノード間の連結は、オン状態となって相互連結される。それにより、前記ポンピングキャパシタＣｐ、第１寄生キャパシタＣｃ及び第２寄生キャパシタＣｓは、直列連結ではなく並列連結される。したがって、全体キャパシタンスが従来の直列連結に比べて顕著に大きくなり、これにより、電荷分配量も多くなりうる。すなわち、二つの出力ノード間の連結がオフ状態である時には、一つの電荷ポンプセルのキャパシタンスは、Ｃｃ＋Ｃｐ／／Ｃｓ（＝Ｃｃ＋（Ｃｐ×Ｃｓ）／（Ｃｐ＋Ｃｓ））となるが、二つの出力ノード間の連結がオン状態である時には、前記キャパシタンスは、Ｃｃ＋Ｃｐ＋Ｃｓとなる。

前述したプリチャージの例に基づいて、それを具体的に説明すれば、図７の回路においてプリチャージ動作時に、前記ポンピングノードＰ（ｉ）が０［Ｖ］から０.５［Ｖ］に変わる間に分配される電荷量は、二つの出力ノード間の連結がオフ状態であるため、０.５［Ｖ］×（Ｃｃ＋Ｃｐ／／Ｃｓ）となり、前記ポンピングノードＰ（ｉ）が０.５［Ｖ］から１［Ｖ］に変わる間に分配される電荷量は、二つの出力ノード間の連結がオン状態であるため、０.５［Ｖ］×（Ｃｃ＋Ｃｐ＋Ｃｓ）となる。

一方、実際の回路具現では、二つの出力ノードＮ（ｉ）及びＮ（ｉ＋１）間には、しきい値電圧が存在する。例えば、図７のダイオード７４は、一つのトランジスタで構成される場合、約０.５［Ｖ］のしきい値電圧を有すると仮定する。この場合には、ポンピングノードＰ（ｉ）の電圧が０［Ｖ］から０.７５［Ｖ］に変わり、出力ノードＮ（ｉ）の電圧が７［Ｖ］から７.７５［Ｖ］に変わり、出力ノードＮ（ｉ＋１）の電圧が８［Ｖ］から７.２５［Ｖ］に変わる間ではオフ状態に存在し、ポンピングノードＰ（ｉ）の電圧が０.７５［Ｖ］から１［Ｖ］に変わる間では、二つの出力ノード間の電圧がオン状態に存在する。この場合には、図７の回路においてプリチャージ動作時に、前記ポンピングノードＰ（ｉ）が０［Ｖ］から０.７５［Ｖ］に変わる間に分配される電荷量は、二つの出力ノード間の連結がオフ状態であるため、０.７５［Ｖ］×（Ｃｃ＋Ｃｐ／／Ｃｓ）となり、前記ポンピングノードＰ（ｉ）が０.７５［Ｖ］から１［Ｖ］に変わる間に分配される電荷量は、二つの出力ノード間の連結がオン状態であるため、０.２５［Ｖ］×（Ｃｃ＋Ｃｐ＋Ｃｓ）となる。

一方、従来の技術によるプリチャージ動作では、二つの出力ノードＮ（ｉ）及びＮ（ｉ＋１）間がオフとなっているため、分配される電荷量は、１／２×Ｖｄｄ（Ｃｐ／／Ｃｓ＋Ｃｃ）、すなわち１［Ｖ］×（Ｃｐ／／Ｃｓ＋Ｃｃ）となる。そして、寄生キャパシタＣｓのキャパシタンスがポンピングキャパシタＣｐのキャパシタンスよりはるかに小さいため、前記分配される電荷量は、１［Ｖ］×（Ｃｓ＋Ｃｃ）となる。一方、本発明によるプリチャージ動作では、分配される電荷量は、前記例で、０.５［Ｖ］（Ｃｐ／／Ｃｓ＋Ｃｃ）＋０.５［Ｖ］（Ｃｐ＋Ｃｓ＋Ｃｃ）となる。同様に、寄生キャパシタＣｓのキャパシタンスがポンピングキャパシタＣｐのキャパシタンスよりはるかに小さいため、前記分配される電荷量は、０.５［Ｖ］（Ｃｓ＋Ｃｃ）＋０.５［Ｖ］（Ｃｐ＋Ｃｓ＋Ｃｃ）となり、従来の技術による電荷ポンプ回路より分配される電荷量が０.５［Ｖ］×Ｃｐだけ増加する。また、二つの出力ノードＮ（ｉ）及びＮ（ｉ＋１）間のしきい値電圧を考慮するとしても、前記例で、分配される電荷量は、０.７５［Ｖ］（Ｃｓ＋Ｃｃ）＋０.２５［Ｖ］（Ｃｐ＋Ｃｃ＋Ｃｓ）となり、従来の技術に比べて、０.２５［Ｖ］×Ｃｐだけ増加する。ここで、ポンピングキャパシタＣｐのキャパシタンスが寄生キャパシタＣｓ，Ｃｃのキャパシタンスよりはるかに大きいということを勘案すれば、従来の技術に比べて、本発明は、分配される電荷量の増加率がはるかに大きいということが分かる。

ここで、電荷ポンプ回路のプリチャージ時に分配される電荷量は、チャージ／ディスチャージ動作時に消耗される電荷量から除外されるため、プリチャージ時に分配される電荷量が多いというのは、電荷ポンプ回路のチャージ／ディスチャージ動作時に消耗される電荷量が減るということを意味する。すなわち、前述した例で、本発明による電荷ポンプ回路７０は、従来の技術に比べて各電荷ポンプセル当たり０.５［Ｖ］×Ｃｐまたは０.２５［Ｖ］×Ｃｐだけの電荷消耗が減少する。

以下、本発明による電荷ポンプ回路のプリチャージ動作を利用した場合の電荷消耗減少量を従来の技術と比較して説明する。

ポンピングノードＰ（ｉ）が０［Ｖ］からＶｄｄ／２に上昇すれば、出力ノードＮ（ｉ）は、Ｖｐｐ−αからＶｐｐ−α＋Ｖｄｄ／２に上昇し、ポンピングノードＰ（ｉ＋１）がＶｄｄからＶｄｄ／２に下降すれば、出力ノードＮ（ｉ＋１）は、ＶｐｐからＶｐｐ−Ｖｄｄ／２に下降する。また、二つの出力ノードＮ（ｉ）及びＮ（ｉ＋１）が連結されるため、二つの出力ノードの電圧は、二つの電圧の平均（Ｖｐｐ−α＋Ｖｄｄ／２）＋（Ｖｐｐ−Ｖｄｄ／２）｝／２、すなわち、Ｖｐｐ−α／２となる。

したがって、出力ノードＮ（ｉ）に連結されたポンピングキャパシタＣｐが出力ノードＮ（ｉ＋１）と連結されるとき、ポンピングキャパシタＣｐの電荷量は、（Ｖｐｐ−α＋Ｖｄｄ／２）−（Ｖｐｐ−α／２）となる。結局、出力ノードＮ（ｉ）に連結されたキャパシタが得た分配された電荷量は、｛Ｃｃの電荷量｝＋｛Ｎ（ｉ）からＮ（ｉ＋１）に移動して残った電荷量｝＋｛Ｎ（ｉ）からＮ（ｉ＋１）に移動した電荷量｝となる。これは、｛Ｃｃ×Ｖｄｄ／２｝＋｛Ｃｐ／／Ｃｓ×α／２｝＋｛［Ｃｐ／／（２×Ｃｐ＋２×Ｃｓ）］×（Ｖｄｄ／２−α／２）｝となる。ここでポンピングキャパシタ（Ｃｐ）のキャパシタンスは、寄生キャパシタＣｓ，Ｃｃのキャパシタンスよりはるかに大きいため、前記分配された電荷量は、｛Ｃｃ×Ｖｄｄ／２｝＋｛Ｃｓ×α／２｝＋｛Ｃｐ×（Ｖｄｄ−α）／３｝となる。

一方、電荷ポンプ回路の構成上、出力電圧がＶｐｐ、ポンピング電圧がＶｄｄ、そして電荷ポンプセルの数がＮ個で構成されたとき、各ノードの電圧差は、準静的状態で（Ｖｐｐ−Ｖｄｄ）／Ｎである。それにより、α＝２×（Ｖｐｐ−Ｖｄｄ）／Ｎであるので、各電荷ポンプセルの電荷消耗減少量は、｛Ｃｃ×Ｖｄｄ／２｝＋｛Ｃｓ×（Ｖｐｐ−Ｖｄｄ）／Ｎ｝＋｛Ｃｐ×｛（Ｎ＋２）×Ｖｄｄ−２×Ｖｐｐ｝／（３×Ｎ）｝である。出力電荷量／消耗電荷量で考慮すれば、従来の電荷ポンピング効率Ｅは、Ｅ≒［｛（Ｎ＋１）×Ｖｄｄ−Ｖｐｐ｝／Ｎ］／［Ｎ×Ｖｄｄ］として与えられる。そして、本発明による電荷ポンプ回路のプリチャージ動作を通じた電荷消耗の減少量を考慮すれば、電荷ポンピングの効率Ｅは、Ｅ≒［｛（Ｎ＋１）×Ｖｄｄ−Ｖｐｐ｝／Ｎ］／［Ｎ×Ｖｄｄ−｛（Ｎ＋２）×Ｖｄｄ−２×Ｖｐｐ｝／３］となって、電荷ポンピングの効率が上昇することが分かる。

図８は、図７の回路状態を具現した本発明の一実施例による電荷ポンプ回路図である。図９は、図８に示された電荷ポンプ回路を駆動するクロック信号のタイミング図である。

図８を参照すれば、電荷ポンプ回路８０は、複数の電荷ポンプセルが直列連結されて具現される。第ｉ（ここで“ｉ”は１以上の整数）の電荷ポンプセル８２の構成を参照すれば、ポンピング電圧が印加されるポンピングノードＰ（ｉ）と高電圧が発生する出力ノードＮ（ｉ）との間にポンピングキャパシタＣｐを含み、前記ポンピングキャパシタＣｐには、第１寄生キャパシタＣｃが連結され、出力ノードＮ（ｉ）には、第２寄生キャパシタＣｓが連結される。第ｉの電荷ポンプセルのポンピングノードＰ（ｉ）と第（ｉ＋１）の電荷ポンプセルのポンピングノードＰ（ｉ＋１）との間には、プリチャージ動作の具現のためのトランジスタ８４が連結される。また、第ｉの電荷ポンプセルの出力ノードＮ（ｉ）と第（ｉ＋１）の電荷ポンプセルの出力ノードＮ（ｉ＋１）との間には、電荷伝達用トランジスタ８６が連結され、前記トランジスタ８６のゲートは、出力ノードＮ（ｉ）に連結されてダイオード機能を行う。

ポンピングノードＰ（ｉ）は、二つのポンピングクロック信号Ｐｈ１ｐ，Ｐｈ１ｎによってポンピングされ、前記二つのポンピングクロック信号Ｐｈ１ｐ，Ｐｈ１ｎは、それぞれＰＭＯＳトランジスタ８８及びＮＭＯＳトランジスタ９０のゲートに入力されて、Ｖｄｄ電圧と０［Ｖ］電圧とを選択的にポンピングノードＰ（ｉ）に供給する。

図８及び９を参照して電荷ポンプ回路８０の動作過程を説明すれば、まず、チャージ動作時には、第ｉのセル８２のポンピングクロック信号Ｐｈ１ｐ，Ｐｈ１ｎがロジックローレベルであれば、ＰＭＯＳトランジスタ８８はターンオンされ、ＮＭＯＳトランジスタ９０はターンオフされ、ポンピングノードＰ（ｉ）は、Ｖｄｄレベルにポンピングされ、ポンピングノードＰ（ｉ）に連結されたポンピングキャパシタＣｐは、Ｖｄｄにチャージされる。このとき、隣接する第（ｉ＋１）の電荷ポンプセルは、第ｉのセル８２と逆に動作してディスチャージ動作を行う。

次いで、プリチャージ動作時には、ＰＭＯＳ ８８に連結されたクロック信号Ｐｈ１ｐは、ハイレベル、ＮＭＯＳ ９０に連結されたクロック信号Ｐｈ１ｎは、ローレベルとなり、二つのトランジスタ８８，９０ともターンオフされ、プリチャージクロック信号Ｐｈ３がイネーブルされてプリチャージトランジスタ８４がターンオンされる。それにより、ポンピングノードＰ（ｉ）に連結されたポンピングキャパシタＣｐの電荷が隣接するセルのポンピングキャパシタＣｐに分配されてプリチャージが行われる。

次いで、ポンピングクロック信号Ｐｈ１ｐ，Ｐｈ１ｎが何れもロジックハイレベルになれば、ＰＭＯＳトランジスタ８８はターンオフされ、ＮＭＯＳトランジスタ９０はターンオンされ、ポンピングノードＰ（ｉ）は０［Ｖ］となり、ポンピングノードＰ（ｉ）に連結されたポンピングキャパシタＣｐはディスチャージされる。このとき、隣接する第（ｉ＋１）の電荷ポンプセルは、チャージ動作を行う。

図１０は、本発明の他の実施例による電荷ポンプ回路を示す、図１１は、図１０に示した電荷ポンプ回路を駆動するクロック信号のタイミング図である。

図１０の電荷ポンプ回路１００は、図８の電荷ポンプ回路８０に比べて出力ノードＮ（ｉ）及びＮ（ｉ＋１）間のしきい値電圧を下げて、プリチャージ動作時に分配される電荷量をさらに増加させうる。

図１０を参照すれば、ポンピングノードＰ（ｉ）及びＰ（ｉ＋１）間には、プリチャージ用第１ ＮＭＯＳトランジスタ１０２が連結され、出力ノードＮ（ｉ）及びＮ（ｉ＋１）間には、電荷伝達用の第２ ＮＭＯＳトランジスタ１０４が連結される。また、第ｉのセルの出力ノードＮ（ｉ）と前記第２ ＮＭＯＳトランジスタ１０４のゲートとの間には、第３ ＮＭＯＳトランジスタ１０６が連結され、前記第３ ＮＭＯＳトランジスタ１０６のゲートは、前記第ｉのセルの出力ノードＮ（ｉ）と連結される。そして、前記第２ ＮＭＯＳトランジスタ１０４のゲートとクロック信号Ｐｈ２ｇとの間には、キャパシタ１０８が連結される。

図１０の電荷ポンプ回路１００の動作過程を参照すれば、第ｉのセルがディスチャージされ、第（ｉ＋１）のセルがチャージされる区間（Ｉ）では、第２ ＮＭＯＳトランジスタ１０４のゲートに入力されるクロック信号Ｐｈ２ｇは、ローレベルとなって、二つの出力ノードＮ（ｉ）及びＮ（ｉ＋１）間の連結がオフとなる。

そして、プリチャージ区間（ＩＩ）では、第２ ＮＭＯＳトランジスタ１０４のゲートに入力されるクロック信号Ｐｈ２ｇがハイレベルとなって、二つの出力ノードＮ（ｉ）及びＮ（ｉ＋１）間の連結がオンとなる。このとき、第３ ＮＭＯＳトランジスタ１０６がターンオンされ、ダイオードドロップを利用して、第２ ＮＭＯＳトランジスタ１０４のゲートと第２ ＮＭＯＳトランジスタ１０４のソースとの電圧差は、一定になる。したがって、第２ ＮＭＯＳトランジスタ１０４のしきい値電圧に関係なく、二つの出力ノードＮ（ｉ）及びＮ（ｉ＋１）の電圧が同一になれば、二つのノード間の連結がオンとなるように構成される。すなわち、しきい値電圧が０［Ｖ］となる効果を得ると共に、プリチャージ動作時に分配される電荷量を増加させうる。

図１２は、本発明のさらに他の実施例による電荷ポンプ回路を示し、図１３は、図１２に示した電荷ポンプ回路を駆動するクロック信号のタイミング図である。

図１２に示した電荷ポンプ回路１２０は、ＰＭＯＳで構成された電荷ポンプ回路に本発明による概念を追加した回路である。図１２を参照すれば、ポンピングノードＰ（ｉ）及びＰ（ｉ＋１）間には、プリチャージ用ＭＯＳトランジスタ１２２が連結され、出力ノードＮ（ｉ）及びＮ（ｉ＋１）間には、電荷伝達用第１ ＰＭＯＳトランジスタ１２４が連結される。また、前記第１ ＰＭＯＳトランジスタ１２４のゲートとクロック信号Ｐｈ２ｇとの間には、第１キャパシタ１３２が連結される。また、前記第１ ＰＭＯＳトランジスタ１２４のゲートと出力ノードＮ（ｉ＋１）との間には、第２ ＰＭＯＳトランジスタ１２６及び第３ ＰＭＯＳトランジスタ１２８が直列連結される。前記第２ ＰＭＯＳトランジスタ１２６のゲートは、出力ノードＮ（ｉ）と連結され、前記第３ ＰＭＯＳトランジスタ１２８のゲートと出力ノードＮ（ｉ＋１）とは、第４ ＰＭＯＳトランジスタ１３０で連結される。前記第３ ＰＭＯＳトランジスタ１２８のゲートと前記第４ ＰＭＯＳトランジスタ１３０のゲートとは、相互連結され、クロック信号Ｐｈ２ｔとは第２キャパシタ１３４を介して連結される。

図１４は、本発明のさらに他の実施例による電荷ポンプ回路を示し、図１５は、図１４に示した電荷ポンプ回路を駆動するクロック信号のタイミング図である。

図１４に示した電荷ポンプ回路１４０は、図１２の電荷ポンプ回路１２０で電荷伝達用ＰＭＯＳトランジスタのしきい値電圧に関係なく電荷を分配できるように構成された回路である。すなわち、図１２の回路概念と図１０の回路概念とを併合した回路である。

図１４を参照すれば、ポンピングノードＰ（ｉ）及びＰ（ｉ＋１）間には、プリチャージ用ＭＯＳトランジスタ１４２が連結され、出力ノードＮ（ｉ）及びＮ（ｉ＋１）間には、電荷伝達用第１ ＰＭＯＳトランジスタ１４４が連結される。また、前記第１ ＰＭＯＳトランジスタ１４４のゲートと出力ノードＮ（ｉ＋１）との間には、第２ ＰＭＯＳトランジスタ１４６及び第３ ＰＭＯＳトランジスタ１４８が直列連結される。前記第１ ＰＭＯＳトランジスタ１４４のゲートとクロック信号Ｐｈ２ｇとの間には、第１キャパシタ１５２が連結される。前記第２ ＰＭＯＳトランジスタ１４６のゲートは、前記第１ ＰＭＯＳトランジスタ１４４のゲートと連結され、前記第３ ＰＭＯＳトランジスタ１４８のゲートと出力ノードＮ（ｉ＋１）とは、第４ ＰＭＯＳトランジスタ１５０で連結される。前記第３ ＰＭＯＳトランジスタ１４８及び前記第４ ＰＭＯＳトランジスタ１５０のゲートは、相互連結され、クロック信号Ｐｈ２ｔとは第２キャパシタ１５４を介して連結される。

このような本発明による電荷ポンプ回路は、電荷のチャージ／ディスチャージ動作中にプリチャージ動作を行って、電荷のチャージ／ディスチャージ動作時に消費される電荷量を減少させる。また、プリチャージ動作時に分配される電荷量を増加させて消費される電荷量をさらに減少させうる。すなわち、本発明による電荷ポンプ回路は、プリチャージ動作時に出力電圧ノードの間を連結させてポンピングキャパシタと寄生キャパシタの構造を並列連結させ、低い出力電圧のノードから高い出力電圧のノードへの単方向性の電荷伝達構造を通じて、分配される電荷量を増加させうる。

本発明は、図面に示した一実施例を参考として説明されたが、それは、例示的なものに過ぎず、当業者ならば、これから多様な変形及び均等な他の実施例が可能であるということが分かるであろう。したがって、本発明の真の技術的保護範囲は、特許請求の範囲の技術的思想によって決定されねばならない。

本発明は、各種の回路関連の技術分野に適用可能である。

一般的な高電圧発生回路を示すブロック図である。 一般的な電荷ポンプ回路を示す回路図である。 図２の電荷ポンプ回路を駆動するクロック信号のタイミング図である。 電荷を分配する従来の電荷ポンプ回路を示す回路図である。 図４の電荷ポンプ回路を駆動するクロック信号のタイミング図である。 従来の電荷ポンプ回路のプリチャージ動作時の回路状態を示す図面である。 本発明の電荷ポンプ回路の電荷プリチャージ時の回路状態を示す回路図である。 本発明の一実施例による電荷ポンプ回路図である。 図８に示した電荷ポンプ回路を駆動するクロック信号のタイミング図である。 本発明の他の実施例による電荷ポンプ回路を示す図面である。 図１０に示した電荷ポンプ回路を駆動するクロック信号のタイミング図である。 本発明のさらに他の実施例による電荷ポンプ回路を示す図面である。 図１２に示した電荷ポンプ回路を駆動するクロック信号のタイミング図である。 本発明のさらに他の実施例による電荷ポンプ回路を示す図面である。 図１４に示した電荷ポンプ回路を駆動するクロック信号のタイミング図である。

符号の説明

７０ 電荷ポンプ回路
７２ トランジスタ
７４ ダイオード

Claims (18)

1. 高電圧発生用電荷ポンプ回路において、
   前記電荷ポンプ回路は、電荷を伝達する出力ノード、クロック信号を受信するポンピングノード、及び前記出力ノードと前記ポンピングノードとの間に連結されて電荷を保存するポンピングキャパシタをそれぞれ備える複数の電荷ポンプセルで構成され、複数のクロック信号に応答してチャージ／ディスチャージ動作とプリチャージ動作とを反復し、
   前記電荷ポンプ回路は、前記プリチャージ動作において低い電圧の出力ノードから高い電圧の出力ノードに単方向性電荷伝達を行うことを特徴とする電荷ポンプ回路。
2. 前記プリチャージ動作で、第ｉ（ここで“ｉ”は１以上の整数）のセルの出力ノードの電圧が前記第ｉのセルに隣接する第（ｉ＋１）のセルの出力ノードの電圧と同一になれば、前記第ｉのセルの出力ノードと前記第（ｉ＋１）のセルの出力ノードとが連結されて前記電荷伝達が行われることを特徴とする請求項１に記載の電荷ポンプ回路。
3. 前記電荷ポンプ回路が前記チャージ／ディスチャージ動作を行う場合、第ｉ（ここで“ｉ”は１以上の整数）のセルの出力ノードと前記第ｉのセルに隣接する第（ｉ＋１）のセルの出力ノードとの連結は、オフとなることを特徴とする請求項１に記載の電荷ポンプ回路。
4. 第ｉ（ここで“ｉ”は１以上の整数）のセルのポンピングノードと前記第ｉのセルに隣接する第（ｉ＋１）のセルのポンピングノードとは、前記プリチャージ動作時にオンとなり、前記チャージ／ディスチャージ動作時にオフとなるスイッチを通じて連結されることを特徴とする請求項１に記載の電荷ポンプ回路。
5. 前記スイッチは、前記プリチャージ動作時にイネーブルされるクロック信号に応答するトランジスタを備えることを特徴とする請求項４に記載の電荷ポンプ回路。
6. 前記電荷ポンプ回路は、前記第ｉのセルの出力ノードと前記第（ｉ＋１）のセルの出力ノードとが、前記第ｉのセルの出力ノードがゲートに連結されたＮＭＯＳトランジスタを通じて連結されることを特徴とする請求項２に記載の電荷ポンプ回路。
7. 前記電荷ポンプ回路は、前記ポンピングノードに入力されるポンピングクロック信号に応答してチャージ／ディスチャージ動作を行い、前記スイッチに入力されるプリチャージクロック信号に応答して前記プリチャージ動作を行うことを特徴とする請求項４に記載の電荷ポンプ回路。
8. 前記電荷ポンプ回路の電荷ポンプセルそれぞれは、
   前記ポンピングノードと隣接する電荷ポンプセルのポンピングノードとの間に連結され、前記プリチャージ動作時にイネーブルされるクロック信号に応答する第１ ＮＭＯＳトランジスタと、
   前記出力ノードと前記隣接する電荷ポンプセルの出力ノードとの間に連結され、前記出力ノードの出力がゲートに連結された第２ ＮＭＯＳトランジスタと、をさらに備えることを特徴とする請求項１に記載の電荷ポンプ回路。
9. 前記電荷ポンプ回路の電荷ポンプセルそれぞれは、
   前記ポンピングノードと隣接する電荷ポンプセルのポンピングノードとの間に連結され、前記プリチャージ動作時にイネーブルされるクロック信号に応答する第１ ＮＭＯＳトランジスタと、
   前記出力ノードと隣接する電荷ポンプセルの出力ノードとの間に連結された第２ ＮＭＯＳトランジスタと、
   前記出力ノードと前記第２ ＮＭＯＳトランジスタのゲートとの間に連結された第３ ＮＭＯＳトランジスタと、
   前記第２ ＮＭＯＳトランジスタのゲートに連結された第２キャパシタと、をさらに備えることを特徴とする請求項１に記載の電荷ポンプ回路。
10. 前記電荷ポンプ回路の電荷ポンプセルそれぞれは、
    前記ポンピングノードと隣接する電荷ポンプセルのポンピングノードとの間に連結され、前記プリチャージ動作時にイネーブルされるクロック信号に応答するＮＭＯＳトランジスタと、
    前記出力ノードと隣接する電荷ポンプセルの出力ノードとの間に連結された第１ ＰＭＯＳトランジスタと、
    前記第１ ＰＭＯＳトランジスタのゲートに連結された第２キャパシタと、
    前記第１ ＰＭＯＳトランジスタのゲートと前記隣接する電荷ポンプセルの出力ノードとの間に直列連結された第２及び第３ ＰＭＯＳトランジスタと、
    前記第３ ＰＭＯＳトランジスタのゲートと前記隣接する電荷ポンプセルの出力ノードとの間に連結された第４ ＰＭＯＳトランジスタと、
    前記第３ ＰＭＯＳトランジスタのゲートに連結された第３キャパシタと、をさらに備え、
    前記第２ ＰＭＯＳトランジスタのゲートは、前記出力ノードに連結され、前記第４ ＰＭＯＳトランジスタのゲートは、前記第３ ＰＭＯＳトランジスタのゲートに連結されることを特徴とする請求項１に記載の電荷ポンプ回路。
11. 前記電荷ポンプ回路の電荷ポンプセルそれぞれは、
    前記ポンピングノードと隣接する電荷ポンプセルのポンピングノードとの間に連結され、前記プリチャージ動作時にイネーブルされるクロック信号に応答するＮＭＯＳトランジスタと、
    前記出力ノードと隣接する電荷ポンプセルの出力ノードとの間に連結された第１ ＰＭＯＳトランジスタと、
    前記第１ ＰＭＯＳトランジスタのゲートに連結された第２キャパシタと、
    前記第１ ＰＭＯＳトランジスタのゲートと前記隣接する電荷ポンプセルの出力ノードとの間に直列連結された第２及び第３ ＰＭＯＳトランジスタと、
    前記第３ ＰＭＯＳトランジスタのゲートと前記隣接する電荷ポンプセルの出力ノードとの間に連結された第４ ＰＭＯＳトランジスタと、
    前記第３ ＰＭＯＳトランジスタのゲートに連結された第３キャパシタと、をさらに備え、
    前記第２ ＰＭＯＳトランジスタのゲートは、前記第１ ＰＭＯＳトランジスタのゲートに連結され、前記第４ ＰＭＯＳトランジスタのゲートは、前記第３ ＰＭＯＳトランジスタのゲートに連結されることを特徴とする請求項１に記載の電荷ポンプ回路。
12. 電荷を伝達する出力ノード、クロック信号を受信するポンピングノード、及び前記出力ノードと前記ポンピングノードとの間に連結されて電荷を保存するポンピングキャパシタをそれぞれ備える複数の電荷ポンプセルで構成された電荷ポンプ回路で、複数のクロック信号に応答してチャージ／ディスチャージ動作とプリチャージ動作とを反復して高電圧を発生させる方法において、
    プリチャージイネーブルクロック信号に応答して隣接する二つの電荷ポンプセルのポンピングノードを連結させるステップと、
    前記ポンピングノードを通じて伝えられた電荷を前記ポンピングキャパシタにチャージさせ、前記出力ノードの電圧を可変させるステップと、
    前記隣接する二つの電荷ポンプセルの出力ノードにおいて、低い基準電圧の出力ノードの電圧が前記高い基準電圧の出力ノードの電圧と同一になれば、前記二つの出力ノードを連結させるステップと、
    前記連結された二つの出力ノードを通じて電荷伝達がなされるステップと、を含むことを特徴とする方法。
13. 前記方法は、
    前記プリチャージイネーブルクロック信号をディセーブルさせるステップと、
    ポンピングクロック信号に応答して、前記ポンピングキャパシタをチャージ／ディスチャージするステップと、をさらに含むことを特徴とする請求項１２に記載の方法。
14. 電荷を伝達する第１出力ノードと、
    クロック信号を受信する第１ポンピングノードと、
    前記第１出力ノードと前記第１ポンピングノードとの間に連結され、電荷を保存し、複数のクロック信号に応答して、チャージ／ディスチャージ動作とプリチャージ動作とを反復するポンピングキャパシタと、を備え、
    前記プリチャージ動作は、前記第１出力ノードから第２出力ノードに行われる単方向性電荷伝達を含み、前記第２出力ノードは、前記第１出力ノードより高い電圧を有することを特徴とする電荷ポンプ回路の電荷ポンプセル。
15. 前記電荷ポンプセルは、
    前記第１ポンピングノードと第２ポンピングノードとの間に連結され、前記プリチャージ動作中にイネーブルされるクロック信号に応答する第１ ＮＭＯＳトランジスタと、
    前記第１出力ノードと前記第２出力ノードとの間に連結され、前記第１出力ノードに連結されたゲートを有する第２ ＮＭＯＳトランジスタと、をさらに備えることを特徴とする請求項１４に記載の電荷ポンプセル。
16. 前記電荷ポンプセルは、
    前記第１出力ノードと前記第２ ＮＭＯＳトランジスタのゲートとの間に連結された第３ ＮＭＯＳトランジスタと、
    前記第２ ＮＭＯＳトランジスタのゲートに連結された第２キャパシタと、をさらに備えることを特徴とする請求項１５に記載の電荷ポンプセル。
17. 前記電荷ポンプセルは、
    前記第１ポンピングノードと第２ポンピングノードとの間に連結され、前記プリチャージ動作中にイネーブルされるクロック信号に応答するＮＭＯＳトランジスタと、
    前記第１出力ノードと前記第２出力ノードとの間に連結された第１ ＰＭＯＳトランジスタと、
    前記第１ ＰＭＯＳトランジスタのゲートに連結された第２キャパシタと、
    前記第１ ＰＭＯＳトランジスタのゲートと前記第２出力ノードとの間に直列連結された第２及び第３ ＰＭＯＳトランジスタと、
    前記第３ ＰＭＯＳトランジスタのゲートと前記第２出力ノードとの間に連結された第４ ＰＭＯＳトランジスタと、
    前記第３ ＰＭＯＳトランジスタのゲートに連結された第３キャパシタと、をさらに備え、
    前記第２ ＰＭＯＳトランジスタのゲートは、前記第１出力ノードに連結され、前記第４ ＰＭＯＳトランジスタのゲートは、前記第３ ＰＭＯＳトランジスタのゲートに連結されることを特徴とする請求項１４に記載の電荷ポンプセル。
18. 前記電荷ポンプセルは、
    前記第１ポンピングノードと前記第２ポンピングノードとの間に連結され、前記プリチャージ中にイネーブルされるクロック信号に応答するＮＭＯＳトランジスタと、
    前記第１出力ノードと前記第２出力ノードとの間に連結された第１ ＰＭＯＳトランジスタと、
    前記第１ ＰＭＯＳトランジスタのゲートに連結された第２キャパシタと、
    前記第１ ＰＭＯＳトランジスタのゲートと前記第２出力ノードとの間に直列連結された第２及び第３ ＰＭＯＳトランジスタと、
    前記第３ ＰＭＯＳトランジスタのゲートと前記第２出力ノードとの間に連結された第４ ＰＭＯＳトランジスタと、
    前記第３ ＰＭＯＳトランジスタのゲートに連結された第３キャパシタと、をさらに備え、
    前記第２ ＰＭＯＳトランジスタのゲートは、前記第１ ＰＭＯＳトランジスタのゲートに連結され、前記第４ ＰＭＯＳトランジスタのゲートは、前記第３ ＰＭＯＳトランジスタのゲートに連結されることを特徴とする請求項１４に記載の電荷ポンプセル。

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