KR20060070173A

KR20060070173A - 고 전압 발생용 전하 펌프 회로

Info

Publication number: KR20060070173A
Application number: KR1020040108826A
Authority: KR
Inventors: 이승원
Original assignee: 삼성전자주식회사
Priority date: 2004-12-20
Filing date: 2004-12-20
Publication date: 2006-06-23
Also published as: US20060132220A1; JP4865317B2; CN1832311A; US7439793B2; JP2006180692A; KR100640615B1; DE102005062526A1

Abstract

상기 전하 펌프 회로는 각각 전하를 전달하는 출력 노드, 클록 신호가 입력되는 펌핑 노드 및 상기 출력 노드와 상기 펌핑 노드 사이에 연결되어 전하를 저장하기 위한 펌핑 커패시터를 포함하는 다수의 전하 펌프 셀로 구성되고, 다수의 클록 신호에 응답하여 차지/디스차지 동작과 프리차지 동작을 반복하며, 상기 전하 펌프 회로는 상기 프리차지 동작의 경우 초기 낮은 전압의 출력 노드에서 높은 전압의 출력 노드로 단방향성 전하 전달이 이루어지는 고전압 발생용 전하 펌프 회로가 개시된다.

고전압 발생 회로, 전하 펌프 회로

Description

고 전압 발생용 전하 펌프 회로{Charge pump circuit for generating high voltage}

도 1은 일반적인 고전압 발생 회로를 나타낸 블록도이다.

도 2는 일반적인 전하 펌프 회로를 나타낸 회로도이다.

도 3은 도 2의 전하 펌프 회로를 구동하는 클록 신호의 타이밍도이다.

도 4는 전하를 분배하는 종래의 전하 펌프 회로를 나타낸 회로도이다.

도 5은 도 4의 전하 펌프 회로를 구동하는 클록 신호의 타이밍도이다.

도 6은 종래의 전하 펌프 회로의 프리차지 동작 시의 회로 상태를 나타낸다.

도 7은 본 발명의 전하 펌프 회로의 전하 프리차지 시의 회로 상태를 나타낸 회로도이다.

도 8은 본 발명의 일 실시예에 따른 전하 펌프 회로도이다.

도 9는 도 8에 도시된 전하 펌프 회로를 구동하는 클록 신호의 타이밍도이다.

도 10은 본 발명의 다른 실시예에 따른 전하 펌프 회로를 나타낸다.

도 11은 도 10에 도시된 전하 펌프 회로를 구동하는 클록 신호의 타이밍도이다.

도 12는 본 발명의 또 다른 실시예에 따른 전하 펌프 회로를 나타낸다.

도 13는 도 12에 도시된 전하 펌프 회로를 구동하는 클록 신호의 타이밍도이다.

도 14는 본 발명의 또 다른 실시예에 따른 전하 펌프 회로를 나타낸다.

도 15는 도 14에 도시된 전하 펌프 회로를 구동하는 클록 신호의 타이밍도이다.

본 발명은 고전압 발생용 전하 펌프 회로에 관한 것이며, 구체적으로는, 차지 동작과 프리차지 동작을 반복하여 고전압을 발생하는 전하 펌프 회로에서, 전하의 소모를 최소화하고 프리 차지 동작 시 프지차지하는 전하의 양을 늘일 수 있는 전하 펌프 회로에 관한 것이다.

전하 펌프의 동작은 한 쪽 노드의 커패시터를 드라이버로 차지(charge)하면서 이웃한 노드의 커패시터를 디스차지(discharge) 하는 방식으로 수행된다. 이 경우의 전하의 소모는 커패시터와 공급 전압의 곱에 비례한다. 이러한 전하 소모를 줄이기 위해 한 쪽 노드의 차지후 접지 노드로 디스차지하기 전에 이웃한 노드로 프리디스차지(pre-discharge) (또는 프리차지) 한 후 이웃한 노드와의 연결을 끊고 접지 전압으로 디스차지를 완료하는 방식을 이용한다.

이렇게, 차지 동작과 프리차지 동작을 반복하면서 전하 펌핑을 하면, 이웃한 노드의 입장에서는 차지되어야 할 단계에서 이웃 노드로부터 프리차지(precharge) 가 먼저 수행되고 외부 전원 전압으로부터 나머지 전하의 차지가 이루어지므로 차지 수행시 소모되는 전하량이 줄어들게 된다.

도 1은 일반적인 고전압 발생 회로를 나타낸 블록도이다.

고전압 발생 회로(10)는 오실레이터(11), 클록 생성기(12), 전하 펌프 회로(13), 및 레귤레이터(14)로 구성된다. 오실레이터(11)는 클록 생성기(12)의 동작을 트리거하기 위한 오실레이션 신호(OSC)를 발생하며, 일반적으로 인에이블신호(EN)에 의해 초기 동작하는 링 오실레이터로 구현된다. 클록 생성기(12)는 오실레이션 신호(OSC)에 의해 트리거되며, 전하 펌프 회로(13)의 동작을 제어하기 위한 클록 신호들을 발생한다. 전하 펌프 회로(13)는 다수개의 전하 펌프 셀들로 구성되며, 클록 신호 발생기(12)에서 출력된 클록 신호에 따라 차지 동작과 프리차지 동작을 반복 수행하여 펌핑 동작을 하고, 반도체 회로에 필요한 고전압을 출력한다. 레귤레이터(14)는 전하 펌프 회로(13)에서 출력된 출력 전압이 원하는 레벨에 도달되면 오실레이터(11)를 턴오프시키기 위한 리셋 신호(RST)를 출력한다. 즉, 레귤레이터(14)는 전하 펌프 회로(13)의 출력 전압이 원하는 레벨에 도달되도록 오실레이터(11)의 동작을 제어하는 역할을 수행한다.

도 2는 일반적인 전하 펌프 회로를 나타낸 회로도이며, 도 3은 도 2의 전하 펌프 회로를 구동하는 클록 신호의 타이밍도이다.

도 2 에 도시된 회로는 전하 펌프 회로의 다수의 전하 펌프 셀들 중 일부 전하 펌프 셀을 나타낸다. 전하 펌프 회로는 도 2에 도시된 셀이 직렬로 연결되어, 전하를 펌핑함으로써 고전압을 발생시킨다. 도 2를 참조하면, 일반적인 전하 펌 프 회로(20)는 전하 펌핑용 커패시터(이하 펌핑 커패시터; Cp)로 입력받은 전하를 높은 전위로 올려서 다음 셀로 출력한다. 즉, i 번째 셀의 전압 출력 노드(N(i))에 연결된 펌핑 커패시터(Cp)를 차지 클록 신호(nPh1)를 이용하여 고 전압으로 구동하고, 다시 스위칭 클록 신호(Ph1a)를 하이 레벨로 올려주면 i 번째 셀의 출력 노드(N(i))의 전하가 i+1 번째 셀의 출력 노드(N+1(i))로 이동한다. 이때, 차지 클록 신호(nPh1, nPh2)에 의해 구동되는 커패시터는 펌핑 커패시터(Cp), 제1 기생 커패시터(Cc), 제2 기생 커패시터(Cs)가 된다. 여기서 제1 기생 커패시터(Cc)는 펌핑 커패시터(Cp)의 기생 커패시터로 펌핑 커패시터의 구성시 발생하며, 제2 기생 커패시터(Cs)는 스트레이 커패시터(stray capacitor)로 각 노드에 연결된 기생 커패시터를 나타낸다.

도 2의 전하 펌프 회로(20)에서 전하 펌핑 시 소모되는 전하량은 평균 Vdd×(Cp+Cc)×N 이다. 여기서 N은 전하 펌프 셀의 개수를 의미한다. 그리고, 전하 펌핑의 효율(E)은, E = Q_load / Q_consumed = { Cp/(Cp+Cs)×(N+1)×Vdd - V_target} / {N²×Vdd×(Cp+Cc)} 가 된다. 여기서 Q_load 는 로드 즉 출력 노드에 전달되는 전하량이며, Q_comsumed 는 펌핑 구동시 소모되는 전하량이고, Vdd 는 입력 전압 V_targer 는 로드의 출력 전압이며 N은 전하 펌프 셀의 개수를 의미한다.

전하 펌핑의 효율을 최대화하기 위해서는 Cs, Cc를 제거해야 하나, 이것은 전하 전달 방식과 펌핑 커패시터(Cp)의 구성에 이해 결정되는 사항으로, 제거할 수 없는 제약 조건이 된다.

또한, 이러한 전하 펌핑 방식의 문제점은 펌핑 커패시터를 차지하는데 사용했던 전하를 다음 단계에서 디스차지 한다는 것이다. 따라서, 디스차지되는 전하량을 줄이고 효율을 높이기 위해 종래의 다른 전하 펌프 회로는 펌핑 커패시터에 대한 차지/디스차지의 독립적인 수행을 떠나 펌핑 커패시터에 차지된 전하를 디스차지 하기 전에 이웃한 펌핑 커패시터와 분배(sharing) 하는 방식을 사용한다.

도 4는 전하를 분배하는 종래의 전하 펌프 회로를 나타낸 회로도이며, 도 5은 도 4의 전하 펌프 회로를 구동하는 클록 신호의 타이밍도이다.

도 4에 도시된 전하 펌프 회로(40)는 도 5의 클록 신호를 이용하여 i 번째 셀의 출력 노드(N(i)), i+1 번째 셀의 출력 노드(N+1(i))의 전하를 차지/디스차지 할 때 먼저 각 노드에 존재하는 초기 전하를 분배한 후 남은 전하를 차지/디스차지하는 방식을 이용하여 전하의 소모를 줄인다. 즉, i 번째 셀의 출력 노드(N(i))의 펌핑 커패시터(Cp)의 클록이 0V이고 i+1 번째 셀의 출력 노드(N(i+1))에 연결된 펌핑 커패시터(Cp)의 클록이 Vdd 인 시점에서, 다음 단계에서 곧바로 출력 노드 N(i)의 펌핑 커패시터(Cp)는 전하를 차지하고 출력 노드 N(i+1)의 펌핑 커패시터(Cp)는 전하를 디스차지 하기 전에, 프리차지 클록 신호(Ph3)를 Vdd 로 인에이블 시켜 출력 노드 N(i) 및 출력 노드 N(i+1)에 연결된 각 커패시터의 전하를 분배시킨다. 이렇게 전하를 프리차지 함으로써, 출력 노드 N(i)는 이웃한 N(i+1) 과의 전하 분배를 통해 전압이 Vdd/2로 상승하고, 출력 노드 N(i+1)는 전압이 Vdd/2로 하강한다. 이 때, 프리차지 클록 신호(Ph3)를 0V로 디스에이블 시킨 후, 출력 노드 N(i) 에 연결된 펌핑 커패시터(Cp)에 Vdd 클록을 인가하고 출력 노드 N(i+1)에 연결된 펌핑 커패시터(Cp)에 0V를 인가하면 출력 노드 N(i)에 연결된 펌핑 커패시터는 Vdd/2에서 Vdd로 차지되고 출력 노드 N(i+1)에 연결된 펌핑 커패시터는 Vdd/2에서 0V로 디스차지된다. 이렇게 함으로써 종래의 전하 펌프 회로(40)는 각 커패시터의 차지에 소모되는 전하량을 줄일 수 있다.

한편, 도 4의 전하 펌프 회로(40)는 전하의 프리차지 동안 전하 전달 트랜지스터(42)를 오프 상태로 유지하여 N(i+1) 노드로부터 N(i) 노드로의 전하 역류를 방지한다.

도 6의 전하 펌프 회로(60)에서 펌핑 커패시터(Cp)와 제2 기생 커패시터(Cs)는 직렬 연결로 구성되어, 각 노드로 분배되는 전하량은 Vdd/2×[Cc+{Cp×Cs/Cp+cs)}] 가 된다. 전하 펌프 회로(60)의 각 노드의 제2 기생 커패시터(Cs)는 펌핑 효율을 작게 하므로 제2 기생 커패시터(Cs)의 크기를 줄여야한다. 하지만, 기생 커패시터들(Cc 및 Cs)는 펌핑 커패시터에 비해 크기가 작기 때문에, 분배되는 전하량은 Vdd/2 ×(Cc+Cs)가 되고 펌핑 효율의 증가는 크지 않다.

본 발명이 이루고자 하는 기술적 과제는, 전하의 프리차지 시 전달되는 전하량을 증가시켜 펌핑 효율을 증가시킬 수 있는 전하 펌프 회로를 제공하는 것이다.

상술한 바와 같은 본 발명의 목적을 달성하기 위해, 본 발명의 특징에 의하면, 고전압 발생용 전하 펌프 회로는, 상기 전하 펌프 회로는 각각 전하를 전달하 는 출력 노드, 클록 신호가 입력되는 펌핑 노드 및 상기 출력 노드와 상기 펌핑 노드 사이에 연결되어 전하를 저장하기 위한 펌핑 커패시터를 포함하는 다수의 전하 펌프 셀로 구성되고, 다수의 클록 신호에 응답하여 차지/디스차지 동작과 프리차지 동작을 반복하며, 상기 전하 펌프 회로는 상기 프리차지 동작의 경우 초기 낮은 전압의 출력 노드에서 높은 전압의 출력 노드로 단방향성 전하 전달이 이루어진다.

바람직하게는, 상기 전하 펌프 회로는 상기 프리차지 동작의 경우, i 번째 셀의 출력 노드와 상기 i 번째 셀에 이웃하는 i+1 번째 셀의 출력 노드 사이의 연결이, 상기 i 번째 셀 출력 노드의 전압이 상기 i+1 번째 셀 출력 노드의 전압과 같아지면서 연결되어 전하 전달이 이루어진다. 이때, 상기 전하 펌프 회로가 상기 차지/디스차지 동작을 하는 경우, 상기 i 번째 셀의 출력 노드와 상기 i+1 번째 셀의 출력 노드의 연결은 오프된다.

상기 i 번째 셀의 펌핑 노드와 상기 i+1 번째 셀의 펌핑 노드는 상기 프리차지 동작 시에 온되고 상기 차지/디스차지 동작 시 오프되는 스위치로 연결될 수 있다. 바람직하게는, 상기 스위치는 상기 프리차지 동작시 인에이블되는 클록 신호에 응답하는 트랜지스터로 구성될 수 있다. 이때, 상기 전하 펌프 회로는, 상기 i 번째 셀의 출력 노드와 상기 i+1 번째 셀의 출력 노드 사이는 상기 i 번째 셀의 출력 노드가 게이트로 연결된 NMOS 트랜지스터로 연결된다.

바람직하게는, 상기 전하 펌프 회로의 전하 펌프 셀 각각은, 상기 출력 노드와 상기 펌핑 노드 사이에 연결된 펌핑 커패시터; 상기 펌핑 노드와 이웃한 전하 펌프 셀의 펌핑 노드 사이에 연결되어 프리차지 시 인에이블되는 클록 신호에 응답 하는 제1 NMOS 트랜지스터; 및 상기 출력 노드와 이웃한 전하 펌프 셀의 출력 노드 사이에 연결되고 상기 출력 노드의 출력이 게이트로 연결된 제2 NMOS 트랜지스터를 포함한다.

바람직하게는, 상기 전하 펌프 회로의 전하 펌프 셀 각각은, 상기 출력 노드와 상기 펌핑 노드 사이에 연결된 펌핑 커패시터; 상기 펌핑 노드와 이웃한 전하 펌프 셀의 펌핑 노드 사이에 연결되어 프리차지 시 인에이블되는 클록 신호에 응답하는 제1 NMOS 트랜지스터;상기 출력 노드와 이웃한 전하 펌프 셀의 출력 노드 사이에 연결된 제2 NMOS 트랜지스터, 상기 출력 노드와 상기 제2 NMOS 트랜지스터의 게이트 사이에 연결된 제3 NMOS 트랜지스터; 및 상기 제2 NMOS 트랜지스터의 게이트에 연결된 제2 커패시터를 포함한다.

바람직하게는, 상기 전하 펌프 회로의 전하 펌프 셀 각각은, 상기 출력 노드와 상기 펌핑 노드 사이에 연결된 펌핑 커패시터; 상기 펌핑 노드와 이웃한 전하 펌프 셀의 펌핑 노드 사이에 연결되어 프리차지 시 인에이블되는 클록 신호에 응답하는 NMOS 트랜지스터; 상기 출력 노드와 이웃한 전하 펌프 셀의 출력 노드 사이에 연결된 제1 PMOS 트랜지스터; 상기 제1 PMOS 트랜지스터의 게이트에 연결된 제2 커패시터; 상기 제1 PMOS 트랜지스터의 게이트와 상기 이웃한 전하 펌프 셀의 출력 노드에 직결로 연결된 제2 및 제3 PMOS 트랜지스터; 상기 제3 PMOS 트랜지스터의 게이트와 상기 이웃한 전하 펌프 셀의 출력 노드 사이에 연결된 제4 PMOS 트랜지스터; 및 상기 제3 PMOS 트랜지스터의 게이트에 연결된 제3 커패시터를 포함하고, 상기 제2 PMOS 트랜지스터의 게이트는 상기 출력 노드에 연결되며, 상기 제4 PMOS 트 랜지스터의 게이트는 상기 제3 PMOS 트랜지스터의 게이트에 연결된다.

바람직하게는, 상기 전하 펌프 회로의 전하 펌프 셀 각각은, 상기 출력 노드와 상기 펌핑 노드 사이에 연결된 펌핑 커패시터; 상기 펌핑 노드와 이웃한 전하 펌프 셀의 펌핑 노드 사이에 연결되어 프리차지 시 인에이블되는 클록 신호에 응답하는 NMOS 트랜지스터; 상기 출력 노드와 이웃한 전하 펌프 셀의 출력 노드 사이에 연결된 제1 PMOS 트랜지스터; 상기 제1 PMOS 트랜지스터의 게이트에 연결된 제2 커패시터; 상기 제1 PMOS 트랜지스터의 게이트와 상기 이웃한 전하 펌프 셀의 출력 노드에 직결로 연결된 제2 및 제3 PMOS 트랜지스터; 상기 제3 PMOS 트랜지스터의 게이트와 상기 이웃한 전하 펌프 셀의 출력 노드 사이에 연결된 제4 PMOS 트랜지스터; 및 상기 제3 PMOS 트랜지스터의 게이트에 연결된 제3 커패시터를 포함하고, 상기 제2 PMOS 트랜지스터의 게이트는 상기 제1 PMOS 트랜지스터의 게이트에 연결되고, 상기 제4 PMOS 트랜지스터의 게이트는 상기 제3 PMOS 트랜지스터의 게이트에 연결된다.

본 발명의 다른 실시예에 따르면, 상기 전하 펌프 회로는 각각 전하를 전달하는 출력 노드, 클록 신호가 입력되는 펌핑 노드 및 상기 출력 노드와 상기 펌핑 노드 사이에 연결되어 전하를 저장하기 위한 펌핑 커패시터를 포함하는 다수의 전하 펌프 셀로 구성된 전하 펌프 회로에서, 다수의 클록 신호에 응답하여 차지/디스차지 동작과 프리차지 동작을 반복하여 고전압을 발생시키는 방법에 있어서, 프리차지 인에이블 클록 신호에 응답하여 이웃한 두 전하 펌프 셀의 펌핑 노드를 연결시키는 단계; 상기 펌핑 노드를 통해 전달된 전하를 상기 펌핑 커패시터를 차지시 켜, 상기 출력 노드의 전압을 가변시키는 단계; 상기 이웃한 두 전하 펌프 셀의 출력 노드에서 낮은 기준 전압의 출력 노드의 전압이 상기 높은 기준 전압의 출력 노드와 같아지면 상기 두 출력 노드를 연결시키는 단계; 및 상기 연결된 두 출력 노드를 통해 전하 전달이 이루어지는 단계를 포함한다.

본 발명과 본 발명의 동작성의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

도 7은 i 번째 셀의 펌핑 노드 P(i) 과 i+1 번째 셀의 펌핑 노드 P(i+1) 사이의 트랜지스터(72)가 온 상태가 되는 경우를 나타내며, i 번째 셀의 출력 노드 N(i)과 i+1 번째 셀의 출력 노드 N(i+1) 사이는 다이오드 상태(74)로 연결된다. 즉, 프리차지 동작 시에, 상기 i 번째 셀의 출력 노드 N(i)과 i+1 번째 셀의 출력 노드 N(i+1) 사이의 연결은, 상기 i 번째 셀의 출력 노드 N(i)의 전압이 i+1 번째 셀의 출력 노드 N(i+1)의 전압보다 낮을 때는 오프 상태였다가, 상기 i 번째 셀의 출력 노드 N(i)의 전압이 i+1 번째 셀의 출력 노드 N(i+1)의 전압과 같아지거나 커지면 온 상태가 된다.

도 7의 회로에서, i 번째 셀의 펌핑 커패시터(Cp)의 클록이 0V이고 i+1 번째 셀의 펌핑 커패시터(Cp)의 클록이 Vdd 인 시점에서, 출력 노드(N(i))의 전압이 Vpp-α이고 출력 노드(N(i+1))의 전압이 Vpp 라고 가정한다. 그런 다음, 프리차지 클록 신호(Ph3)가 인에이블되고, 펌핑 노드(P(i))와 펌핑 노드(P(i+1))가 연결되면, 펌핑 노드(P(i))는 0V에서 Vdd/2 까지 상승하며, 펌핑 노드(P(i+1))는 Vdd에서 Vdd/2까지 하강한다. 그리고, 상기 펌핑 노드(P(i))의 전압 상승에 따라 출력 노드(N(i))도 같은 전하량만큼 상승하게 되고, 펌핑 노드(P(i+1))의 전압 하강에 따라 출력 노드(N(i+1))도 같은 전하량만큼 하강하게 된다. 이때, 출력 노드(N(i))의 레벨이 상승하고, 출력 노드(N(i+1))의 레벨이 하강하면서, i번째 셀의 출력 노드(N(i))가 i+1 번째 셀의 출력 노드(N(i+1))보다 높아지게 되고, 두 출력 노드(N(i) 및 N(i+1))의 연결은 온 상태가 된다. 그러면, 출력 노드(N(i))의 전하는 출력 노드(N(i+1))로 전달되어 같은 전압 레벨을 유지한다.

예를 들어, 펌핑 노드(P(i) 및 P(i+1))의 펌핑 전압이 2V라고 가정하고, 1차 전하 펌핑 후, 출력 노드(N(i))가 7V, 출력 노드(N(i+))가 8V 라고 가정한다. 프리차지 동작 시, 펌핑 노드(P(i))의 전압은 0V에서 1V로 상승하고, 펌핑 노드 (P(i+1))의 전압은 2V에서 1V로 하강한다. 이때, 처음에 펌핑 노드(P(i))의 전압이 0V이고, 펌핑 노드(P(i+1))의 전압이 2V였을 때는, 출력 노드(N(i))의 전압이 출력 노드(N(i+1))의 전압보다 낮기 때문에 도 7의 프리차지 동작 시의 다이오드(74)는 오프 상태가 된다. 펌핑 노드(P(i))의 전압이 0.5V가 되면 펌핑 노드(P(i+1))의 전압은 1.5V, 출력 노드(N(i))의 전압은 7.5V, 출력 노드(N(i+1))의 전 압은 7.5V가 된다. 그러면, 출력 노드(N(i))과 출력 노드(N(i+1))의 전압은 같게 되고 상기 두 노드 사이의 연결은 온 상태가 된다.

그리고, 펌핑 노드(P(i))가 0.75V로 0.25V 만큼 상승하고, 펌핑 노드(P(i+1))가 1.25V로 0.25V만큼 하강하면, 상기 0.25V 만큼의 변화로 인해 출력 노드(N(i))는 7.75V가 되고 출력 노드(N(i+1))는, 7.25V로 변화되어야 한다. 하지만, 상기 두 출력 노드가 연결되어 있기 때문에, 출력 노드(N(i))의 전하가 출력 노드(N(i+1))로 전달되어 두 출력 노드의 전압은 7.5V로 고정된다.

또한, 펌핑 노드(P(i))가 1V로 0.25V 만큼 다시 상승하고, 펌핑 노드(P(i+1))가 1V로 0.25V만큼 다시 하강하면, 상기 0.25V 만큼의 변화로 인해 출력 노드(N(i))는 7.75V가 되고 출력 노드(N(i+1))는, 7.25V로 변화되어야 한다. 하지만, 위와 마찬가지로, 상기 두 출력 노드가 연결되어 있기 때문에, 출력 노드(N(i))의 전하가 출력 노드(N(i+1))로 전달되어 두 출력 노드의 전압은 7.5V로 고정된다.

이 과정을 통해 도 7의 회로에서의 프리차지 동작이 완료된다. 그런 다음, 프리차지 클록 신호(Ph3)를 디스에이블 시켜 두 펌핑 노드(P(i) 및 P(i+1)) 상의 트랜지스터(72)를 오프시키고, 펌핑 노드(P(i))를 2V 로 올리고, 펌핑 노드(P(i+1))를 0V로 내려서, 출력 노드 N(i)의 펌핑 커패시터(Cp)는 전하를 차지하고 출력 노드 N(i+1)의 펌핑 커패시터(Cp)는 전하를 디스차지하여, 전하 펌핑 동작을 진행한다.

상기 프리차지 동작 시에, 출력 노드(N(i))과 출력 노드(N(i+1))의 전압이 같아지면, 상기 두 출력 노드 사이의 연결은 온 상태가 되어, 서로 연결된다. 그러면, 상기 펌핑 커패시터(Cp), 제1 기생 커패시터(Cc) 및 제2 기생 커패시터(Cs)는 직렬 연결이 아닌 병렬 연결이 된다. 따라서, 전체 커패시턴스가 종래의 직렬 연결에 비해 현저히 커지게 되고 이에 따라 전하 분배량도 커질 수 있다. 즉, 두 출력 노드 사이의 연결이 오프 상태일 때는 한 개의 전하 펌프 셀의 커패시턴스는 Cc + Cp//Cs 가 되지만, 두 출력 노드 사이의 연결이 온 상태일 때는 상기 커패시턴스는 Cc + Cp + Cs 가 된다.

상술한 프리차지 예를 바탕으로, 이를 구체적으로 설명하면, 도 7의 회로에서 프리차지 동작 시 분배되는 전하량은, 상기 펌핑 노드(P(i))가 0V에서 0.5V로 변하는 동안에 분배되는 전하량은 두 출력 노드 사이의 연결이 오프 상태로 있기 때문에, 0.5V×(Cc+Cp//Cs) 가 되며, 상기 펌핑 노드(P(i))가 0.5V에서 1V로 변하는 동안에 분배되는 전하량은 두 출력 노드 사이의 연결이 온 상태로 있기 때문에, 0.5V×(Cc+Cp+Cs) 가 된다.

한편, 실제 회로 구현에서는, 두 출력 노드(N(i) 및 N(i+1)) 사이에는 문턱 전압이 존재한다. 예를 들어, 도 7의 다이오드(74)는 1개 트랜지스터로 구성되는 경우, 약 0.5V의 문턱 전압을 갖는다고 가정한다. 이 경우에는, 펌핑 노드(P(i))의 전압이 0V에서 0.75V로 변하고, 출력 노드(N(i))의 전압이 7V에서 7.75V로 변하고, 출력 노드(N(i+1))의 전압이 8V에서 7.25V로 변하는 동안 오프 상태로 존재하고, 펌핑 노드(P(i))의 전압이 0.75V에서 1V로 변하는 동안에는 두 출력 노드 사이의 전압이 온 상태로 존재한다. 이 경우에는, 도 7의 회로에서 프리차지 동작 시 분배되는 전하량은, 상기 펌핑 노드(P(i))가 0V에서 0.75V로 변하는 동안에 분배되는 전하량은 두 출력 노드 사이의 연결이 오프 상태로 있기 때문에, 0.75V×(Cc+Cp//Cs) 가 되며, 상기 펌핑 노드(P(i))가 0.75V에서 1V로 변하는 동안에 분배되는 전하량은 두 출력 노드 사이의 연결이 온 상태로 있기 때문에, 0.25V×(Cc+Cp+Cs) 가 된다.

한편, 종래 기술에 따른 프리차지 동작에서는 두 출력 노드(N(i) 및 N(i+1)) 사이가 오프되어 있기 때문에, 분배되는 전하량은 1/2×Vdd(Cp//Cs +Cc) 즉 1V×(Cp//Cs+Cc)가 된다. 그리고, 기생 커패시터(Cs)의 커패시턴스가 펌핑 커패시터(Cp)의 커패시턴스보다 훨씬 작기 때문에, 상기 분배되는 전하량은 1V×(Cs+Cc)가 된다. 반면에, 본 발명에 따른 프리차지 동작에서는 분배되는 전하량은 상기 예에서, 0.5V(Cp//Cs+Cc) + 0.5V(Cp+Cs+Cc)가 된다. 마찬가지로, 기생 커패시터(Cs)의 커패시턴스가 펌핑 커패시터(Cp)의 커패시턴스보다 훨씬 작기 때문에, 상기 분배되는 전하량은 0.5V(Cs+Cc) + 0.5V(Cp+Cs+Cc)가 되어, 종래 기술에 따른 전하 펌프 회로보다 분배되는 전하량이 0.5V×Cp 만큼 증가한다. 또한, 두 출력 노드(N(i) 및 N(i+1)) 사이의 문턱 전압을 고려한다 하더라도, 상기 예에서, 분배되는 전하량은 0.75V(Cs+Cc) + 0.25V(Cp+Cc+Cs)가 되어, 종래 기술에 비해 0.25V×Cp 만큼 증가한다. 여기서, 펌핑 커패시터(Cp)의 커패시턴스가 기생 커패시터들(Cs, Cc)의 커패시턴스보다 훨씬 크다는 것을 감안하면, 종래 기술에 비해 본 발명은 분배되는 전하량의 증가율이 훨씬 크다는 것을 알 수 있다.

여기서, 전하 펌프 회로의 프리차지 시 분배되는 전하량은 차지/디스차지 동 작 시에 소모되는 전하량에서 제외되기 때문에, 프리차지 시 분배되는 전하량이 많은 것은 전하 펌프 회로의 차지/디스차지 동작 시 소모되는 전하량이 줄어든다는 것을 의미한다. 즉, 상술한 예에서, 본 발명에 따른 전하 펌프 회로(70)는 종래 기술에 비해 각 전하 펌프 셀 당 0.5V×Cp 또는 0.25V×Cp 만큼의 전하 소모가 감소한다.

이하, 본 발명에 따른 전하 펌프 회로의 프리차지 동작을 이용한 경우의 전하 소모 감소량을 종래 기술과 비교하여 설명한다.

펌핑 노드(P(i))가 0V에서 Vdd/2로 상승하면 출력 노드(N(i))는 Vpp-α에서 Vpp-α+Vdd/2 로 상승하고, 펌핑 노드(P(i+1))는 Vdd에서 Vdd/2로 하강하면 출력 노드(N(i+1))는 Vpp에서 Vpp - Vdd/2 로 하강한다. 또한, 두 출력 노드(N(i) 및 N(i+1))가 연결되기 때문에 두 출력 노드의 전압은 두 전압의 평균 (Vpp-α+Vdd/2)+(Vpp-Vdd/2)}/2 즉, Vpp-α/2 가 된다.

따라서, 출력 노드(N(i))에 연결된 펌핑 커패시터(Cp)가 출력 노드(N(i+1))와 연결되었다고 느끼는 전하량은 (Vpp-α+Vdd/2)-(Vpp-α/2)가 된다. 결국 출력 노드(N(i))에서 연결된 커패시터들이 얻은 분배된 전하량은 = {Cc의 전하량} + {N(i)에서 N(i+1)로 이동하고 남은 전하량} + { N(i)에서 N(i+1)로 이동한 전하량} 이 된다. 이는 {Cc×Vdd/2} + {Cp//Cs×α/2} + {[Cp//(2×Cp+2×Cs)]×(Vdd/2-α/2)} 가 된다. 여기서 펌핑 커패시터(Cp)의 커패시턴스는 기생 커패시터(Cs, Cc)의 커패시턴스보다 훨씬 크기 때문에, 상기 분배된 전하량은 {Cc×Vdd/2} + {Cs×α/2} + {Cp×(Vdd-α)/3} 이 된다.

한편, 전하 펌프 회로의 구성상 출력 전압이 Vpp, 펌핑 전압이 Vdd, 그리고 전하 펌프 셀의 개수가 N 개로 구성되었을 때, 각 노드의 전압차는 준 정적(Quasi-static) 상태에서 (Vpp-Vdd)/N 이다. 그러면, α=2×(Vpp-Vdd)/N 이므로 각 전하 펌프 셀의 전하 소모 감소량은 {Cc×Vdd/2} + {Cs×(Vpp-Vdd)/N} + {Cp×{(N+2)×Vdd-2×Vpp}/(3×N)} 이 다. 전하 펌핑의 효율(E)는 출력 전하량/ 소모 전하량으로 고려하면, 종래의 전하 펌핑 효율(E)은 E ≒ [{(N+1)×Vdd-Vpp}/N]/[N×Vdd] 로 주어진다. 그리고, 본 발명에 따른 전하 펌프 회로의 프리차지 동작을 통한 전하 소모 감소량을 고려하면, 전하 펌핑의 효율(E)은 E≒[{(N+1)×Vdd-Vpp}/N]/[N×Vdd-{(N+2)×Vdd-2×Vpp}/3] 이 되어 전하 펌핑의 효율이 증가됨을 알 수 있다.

도 8은 도 7의 회로 상태를 구현한 본 발명의 일 실시예에 따른 전하 펌프 회로도이다.

도 8을 참조하면, 전하 펌프 회로(80)는 다수개의 전하 펌프 셀들이 직렬로 연결되어 구현된다. i 번째 전하 펌프 셀(82)의 구성을 보면, 펌핑 전압이 인가되는 펌핑 노드(P(i))와 고 전압이 발생되는 출력 노드(N(i)) 사이에 펌핑 커패시터(Cp)를 포함하고, 상기 펌핑 커패시터(Cp)에는 제1 기생 커패시터(Cc)가 연결되고, 출력 노드(N(i))에는 제2 기생 커패시터(Cs)가 연결된다. i 번째 전하 펌프 셀의 펌핑 노드(P(i))와 i+1 번째 전하 펌프 셀의 펌핑 노드(P(i+1)) 사이에는 프리차지 동작의 구현을 위한 트랜지스터(84)가 연결된다. 또한, i 번째 전하 펌 프 셀의 출력 노드(N(i))와 i+1 번째 전하 펌프 셀의 출력 노드(N(i+1)) 사이에는 전하 전달용 트랜지스터(86)가 연결되며, 상기 트랜지스터(86)의 게이트는 출력 노드(N(i))에 연결되어 다이오드 기능을 한다.

펌핑 노드(P(i))는 두 개의 펌핑 클록 신호(Ph1p, Ph1n)에 의해 펌핑 되며, 상기 두 펌핑 클록 신호(Ph1p, Ph1n)는 각각 PMOS 트래지스터(88)과 NMOS 트랜지스터(90)의 게이트에 입력되어, Vdd 전압과 0V 전압을 선택적으로 펌핑 노드(P(i))에 공급한다.

도 8 및 9를 참조하여 전하 펌프 회로(80)의 동작 과정을 살펴보면, 먼저 차지 동작 시에는, i 번째 셀(82)의 펌핑 클록 신호(Ph1p, Ph1n)는 로직 로우 레벨이면, PMOS 트랜지스터(88)는 턴 온되고 NMOS트랜지스터(90)는 턴 오프되어, 펌핑 노드(P(i))는 Vdd 레벨로 펌핑 되고, 펌핑 노드(P(i))에 연결된 펌핑 커패시터(Cp)는 Vdd 만큼 차지된다. 이때, 이웃한 i+1 번째 전하 펌프 셀은 i 번째 셀(82)과 반대로 동작하여 디스차지 동작을 수행한다.

그런 다음 프리차지 동작 시에는, PMOS(88)에 연결된 클록 신호(Ph1p)는 하이 레벨, NMOS(90)에 연결된 클록 신호(Ph1n)는 로우 레벨이 되어, 두 트랜지스터(88, 90) 모두 턴 오프 되고, 프리차지 클록 신호(Ph3)가 인에이블되어 프리차지 트랜지스터(84)가 턴 온 된다. 그러면, 펌핑 노드(P(i))에 연결된 펌핑 커패시터(Cp)의 전하가 이웃한 셀의 펌핑 커패시터(Cp)로 분배되어 프리차지가 수행된다.

그런 다음, 펌핑 클록 신호(Ph1p, Ph1n) 모두 로직 하이 레벨이 되면, PMOS 트랜지스터(88)는 턴 오프가 되고, NMOS트랜지스터(90)는 턴 온 되어, 펌핑 노드 (P(i))는 0V가 되고, 펌핑 노드(P(i))에 연결된 펌핑 커패시터(Cp)는 디스차지 된다. 이때, 이웃한, i+1 번째 전하 펌프 셀은 차지 동작을 수행한다.

도 10은 본 발명의 다른 실시예에 따른 전하 펌프 회로를 나타내며, 도 11은 도 10에 도시된 전하 펌프 회로를 구동하는 클록 신호의 타이밍도이다.

도 10의 전하 펌프 회로(100)는 도 8의 전하 펌프 회로(80)에 비해 출력 노드(N(i) 및 N(i+1)) 사이의 문턱 전압을 줄여, 프리차지 동작 시 분배되는 전하량을 더욱 증가시킬 수 있게 한다.

도 10을 참조하면, 펌핑 노드(P(i) 및 P(i+1)) 사이에는 프리차지 용 제1 NMOS 트랜지스터(102)가 연결되며, 출력 노드(N(i) 및 N(i+1)) 사이에는 전하 전달용 제2 NMOS 트랜지스터(104)가 연결된다. 또한, i 번째 셀의 출력 노드(N(i))와 상기 제2 NMOS 트랜지스터(104)의 게이트 사이에는 제3 NMOS 트랜지스터(106)이 연결되며, 상기 제3 NMOS 트랜지스터(106)의 게이트는 상기 i 번째 셀의 출력 노드(N(i))와 연결된다. 그리고, 상기 제2 NMOS 트랜지스터(104)의 게이트와 클록 신호(Ph2g) 사이에는 커패시터(108)가 연결된다.

도 10의 전하 펌프 회로(100)의 동작 과정을 살펴보면, i 번째 셀이 디스차지되고, i+1 번째 셀이 차지되는 구간(I)에서는, 제2 NMOS 트랜지스터(104)의 게이트로 입력되는 클록 신호(Ph2g)는 로우 레벨이 되어 두 출력 노드(N(i) 및 N(i+1)) 사이의 연결이 오프된다.

그리고, 프리차지 구간(II)에서는, 제2 NMOS 트랜지스터(104)의 게이트로 입력되는 클록 신호(Ph2g)가 하이 레벨이 되어, 두 출력 노드(N(i) 및 N(i+1)) 사이 의 연결이 온 된다. 이때, 제3 NMOS 트랜지스터(106)가 턴 온 되면서, 제2 NMOS 트랜지스터(104)의 게이트 전압을 다이오드 드랍(diode drop)을 이용해 소스 노드와 일정한 전압차를 유지하도록 한다. 따라서, 제2 NMOS 트랜지스터(104)의 문턱 전압에 상관없이, 두 출력 노드 (N(i) 및 N(i+1)) 의 전압이 같아지면 두 노드 사이의 연결이 온 되도록 구성된다. 즉, 문턱 전압이 0V가 되는 효과를 얻게 되어, 프리차지 동작 시 분배되는 전하량을 증가시킬 수 있다.

도 12는 본 발명의 또 다른 실시예에 따른 전하 펌프 회로를 나타내며, 도 13는 도 12에 도시된 전하 펌프 회로를 구동하는 클록 신호의 타이밍도이다.

도 12에 도시된 전하 펌프 회로(120)는 PMOS 로 구성된 전하 펌프 회로에 본 발명에 따른 개념을 추가한 회로이다. 도 12를 참조하면, 펌핑 노드(P(i) 및 P(i+1)) 사이에는 프리차지 용 MOS 트랜지스터(122)가 연결되며, 출력 노드(N(i) 및 N(i+1)) 사이에는 전하 전달용 제1 PMOS 트랜지스터(124)가 연결된다. 또한, 상기 제1 PMOS 트랜지스터(124)의 게이트와 클록 신호(Ph2g) 사이에는 제1 커패시터(132)가 연결된다. 또한, 상기 제1 PMOS 트랜지스터(124)의 게이트와 출력 노드(N(i+1)) 사이에는 제2 및 제3 PMOS 트랜지스터(126 및 128)가 직렬로 연결된다. 상기 제2 PMOS 트랜지스터(126)의 게이트는 출력 노드(N(i))와 연결되고, 상기 제3 PMOS 트랜지스터(128)의 게이트와 출력 노드(N(i+1)) 사이는 제4 PMOS 트랜지스터(130)로 연결된다. 상기 제3 PMOS트랜지스터(128)의 게이트와 상기 제4 PMOS트랜지스터(130)의 게이트는 서로 연결되며, 클록 신호(Ph2t)와는 제2 커패시터(134)를 사이에 두고 연결된다.

도 14는 본 발명의 또 다른 실시예에 따른 전하 펌프 회로를 나타내며, 도 15는 도 14에 도시된 전하 펌프 회로를 구동하는 클록 신호의 타이밍도이다.

도 14에 도시된 전하 펌프 회로(140)는 도 12의 전하 펌프 회로(120)에서 전하 전달용 PMOS 트랜지스터의 문턱 전압에 무관하게 전하를 분배할 수 있도록 구성된 회로이다. 즉, 도 12의 회로 개념과 도 10의 회로 개념을 병합한 회로이다.

도 14를 참조하면, 펌핑 노드(P(i) 및 P(i+1)) 사이에는 프리차지 용 MOS 트랜지스터(142)가 연결되며, 출력 노드(N(i) 및 N(i+1)) 사이에는 전하 전달용 제1 PMOS 트랜지스터(144)가 연결된다. 또한, 상기 제1 PMOS 트랜지스터(144)의 게이트와 출력 노드(N(i+1)) 사이에는 제2 및 제3 PMOS 트랜지스터(146 및 148)가 직렬로 연결된다. 상기 제1 PMOS 트랜지스터(144)의 게이트와 클록 신호(Ph2g) 사이에는 제1 커패시터(152)가 연결된다. 상기 제2 PMOS 트랜지스터(146)의 게이트는 상기 제1 PMOS 트랜지스터(144)의 게이트와 연결되고, 상기 제3 PMOS 트랜지스터(148)의 게이트와 출력 노드(N(i+1)) 사이는 제4 PMOS 트랜지스터(150)로 연결된다. 상기 제3 PMOS트랜지스터(148)과 상기 제4 PMOS트랜지스터(150)의 게이트는 서로 연결되며, 클록 신호(Ph2t)와는 제2 커패시터(164)를 사이에 두고 연결된다.

이러한, 본 발명에 따른 전하 펌프 회로는, 전하의 차지/디스차지 동작 사이에 프리차지 동작을 수행하여, 전하의 차지/디스차지 동작 시에 소비되는 전하량을 감소시킨다. 또한, 프리차지 동작 시에 분배되는 전하량을 증가시켜 소비되는 전하량을 더욱 감소시킬 수 있다. 즉, 본 발명에 따른 전하 펌프 회로는, 프리차지 동작 시에 출력 전압 노드 사이를 연결시켜 펌핑 커패시터와 기생 커패시터의 구조를 병렬연결 시키고, 낮은 출력 전압의 노드에서 높은 출력 전압의 노드로의 단방향성 전하 전달 구조를 통해, 분배되는 전하량을 증가시킬 수 있다.

본 발명은 도면에 도시된 일 실시예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.

기존의 전하 소모 감소 방법은 펌핑 커패시터에 연결된 스트레이 커패시터(stray capacitor)의 전소 소모 감소만을 구현한 반면 본 발명은 펌핑 동작 시 전하를 전달하는 두 노드에 연결된 모든 커패시터의 전하를 감소하는 클록 스킴(scheme)을 사용하여 펌핑 효율을 더욱 증가시켰고 스트레이 커패시터가 작게 발생하는 펌핑 구조나 커패시터 구성에 대해서 종래의 기술이 전하 감소가 거의 이루어지지 않는데 반해 본 발명은 완벽한 전하 감소를 수행할 수 있다.

Claims

고전압 발생용 전하 펌프 회로에 있어서,

상기 전하 펌프 회로는 각각 전하를 전달하는 출력 노드, 클록 신호가 입력되는 펌핑 노드 및 상기 출력 노드와 상기 펌핑 노드 사이에 연결되어 전하를 저장하기 위한 펌핑 커패시터를 포함하는 다수의 전하 펌프 셀로 구성되고, 다수의 클 록 신호에 응답하여 차지/디스차지 동작과 프리차지 동작을 반복하며,

상기 전하 펌프 회로는 상기 프리차지 동작의 경우 초기 낮은 전압의 출력 노드에서 높은 전압의 출력 노드로 단방향성 전하 전달이 이루어지는 것을 특징으로 하는 전하 펌프 회로.
제 1 항에 있어서,

상기 전하 펌프 회로는 상기 프리차지 동작의 경우, i 번째 셀의 출력 노드와 상기 i 번째 셀에 이웃하는 i+1 번째 셀의 출력 노드 사이의 연결이, 상기 i 번째 셀 출력 노드의 전압이 상기 i+1 번째 셀 출력 노드의 전압과 같아지면서 연결되어 전하 전달이 이루어지는 것을 특징으로 하는 전하 펌프 회로.
제 2 항에 있어서,

상기 전하 펌프 회로가 상기 차지/디스차지 동작을 하는 경우, 상기 i 번째 셀의 출력 노드와 상기 i+1 번째 셀의 출력 노드의 연결은 오프되는 것을 특징으로 하는 전하 펌프 회로.
제 2 항에 있어서,

상기 i 번째 셀의 펌핑 노드와 상기 i+1 번째 셀의 펌핑 노드는 상기 프리차지 동작 시에 온되고 상기 차지/디스차지 동작 시 오프되는 스위치로 연결되는 것을 특징으로 하는 전하 펌프 회로.
제 4 항에 있어서,

상기 스위치는 상기 프리차지 동작시 인에이블되는 클록 신호에 응답하는 트랜지스터로 구성되는 것을 특징으로 하는 전하 펌프 회로.
제 2 항에 있어서,

상기 전하 펌프 회로는, 상기 i 번째 셀의 출력 노드와 상기 i+1 번째 셀의 출력 노드 사이는 상기 i 번째 셀의 출력 노드가 게이트로 연결된 NMOS 트랜지스터로 연결되는 것을 특징으로 하는 전하 펌프 회로.
제 4 항에 있어서,

상기 전하 펌프 회로는, 상기 펌핑 노드로 입력되는 펌핑 클록 신호에 응답하여 차지/디스차지 동작을 수행하며, 상기 스위치로 입력되는 프리차지 클록 신호에 응답하여 프리차지 동작을 수행하는 것을 특징으로 하는 전하 펌프 회로.
제 1 항에 있어서,

상기 전하 펌프 회로의 전하 펌프 셀 각각은,

상기 출력 노드와 상기 펌핑 노드 사이에 연결된 펌핑 커패시터;

상기 펌핑 노드와 이웃한 전하 펌프 셀의 펌핑 노드 사이에 연결되어 프리차지 시 인에이블되는 클록 신호에 응답하는 제1 NMOS 트랜지스터; 및

상기 출력 노드와 이웃한 전하 펌프 셀의 출력 노드 사이에 연결되고 상기 출력 노드의 출력이 게이트로 연결된 제2 NMOS 트랜지스터를 포함하는 것을 특징으로 하는 전하 펌프 회로.
제 1 항에 있어서,

상기 전하 펌프 회로의 전하 펌프 셀 각각은,

상기 출력 노드와 상기 펌핑 노드 사이에 연결된 펌핑 커패시터;

상기 펌핑 노드와 이웃한 전하 펌프 셀의 펌핑 노드 사이에 연결되어 프리차지 시 인에이블되는 클록 신호에 응답하는 제1 NMOS 트랜지스터;

상기 출력 노드와 이웃한 전하 펌프 셀의 출력 노드 사이에 연결된 제2 NMOS 트랜지스터;

상기 출력 노드와 상기 제2 NMOS 트랜지스터의 게이트 사이에 연결된 제3 NMOS 트랜지스터; 및

상기 제2 NMOS 트랜지스터의 게이트에 연결된 제2 커패시터를 포함하는 것을 특징으로 하는 전하 펌프 회로.
제 1 항에 있어서,

상기 전하 펌프 회로의 전하 펌프 셀 각각은,

상기 출력 노드와 상기 펌핑 노드 사이에 연결된 펌핑 커패시터;

상기 펌핑 노드와 이웃한 전하 펌프 셀의 펌핑 노드 사이에 연결되어 프리차 지 시 인에이블되는 클록 신호에 응답하는 NMOS 트랜지스터;

상기 출력 노드와 이웃한 전하 펌프 셀의 출력 노드 사이에 연결된 제1 PMOS 트랜지스터;

상기 제1 PMOS 트랜지스터의 게이트에 연결된 제2 커패시터;

상기 제1 PMOS 트랜지스터의 게이트와 상기 이웃한 전하 펌프 셀의 출력 노드에 직결로 연결된 제2 및 제3 PMOS 트랜지스터;

상기 제3 PMOS 트랜지스터의 게이트와 상기 이웃한 전하 펌프 셀의 출력 노드 사이에 연결된 제4 PMOS 트랜지스터; 및

상기 제3 PMOS 트랜지스터의 게이트에 연결된 제3 커패시터를 포함하고,

상기 제2 PMOS 트랜지스터의 게이트는 상기 출력 노드에 연결되며, 상기 제4 PMOS 트랜지스터의 게이트는 상기 제3 PMOS 트랜지스터의 게이트에 연결되는 것을 특징으로 하는 전하 펌프 회로.
제 1 항에 있어서,

상기 전하 펌프 회로의 전하 펌프 셀 각각은,

상기 출력 노드와 상기 펌핑 노드 사이에 연결된 펌핑 커패시터;

상기 펌핑 노드와 이웃한 전하 펌프 셀의 펌핑 노드 사이에 연결되어 프리차지 시 인에이블되는 클록 신호에 응답하는 NMOS 트랜지스터;

상기 출력 노드와 이웃한 전하 펌프 셀의 출력 노드 사이에 연결된 제1 PMOS 트랜지스터;

상기 제1 PMOS 트랜지스터의 게이트에 연결된 제2 커패시터;

상기 제1 PMOS 트랜지스터의 게이트와 상기 이웃한 전하 펌프 셀의 출력 노드에 직결로 연결된 제2 및 제3 PMOS 트랜지스터;

상기 제3 PMOS 트랜지스터의 게이트와 상기 이웃한 전하 펌프 셀의 출력 노드 사이에 연결된 제4 PMOS 트랜지스터; 및

상기 제3 PMOS 트랜지스터의 게이트에 연결된 제3 커패시터를 포함하고,

상기 제2 PMOS 트랜지스터의 게이트는 상기 제1 PMOS 트랜지스터의 게이트에 연결되고, 상기 제4 PMOS 트랜지스터의 게이트는 상기 제3 PMOS 트랜지스터의 게이트에 연결되는 것을 특징으로 하는 전하 펌프 회로.
상기 전하 펌프 회로는 각각 전하를 전달하는 출력 노드, 클록 신호가 입력되는 펌핑 노드 및 상기 출력 노드와 상기 펌핑 노드 사이에 연결되어 전하를 저장하기 위한 펌핑 커패시터를 포함하는 다수의 전하 펌프 셀로 구성된 전하 펌프 회로에서, 다수의 클록 신호에 응답하여 차지/디스차지 동작과 프리차지 동작을 반복하여 고전압을 발생시키는 방법에 있어서,

프리차지 인에이블 클록 신호에 응답하여 이웃한 두 전하 펌프 셀의 펌핑 노드를 연결시키는 단계;

상기 펌핑 노드를 통해 전달된 전하를 상기 펌핑 커패시터를 차지시켜, 상기 출력 노드의 전압을 가변시키는 단계;

상기 이웃한 두 전하 펌프 셀의 출력 노드에서 낮은 기준 전압의 출력 노드 의 전압이 상기 높은 기준 전압의 출력 노드와 같아지면 상기 두 출력 노드를 연결시키는 단계; 및

상기 연결된 두 출력 노드를 통해 전하 전달이 이루어지는 단계를 포함하는 것을 특징으로 하는 방법.
제 12 항에 있어서,

상기 방법은,

상기 프리차지 인에이블 클록 신호를 디스에이블 시키는 단계; 및

펌핑 클록 신호에 응답하여 상기 펌핑 커패시터를 차지/디스차지 하는 단계를 더 포함하는 것을 특징으로 하는 방법.