JP3012634B1

JP3012634B1 - 半導体昇圧回路

Info

Publication number: JP3012634B1
Application number: JP11013465A
Authority: JP
Inventors: 宏一鈴木
Original assignee: 日本電気アイシーマイコンシステム株式会社
Priority date: 1999-01-21
Filing date: 1999-01-21
Publication date: 2000-02-28
Anticipated expiration: 2019-01-21
Also published as: JP2000217339A

Abstract

【要約】【課題】電流供給能力を十分得ることができると共に、
効率よく昇圧能力を得ることができるようにする半導体
昇圧回路を得る。【解決手段】所定発振信号を出力する発振器回路１０
と、この発振器回路１０の出力により制御出力を負荷消
費回路３０に出力する昇圧制御部２０と、この昇圧制御
部２０の電圧が所定値にあることを判定して前記発振器
回路１０を制御する電圧判定回路１１とを有し、昇圧制
御部２０が、前記発振器回路１０により制御出力を第１
の出力トランジスタＱ１から負荷消費回路３０に出力す
る昇圧部１２と、発振器回路１０の出力に従って制御出
力を第２の出力トランジスタＱ２から出力する電圧変換
用昇圧部１３と、この電圧変換用昇圧部１３の出力によ
り制御され発振器回路１０の出力に従った変換出力を前
記第１、第２の出力トランジスタＱ１，２のゲートにそ
れぞれ接続する電圧変換回路１４とを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は半導体昇圧回路に関
し、特にＤＲＡＭ等に用いられるチャージポンプ回路等
の半導体昇圧回路に関する。

【０００２】

【従来の技術】図５は一般的な昇圧回路の構成を示すブ
ロック図である。この半導体昇圧回路は、所定周波数の
発振出力を取り出す発振器回路１０と、出力電圧が所定
値にあるか否かを判定する電圧判定回路１１と、発振器
回路１０の出力から所定昇圧を得る昇圧部１２と、この
昇圧部１２の出力を制御する出力制御回路１５と、出力
負荷となるインバータなどからなる消費回路３０とから
構成される。また、昇圧部１２は、発振器回路１０の出
力を複数段のインバータに入力する昇圧論理部１６およ
び出力インバータ１７と、この出力インバータ１７の出
力が昇圧コンデンサＣp1を介して供給される出力用ＭＯ
ＳトランジスタＱ１とから構成される。

【０００３】この回路構成における各接点の電圧を図６
の動作波形図に示す。発振器回路１０の出力から所定発
振周期ｔosc の出力Ｖosc が出力され、この出力Ｖosc
は出力制御回路１５で増幅されて出力Ｖgin となり、こ
の出力はコンデンサＣp3を介してＭＯＳトランジスタＱ
１のゲート電圧として電源電圧Ｖcc1 を重畳した電圧Ｖ
goutとなっている。また昇圧論理部１６の出力は、昇圧
コンデンサＣp1を介した出力Ｖcp1 が出力用ＭＯＳトラ
ンジスタＱ１のドレインに入力され、このＭＯＳトラン
ジスタＱ１のソースから出力電圧ＶP1を得る。なお、Ｍ
ＯＳトランジスタＱ１のソース・ゲート間電位Ｖgs2 が
あるため、出力電圧ＶP1は２倍電位２Ｖcc1 より電位Ｖ
gs2 分少なくなっている。

【０００４】この従来の回路では、電源電圧Ｖccが５Ｖ
または３．３Ｖであったため、昇圧回路の出力トランジ
スタのゲートとソース電位差Ｖgs2 を確保することが出
来、供給能力を得られていたため、動作に支障はなかっ
た。しかし、メモリセルの微細化、および大容量化に伴
い、電源電圧の低電圧化が進み、現在では電源電圧２．
５Ｖが一般的となりつつあり、さらに低電圧化が進んで
いる。

【０００５】この低電圧化に伴い、昇圧回路の出力トラ
ンジスタのゲート信号電位Ｖgoutが昇圧回路の出力電位
Ｖp1に対し電位差Vgs2を確保できなくなり、また、消費
電流量が大きいと昇圧電位を出力するトランジスタのし
きい値電圧による電圧降下と基板バイアス効果により能
力の低下が生じるため、消費電流に対し供給電流能力が
得られなくなっている。これによって消費回路が動作す
ることにより、昇圧回路の出力電位Ｖp1が降下しつづ
け、消費回路３０において動作不良を起こしてしまう。

【０００６】この消費回路３０の動作について、図７の
波形図を用いて簡単に説明する。この消費回路３０は、
１サイクル毎に消費電荷量ＣＤを充電と放電が繰り返さ
れ、消費回路３０の入力信号Ｖcyi は、周期tcycをもっ
ており、入力信号Ｖcyi が‘Ｌ’レベル時に電荷量ＣＤ
を充電し、入力信号Ｖcyi が‘Ｈ’レベル時に電荷量Ｃ
Ｄを放電するものとする。消費回路３０により消費され
る電荷量ＣＤの供給源が昇圧回路の出力Ｖp1となってい
る。なお、周期tcycを７０ｎＳとすると、発振周期ｔos
c がその１／２〜１／４周期となる。

【０００７】ここで発振器回路１０から出力される信号
Ｖosc の発振サイクルｔosc と消費回路３０の動作サイ
クルｔcyc は異なり、通常動作サイクルｔcyc 内に発振
サイクルｔosc が数回発振して消費回路３０に供給され
る。

【０００８】この時の昇圧回路からの供給電源波形ＶP1
の様子を示す。入力信号Ｖcyi が‘Ｌ’レベルの時、出
力負荷の電荷量ＣＤに対し充電動作が開始されるため、
電位降下が生じる。なお供給電源元の電位降下量ΔＶ１
は、充放電量ＣＤと出力部に負荷されている容量ＣＨと
の比例関係に有り、負荷容量ＣＨが大きくなるに従い、
電位降下量ΔＶ１は小さくなる。また、消費回路３０の
電位降下量ΔＶ２は、消費回路の充放電量に対するスピ
ードに依存し、また充電が完了するまで昇圧回路が動作
を行う。ここで、昇圧回路において、電流供給能力が不
足すると、動作サイクルｔcyc 内に電荷量ＣＤに対し供
給できなくなるため、動作サイクルｔcyc サイクル毎
に電位降下が生じる。これにより、消費回路の供給電源
が得られず、動作不良に至ってしまう。

【０００９】さらに、この従来例の問題を回避する方法
として、電圧変換器により出力トランジスタのゲート電
位を昇圧することにより昇圧電圧Ｖppを確保する構成
が，特開平８−２０５５２６号公報（従来例２）として
公知となっている。図８はこの従来例２の回路構成を示
すブロック図、図９は図８の電圧変換回路１４の一例の
回路図であり、図１０は図８の回路構成における各接点
の動作電圧の波形図である。

【００１０】この昇圧回路は、図５の共通の内部電源Ｖ
cc1 で動作する出力制御回路１５の代りに、図８のよう
に他の外部電源Ｖcc2 で動作する電圧変換回路１４を用
いている。また電圧変換器１４は、図９のように電源電
圧Ｖccと入力ノードＮ１との間に接続したＰＭＯＳトラ
ンジスタＱ１１と、ゲート端子に発振器回路１０の出力
信号を入力し、入力ノードＮ１と接地電圧Ｖssとの間に
接続したＮＭＯＳトランジスタＱ１３と、電源電圧Ｖcc
と出力ノードＮ２との間に接続したＰＭＯＳトランジス
タＱ１２と、ゲート端子に発振器回路１０からの信号を
インバータ４０で反転させて供給し、出力ノードＮ２と
接地電圧Ｖssとの間に接続したＮＭＯＳトランジスタＱ
１４とから構成される。

【００１１】ＰＭＯＳトランジスタＱ１１のゲート端子
は出力ノードＮ２に接続され、ＰＭＯＳトランジスタＱ
１２のゲート端子は入力ノードＮ１に接続されている。
また出力ノードＮ２が昇圧キャパシタＣp3に接続されて
いる。図のように、ゲート端子が交差接続されたＰＭＯ
ＳトランジスタＱ１１，１２とＮＭＯＳトランジスタＱ
１３，１４とでいわゆるカスコード増幅器が構成されて
いる。

【００１２】この昇圧回路において、発振器回路１０の
出力がＮＭＯＳトランジスタＱ１３を導通させるレベル
で入力すると、入力ノードＮ１の放電が行われてその電
圧が論理‘Ｌ’レベルとなり、入力ノードＮ１にゲート
端子を接続したＰＭＯＳトランジスタＱ１２が導通す
る。これにより出力ノードＮ２は電源電圧Ｖccのレベル
に充電される。従って、昇圧ノードＢすなわち出力トラ
ンジスタＱ１のゲート電圧は２Ｖccの電圧レベルに昇圧
される。つまり、昇圧ノードＢは従来に比べ格段に高い
レベルへ昇圧されるので、出力トランジスタＱ１のしき
い値電圧Ｖｔによる電圧降下の影響を抑制することがで
き、多量の電荷を昇圧電圧Ｖppに供給できる。この従来
例２においても、低電圧化に対しては電圧変換回路１４
の電源電位が十分な電位でないため、昇圧電位が得られ
ない。例えば、電源電位Ｖcc1 が２．３Ｖの時、出力電
位ＶP1に３．５Ｖを得たい場合、出力トランジスタＱ１
のゲート電位は基板バイアス効果により、通常のしきい
値電位Ｖｔの２倍程度のゲート電位を必要とし、通常の
しきい値電位Ｖｔを０．７Ｖとすると、４．９Ｖ程度以
上の安定した電位が要求される。しかし、図５の一般的
な昇圧回路においてはゲート電位はＶcc1 ×２＝４．６
Ｖしか得られないため、電流供給能力を得ることができ
ない。また、図８の昇圧回路においても、電源電圧Ｖcc
1 を２．３Ｖ、電源電圧Ｖcc2 を２．５Ｖとした時、ゲ
ート電位はＶcc1 ＋Ｖcc2 ＝４．８Ｖとなり、前述の従
来例１より若干ゲート電位は確保されているものの、ま
だ電流供給能力は得られない。

【００１３】さらに、昇圧回路の出力トランジスタのゲ
ート電位を確保する方法として、図１１の回路構成のブ
ロック図、図１２のその動作波形図を示すものがある。
この回路は、電圧変換回路１４の電源電圧を、昇圧回路
からの出力電位ＶP1より供給されている。これにより、
ゲート電位を従来例１に従うと、Ｖcc1 ＋ＶP1＝２．３
Ｖ＋３．５Ｖ＝５．８Ｖを得ることができ、前記従来例
１，２に比べ、大きく能力向上が図られる。

【００１４】しかし、消費回路３０が短いサイクルでの
動作時、電荷量ＣＤへの充放電が繰り返されるため、出
力電位ＶP1の電位接点は、数Ｖの電位変動が生じる。従
って、安定したゲート電位が得られない。

【００１５】

【発明が解決しようとする課題】上述したように従来の
半導体昇圧回路は、図５の一般的な昇圧回路において
は、ゲート電位はＶcc1 ×２＝４．６Ｖしか得られない
ため、電流供給能力を得ることができない。また、図８
の昇圧回路においても、電源電圧Ｖcc1 を２．３Ｖ、電
源電圧Ｖcc2 を２．５Ｖとした時、ゲート電位はＶcc1
＋Ｖcc2 ＝４．８Ｖとなり、前述の従来例１より若干ゲ
ート電位は確保されているものの、まだ電流供給能力は
得られない。

【００１６】さらに、図１１の回路構成の場合、従来例
１，２に比べ、大きく能力向上が図られるが、消費回路
３０が短いサイクルでの動作時、電荷量ＣＤへの充放電
が繰り返されるため、出力電位ＶP1の電位接点は、数Ｖ
の電位変動が生じる。従って、安定したゲート電位が得
られないため、効率よく昇圧能力を得ることができない
という問題がある。

【００１７】本発明の目的は、これらの問題点を解決
し、電流供給能力を十分得ることができると共に、効率
よく昇圧能力を得ることができるようにした半導体昇圧
回路を提供することにある。

【００１８】本発明の他の目的は、昇圧回路の出力トラ
ンジスタに入力されるゲート電位に対し、電位変動の安
定した高い電位が得られる半導体昇圧回路を提供するこ
とにある。

【００１９】

【課題を解決するための手段】本発明の構成は、所定発
振周波数の発振信号を出力する発振器回路と、この発振
器回路の出力により制御出力を負荷消費回路に出力する
昇圧制御部と、この昇圧制御部の出力電圧が所定値にあ
ることを判定して前記発振器回路の出力レベルを制御す
る電圧判定回路とを有する半導体昇圧回路において、前
記昇圧制御部が、前記発振器回路の出力を所定数のイン
バータからなる論理部により増幅し、この論理部の出力
を第１のポンピング容量を介して昇圧し第１の出力トラ
ンジスタに供給し第１の制御電圧として前記負荷消費回
路に出力する昇圧部と、前記発振器回路に出力を所定数
のインバータからなる論理部により増幅し、この論理部
の出力を第２のポンピング容量を介して昇圧し第２の出
力トランジスタに供給し第２の制御電圧として出力する
電圧変換用昇圧部と、この電圧変換用昇圧部の昇圧した
第２の制御電圧を駆動電源として前記発振器回路の出力
をその駆動電源電位レベルに変換しこの変換出力を前記
第１，第２の出力トランジスタのゲートにそれぞれ接続
する電圧変換回路とを備えることを特徴とする。

【００２０】

【発明の実施の形態】図１は本発明の一実施形態による
回路構成を示す回路図である。従来は、昇圧回路の出力
トランジスタを制御するゲート信号発生回路の出力制御
回路１５または、電圧変換回路１４の電源電圧ｆ内部電
源Ｖcc1 または外部電源Ｖcc2 により供給していた
が、、本発明の構成では、電圧変換回路１５の電源電圧
に電圧変換専用昇圧部１３を設けている。

【００２１】この電圧変換回路１４は、電圧変換専用昇
圧部１３により電源電圧が供給されるため昇圧回路の出
力トランジスタＱ１を制御するゲート信号に至っては、
３倍程度の出力電位を得ることができる。従って、昇圧
回路の出力トランジスタＱ１のゲートとソースの電位差
Ｖgsが確保できるため、基板バイアスに起因した昇圧能
力低下を防止するという効果が得られる。特に、電源電
圧の低電圧化に対しては効果が大きい。

【００２２】図１を参照すると、この半導体昇圧回路
は、発振器回路１０と、電圧判定回路１１と、昇圧制御
部２０と、出力負荷となるインバータなどからなる消費
回路３０とから構成され、昇圧制御部２０が、昇圧部１
２と、電圧変換専用昇圧部１３と、電圧変換回路１４と
を有している。この発振器回路１０からは、任意の周期
の波形が出力されており、昇圧回路の出力電圧値ＶP1を
判定する電圧判定回路１１により、その出力が制御され
ている。また電圧判定回路１１は、任意に設定された昇
圧回路の出力電圧値を検出しており、任意の電圧に達し
た時、発振器回路１０の動作を停止し、また昇圧回路の
出力電圧が任意の電圧値より降下した時、発振器回路１
０の動作を開始する機能を有している。この、発振器回
路１０から出力信号は、昇圧部１３と電圧変換専用昇圧
部１４と電圧変換回路１５に供給されている。

【００２３】昇圧部１３は、発振器回路１０からの出力
信号Ｖosc を成形する昇圧回路論理部１６と、これを駆
動するインバータ回路１７と、このインバータ回路１７
の出力をポンピング容量Ｃｐ１を介して入力し消費回路
３０を制御する出力トランジスタＱ１とで構成されてい
る。このポンピング容量Ｃｐ１と、これを駆動するイン
バータ回路１７および、消費回路３０に供給制御する出
力トランジスタＱ１は、消費される電荷量ＣＤと発振器
回路の動作周期により、その大きさ（ディメンジョン）
が設定され、消費電荷量ＣＤが大きくなるに従い、ま
た、消費サイクルが短くなるに従い、回路規模が大きく
なる。また、昇圧回路の出力に付加されている容量ＣＨ
は、消費回路３０の動作時の電位変動量を極力押さえる
ための容量であり、電位変動量を小さく押さえようとす
ると大きな容量値が必要となる。

【００２４】例えば、ＤＲＡＭの場合、消費電荷量ＣＤ
がその消費電荷量に相当し、２００〜４００ｐＦ、容量
ＣＨが数千〜数万ｐＦ、ポンピング容量Ｃｐ１が数百ｐ
Ｆ、ポンピング容量Ｃｐ２，３が数〜数十ｐＦ、また容
量Ｃｄが数ｐＦである。

【００２５】電圧変換専用昇圧部１３は、前述の昇圧部
１２と構成が全く同じであり、発振器回路１０からの出
力信号を成形する電圧変換専用論理部１８と、これを駆
動するインバータ回路１９と、このインバータ回路１９
の出力をポンピング容量Ｃｐ２を介して入力し電圧変換
回路１４を制御する出力トランジスタＱ２とで構成され
ている。この電圧変換専用昇圧部１３の出力信号は、電
圧変換回路専用に電位の供給を行っており、電圧変換回
路１４での消費量は、昇圧部１２に比べ格段に小さい。
従って、ポンピング容量Ｃｐ２と、これを駆動するイン
バータ回路１９と、電圧変換回路１５に供給制御する出
力トランジスタＱ２のディメンジョンは小さく設定でき
る。また、電圧変換専用昇圧部１３の出力に付加されて
いる容量Ｃｄは、電圧変換回路１４の動作時の電位変動
量を押さえる容量である。

【００２６】電圧変換回路１４は、電圧変換専用昇圧部
１３により昇圧された出力電圧ＶP2を電源電圧とし、発
振器回路１０からの任意の周期を持った出力信号に対
し、電圧が昇圧された信号に変換して出力する回路であ
る。電圧変換回路１４により出力された信号Ｖgin は、
ポンピング容量Ｃp3に入力され、さらに電位が昇圧され
る。この昇圧された信号Ｖgoutが昇圧部１２と電圧変換
専用昇圧部１３の出力トランジスタＱ１，Ｑ２のゲート
信号となる構成となっている。

【００２７】図中消費回路３０のインバータ回路は昇圧
された電位を消費する回路の簡易モデルであり、本発明
の構成とは直接関係しないので、簡易化した回路構成図
としてある。

【００２８】次に、本実施例の動作について図１、図２
により説明する。電圧変換専用昇圧部１３は発振器回路
１０より、電源レベルVcc1、発振サイクルｔosc の信号
Ｖosc が入力され、インバータ１９とポンピング容量Ｃ
ｐ２とにより、出力波形Ｖcp2 が形成される。さらに、
出力トランジスタＱ２を経由して出力電位ＶP2が供給さ
れる。出力電位ＶP2の出力部には、電位変動を押さえる
ための容量Ｃｄが負荷となっているため、常に安定した
電位が供給さる。電圧変換回路１４で消費される電荷量
の数倍の容量値Ｃｄを設定することで電位変動量を押さ
えることができる。この電位ＶP2が電圧変換回路１４の
電源として供給されるため、信号Ｖoscを入力とする電
圧変換回路１４により出力信号Ｖｇinは電位ＶP2の振幅
に変換される。さらに、ポンピング容量Ｃｐ３により昇
圧されているため、振幅波形Ｖgoutが得られる。この振
幅波形Vgout が昇圧回路１２の出力トランジスタＱ１の
ゲートに入力されるためゲートとソース間電位Ｖgs1 を
得ることができる。

【００２９】図３は本発明の他の実施形態の回路図であ
る。この回路は、昇圧回路の電流供給能力についてさら
に工夫したものである。図において、図１の昇圧部１２
と電圧変換専用昇圧回路部１３と電圧変換回路部１４と
を含むブロック２０を並列に複数ブロック２０―１〜ｎ
を配置し、発振器回路１０からの位相の異なる出力信号
Ｖosc1, Ｖosc2……Ｖoscnを入力とする構成となってい
る。

【００３０】このように本実施形態は、電流供給タイミ
ングの位相が異なるため、定常的な電流値を供給するこ
とができる。また消費電荷量が大きい回路に対し、供給
能力が大きくできるため、昇圧能力が高くなる効果が得
られる。

【００３１】なお、図３の構成において、電圧変換専用
昇圧部１３の出力電位ＶP2は、より定常電位とするた
め、図４に示すように、制御ブロックの昇圧制御部２０
―ｎの電圧変換専用昇圧部１３の出力電位ＶP2を用いる
ようにして、他の昇圧制御部２０―１〜ｎ―１の電圧変
換専用昇圧部１３、電圧変換回路１４を削除した昇圧制
御部２１―１〜ｎ―１を用いて、共通化してもよい。

【００３２】これら図３，４の一例として、消費電荷量
ＣＤが４００ｐＦの場合、ポンピング容量Ｃｐ１の合計
が消費電荷量以上となればよいので、昇圧制御部２０が
１個では容量Ｃｐ１が４００ｐＦ以上、昇圧制御部２０
が４個では容量Ｃｐ１が１００ｐＦ以上あればよいこと
になる。

【００３３】従って、昇圧制御部２０が１個の場合のイ
ンバータのディメンションは、昇圧制御部２０が４個の
場合に対して４倍程度大きくなる。このように消費電荷
量ＣＤに比例して昇圧制御部２０のディメンションおよ
び台数が設定される。具体的な設定としては、昇圧制御
部２０（２１）の台数を多く設けて配置し、より安定な
昇圧電位を供給することもできる。

【００３４】

【発明の効果】以上説明したように本発明によれば、昇
圧回路の出力トランジスタのゲート信号電位を十分確保
でき、昇圧回路の出力電位との電位差が得られるので、
昇圧回路の出力トランジスタにおける基板効果に起因し
た昇圧能力の低下を防止でき、高い昇圧能力を得ること
ができ、特に低い電源電圧に対して昇圧効果が顕著であ
る。さらに、安定したゲート信号により出力トランジス
タを制御しているので、動作の安定性を得ることができ
るという効果がある。

【図面の簡単な説明】

【図１】本発明による昇圧回路の第１の実施形態を示す
回路図。

【図２】図１の動作例を示すタイミング波形図。

【図３】本発明による昇圧回路の第２の実施形態を示す
回路図。

【図４】本発明による昇圧回路の第３の実施形態を示す
回路図。

【図５】従来の昇圧回路の第１例を示す回路図。

【図６】図５の動作例を示すタイミング波形図。<BR>

【図７】図５の消費回路の動作例を示すタイミング波形
図。

【図８】従来の昇圧回路の第２例を示す回路図。

【図９】図７の電圧変換回路の一例の回路図。

【図１０】図７の動作例を示すタイミング波形図。

【図１１】従来の昇圧回路の第３例を示す回路図。

【図１２】図１０の動作例を示すタイミング波形図。

【符号の説明】

１０発振器回路１１電圧判定回路１２昇圧部１３電圧変換用昇圧部１４電圧変換回路１５出力制御回路１６昇圧論理部１７，１９，４０インバータ１８電圧変換用昇圧論理部２０，２０―１〜ｎ，２１―１〜ｎ昇圧制御部３０消費回路（インバータ）Ｃ１，２昇圧キャパシタＱ１，２ＭＯＳトランジスタＱ１１，１２ＰＭＯＳトランジスタＱ１３，１４ＮＭＯＳトランジスタ

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H02M 3/07 G11C 11/407

Claims

(57)【特許請求の範囲】

【請求項１】所定発振周波数の発振信号を出力する発
振器回路と、この発振器回路の出力により制御出力を負
荷消費回路に出力する昇圧制御部と、この昇圧制御部の
出力電圧が所定値にあることを判定して前記発振器回路
の出力を制御する電圧判定回路とを有する半導体昇圧回
路において、前記昇圧制御部が、前記発振器回路の出力
を所定数のインバータからなる論理部により増幅し、こ
の論理部の出力を第１のポンピング容量を介して昇圧し
第１の出力トランジスタに供給し第１の制御電圧として
前記負荷消費回路に出力する昇圧部と、前記発振器回路
に出力を所定数のインバータからなる論理部により増幅
し、この論理部の出力を第２のポンピング容量を介して
昇圧し第２の出力トランジスタに供給し第２の制御電圧
として出力する電圧変換用昇圧部と、この電圧変換用昇
圧部の昇圧した第２の制御電圧を駆動電源として前記発
振器回路の出力をその駆動電源電位レベルに変換しこの
変換出力を前記第１，第２の出力トランジスタのゲート
にそれぞれ接続する電圧変換回路とを備えることを特徴
とする半導体昇圧回路。
【請求項２】複数個の昇圧制御部により負荷消費回路
が駆動される請求項１記載の半導体昇圧回路。
【請求項３】複数個の昇圧制御部のうちの１個の昇圧
制御部の電圧変換用昇圧部および電圧変換回路が共通化
されて用いられ、他の昇圧制御部の電圧変換用昇圧部お
よび電圧変換回路が削除された請求項２記載の半導体昇
圧回路。
【請求項４】ポンピング容量が、負荷消費回路の消費
電荷量以上となるように設定された請求項１記載の半導
体昇圧回路。
【請求項５】負荷消費回路の消費電荷量に対応して、
昇圧制御部のディメンションおよび使用個数が設定され
た請求項１記載の半導体昇圧回路。