JPH1084272A - 出力バッファ回路 - Google Patents
出力バッファ回路Info
- Publication number
- JPH1084272A JPH1084272A JP8236722A JP23672296A JPH1084272A JP H1084272 A JPH1084272 A JP H1084272A JP 8236722 A JP8236722 A JP 8236722A JP 23672296 A JP23672296 A JP 23672296A JP H1084272 A JPH1084272 A JP H1084272A
- Authority
- JP
- Japan
- Prior art keywords
- output
- potential
- circuit
- level
- internal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】
【課題】 十分な論理振幅を有する信号を、高速かつ低
消費電力で出力することが可能な出力バッファ回路を提
供する。 【解決手段】 出力バッファ回路１００中の昇圧回路１
５０は、常時動作するオシレータ回路１２０、ドライバ
回路１２２およびチャージポンプ回路１２４と並列に、
読出データＲＤ０が“Ｈ”レベルとなるのに応じて動作
するチャージポンプ回路１２６を備える。したがって、
“Ｈ”レベルを出力する際は、チャージポンプ回路１２
４および１２６により、十分な電流が供給される。一
方、“Ｈ”レベルを出力する期間以外は、チャージポン
プ回路１２６は動作せず、消費電力が抑制される。
消費電力で出力することが可能な出力バッファ回路を提
供する。 【解決手段】 出力バッファ回路１００中の昇圧回路１
５０は、常時動作するオシレータ回路１２０、ドライバ
回路１２２およびチャージポンプ回路１２４と並列に、
読出データＲＤ０が“Ｈ”レベルとなるのに応じて動作
するチャージポンプ回路１２６を備える。したがって、
“Ｈ”レベルを出力する際は、チャージポンプ回路１２
４および１２６により、十分な電流が供給される。一
方、“Ｈ”レベルを出力する期間以外は、チャージポン
プ回路１２６は動作せず、消費電力が抑制される。
Description
【０００１】
【発明の属する技術分野】この発明は半導体集積回路装
置における出力バッファ回路に関し、特に、電源電圧が
低下した場合でも、高速かつ低消費電力で動作すること
が可能な出力バッファ回路に関する。
置における出力バッファ回路に関し、特に、電源電圧が
低下した場合でも、高速かつ低消費電力で動作すること
が可能な出力バッファ回路に関する。
【０００２】
【従来の技術】半導体集積回路装置の高集積化に伴い、
電源電位ＶDDは、たとえば５Ｖから３．３Ｖなどへ低電
圧化する傾向にある。この場合、データ出力バッファに
おいて、データ出力端子の電位レベルを駆動する出力ト
ランジスタの負荷駆動能力が低下する。一方で、この出
力トランジスタには特に大きな電流が流れるので、出力
トランジスタとしてはＣＭＯＳラッチアップを避けるた
めにｎチャネルＭＯＳトランジスタが使用されることが
一般的である。ところが、データ出力端子の充電用のト
ランジスタとして、ｎチャネルＭＯＳトランジスタを使
用すると、そのしきい値電圧Ｖｔｈ分の電圧降下のため
に、充電速度の低下が著しいという問題がある。そこ
で、一般には、充電用出力トランジスタのゲート電圧を
電源電位ＶDD以上の電圧ＶH に昇圧して動作させる構成
が採用されている。このような構成とすることで、デー
タ入力端子に接続する負荷に対する駆動力を向上させる
ことが可能となる。
電源電位ＶDDは、たとえば５Ｖから３．３Ｖなどへ低電
圧化する傾向にある。この場合、データ出力バッファに
おいて、データ出力端子の電位レベルを駆動する出力ト
ランジスタの負荷駆動能力が低下する。一方で、この出
力トランジスタには特に大きな電流が流れるので、出力
トランジスタとしてはＣＭＯＳラッチアップを避けるた
めにｎチャネルＭＯＳトランジスタが使用されることが
一般的である。ところが、データ出力端子の充電用のト
ランジスタとして、ｎチャネルＭＯＳトランジスタを使
用すると、そのしきい値電圧Ｖｔｈ分の電圧降下のため
に、充電速度の低下が著しいという問題がある。そこ
で、一般には、充電用出力トランジスタのゲート電圧を
電源電位ＶDD以上の電圧ＶH に昇圧して動作させる構成
が採用されている。このような構成とすることで、デー
タ入力端子に接続する負荷に対する駆動力を向上させる
ことが可能となる。
【０００３】図９は、第１の従来例の出力バッファ回路
６００の構成を示す回路図である。内部回路から読出さ
れた信号ＲＤおよび、インバータ回路６０２により反転
された信号／ＲＤは、それぞれＡＮＤ回路６０４および
６０６の一方の入力ノードに入力する。一方で、ＡＮＤ
回路６０４および６０６の他方の入力ノードには、出力
バッファ活性化信号ＯＥＭが入力する。
６００の構成を示す回路図である。内部回路から読出さ
れた信号ＲＤおよび、インバータ回路６０２により反転
された信号／ＲＤは、それぞれＡＮＤ回路６０４および
６０６の一方の入力ノードに入力する。一方で、ＡＮＤ
回路６０４および６０６の他方の入力ノードには、出力
バッファ活性化信号ＯＥＭが入力する。
【０００４】ＡＮＤ回路６０４の出力ノードＰの電位を
入力として受け、時間τ１だけ遅延して出力する遅延回
路６１０の出力は、キャパシタＣ１の一端Ｑ１と接続し
ている。キャパシタＣ１の他端Ｑ２と、電源電位ＶDDと
の間には、ｎチャネルＭＯＳトランジスタＴ１４のドレ
インおよびソースがそれぞれ接続される。トランジスタ
Ｔ１４のゲートは、そのドレインとともに電源電位ＶDD
と結合している。
入力として受け、時間τ１だけ遅延して出力する遅延回
路６１０の出力は、キャパシタＣ１の一端Ｑ１と接続し
ている。キャパシタＣ１の他端Ｑ２と、電源電位ＶDDと
の間には、ｎチャネルＭＯＳトランジスタＴ１４のドレ
インおよびソースがそれぞれ接続される。トランジスタ
Ｔ１４のゲートは、そのドレインとともに電源電位ＶDD
と結合している。
【０００５】一方、キャパシタＣ１の他端Ｑ２およびト
ランジスタＴ１４のソースは、ともにｐチャネルＭＯＳ
トランジスタＴ１６のソースと接続している。トランジ
スタＴ１６のドレインと、接地電位Ｖｓｓとの間にはｎ
チャネルＭＯＳトランジスタＴ１８が接続される。トラ
ンジスタＴ１６およびＴ１８のゲートは、ともにＡＮＤ
回路６０４の出力を反転するインバータ６０８の出力ノ
ードＲと接続している。トランジスタＴ１６のバックゲ
ートは、ノードＱ２と接続する。
ランジスタＴ１４のソースは、ともにｐチャネルＭＯＳ
トランジスタＴ１６のソースと接続している。トランジ
スタＴ１６のドレインと、接地電位Ｖｓｓとの間にはｎ
チャネルＭＯＳトランジスタＴ１８が接続される。トラ
ンジスタＴ１６およびＴ１８のゲートは、ともにＡＮＤ
回路６０４の出力を反転するインバータ６０８の出力ノ
ードＲと接続している。トランジスタＴ１６のバックゲ
ートは、ノードＱ２と接続する。
【０００６】データ出力端子ＤＱと電源電位ＶDDとの間
には、ｎチャネルＭＯＳトランジスタＴ１０が接続し、
トランジスタＴ１０のゲートは、トランジスタＴ１６と
トランジスタＴ１８の接続ノードＳ１の電位を受ける。
には、ｎチャネルＭＯＳトランジスタＴ１０が接続し、
トランジスタＴ１０のゲートは、トランジスタＴ１６と
トランジスタＴ１８の接続ノードＳ１の電位を受ける。
【０００７】一方、データ出力端子ＤＱと接地電位Ｖｓ
ｓとの間には、ｎチャネルＭＯＳトランジスタＴ１２が
接続され、トランジスタＴ１２のゲートは、ＡＮＤ回路
６０６の出力を所定の時間τ２だけ遅延して出力する遅
延回路６１２の出力ノードＳ２の電位を受ける構成とな
っている。
ｓとの間には、ｎチャネルＭＯＳトランジスタＴ１２が
接続され、トランジスタＴ１２のゲートは、ＡＮＤ回路
６０６の出力を所定の時間τ２だけ遅延して出力する遅
延回路６１２の出力ノードＳ２の電位を受ける構成とな
っている。
【０００８】図１０は、図９に示した第１の従来例の出
力バッファ回路６００の動作を説明するタイミングチャ
ートである。
力バッファ回路６００の動作を説明するタイミングチャ
ートである。
【０００９】以下簡単にその動作について説明する。時
刻ｔ１において、信号ＲＤが、“Ｌ”レベルから“Ｈ”
レベルへと変化した後、時刻ｔ２において、出力バッフ
ァ活性化信号ＯＥＭが“Ｈ”レベルとなるのに応じて、
ＡＮＤ回路６０４の出力ノードの電位ＶP は、“Ｈ”レ
ベルへと変化する。
刻ｔ１において、信号ＲＤが、“Ｌ”レベルから“Ｈ”
レベルへと変化した後、時刻ｔ２において、出力バッフ
ァ活性化信号ＯＥＭが“Ｈ”レベルとなるのに応じて、
ＡＮＤ回路６０４の出力ノードの電位ＶP は、“Ｈ”レ
ベルへと変化する。
【００１０】この電位ＶP の変化に応じて、インバータ
回路６０８の出力ノードＲの電位レベルＶR は“Ｌ”レ
ベルに変化する。
回路６０８の出力ノードＲの電位レベルＶR は“Ｌ”レ
ベルに変化する。
【００１１】したがって、トランジスタＴ１８は遮断状
態となり、トランジスタＴ１６は導通状態となる。一
方、ノードＱ２の電位レベルＶQ2の電位レベルは、電源
電位Ｖ DDからトランジスタＴ１４のしきい値電圧Ｖｔｈ
だけ低下した電位レベルＶDD−Ｖｔｈとなっている。し
たがって、トランジスタＴ１６が導通状態となることに
より、ノードＳ１の電位レベルＶS1は、電位ＶDD−Ｖｔ
ｈまで上昇する。これに応じて、トランジスタＴ１０が
導通状態へと変化し始め、データ出力端子ＤＱに対して
充電電流が流れ始める。
態となり、トランジスタＴ１６は導通状態となる。一
方、ノードＱ２の電位レベルＶQ2の電位レベルは、電源
電位Ｖ DDからトランジスタＴ１４のしきい値電圧Ｖｔｈ
だけ低下した電位レベルＶDD−Ｖｔｈとなっている。し
たがって、トランジスタＴ１６が導通状態となることに
より、ノードＳ１の電位レベルＶS1は、電位ＶDD−Ｖｔ
ｈまで上昇する。これに応じて、トランジスタＴ１０が
導通状態へと変化し始め、データ出力端子ＤＱに対して
充電電流が流れ始める。
【００１２】一方、ノードＳ２の電位レベルＶS2は
“Ｌ”レベルを維持するため、トランジスタＴ１２は遮
断状態である。
“Ｌ”レベルを維持するため、トランジスタＴ１２は遮
断状態である。
【００１３】時刻ｔ２から時間τ１だけ経過した時刻ｔ
３において、遅延回路６１０の出力ノードＱ１の電位レ
ベルＶQ1は“Ｈ”レベル、すなわち電位ＶDDへと変化す
る。ノードＱ１とキャパシタＣ１を介してカップリング
しているノードＱ２の電位レベルは、これに応じて電位
ＶH まで上昇する。これに応じて、トランジスタＴ１０
のゲートが接続するノードＳ１の電位レベルＶS1も、電
位ＶH まで上昇する。
３において、遅延回路６１０の出力ノードＱ１の電位レ
ベルＶQ1は“Ｈ”レベル、すなわち電位ＶDDへと変化す
る。ノードＱ１とキャパシタＣ１を介してカップリング
しているノードＱ２の電位レベルは、これに応じて電位
ＶH まで上昇する。これに応じて、トランジスタＴ１０
のゲートが接続するノードＳ１の電位レベルＶS1も、電
位ＶH まで上昇する。
【００１４】これに伴って、トランジスタＴ１０は十分
に導通状態となり、時刻ｔ４において、データ出力端子
ＤＱに出力されるデータＤｏｕｔのレベルは“Ｈ”レベ
ルまで上昇する。
に導通状態となり、時刻ｔ４において、データ出力端子
ＤＱに出力されるデータＤｏｕｔのレベルは“Ｈ”レベ
ルまで上昇する。
【００１５】続いて、時刻ｔ５において、信号ＲＤが
“Ｌ”レベルに変化した場合を考える。このとき、この
変化に応じて、電位ＶP は、時刻ｔ６において“Ｌ”レ
ベルへと変化し、これに応じて電位ＶR は“Ｈ”レベル
へと変化する。このため、トランジスタＴ１６は遮断状
態に、トランジスタＴ１８は導通状態となる。トランジ
スタＴ１８が導通状態となることにより、電位ＶS1は
“Ｌ”レベルに変化するため、トランジスタＴ１０は遮
断状態となる。
“Ｌ”レベルに変化した場合を考える。このとき、この
変化に応じて、電位ＶP は、時刻ｔ６において“Ｌ”レ
ベルへと変化し、これに応じて電位ＶR は“Ｈ”レベル
へと変化する。このため、トランジスタＴ１６は遮断状
態に、トランジスタＴ１８は導通状態となる。トランジ
スタＴ１８が導通状態となることにより、電位ＶS1は
“Ｌ”レベルに変化するため、トランジスタＴ１０は遮
断状態となる。
【００１６】一方、時刻ｔ６から時間τ２だけ経過した
時刻ｔ７において、ノードＳ２の電位レベルＶS2は
“Ｈ”レベルへと変化する。これに応じて、トランジス
タＴ１２が導通状態となることにより、出力データＤｏ
ｕｔは“Ｌ”レベルへと変化する。
時刻ｔ７において、ノードＳ２の電位レベルＶS2は
“Ｈ”レベルへと変化する。これに応じて、トランジス
タＴ１２が導通状態となることにより、出力データＤｏ
ｕｔは“Ｌ”レベルへと変化する。
【００１７】以上説明したとおり、図９に示したような
回路構成では、トランジスタＴ１０のゲートに、昇圧電
位ＶH を印加することで、このトランジスタのしきい値
電圧Ｖｔｈの影響を抑制し、十分な“Ｈ”レベルの信号
Ｄｏｕｔを出力するためには、遅延回路６１０による遅
延時間τ１だけの出力の遅れが生じる。すなわち、出力
バッファ回路６００を有する半導体集積回路装置のアク
セスタイムが劣化してしまうという問題点がある。
回路構成では、トランジスタＴ１０のゲートに、昇圧電
位ＶH を印加することで、このトランジスタのしきい値
電圧Ｖｔｈの影響を抑制し、十分な“Ｈ”レベルの信号
Ｄｏｕｔを出力するためには、遅延回路６１０による遅
延時間τ１だけの出力の遅れが生じる。すなわち、出力
バッファ回路６００を有する半導体集積回路装置のアク
セスタイムが劣化してしまうという問題点がある。
【００１８】
【発明が解決しようとする課題】以上説明したような問
題点を解決するためには、遅延回路６１０を不要とする
構成が実現できればよい。図１１は、このような構成を
実現する第２の従来例の出力バッファ回路７００の構成
を示す回路図である。
題点を解決するためには、遅延回路６１０を不要とする
構成が実現できればよい。図１１は、このような構成を
実現する第２の従来例の出力バッファ回路７００の構成
を示す回路図である。
【００１９】第２の従来例の出力バッファ回路７００
は、内部回路からの読出データＲＤおよびインバータ７
０２により反転された信号／ＲＤを、それぞれ一方の入
力ノードに受けるＮＡＮＤ回路７０４およびＡＮＤ回路
７０６を含む。ＮＡＮＤ回路７０４およびＡＮＤ回路７
０６の他方の入力ノードは、出力バッファ活性化信号Ｏ
ＥＭを受ける。
は、内部回路からの読出データＲＤおよびインバータ７
０２により反転された信号／ＲＤを、それぞれ一方の入
力ノードに受けるＮＡＮＤ回路７０４およびＡＮＤ回路
７０６を含む。ＮＡＮＤ回路７０４およびＡＮＤ回路７
０６の他方の入力ノードは、出力バッファ活性化信号Ｏ
ＥＭを受ける。
【００２０】ＮＡＮＤ回路７０４の出力ノードＰは、ｎ
チャネルＭＯＳトランジスタＴ３０のゲートと接続す
る。トランジスタＴ３０のドレインはノードＮ１に接続
し、ソースは接地電位Ｖｓｓと結合する。ノードＮ１
は、ｐチャネルＭＯＳトランジスタＴ２４のゲートと接
続し、トランジスタＴ２４のソースおよびバックゲート
は昇圧された電源電位Ｖｐｐを受け、ドレインは、ノー
ドＮ３と接続する。ノードＮ３と接地電位Ｖｓｓとの間
には、ｎチャネルＭＯＳトランジスタＴ２６が接続し、
このトランジスタのゲートは、ノードＰの電位レベルを
入力として受けるインバータ７０８の出力ノードＮ２と
接続する。
チャネルＭＯＳトランジスタＴ３０のゲートと接続す
る。トランジスタＴ３０のドレインはノードＮ１に接続
し、ソースは接地電位Ｖｓｓと結合する。ノードＮ１
は、ｐチャネルＭＯＳトランジスタＴ２４のゲートと接
続し、トランジスタＴ２４のソースおよびバックゲート
は昇圧された電源電位Ｖｐｐを受け、ドレインは、ノー
ドＮ３と接続する。ノードＮ３と接地電位Ｖｓｓとの間
には、ｎチャネルＭＯＳトランジスタＴ２６が接続し、
このトランジスタのゲートは、ノードＰの電位レベルを
入力として受けるインバータ７０８の出力ノードＮ２と
接続する。
【００２１】昇圧電位ＶｐｐとノードＮ１との間には、
ｐチャネルＭＯＳトランジスタＴ２８が接続される。ト
ランジスタＴ２８のバックゲートも昇圧電位Ｖｐｐを受
ける。このトランジスタＴ２８のゲートとノードＮ３と
が接続している。
ｐチャネルＭＯＳトランジスタＴ２８が接続される。ト
ランジスタＴ２８のバックゲートも昇圧電位Ｖｐｐを受
ける。このトランジスタＴ２８のゲートとノードＮ３と
が接続している。
【００２２】出力バッファ回路７００は、さらに、昇圧
電位Ｖｐｐと接地電位Ｖｓｓとの間に直列に接続される
ｐチャネルＭＯＳトランジスタＴ２０と、ｎチャネルＭ
ＯＳトランジスタＴ２２とを含む。トランジスタＴ２０
およびＴ２２のゲートは、ともにノードＮ３と接続す
る。トランジスタＴ２０のバックゲートは、昇圧電位Ｖ
ｐｐを受ける。
電位Ｖｐｐと接地電位Ｖｓｓとの間に直列に接続される
ｐチャネルＭＯＳトランジスタＴ２０と、ｎチャネルＭ
ＯＳトランジスタＴ２２とを含む。トランジスタＴ２０
およびＴ２２のゲートは、ともにノードＮ３と接続す
る。トランジスタＴ２０のバックゲートは、昇圧電位Ｖ
ｐｐを受ける。
【００２３】電源電位ＶDDとデータ出力端子ＤＱとの間
には、ｎチャネルＭＯＳトランジスタＴ１０が接続さ
れ、トランジスタＴ１０のゲートは、トランジスタＴ２
０およびＴ２２の接続ノードＮ４と接続する。
には、ｎチャネルＭＯＳトランジスタＴ１０が接続さ
れ、トランジスタＴ１０のゲートは、トランジスタＴ２
０およびＴ２２の接続ノードＮ４と接続する。
【００２４】データ出力端子ＤＱと接地電位Ｖｓｓとの
間には、ｎチャネルＭＯＳトランジスタＴ１２がさらに
接続され、このトランジスタＴ１２のゲートのノードＮ
５は、ＡＮＤ回路７０６の出力を所定時間τだけ遅延し
て出力する遅延回路７１２の出力と接続している。
間には、ｎチャネルＭＯＳトランジスタＴ１２がさらに
接続され、このトランジスタＴ１２のゲートのノードＮ
５は、ＡＮＤ回路７０６の出力を所定時間τだけ遅延し
て出力する遅延回路７１２の出力と接続している。
【００２５】図１２は、図１１に示した出力バッファ回
路７００に昇圧電位Ｖｐｐを供給する昇圧回路８００の
構成を示す概略ブロック図である。
路７００に昇圧電位Ｖｐｐを供給する昇圧回路８００の
構成を示す概略ブロック図である。
【００２６】昇圧回路８００は、出力バッファ回路７０
０が搭載される半導体集積回路装置が活性状態となるの
に応じて“Ｈ”レベルとなる制御信号φにより起動され
るリングオシレータ８０２と、リングオシレータ８０２
の出力を受けて、反転した信号を出力するドライバ８０
４と、ドライバ８０４の出力を受けて、昇圧電位Ｖｐｐ
を出力するチャージポンプ回路８０６とを含む。
０が搭載される半導体集積回路装置が活性状態となるの
に応じて“Ｈ”レベルとなる制御信号φにより起動され
るリングオシレータ８０２と、リングオシレータ８０２
の出力を受けて、反転した信号を出力するドライバ８０
４と、ドライバ８０４の出力を受けて、昇圧電位Ｖｐｐ
を出力するチャージポンプ回路８０６とを含む。
【００２７】昇圧回路８００は、さらにチャージポンプ
回路８０６の出力ノードと接地電位Ｖｓｓとの間に接続
されるプールキャパシタＣ３とを含む。
回路８０６の出力ノードと接地電位Ｖｓｓとの間に接続
されるプールキャパシタＣ３とを含む。
【００２８】チャージポンプ回路８０６は、ドライバ回
路８０４の出力を一端に受けるＭＯＳキャパシタＣ２
と、キャパシタＣ２の他端のノードＮ１２と電源電位Ｖ
DDとの間に接続されるｎチャネルＭＯＳトランジスタＴ
４０と、ノードＮ１２とチャージポンプ回路８０６の出
力ノードＮ１４との間に接続されるトランジスタＴ４２
とを含む。トランジスタＴ４０のドレインおよびゲート
は、ともに電源電位ＶDDを受け、ソースは、ノードＮ１
２と接続する。トランジスタＴ４２のゲートおよびドレ
インは、ともにノードＮ１２に接続し、ソースはノード
Ｎ１４と接続している。
路８０４の出力を一端に受けるＭＯＳキャパシタＣ２
と、キャパシタＣ２の他端のノードＮ１２と電源電位Ｖ
DDとの間に接続されるｎチャネルＭＯＳトランジスタＴ
４０と、ノードＮ１２とチャージポンプ回路８０６の出
力ノードＮ１４との間に接続されるトランジスタＴ４２
とを含む。トランジスタＴ４０のドレインおよびゲート
は、ともに電源電位ＶDDを受け、ソースは、ノードＮ１
２と接続する。トランジスタＴ４２のゲートおよびドレ
インは、ともにノードＮ１２に接続し、ソースはノード
Ｎ１４と接続している。
【００２９】次に、昇圧回路８００の動作について簡単
に説明する。ノードＮ１０が電位０Ｖに立下がると、ノ
ードＮ１２は、一瞬電位ＶDDまで上昇した後、トランジ
スタＴ４０が導通状態となることにより、電位ＶDD−Ｖ
th1までプリチャージされる。ここで、Ｖth1 は、トラ
ンジスタＴ４０のしきい値である。
に説明する。ノードＮ１０が電位０Ｖに立下がると、ノ
ードＮ１２は、一瞬電位ＶDDまで上昇した後、トランジ
スタＴ４０が導通状態となることにより、電位ＶDD−Ｖ
th1までプリチャージされる。ここで、Ｖth1 は、トラ
ンジスタＴ４０のしきい値である。
【００３０】このとき、トランジスタＴ４２は、非導通
状態のままである。続いて、ノードＮ１０が、０Ｖから
電位ＶDDまで立上がると、ノードＮ１２の電位レベル
は、一瞬２ＶDD−Ｖth1 まで上昇する。これに応じて、
トランジスタＴ４０は非導通状態となり、トランジスタ
Ｔ４２は導通状態となる。
状態のままである。続いて、ノードＮ１０が、０Ｖから
電位ＶDDまで立上がると、ノードＮ１２の電位レベル
は、一瞬２ＶDD−Ｖth1 まで上昇する。これに応じて、
トランジスタＴ４０は非導通状態となり、トランジスタ
Ｔ４２は導通状態となる。
【００３１】ノードＮ１２の電位レベルが、電位Ｖｐｐ
＋Ｖth2 よりも低くなるまで、トランジスタＴ４２は導
通状態を維持する。ここで、Ｖth2 は、トランジスタＴ
４２のしきい値である。
＋Ｖth2 よりも低くなるまで、トランジスタＴ４２は導
通状態を維持する。ここで、Ｖth2 は、トランジスタＴ
４２のしきい値である。
【００３２】トランジスタＴ４２が導通状態となってい
る期間は、電荷が出力ノードＮ１４側に流れ込む。この
ような動作を繰返すことで、出力ノードＮ１４の電位レ
ベルＶｐｐは、理想的には２ＶDD−Ｖth1 −Ｖth2 まで
上昇することになる。
る期間は、電荷が出力ノードＮ１４側に流れ込む。この
ような動作を繰返すことで、出力ノードＮ１４の電位レ
ベルＶｐｐは、理想的には２ＶDD−Ｖth1 −Ｖth2 まで
上昇することになる。
【００３３】ここで、昇圧回路８００が供給することが
可能な電流Ｉｃｐは、リングオシレータ８０２の発振周
波数をｆとし、そのパルス電圧振幅をＶDDとするとき、
ＶDD・Ｃ２・ｆに比例する。
可能な電流Ｉｃｐは、リングオシレータ８０２の発振周
波数をｆとし、そのパルス電圧振幅をＶDDとするとき、
ＶDD・Ｃ２・ｆに比例する。
【００３４】すなわち、昇圧回路８００は、出力バッフ
ァ回路７００が、“Ｈ”レベルを出力する際に、電位Ｖ
ｐｐまで充電される各部を充電するのに十分な出力電流
を供給し得ることが必要となる。
ァ回路７００が、“Ｈ”レベルを出力する際に、電位Ｖ
ｐｐまで充電される各部を充電するのに十分な出力電流
を供給し得ることが必要となる。
【００３５】図１３は、図１１に示した第２の従来例の
出力バッファ回路７００の動作を示すタイミングチャー
トである。
出力バッファ回路７００の動作を示すタイミングチャー
トである。
【００３６】時刻ｔ１において、信号ＲＤが“Ｌ”レベ
ルから“Ｈ”レベルとなった後、時刻ｔ２において出力
バッファ活性化信号ＯＥＭが“Ｈ”レベルに立上がる。
これに応じて、ノードＰの電位レベルＶｐは、“Ｈ”レ
ベルから“Ｌ”レベルに立下がる。電位Ｖｐを入力とし
て受けるインバータ７０８の出力ノードＮ２の電位レベ
ルＶN2は、これに応じて“Ｈ”レベルとなり、トランジ
スタＴ２６が導通状態となる。したがって、ノードＮ３
の電位ＶN3は、Ｖｐｐから“Ｌ”レベルまで立下がる。
これに応じて、トランジスタＴ２０は導通状態に、トラ
ンジスタＴ２２は遮断状態となる。
ルから“Ｈ”レベルとなった後、時刻ｔ２において出力
バッファ活性化信号ＯＥＭが“Ｈ”レベルに立上がる。
これに応じて、ノードＰの電位レベルＶｐは、“Ｈ”レ
ベルから“Ｌ”レベルに立下がる。電位Ｖｐを入力とし
て受けるインバータ７０８の出力ノードＮ２の電位レベ
ルＶN2は、これに応じて“Ｈ”レベルとなり、トランジ
スタＴ２６が導通状態となる。したがって、ノードＮ３
の電位ＶN3は、Ｖｐｐから“Ｌ”レベルまで立下がる。
これに応じて、トランジスタＴ２０は導通状態に、トラ
ンジスタＴ２２は遮断状態となる。
【００３７】トランジスタＴ２０が導通状態となること
に応じて、トランジスタＴ１０のゲートが接続するノー
ドＮ４の電位レベルＶN4は電位Ｖｐｐまで立上がる。こ
れに応じて、データ出力端子ＤＱが充電され、“Ｈ”レ
ベルの信号が出力データＤｏｕｔとして出力される。
に応じて、トランジスタＴ１０のゲートが接続するノー
ドＮ４の電位レベルＶN4は電位Ｖｐｐまで立上がる。こ
れに応じて、データ出力端子ＤＱが充電され、“Ｈ”レ
ベルの信号が出力データＤｏｕｔとして出力される。
【００３８】一方、ノードＮ３の電位レベルが“Ｈ”レ
ベルとなるのに応じて、トランジスタＴ２８が導通状態
となり、ノードＮ１は、電位Ｖｐｐまで充電される。
ベルとなるのに応じて、トランジスタＴ２８が導通状態
となり、ノードＮ１は、電位Ｖｐｐまで充電される。
【００３９】続いて時刻ｔ３において、信号ＲＤが
“Ｌ”レベルに立下がるのに応じて、時刻ｔ４におい
て、電位Ｖｐは“Ｈ”レベルに立上がる。これに応じ
て、電位ＶN2は、“Ｌ”レベルに立下がり、トランジス
タＴ２６は遮断状態となる。一方、電位Ｖｐが“Ｈ”レ
ベルとなることに応じて、トランジスタＴ３０が導通状
態となり、ノードＮ１の電位レベルＶN1が“Ｌ”レベル
となるのに応じて、トランジスタＴ２４は導通状態とな
る。したがって、ノードＮ３は充電され、電位ＶN3は、
電位Ｖｐｐまで上昇する。これに応じて、トランジスタ
Ｔ２０は遮断状態に、トランジスタＴ２２は導通状態と
なって、ノードＮ４の電位レベルＶN4は“Ｌ”レベルに
立下がる。
“Ｌ”レベルに立下がるのに応じて、時刻ｔ４におい
て、電位Ｖｐは“Ｈ”レベルに立上がる。これに応じ
て、電位ＶN2は、“Ｌ”レベルに立下がり、トランジス
タＴ２６は遮断状態となる。一方、電位Ｖｐが“Ｈ”レ
ベルとなることに応じて、トランジスタＴ３０が導通状
態となり、ノードＮ１の電位レベルＶN1が“Ｌ”レベル
となるのに応じて、トランジスタＴ２４は導通状態とな
る。したがって、ノードＮ３は充電され、電位ＶN3は、
電位Ｖｐｐまで上昇する。これに応じて、トランジスタ
Ｔ２０は遮断状態に、トランジスタＴ２２は導通状態と
なって、ノードＮ４の電位レベルＶN4は“Ｌ”レベルに
立下がる。
【００４０】一方で、時刻ｔ４から時間τだけ遅延した
時刻ｔ５において、ノードＮ５の電位レベルは“Ｈ”レ
ベルに立上がる。これに応じて、トランジスタＴ１２が
導通状態となり、データ出力端子ＤＱが放電されるた
め、出力データＤｏｕｔは“Ｌ”レベルとなる。
時刻ｔ５において、ノードＮ５の電位レベルは“Ｈ”レ
ベルに立上がる。これに応じて、トランジスタＴ１２が
導通状態となり、データ出力端子ＤＱが放電されるた
め、出力データＤｏｕｔは“Ｌ”レベルとなる。
【００４１】したがって、図１１に説明したような構成
の出力バッファ回路７００では、“Ｈ”レベルを出力す
る際に、図９において説明した第１の従来例の出力バッ
ファ回路のように、時間τ１だけの遅延時間が必要とな
るということはない。
の出力バッファ回路７００では、“Ｈ”レベルを出力す
る際に、図９において説明した第１の従来例の出力バッ
ファ回路のように、時間τ１だけの遅延時間が必要とな
るということはない。
【００４２】したがって、より高速に十分な“Ｈ”レベ
ルのデータＤｏｕｔを出力することが可能となる。
ルのデータＤｏｕｔを出力することが可能となる。
【００４３】しかしながら、図１１に示したような構成
では、昇圧電位Ｖｐｐを出力する昇圧回路８００は、常
に動作させることが必要となる。すなわち、出力バッフ
ァ回路７００が“Ｈ”レベルを出力しない場合において
も、昇圧回路８００は動作している必要がある。
では、昇圧電位Ｖｐｐを出力する昇圧回路８００は、常
に動作させることが必要となる。すなわち、出力バッフ
ァ回路７００が“Ｈ”レベルを出力しない場合において
も、昇圧回路８００は動作している必要がある。
【００４４】しかしながら、出力データが変化しない場
合、もしくは出力値が“Ｈ”レベルにあるよりも“Ｌ”
レベルである期間の方が長い場合などでは、出力バッフ
ァを駆動するために、必要とされる供給電流値は比較的
小さいため、昇圧回路８００で昇圧動作のために消費さ
れる電力は無駄となってしまう。
合、もしくは出力値が“Ｈ”レベルにあるよりも“Ｌ”
レベルである期間の方が長い場合などでは、出力バッフ
ァを駆動するために、必要とされる供給電流値は比較的
小さいため、昇圧回路８００で昇圧動作のために消費さ
れる電力は無駄となってしまう。
【００４５】この発明は、上記のような問題点を解決す
るためになされたもので、その目的は、消費電力が少な
く、かつ高速なアクセスが可能な出力バッファ回路を提
供することである。
るためになされたもので、その目的は、消費電力が少な
く、かつ高速なアクセスが可能な出力バッファ回路を提
供することである。
【００４６】
【課題を解決するための手段】請求項１記載の出力バッ
ファ回路は、出力データの電位レベルに対応する第１の
電源電位を供給する第１の電源と、内部回路からの内部
出力データに応じて、第１の制御信号を出力する出力制
御手段と、第１の制御信号の活性化に応じて、第１の電
源電位を所定の電位に変換した第２の制御信号を出力す
るレベルシフト手段と、内部出力データに応じて、電位
が制御される出力ノードと、第２の制御信号に応じて、
出力ノードと第１の電源との接続を導通／遮断状態とす
るＭＯＳトランジスタと、レベルシフト手段に所定の電
位を供給する電圧変換手段とを備え、電圧変換手段は、
内部出力データに応じて供給可能な電流量を増加させ
る。
ファ回路は、出力データの電位レベルに対応する第１の
電源電位を供給する第１の電源と、内部回路からの内部
出力データに応じて、第１の制御信号を出力する出力制
御手段と、第１の制御信号の活性化に応じて、第１の電
源電位を所定の電位に変換した第２の制御信号を出力す
るレベルシフト手段と、内部出力データに応じて、電位
が制御される出力ノードと、第２の制御信号に応じて、
出力ノードと第１の電源との接続を導通／遮断状態とす
るＭＯＳトランジスタと、レベルシフト手段に所定の電
位を供給する電圧変換手段とを備え、電圧変換手段は、
内部出力データに応じて供給可能な電流量を増加させ
る。
【００４７】請求項２記載の出力バッファ回路は、出力
データの第１の電位レベルに対応する第１の電源電位を
供給する第１の電源と、出力データの第２の電位レベル
に対応する第２の電源電位を供給する第２の電源と、内
部回路からの内部出力データに応じて、第１および第３
の制御信号のいずれかを活性とする出力制御手段と、第
１の制御信号の活性化に応じて、第１の電源電位を所定
の電位にまで昇圧した第２の制御信号を出力するレベル
シフト手段と、第２の制御信号をゲートに受け、ドレイ
ンが第１の電源と接続する第１のｎチャネルＭＯＳトラ
ンジスタと、第１のｎチャネルＭＯＳトランジスタのソ
ースと第２の電源との間に接続され、ゲートが第３の制
御信号を受ける第２のｎチャネルＭＯＳトランジスタ
と、第１のｎチャネルＭＯＳトランジスタのソースと接
続する出力ノードと、レベルシフト手段に所定の電位を
供給する昇圧手段とを備え、昇圧手段は、内部出力デー
タに応じて供給可能な電流量を増加させる。
データの第１の電位レベルに対応する第１の電源電位を
供給する第１の電源と、出力データの第２の電位レベル
に対応する第２の電源電位を供給する第２の電源と、内
部回路からの内部出力データに応じて、第１および第３
の制御信号のいずれかを活性とする出力制御手段と、第
１の制御信号の活性化に応じて、第１の電源電位を所定
の電位にまで昇圧した第２の制御信号を出力するレベル
シフト手段と、第２の制御信号をゲートに受け、ドレイ
ンが第１の電源と接続する第１のｎチャネルＭＯＳトラ
ンジスタと、第１のｎチャネルＭＯＳトランジスタのソ
ースと第２の電源との間に接続され、ゲートが第３の制
御信号を受ける第２のｎチャネルＭＯＳトランジスタ
と、第１のｎチャネルＭＯＳトランジスタのソースと接
続する出力ノードと、レベルシフト手段に所定の電位を
供給する昇圧手段とを備え、昇圧手段は、内部出力デー
タに応じて供給可能な電流量を増加させる。
【００４８】請求項３記載の出力バッファ回路は、請求
項２記載の出力バッファ回路の構成において、昇圧手段
は、所定の電位を供給する第１の内部昇圧手段と、内部
出力データに応じて、所定の電位の供給を行なう第２の
内部昇圧手段とを含む。
項２記載の出力バッファ回路の構成において、昇圧手段
は、所定の電位を供給する第１の内部昇圧手段と、内部
出力データに応じて、所定の電位の供給を行なう第２の
内部昇圧手段とを含む。
【００４９】請求項４記載の出力バッファ回路は、請求
項２記載の出力バッファ回路の構成において、昇圧手段
は、所定の電位を供給する第１の内部昇圧手段と、内部
出力データを所定の分周比で分周した信号を出力する分
周手段と、分周手段の出力に応じて、所定の電位の供給
を行なう第２の内部昇圧手段とを含む。
項２記載の出力バッファ回路の構成において、昇圧手段
は、所定の電位を供給する第１の内部昇圧手段と、内部
出力データを所定の分周比で分周した信号を出力する分
周手段と、分周手段の出力に応じて、所定の電位の供給
を行なう第２の内部昇圧手段とを含む。
【００５０】請求項５記載の出力バッファ回路は、請求
項２記載の出力バッファ回路の構成において、昇圧手段
は、所定の電位を供給する第１の内部昇圧手段と、内部
出力データを所定の分周比で分周した信号を出力する分
周手段と、分周手段の出力の活性化に応じて、所定の長
さのパルス信号を出力する波形整形手段と、波形整形手
段の出力に応じて、所定の電位の供給を行なう第２の内
部昇圧手段とを含む。
項２記載の出力バッファ回路の構成において、昇圧手段
は、所定の電位を供給する第１の内部昇圧手段と、内部
出力データを所定の分周比で分周した信号を出力する分
周手段と、分周手段の出力の活性化に応じて、所定の長
さのパルス信号を出力する波形整形手段と、波形整形手
段の出力に応じて、所定の電位の供給を行なう第２の内
部昇圧手段とを含む。
【００５１】
［実施の形態１］図１は、本発明の実施の形態１の出力
バッファ回路１００の構成を示す回路図である。
バッファ回路１００の構成を示す回路図である。
【００５２】図１においては、データ出力端子ＤＱ０，
ＤＱ１の２つに対して、それぞれ内部回路からの読出デ
ータＲＤ０およびＲＤ１を出力する構成を示す。
ＤＱ１の２つに対して、それぞれ内部回路からの読出デ
ータＲＤ０およびＲＤ１を出力する構成を示す。
【００５３】データ出力端子ＤＱ１に対する構成は、デ
ータ出力端子ＤＱ０に対応する構成と基本的に同一であ
るので、以下では、データ出力端子ＤＱ０に対応する構
成についてのみ説明することにする。
ータ出力端子ＤＱ０に対応する構成と基本的に同一であ
るので、以下では、データ出力端子ＤＱ０に対応する構
成についてのみ説明することにする。
【００５４】出力バッファ回路１００は、データ出力端
子ＤＱ０に対応して、内部読出データＲＤ０およびそれ
をインバータ１０２が反転した信号／ＲＤ０を、それぞ
れ一方の入力ノードに受けるＮＡＮＤ回路１０４および
ＡＮＤ回路１０６とを含む。ＮＡＮＤ回路１０４および
ＡＮＤ回路１０６の他方の入力ノードは、ともに出力バ
ッファ活性化信号ＯＥＭを受ける。
子ＤＱ０に対応して、内部読出データＲＤ０およびそれ
をインバータ１０２が反転した信号／ＲＤ０を、それぞ
れ一方の入力ノードに受けるＮＡＮＤ回路１０４および
ＡＮＤ回路１０６とを含む。ＮＡＮＤ回路１０４および
ＡＮＤ回路１０６の他方の入力ノードは、ともに出力バ
ッファ活性化信号ＯＥＭを受ける。
【００５５】ＮＡＮＤ回路１０４の出力ノードＰは、ｎ
チャネルＭＯＳトランジスタＴ３０のゲートと接続す
る。トランジスタＴ３０のドレインはノードＮ１と接続
し、ソースは、接地電位Ｖｓｓを受ける。昇圧回路１５
０の出力ノードＮ１５０とノードＮ１との間には、ｐチ
ャネルＭＯＳトランジスタＴ２８が接続され、トランジ
スタＴ２８のゲートは、ノードＮ３と接続している。こ
こで、トランジスタＴ２８のバックゲートもノードＮ１
５０と接続している。
チャネルＭＯＳトランジスタＴ３０のゲートと接続す
る。トランジスタＴ３０のドレインはノードＮ１と接続
し、ソースは、接地電位Ｖｓｓを受ける。昇圧回路１５
０の出力ノードＮ１５０とノードＮ１との間には、ｐチ
ャネルＭＯＳトランジスタＴ２８が接続され、トランジ
スタＴ２８のゲートは、ノードＮ３と接続している。こ
こで、トランジスタＴ２８のバックゲートもノードＮ１
５０と接続している。
【００５６】ノードＮ３と接地電位Ｖｓｓとの間には、
ｎチャネルＭＯＳトランジスタＴ２６が接続される。ト
ランジスタＴ２６のゲートのノードＮ２は、ノードＰの
電位を入力として受けるインバータ１０８の出力ノード
と接続している。
ｎチャネルＭＯＳトランジスタＴ２６が接続される。ト
ランジスタＴ２６のゲートのノードＮ２は、ノードＰの
電位を入力として受けるインバータ１０８の出力ノード
と接続している。
【００５７】ノードＮ３とノードＮ１５０との間には、
さらに、ｐチャネルＭＯＳトランジスタＴ２４が接続さ
れ、トランジスタＴ２４のゲートは、ノードＮ１と接続
する。トランジスタＴ２４のバックゲートも、ノードＮ
１５０と接続する。
さらに、ｐチャネルＭＯＳトランジスタＴ２４が接続さ
れ、トランジスタＴ２４のゲートは、ノードＮ１と接続
する。トランジスタＴ２４のバックゲートも、ノードＮ
１５０と接続する。
【００５８】出力バッファ回路１００は、さらに、ノー
ドＮ１５０と接地電位Ｖｓｓとの間に直列に接続される
ｐチャネルＭＯＳトランジスタＴ２０と、ｎチャネルＭ
ＯＳトランジスタＴ２２とを含む。トランジスタＴ２０
およびＴ２２のゲートは、ともにノードＮ３と接続す
る。トランジスタＴ２０のバックゲートも、ノードＮ１
５０と接続している。
ドＮ１５０と接地電位Ｖｓｓとの間に直列に接続される
ｐチャネルＭＯＳトランジスタＴ２０と、ｎチャネルＭ
ＯＳトランジスタＴ２２とを含む。トランジスタＴ２０
およびＴ２２のゲートは、ともにノードＮ３と接続す
る。トランジスタＴ２０のバックゲートも、ノードＮ１
５０と接続している。
【００５９】出力バッファ回路１００は、さらに、電源
電位ＶDDと接地電位Ｖｓｓとの間に、直列に接続される
ｎチャネルＭＯＳトランジスタＴ１０およびＴ１２を含
む。トランジスタＴ１０のゲートは、トランジスタＴ２
０およびＴ２２の接続点であるノードＮ４と接続され
る。トランジスタＴ１２のゲートは、ＡＮＤ回路１０６
の出力を所定の時間τだけ遅延して出力する遅延回路１
１２の出力ノードと接続している。トランジスタＴ１０
およびＴ１２の接続点とデータ出力端子ＤＱ０とが接続
されている。
電位ＶDDと接地電位Ｖｓｓとの間に、直列に接続される
ｎチャネルＭＯＳトランジスタＴ１０およびＴ１２を含
む。トランジスタＴ１０のゲートは、トランジスタＴ２
０およびＴ２２の接続点であるノードＮ４と接続され
る。トランジスタＴ１２のゲートは、ＡＮＤ回路１０６
の出力を所定の時間τだけ遅延して出力する遅延回路１
１２の出力ノードと接続している。トランジスタＴ１０
およびＴ１２の接続点とデータ出力端子ＤＱ０とが接続
されている。
【００６０】昇圧回路１５０は、出力バッファ回路１０
０が搭載される半導体集積回路装置が動作状態である期
間は常時動作するオシレータ回路１２０と、オシレータ
回路１２０の出力を受けて、その反転信号を出力するド
ライバ回路１２２と、ドライバ回路１２２の出力を受け
て、昇圧電位Ｖｐｐを出力するチャージポンプ回路１２
４と、読出データＲＤ０を入力として受けるインバータ
回路１１４と、インバータ回路１１４の出力を入力とし
て受けるインバータ回路１１８と、インバータ回路１１
８の出力を受けて、昇圧電位Ｖｐｐを出力するチャージ
ポンプ回路１２６とを含む。
０が搭載される半導体集積回路装置が動作状態である期
間は常時動作するオシレータ回路１２０と、オシレータ
回路１２０の出力を受けて、その反転信号を出力するド
ライバ回路１２２と、ドライバ回路１２２の出力を受け
て、昇圧電位Ｖｐｐを出力するチャージポンプ回路１２
４と、読出データＲＤ０を入力として受けるインバータ
回路１１４と、インバータ回路１１４の出力を入力とし
て受けるインバータ回路１１８と、インバータ回路１１
８の出力を受けて、昇圧電位Ｖｐｐを出力するチャージ
ポンプ回路１２６とを含む。
【００６１】昇圧回路１５０の出力ノードＮ１５０と、
接地電位Ｖｓｓとの間には、プールキャパシタＣ３が接
続されている。
接地電位Ｖｓｓとの間には、プールキャパシタＣ３が接
続されている。
【００６２】また上記昇圧回路１５０の構成において、
チャージポンプ回路１２４の供給可能な電流値Ｉｃｐ
は、第２の従来例のチャージポンプ回路８０６に比べ
て、小さな値であるものとする。ここで、チャージポン
プ回路１２４および１２６の構成は、図１２に示したチ
ャージポンプ回路８０６の構成と基本的に同様である。
ただし、上述のとおり、供給可能な電流量Ｉｃｐを所望
の値とするために、ＭＯＳキャパシタＣ２の値は、所定
の値に設定されているものとする。
チャージポンプ回路１２４の供給可能な電流値Ｉｃｐ
は、第２の従来例のチャージポンプ回路８０６に比べ
て、小さな値であるものとする。ここで、チャージポン
プ回路１２４および１２６の構成は、図１２に示したチ
ャージポンプ回路８０６の構成と基本的に同様である。
ただし、上述のとおり、供給可能な電流量Ｉｃｐを所望
の値とするために、ＭＯＳキャパシタＣ２の値は、所定
の値に設定されているものとする。
【００６３】したがって、昇圧回路１５０は、読出デー
タＲＤ０が“Ｌ”レベルである期間は、オシレータ回路
１２０、ドライバ回路１２２およびポンプ回路１２４に
より発生される昇圧電位Ｖｐｐを出力する。
タＲＤ０が“Ｌ”レベルである期間は、オシレータ回路
１２０、ドライバ回路１２２およびポンプ回路１２４に
より発生される昇圧電位Ｖｐｐを出力する。
【００６４】一方、読出データＲＤ０が“Ｈ”レベルに
変化すると、それに応じて、チャージポンプ回路１２６
が駆動され、チャージポンプ回路１２４および１２６が
並列に動作することで、昇圧電位Ｖｐｐが出力される構
成となっている。
変化すると、それに応じて、チャージポンプ回路１２６
が駆動され、チャージポンプ回路１２４および１２６が
並列に動作することで、昇圧電位Ｖｐｐが出力される構
成となっている。
【００６５】したがって、読出データＲＤ０が“Ｈ”レ
ベルであることに対応して、データ出力端子ＤＱ０を
“Ｈ”レベルの電位に駆動する際は、昇圧回路１５０か
らの供給される電流値が増加する構成となっている。
ベルであることに対応して、データ出力端子ＤＱ０を
“Ｈ”レベルの電位に駆動する際は、昇圧回路１５０か
らの供給される電流値が増加する構成となっている。
【００６６】出力バッファ回路１００は、データ出力端
子ＤＱ１に対しても、データ出力端子ＤＱ０に対応する
のと同様の構成を有している。
子ＤＱ１に対しても、データ出力端子ＤＱ０に対応する
のと同様の構成を有している。
【００６７】ただし、オシレータ回路１２０、ドライバ
回路１２２およびチャージポンプ回路１２４は、共用さ
れる構成となっている。
回路１２２およびチャージポンプ回路１２４は、共用さ
れる構成となっている。
【００６８】なお、昇圧回路１５０においては、信号Ｒ
ＤＯを受けてチャージポンプ回路１２６を駆動するイン
バータが２段の場合について示しているが、この段数に
限定されることなく信号ＲＤＯの周期に応じて他の段数
とすることもできる。
ＤＯを受けてチャージポンプ回路１２６を駆動するイン
バータが２段の場合について示しているが、この段数に
限定されることなく信号ＲＤＯの周期に応じて他の段数
とすることもできる。
【００６９】図２は、図１に示した出力バッファ回路１
００の動作を説明するタイミングチャートである。
００の動作を説明するタイミングチャートである。
【００７０】以下でも、データ出力端子ＤＱ０に対応し
た出力バッファ回路１００の動作について説明をする
が、データ出力端子ＤＱ１に対する動作も全く同様であ
る。
た出力バッファ回路１００の動作について説明をする
が、データ出力端子ＤＱ１に対する動作も全く同様であ
る。
【００７１】時刻ｔ１において、読出データＲＤ０が
“Ｌ”レベルから“Ｈ”レベルに変化した後、時刻ｔ２
において、出力バッファ活性化信号ＯＥＭが“Ｈ”レベ
ルに立上がる。
“Ｌ”レベルから“Ｈ”レベルに変化した後、時刻ｔ２
において、出力バッファ活性化信号ＯＥＭが“Ｈ”レベ
ルに立上がる。
【００７２】これに応じて、ＮＡＮＤ回路１０４の出力
ノードＰの電位Ｖｐが“Ｌ”レベルに立下がる。
ノードＰの電位Ｖｐが“Ｌ”レベルに立下がる。
【００７３】これに応じて、インバータ１０８の出力ノ
ードＮ２の電位レベルＶN2が“Ｈ”レベルとなり、トラ
ンジスタＴ２６が導通状態となる。
ードＮ２の電位レベルＶN2が“Ｈ”レベルとなり、トラ
ンジスタＴ２６が導通状態となる。
【００７４】このため、ノードＮ３の電位レベルＶN3が
“Ｈ”レベルに立下がり、これに応じて、トランジスタ
Ｔ２８が導通状態となる。したがって、ノードＮ１の電
位レベルは、トランジスタＴ２８を介して供給される電
位Ｖｐｐまで充電される。
“Ｈ”レベルに立下がり、これに応じて、トランジスタ
Ｔ２８が導通状態となる。したがって、ノードＮ１の電
位レベルは、トランジスタＴ２８を介して供給される電
位Ｖｐｐまで充電される。
【００７５】ノードＮ３の電位レベルＶN3が“Ｌ”レベ
ルとなることに応じて、トランジスタＴ２０は導通状態
に、トランジスタＴ２２は遮断状態となる。したがっ
て、ノードＮ４の電位レベルは、トランジスタＴ２０を
介して、電位Ｖｐｐまで充電される。
ルとなることに応じて、トランジスタＴ２０は導通状態
に、トランジスタＴ２２は遮断状態となる。したがっ
て、ノードＮ４の電位レベルは、トランジスタＴ２０を
介して、電位Ｖｐｐまで充電される。
【００７６】ＡＮＤ回路１０６の出力レベルは“Ｌ”レ
ベルであるため、ノードＮ５の電位レベルＶN5も“Ｌ”
レベルであって、トランジスタＴ１２は遮断状態であ
る。これに対して、電位ＶN4が電位Ｖｐｐまで昇圧され
るのに応じて、トランジスタＴ１０が導通状態となり、
データ出力端子ＤＱ０には、“Ｈ”レベル（電位ＶDD）
が出力される。すなわち、データ出力端子ＤＱ０に出力
される“Ｈ”レベルの信号は、トランジスタＴ１０のし
きい値の影響を受けることがない。
ベルであるため、ノードＮ５の電位レベルＶN5も“Ｌ”
レベルであって、トランジスタＴ１２は遮断状態であ
る。これに対して、電位ＶN4が電位Ｖｐｐまで昇圧され
るのに応じて、トランジスタＴ１０が導通状態となり、
データ出力端子ＤＱ０には、“Ｈ”レベル（電位ＶDD）
が出力される。すなわち、データ出力端子ＤＱ０に出力
される“Ｈ”レベルの信号は、トランジスタＴ１０のし
きい値の影響を受けることがない。
【００７７】このとき、時刻ｔ１において、読出データ
ＲＤ０が“Ｈ”レベルとなるのに応じて、時刻ｔ４にお
いて、インバータ回路１１８の出力信号ＯＳＣ２が
“Ｈ”レベルとなっている。これに応じて、チャージポ
ンプ回路１２６からも昇圧電位Ｖｐｐを維持するための
電流が供給されるため、トランジスタＴ１０のゲートの
ノードが電位Ｖｐｐに昇圧される際も、昇圧回路１５０
から出力される電流値Ｉｃｐは十分な値を確保できる。
ＲＤ０が“Ｈ”レベルとなるのに応じて、時刻ｔ４にお
いて、インバータ回路１１８の出力信号ＯＳＣ２が
“Ｈ”レベルとなっている。これに応じて、チャージポ
ンプ回路１２６からも昇圧電位Ｖｐｐを維持するための
電流が供給されるため、トランジスタＴ１０のゲートの
ノードが電位Ｖｐｐに昇圧される際も、昇圧回路１５０
から出力される電流値Ｉｃｐは十分な値を確保できる。
【００７８】これに対して、オシレータ回路１２０の出
力信号ＯＳＣ１は、常時発振状態となっているが、この
オシレータ回路１２０やドライバ回路１２２およびチャ
ージポンプ回路１２４を駆動するのに要する消費電力
は、図１２に示した第２の従来例の昇圧回路８００に比
べて小さくなるように設定されている。
力信号ＯＳＣ１は、常時発振状態となっているが、この
オシレータ回路１２０やドライバ回路１２２およびチャ
ージポンプ回路１２４を駆動するのに要する消費電力
は、図１２に示した第２の従来例の昇圧回路８００に比
べて小さくなるように設定されている。
【００７９】したがって、第１の実施の形態の出力バッ
ファ回路１００においては、昇圧回路１５０が消費する
電力は、出力バッファ回路１００が“Ｈ”レベルを出力
する場合以外は、第２の従来例に比べて小さくすること
が可能である。
ファ回路１００においては、昇圧回路１５０が消費する
電力は、出力バッファ回路１００が“Ｈ”レベルを出力
する場合以外は、第２の従来例に比べて小さくすること
が可能である。
【００８０】時刻ｔ５において、読出データＲＤ０が
“Ｌ”レベルに立下がると、これに応じて、電位Ｖｐは
“Ｈ”レベルに立上がる。
“Ｌ”レベルに立下がると、これに応じて、電位Ｖｐは
“Ｈ”レベルに立上がる。
【００８１】これに応じて、トランジスタＴ３０が導通
状態となって、電位ＶN1は“Ｌ”レベルに立下がる。一
方、インバータ１０８の出力ノードＮ２の電位レベルは
“Ｌ”レベルに立下がり、トランジスタＴ２６は遮断状
態となる。トランジスタＴ３０が導通状態となることに
より、ノードＮ１が放電され、その電位レベルＶN1が
“Ｌ”レベルに立下がるのに応じて、トランジスタＴ２
４が導通状態となり、ノードＮ３の電位レベルＶN3はト
ランジスタＴ２４を介して、電位Ｖｐｐまで充電され
る。これに応じて、トランジスタＴ２０は遮断状態に、
トランジスタＴ２２は導通状態となって、ノードＮ４の
電位レベルＶN4は“Ｌ”レベルに立下がる。したがっ
て、トランジスタＴ１０は遮断状態となる。
状態となって、電位ＶN1は“Ｌ”レベルに立下がる。一
方、インバータ１０８の出力ノードＮ２の電位レベルは
“Ｌ”レベルに立下がり、トランジスタＴ２６は遮断状
態となる。トランジスタＴ３０が導通状態となることに
より、ノードＮ１が放電され、その電位レベルＶN1が
“Ｌ”レベルに立下がるのに応じて、トランジスタＴ２
４が導通状態となり、ノードＮ３の電位レベルＶN3はト
ランジスタＴ２４を介して、電位Ｖｐｐまで充電され
る。これに応じて、トランジスタＴ２０は遮断状態に、
トランジスタＴ２２は導通状態となって、ノードＮ４の
電位レベルＶN4は“Ｌ”レベルに立下がる。したがっ
て、トランジスタＴ１０は遮断状態となる。
【００８２】一方、時刻ｔ６から時間τだけ経過した後
に、電位ＶN5は“Ｈ”レベルに立上がり、トランジスタ
Ｔ１２が導通状態となる。これに応じて、データ出力端
子ＤＱ０は放電され、出力データＤｏｕｔ０として
“Ｌ”レベルが出力される。
に、電位ＶN5は“Ｈ”レベルに立上がり、トランジスタ
Ｔ１２が導通状態となる。これに応じて、データ出力端
子ＤＱ０は放電され、出力データＤｏｕｔ０として
“Ｌ”レベルが出力される。
【００８３】一方時刻ｔ５においては、読出データＲＤ
０が“Ｌ”レベルに立下がるのに応じて、インバータ１
１８の出力の信号ＯＳＣ２も“Ｌ”レベルに立下がる。
０が“Ｌ”レベルに立下がるのに応じて、インバータ１
１８の出力の信号ＯＳＣ２も“Ｌ”レベルに立下がる。
【００８４】以上説明したとおり、信号Ｄｏｕｔ０とし
て、“Ｌ”レベルが出力される場合は、その動作は、イ
ンバータ回路１１４、１１８およびチャージポンプ回路
１２６の動作を除いて、基本的に図１３に示した第２の
従来例の出力バッファ回路の動作と同様である。
て、“Ｌ”レベルが出力される場合は、その動作は、イ
ンバータ回路１１４、１１８およびチャージポンプ回路
１２６の動作を除いて、基本的に図１３に示した第２の
従来例の出力バッファ回路の動作と同様である。
【００８５】したがって、この後、たとえば出力バッフ
ァ回路１００が“Ｌ”レベルを出力している限り、チャ
ージポンプ回路１２６は動作せず、オシレータ回路１２
０、ドライバ回路１２２およびチャージポンプ回路１２
４のみが動作するため、出力バッファ回路１００の消費
電力は第２の従来例の出力バッファ回路７００に比べて
抑制されることになる。
ァ回路１００が“Ｌ”レベルを出力している限り、チャ
ージポンプ回路１２６は動作せず、オシレータ回路１２
０、ドライバ回路１２２およびチャージポンプ回路１２
４のみが動作するため、出力バッファ回路１００の消費
電力は第２の従来例の出力バッファ回路７００に比べて
抑制されることになる。
【００８６】しかも、出力バッファ回路１００では、十
分に高い“Ｈ”レベルの信号を高速にデータ出力端子Ｄ
Ｑ０やＤＱ１に対して出力することが可能である。
分に高い“Ｈ”レベルの信号を高速にデータ出力端子Ｄ
Ｑ０やＤＱ１に対して出力することが可能である。
【００８７】以上の説明では、データ出力端子ＤＱ０や
ＤＱ１の電位レベルを駆動する出力トランジスタがｎチ
ャネルＭＯＳトランジスタである場合について説明し
た。
ＤＱ１の電位レベルを駆動する出力トランジスタがｎチ
ャネルＭＯＳトランジスタである場合について説明し
た。
【００８８】たとえば、このトランジスタとして、ｐチ
ャネルＭＯＳトランジスタを用いた場合でも、データ出
力端子を放電する出力トランジスタのゲートに印加する
電位を十分低い値として、データ出力端子に接地電位が
出力されるように、昇圧回路１５０の代わりに、降圧回
路により発生された電位が放電用トランジスタのゲート
に印加される構成とすることも可能である。
ャネルＭＯＳトランジスタを用いた場合でも、データ出
力端子を放電する出力トランジスタのゲートに印加する
電位を十分低い値として、データ出力端子に接地電位が
出力されるように、昇圧回路１５０の代わりに、降圧回
路により発生された電位が放電用トランジスタのゲート
に印加される構成とすることも可能である。
【００８９】［実施の形態２］実施の形態１では、デー
タ出力端子に“Ｈ”レベルを出力する場合においての
み、昇圧回路１５０において、チャージポンプ回路１２
６が動作する構成とした。すなわち、チャージポンプ回
路１２６は、内部読出データＲＤ０によって駆動される
構成となっていた。
タ出力端子に“Ｈ”レベルを出力する場合においての
み、昇圧回路１５０において、チャージポンプ回路１２
６が動作する構成とした。すなわち、チャージポンプ回
路１２６は、内部読出データＲＤ０によって駆動される
構成となっていた。
【００９０】ここで、データの出力がより高速に行なわ
れ、内部読出データＲＤ０がより高い周波数で変化する
場合、チャージポンプ回路１２６の効率が低下するとい
う問題がある。すなわち、チャージポンプ回路を駆動す
る駆動信号の周波数が高くなると、図１２に示したチャ
ージポンプ回路８０６の構成において、トランジスタＴ
４０のプリチャージ動作が十分に行なわれなくなり、こ
のために効率が低下してしまう。
れ、内部読出データＲＤ０がより高い周波数で変化する
場合、チャージポンプ回路１２６の効率が低下するとい
う問題がある。すなわち、チャージポンプ回路を駆動す
る駆動信号の周波数が高くなると、図１２に示したチャ
ージポンプ回路８０６の構成において、トランジスタＴ
４０のプリチャージ動作が十分に行なわれなくなり、こ
のために効率が低下してしまう。
【００９１】実施の形態２の出力バッファ回路２００
は、上記のような問題を解決することを目的としたもの
である。
は、上記のような問題を解決することを目的としたもの
である。
【００９２】図３は、本発明の実施の形態２の出力バッ
ファ回路２００の構成を示す回路図である。
ファ回路２００の構成を示す回路図である。
【００９３】実施の形態１の出力バッファ回路１００の
構成と異なる点は、インバータ回路１１８とチャージポ
ンプ回路１２６との間に分周器１３０が挿入される構成
となっている点である。
構成と異なる点は、インバータ回路１１８とチャージポ
ンプ回路１２６との間に分周器１３０が挿入される構成
となっている点である。
【００９４】その他の点は、図１に示した出力バッファ
回路１００の構成と同様であるので、同一部分には同一
符号を付してその説明は繰返さない。
回路１００の構成と同様であるので、同一部分には同一
符号を付してその説明は繰返さない。
【００９５】なお、図３においては、データ出力端子Ｄ
Ｑ０に対応する構成部分のみを示している。
Ｑ０に対応する構成部分のみを示している。
【００９６】図４は、分周器２１０の構成を示す概略ブ
ロック図である。以下では、インバータ回路１１８の出
力信号をφで表わすことにする。
ロック図である。以下では、インバータ回路１１８の出
力信号をφで表わすことにする。
【００９７】分周器２１０は、信号φの反転信号／φに
より制御されるＳＲフリップフロップ回路２１００と、
信号φにより制御されるＳＲフリップフロップ回路２２
００とが、相互に入力および出力が接続される構成とな
っている。ＳＲフリップフロップ回路２２００の出力を
受けるインバータ２１０２が、信号φを分周した信号Ｏ
ＳＣ２を出力する構成となっている。
より制御されるＳＲフリップフロップ回路２１００と、
信号φにより制御されるＳＲフリップフロップ回路２２
００とが、相互に入力および出力が接続される構成とな
っている。ＳＲフリップフロップ回路２２００の出力を
受けるインバータ２１０２が、信号φを分周した信号Ｏ
ＳＣ２を出力する構成となっている。
【００９８】ＳＲフリップフロップ回路２１００は、信
号φを受けるインバータ２１０２と、インバータ２１０
２の出力を一方の入力ノードに、リセット信号Ｒを他方
の入力ノードに受けるＮＡＮＤ回路２１０４と、インバ
ータ２１０２の出力を一方の入力ノードに、セット信号
Ｓを他方の入力ノードに受けるＮＡＮＤ回路２１０６
と、相互に一方の出力が他方の入力ノードの１つに接続
するＮＡＮＤ回路２１０８および２１１０とを含む。Ｎ
ＡＮＤ回路２１０８の他方の入力ノードには、ＮＡＮＤ
回路２１０４の出力が、ＮＡＮＤ回路２１１０の他方の
入力ノードには、ＮＡＮＤ回路２１０６の出力がそれぞ
れ入力する構成となっている。ＮＡＮＤ回路２１０８の
出力信号／ＱおよびＮＡＮＤ回路２１１０の出力信号Ｑ
は、ＳＲフリップフロップ回路２２００に対して、セッ
ト信号およびリセット信号として入力する。
号φを受けるインバータ２１０２と、インバータ２１０
２の出力を一方の入力ノードに、リセット信号Ｒを他方
の入力ノードに受けるＮＡＮＤ回路２１０４と、インバ
ータ２１０２の出力を一方の入力ノードに、セット信号
Ｓを他方の入力ノードに受けるＮＡＮＤ回路２１０６
と、相互に一方の出力が他方の入力ノードの１つに接続
するＮＡＮＤ回路２１０８および２１１０とを含む。Ｎ
ＡＮＤ回路２１０８の他方の入力ノードには、ＮＡＮＤ
回路２１０４の出力が、ＮＡＮＤ回路２１１０の他方の
入力ノードには、ＮＡＮＤ回路２１０６の出力がそれぞ
れ入力する構成となっている。ＮＡＮＤ回路２１０８の
出力信号／ＱおよびＮＡＮＤ回路２１１０の出力信号Ｑ
は、ＳＲフリップフロップ回路２２００に対して、セッ
ト信号およびリセット信号として入力する。
【００９９】ＳＲフリップフロップ回路２２００の構成
は、信号φで制御される構成となっている点を除いて、
ＳＲフリップフロップ回路２１００の構成と同様であ
る。
は、信号φで制御される構成となっている点を除いて、
ＳＲフリップフロップ回路２１００の構成と同様であ
る。
【０１００】以上のように、ＳＲフリップフロップ回路
がシリアルに２個接続される構成となっているため、イ
ンバータ回路２１２から出力される信号ＯＳＣ２は、信
号φを２分周した信号となる。
がシリアルに２個接続される構成となっているため、イ
ンバータ回路２１２から出力される信号ＯＳＣ２は、信
号φを２分周した信号となる。
【０１０１】分周比をより大きくするためには、たとえ
ばシリアルに接続されるＳＲフリップフロップ回路の個
数を増加させればよい。
ばシリアルに接続されるＳＲフリップフロップ回路の個
数を増加させればよい。
【０１０２】図５は、図３に示した出力バッファ回路２
００の動作を説明するタイミングチャートである。
００の動作を説明するタイミングチャートである。
【０１０３】図５に示した例では、オシレータ回路１２
０が出力する信号ＯＳＣ１よりも、内部読出データＲＤ
０の変化する周期の方が短くなっている場合について示
している。
０が出力する信号ＯＳＣ１よりも、内部読出データＲＤ
０の変化する周期の方が短くなっている場合について示
している。
【０１０４】この場合、信号ＲＤ０を直接用いて、チャ
ージポンプ回路１２６を駆動すると、その効率が低下し
てしまう。図５に示すように、出力バッファ回路２００
においては、信号ＲＤ０を分周した信号ＯＳＣ２をチャ
ージポンプ回路１２６に与える構成となっている。した
がって、出力バッファ回路２００が、内部読出データＲ
Ｄ０が“Ｈ”レベルとなった場合に、それに対応する信
号をデータ出力端子ＤＱ０に出力するときは、昇圧回路
１６０は、十分な電流供給能力を持って動作して、昇圧
電位Ｖｐｐを供給する。したがって、出力バッファ回路
２００は高速で、かつ十分な論理振幅を有する“Ｈ”レ
ベルのデータを出力することが可能となる。
ージポンプ回路１２６を駆動すると、その効率が低下し
てしまう。図５に示すように、出力バッファ回路２００
においては、信号ＲＤ０を分周した信号ＯＳＣ２をチャ
ージポンプ回路１２６に与える構成となっている。した
がって、出力バッファ回路２００が、内部読出データＲ
Ｄ０が“Ｈ”レベルとなった場合に、それに対応する信
号をデータ出力端子ＤＱ０に出力するときは、昇圧回路
１６０は、十分な電流供給能力を持って動作して、昇圧
電位Ｖｐｐを供給する。したがって、出力バッファ回路
２００は高速で、かつ十分な論理振幅を有する“Ｈ”レ
ベルのデータを出力することが可能となる。
【０１０５】［実施の形態３］実施の形態２の出力バッ
ファ回路２００では、出力されるデータの変化の周期
が、十分高速となった場合でも、昇圧回路の効率を低下
させない構成について述べた。しかしながら、より出力
データの変化の周期が高速となると、チャージポンプ回
路１２６のプリチャージ時間が十分に確保されない恐れ
がある。
ファ回路２００では、出力されるデータの変化の周期
が、十分高速となった場合でも、昇圧回路の効率を低下
させない構成について述べた。しかしながら、より出力
データの変化の周期が高速となると、チャージポンプ回
路１２６のプリチャージ時間が十分に確保されない恐れ
がある。
【０１０６】実施の形態３では、このような場合にも対
応することが可能な出力バッファ回路を提供する。
応することが可能な出力バッファ回路を提供する。
【０１０７】図６は、実施の形態３の出力バッファ回路
３００の構成を示す概略ブロック図である。
３００の構成を示す概略ブロック図である。
【０１０８】出力バッファ回路３００が、実施の形態２
の出力バッファ回路２００の構成と異なる点は、昇圧回
路１７０の構成のみである。その他の同一部分には同一
符号を付して、その説明は繰返さない。
の出力バッファ回路２００の構成と異なる点は、昇圧回
路１７０の構成のみである。その他の同一部分には同一
符号を付して、その説明は繰返さない。
【０１０９】さらに、昇圧回路１７０の構成が、昇圧回
路１６０の構成と異なる点は、分周器２１０とチャージ
ポンプ回路１２６との間にパルスジェネレータ３１０を
含む構成となっている点である。
路１６０の構成と異なる点は、分周器２１０とチャージ
ポンプ回路１２６との間にパルスジェネレータ３１０を
含む構成となっている点である。
【０１１０】図７は、パルスジェネレータ３１０の構成
を示す概略ブロック図である。パルスジェネレータ３１
０は、分周器２１０からの出力を受けるインバータ回路
３１２と、インバータ回路３１２の出力を受けて、所定
時間遅延して出力する遅延回路３１４と、分周器２１０
からの出力および遅延回路３１４からの出力を受けるＮ
ＡＮＤ回路３１６と、ＮＡＮＤ回路３１６の出力を受け
て、反転した信号を出力するインバータ回路３１８とを
含む。
を示す概略ブロック図である。パルスジェネレータ３１
０は、分周器２１０からの出力を受けるインバータ回路
３１２と、インバータ回路３１２の出力を受けて、所定
時間遅延して出力する遅延回路３１４と、分周器２１０
からの出力および遅延回路３１４からの出力を受けるＮ
ＡＮＤ回路３１６と、ＮＡＮＤ回路３１６の出力を受け
て、反転した信号を出力するインバータ回路３１８とを
含む。
【０１１１】分周器２１０からの出力が“Ｌ”レベルで
ある場合は、ＮＡＮＤ回路３１６への一方の入力は
“Ｌ”レベルであり、遅延回路３１４からの入力は、
“Ｈ”レベルであって、その出力は“Ｈ”レベルとなる
ため、インバータ回路３１８から出力される信号ＯＳＣ
２は“Ｌ”レベルである。
ある場合は、ＮＡＮＤ回路３１６への一方の入力は
“Ｌ”レベルであり、遅延回路３１４からの入力は、
“Ｈ”レベルであって、その出力は“Ｈ”レベルとなる
ため、インバータ回路３１８から出力される信号ＯＳＣ
２は“Ｌ”レベルである。
【０１１２】分周器２１０からの出力が“Ｈ”レベルと
なるのに応じて、信号ＯＳＣ２は、“Ｈ”レベルに変化
する。
なるのに応じて、信号ＯＳＣ２は、“Ｈ”レベルに変化
する。
【０１１３】その後、所定時間経過後に、遅延回路３１
４からの出力が、“Ｌ”レベルとなるのに応じて、ＮＡ
ＮＤ回路３１６の出力信号は“Ｈ”レベルとなる。した
がって、信号ＯＳＣ２は“Ｌ”レベルに立下がる。
４からの出力が、“Ｌ”レベルとなるのに応じて、ＮＡ
ＮＤ回路３１６の出力信号は“Ｈ”レベルとなる。した
がって、信号ＯＳＣ２は“Ｌ”レベルに立下がる。
【０１１４】すなわち、分周器２１０からの入力パルス
のパルス長にかかわらず、パルスジェネレータ３１０か
ら出力される信号ＯＳＣ２のパルス長は、遅延回路３１
４の遅延時間によって決定されることになる。
のパルス長にかかわらず、パルスジェネレータ３１０か
ら出力される信号ＯＳＣ２のパルス長は、遅延回路３１
４の遅延時間によって決定されることになる。
【０１１５】図８は、図６に示した出力バッファ回路３
００の動作を示すタイミングチャートである。図５に示
した出力バッファ回路２００の動作と異なる点は、信号
ＯＳＣ２のパルス長が、読出データＲＤ０の出力の周期
ではなく、遅延回路３１４の遅延時間で決定される構成
となっていることである。
００の動作を示すタイミングチャートである。図５に示
した出力バッファ回路２００の動作と異なる点は、信号
ＯＳＣ２のパルス長が、読出データＲＤ０の出力の周期
ではなく、遅延回路３１４の遅延時間で決定される構成
となっていることである。
【０１１６】したがって、内部データＲＤ０の変化が高
速となった場合でも、信号ＯＳＣ２が“Ｌ”レベルであ
る期間、すなわち、チャージポンプ回路１２６のプリチ
ャージ時間を十分に確保することが可能で、昇圧回路１
７０の効率が低下することがない。
速となった場合でも、信号ＯＳＣ２が“Ｌ”レベルであ
る期間、すなわち、チャージポンプ回路１２６のプリチ
ャージ時間を十分に確保することが可能で、昇圧回路１
７０の効率が低下することがない。
【０１１７】したがって、実施の形態３の出力バッファ
回路３００は、高速にデータを出力する場合でも、十分
な出力振幅をもったデータをデータ出力端子ＤＱ０に出
力することができ、かつ、“Ｈ”レベルの信号を出力す
る期間以外は、オシレータ回路１２０、ドライバ回路１
２２およびチャージポンプ回路１２４のみが動作すれば
よいため、その消費電力を抑制することが可能である。
回路３００は、高速にデータを出力する場合でも、十分
な出力振幅をもったデータをデータ出力端子ＤＱ０に出
力することができ、かつ、“Ｈ”レベルの信号を出力す
る期間以外は、オシレータ回路１２０、ドライバ回路１
２２およびチャージポンプ回路１２４のみが動作すれば
よいため、その消費電力を抑制することが可能である。
【０１１８】
【発明の効果】請求項１記載の出力バッファ回路は、出
力トランジスタを電源電位と異なる電位で制御すること
が必要な場合でも、その制御信号を発生する電圧変換手
段は、この出力トランジスタを駆動する期間のみ供給可
能な電流量を増加させる。したがって、電圧変換手段の
消費電力を抑制することが可能である。
力トランジスタを電源電位と異なる電位で制御すること
が必要な場合でも、その制御信号を発生する電圧変換手
段は、この出力トランジスタを駆動する期間のみ供給可
能な電流量を増加させる。したがって、電圧変換手段の
消費電力を抑制することが可能である。
【０１１９】請求項２記載の出力バッファ回路は、第１
の電位レベルを出力する際に導通状態とされる第１のｎ
チャネルＭＯＳトランジスタのゲート電位を制御する昇
圧手段は、第１の電位レベルの出力期間中のみ供給可能
な電流量を増加させる。したがって、第１の電位レベル
を出力する期間以外の消費電力を抑制することが可能で
ある。
の電位レベルを出力する際に導通状態とされる第１のｎ
チャネルＭＯＳトランジスタのゲート電位を制御する昇
圧手段は、第１の電位レベルの出力期間中のみ供給可能
な電流量を増加させる。したがって、第１の電位レベル
を出力する期間以外の消費電力を抑制することが可能で
ある。
【０１２０】請求項３記載の出力バッファ回路は、昇圧
手段中の第２の内部昇圧手段は、第１の電位レベルを出
力する期間のみ、動作するため、それ以外の期間は、第
１の内部昇圧手段のみを駆動すればよく、消費電力が抑
制される。
手段中の第２の内部昇圧手段は、第１の電位レベルを出
力する期間のみ、動作するため、それ以外の期間は、第
１の内部昇圧手段のみを駆動すればよく、消費電力が抑
制される。
【０１２１】請求項４記載の出力バッファ回路は、内部
出力データを所定の分周比で分周した信号により、第２
の内部昇圧手段が駆動されるので、内部出力データの変
化の周期が短くなった場合でも、第２の内部昇圧手段の
効率が低下することがない。
出力データを所定の分周比で分周した信号により、第２
の内部昇圧手段が駆動されるので、内部出力データの変
化の周期が短くなった場合でも、第２の内部昇圧手段の
効率が低下することがない。
【０１２２】請求項５記載の出力バッファ回路は、内部
出力データを所定の分周比で分周した信号をさらに、波
形整形手段により、所定の長さのパルス信号に変換する
ため、内部出力データが高速に変化する場合でも、第２
の内部昇圧手段の効率が低下することがない。
出力データを所定の分周比で分周した信号をさらに、波
形整形手段により、所定の長さのパルス信号に変換する
ため、内部出力データが高速に変化する場合でも、第２
の内部昇圧手段の効率が低下することがない。
【図１】 本発明の実施の形態１の出力バッファ回路１
００の構成を示す回路図である。
００の構成を示す回路図である。
【図２】 出力バッファ回路１００の動作を説明するタ
イミングチャートである。
イミングチャートである。
【図３】 本発明の実施の形態２の出力バッファ回路２
００の構成を示す回路図である。
００の構成を示す回路図である。
【図４】 出力バッファ回路２００中の分周器２１０の
構成を示す概略ブロック図である。
構成を示す概略ブロック図である。
【図５】 出力バッファ回路２００の動作を説明するタ
イミングチャートである。
イミングチャートである。
【図６】 本発明の実施の形態３の出力バッファ回路３
００の構成を示す回路図である。
００の構成を示す回路図である。
【図７】 出力バッファ回路３００中のパルスジェネレ
ータ回路３１０の構成を示す概略ブロック図である。
ータ回路３１０の構成を示す概略ブロック図である。
【図８】 出力バッファ回路３００の動作を説明するタ
イミングチャートである。
イミングチャートである。
【図９】 第１の従来例の出力バッファ回路６００の構
成を示す回路図である。
成を示す回路図である。
【図１０】 出力バッファ回路６００の動作を説明する
タイミングチャートである。
タイミングチャートである。
【図１１】 第２の従来例の出力バッファ回路７００の
構成を示す回路図である。
構成を示す回路図である。
【図１２】 昇圧回路８００の構成を示す概略ブロック
図である。
図である。
【図１３】 出力バッファ回路７００の動作を説明する
タイミングチャートである。
タイミングチャートである。
１００、２００、３００ 出力バッファ回路、１１４、
１１８ インバータ回路、１２０ オシレータ回路、１
２２ ドライバ回路、１２４、１２６、８０６チャージ
ポンプ回路、１５０、１６０、１７０ 昇圧回路、２１
０ 分周回路、３１０ パルスジェネレータ回路、６０
０ 第１の従来例の出力バッファ回路、７００ 第２の
従来例の出力バッファ回路、８００ 昇圧回路。
１１８ インバータ回路、１２０ オシレータ回路、１
２２ ドライバ回路、１２４、１２６、８０６チャージ
ポンプ回路、１５０、１６０、１７０ 昇圧回路、２１
０ 分周回路、３１０ パルスジェネレータ回路、６０
０ 第１の従来例の出力バッファ回路、７００ 第２の
従来例の出力バッファ回路、８００ 昇圧回路。
Claims (5)
- 【請求項１】 出力バッファ回路であって、 出力データの電位レベルに対応する第１の電源電位を供
給する第１の電源と、 内部回路からの内部出力データに応じて、第１の制御信
号を出力する出力制御手段と、 前記第１の制御信号の活性化に応じて、前記第１の電源
電位を所定の電位に変換した第２の制御信号を出力する
レベルシフト手段と、 前記内部出力データに応じて、電位が制御される出力ノ
ードと、 前記第２の制御信号に応じて、前記出力ノードと前記第
１の電源との接続を導通／遮断状態とするＭＯＳトラン
ジスタと、 前記レベルシフト手段に前記所定の電位を供給する電圧
変換手段とを備え、 前記電圧変換手段は、前記内部出力データに応じて供給
可能な電流量を増加させる出力バッファ回路。 - 【請求項２】 出力バッファ回路であって、 出力データの第１の電位レベルに対応する第１の電源電
位を供給する第１の電源と、 出力データの第２の電位レベルに対応する第２の電源電
位を供給する第２の電源と、 内部回路からの内部出力データに応じて、第１および第
３の制御信号のいずれかを活性とする出力制御手段と、 前記第１の制御信号の活性化に応じて、前記第１の電源
電位を所定の電位にまで昇圧した第２の制御信号を出力
するレベルシフト手段と、 前記第２の制御信号をゲートに受け、ドレインが前記第
１の電源と接続する第１のｎチャネルＭＯＳトランジス
タと、 前記第１のｎチャネルＭＯＳトランジスタのソースと前
記第２の電源との間に接続され、ゲートが前記第３の制
御信号を受ける第２のｎチャネルＭＯＳトランジスタ
と、 前記第１のｎチャネルＭＯＳトランジスタのソースと接
続する出力ノードと、 前記レベルシフト手段に前記所定の電位を供給する昇圧
手段とを備え、 前記昇圧手段は、前記内部出力データに応じて供給可能
な電流量を増加させる出力バッファ回路。 - 【請求項３】 前記昇圧手段は、 前記所定の電位を供給する第１の内部昇圧手段と、 前記内部出力データに応じて、前記所定の電位の供給を
行なう第２の内部昇圧手段とを含む、請求項２記載の出
力バッファ回路。 - 【請求項４】 前記昇圧手段は、 前記所定の電位を供給する第１の内部昇圧手段と、 前記内部出力データを所定の分周比で分周した信号を出
力する分周手段と、 前記分周手段の出力に応じて、前記所定の電位の供給を
行なう第２の内部昇圧手段とを含む、請求項２記載の出
力バッファ回路。 - 【請求項５】 前記昇圧手段は、 前記所定の電位を供給する第１の内部昇圧手段と、 前記内部出力データを所定の分周比で分周した信号を出
力する分周手段と、 前記分周手段の出力の活性化に応じて、所定の長さのパ
ルス信号を出力する波形整形手段と、 前記波形整形手段の出力に応じて、前記所定の電位の供
給を行なう第２の内部昇圧手段とを含む、請求項２記載
の出力バッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8236722A JPH1084272A (ja) | 1996-09-06 | 1996-09-06 | 出力バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8236722A JPH1084272A (ja) | 1996-09-06 | 1996-09-06 | 出力バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1084272A true JPH1084272A (ja) | 1998-03-31 |
Family
ID=17004821
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8236722A Withdrawn JPH1084272A (ja) | 1996-09-06 | 1996-09-06 | 出力バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1084272A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6836186B2 (en) | 2002-05-07 | 2004-12-28 | Samsung Electronics Co., Ltd. | AB class amplifier for controlling quiescent current |
| WO2020159938A1 (en) * | 2019-01-28 | 2020-08-06 | Texas Instruments Incorporated | Output buffer circuit |
-
1996
- 1996-09-06 JP JP8236722A patent/JPH1084272A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6836186B2 (en) | 2002-05-07 | 2004-12-28 | Samsung Electronics Co., Ltd. | AB class amplifier for controlling quiescent current |
| WO2020159938A1 (en) * | 2019-01-28 | 2020-08-06 | Texas Instruments Incorporated | Output buffer circuit |
| US11018670B2 (en) | 2019-01-28 | 2021-05-25 | Texas Instruments Incorporated | Output buffer circuit |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5818289A (en) | Clocking scheme and charge transfer switch for increasing the efficiency of a charge pump or other circuit | |
| KR100347144B1 (ko) | 고전압 발생회로 | |
| US5786711A (en) | Data output buffer for use in a semiconductor memory device | |
| KR0172337B1 (ko) | 반도체 메모리장치의 내부승압전원 발생회로 | |
| US4074148A (en) | Address buffer circuit in semiconductor memory | |
| US6198327B1 (en) | Pulse generator with improved high speed performance for generating a constant pulse width | |
| JPH08279289A (ja) | ワード線電圧昇圧回路 | |
| JPH10309076A (ja) | 同期式昇圧電圧発生器 | |
| JP2001292563A (ja) | チャージポンプ回路 | |
| US6225854B1 (en) | Voltage boosting circuit having cross-coupled precharge circuits | |
| JPH05234373A (ja) | 半導体記憶装置 | |
| US6414882B1 (en) | Low voltage charge pump apparatus and method | |
| KR100301602B1 (ko) | 출력파형의링잉을억제하는것이가능한반도체장치 | |
| JPH1145574A (ja) | 半導体記憶装置 | |
| JP2828942B2 (ja) | 半導体メモリの昇圧回路 | |
| KR19990077819A (ko) | 부스트 회로를 구비하는 반도체 메모리 장치 | |
| JPH1084272A (ja) | 出力バッファ回路 | |
| US6850110B2 (en) | Voltage generating circuit and method | |
| US6693482B2 (en) | Voltage generation circuits and methods of operating same that use charge sharing to increase voltage step-up | |
| JPH08138375A (ja) | 半導体記憶装置 | |
| JP3224712B2 (ja) | 論理＆レベル変換回路及び半導体装置 | |
| KR100316982B1 (ko) | 2개의 ｎ-채널 ｍｏｓ 트랜지스터로 구성된 푸시풀형 출력회로를 갖는 반도체 메모리 장치 | |
| KR100390995B1 (ko) | 반도체 메모리 소자의 고전압 발생장치 | |
| JP2002184177A (ja) | チャージポンプ装置 | |
| JP3255847B2 (ja) | 低電力形の駆動回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20031202 |