JPH0898511A - 昇圧回路 - Google Patents
昇圧回路Info
- Publication number
- JPH0898511A JPH0898511A JP7139854A JP13985495A JPH0898511A JP H0898511 A JPH0898511 A JP H0898511A JP 7139854 A JP7139854 A JP 7139854A JP 13985495 A JP13985495 A JP 13985495A JP H0898511 A JPH0898511 A JP H0898511A
- Authority
- JP
- Japan
- Prior art keywords
- output
- input
- signal
- terminal
- precharge
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C5/00—Details of stores covered by group G11C11/00
- G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
- G11C5/145—Applications of charge pumps; Boosted voltage circuits; Clamp circuits therefor
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M3/00—Conversion of dc power input into dc power output
- H02M3/02—Conversion of dc power input into dc power output without intermediate conversion into ac
- H02M3/04—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters
- H02M3/06—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider
- H02M3/07—Conversion of dc power input into dc power output without intermediate conversion into ac by static converters using resistors or capacitors, e.g. potential divider using capacitors charged and discharged alternately by semiconductor devices with control electrode, e.g. charge pumps
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Dram (AREA)
- Dc-Dc Converters (AREA)
- Logic Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 分離ダイオードの存在による欠点（これらの
欠点は、電圧降下、立ち上がり時間の増大及びこれらの
欠点を解消するために段数を増加させる必要によって生
じる追加空間要求である）を解消する昇圧回路を提案す
る。 【構成】 昇圧回路は、少なくとも１つのコンデンサに
よって形成される。このコンデンサは、その一方の端子
にクロック信号を受け、このコンデンサの他方の端子
は、プリチャージトランジスタを介して電源端子に接続
され、そして分離トランジスタを介して出力に接続され
る。ここに開示する回路は、これらのトランジスタが同
時にオンすることなく、それらトランジスタを制御する
電圧が、それらのトランジスタのソースまたはドレイン
に現れる最も高い電位より高いようにする制御手段を備
える。
欠点は、電圧降下、立ち上がり時間の増大及びこれらの
欠点を解消するために段数を増加させる必要によって生
じる追加空間要求である）を解消する昇圧回路を提案す
る。 【構成】 昇圧回路は、少なくとも１つのコンデンサに
よって形成される。このコンデンサは、その一方の端子
にクロック信号を受け、このコンデンサの他方の端子
は、プリチャージトランジスタを介して電源端子に接続
され、そして分離トランジスタを介して出力に接続され
る。ここに開示する回路は、これらのトランジスタが同
時にオンすることなく、それらトランジスタを制御する
電圧が、それらのトランジスタのソースまたはドレイン
に現れる最も高い電位より高いようにする制御手段を備
える。
Description
【０００１】
【産業上の利用分野】本発明は、低い電源電圧で作動す
る昇圧回路（電圧ステップアップ回路または電圧ブース
タ回路とも称される）に関するものである。このような
回路は、１つまたは複数のコンデンサの充／放電を繰り
返すことによって、受けた電源電圧から、その電源電圧
より高い出力電圧を生成するために使用される。チャー
ジポンプと呼ばれる昇圧回路は、主に容量性回路の給電
に使用される。
る昇圧回路（電圧ステップアップ回路または電圧ブース
タ回路とも称される）に関するものである。このような
回路は、１つまたは複数のコンデンサの充／放電を繰り
返すことによって、受けた電源電圧から、その電源電圧
より高い出力電圧を生成するために使用される。チャー
ジポンプと呼ばれる昇圧回路は、主に容量性回路の給電
に使用される。
【０００２】
【従来の技術】昇圧回路は、例えば、行及び列のマトリ
ックス形状に組織化され、行及び列の交点に配置された
ＭＯＳ型トランジスタによって形成された記憶セルを備
える不揮発性メモリの分野で使用される。昇圧回路は、
これらのトランジスタの制御ゲートに印加されるバイア
ス電圧を生成するために使用される。実際、これらの制
御ゲートは電圧制御であり、電流制御ではないので、こ
れらのトランジスタの制御ゲート全部を、等価な容量と
見做して、モデルを考えることができる。数千の行及び
列を備える読出専用メモリの場合、一般に百から数百ピ
コファラドの等価な容量値に達する。
ックス形状に組織化され、行及び列の交点に配置された
ＭＯＳ型トランジスタによって形成された記憶セルを備
える不揮発性メモリの分野で使用される。昇圧回路は、
これらのトランジスタの制御ゲートに印加されるバイア
ス電圧を生成するために使用される。実際、これらの制
御ゲートは電圧制御であり、電流制御ではないので、こ
れらのトランジスタの制御ゲート全部を、等価な容量と
見做して、モデルを考えることができる。数千の行及び
列を備える読出専用メモリの場合、一般に百から数百ピ
コファラドの等価な容量値に達する。
【０００３】従来技術において、シェンケル(Schenkel)
回路と呼ばれる昇圧回路が知られている。この型の回路
は、１つまたは複数の直列接続された段を有する。各段
は、１つの入力と１つのコンデンサとを備え、そのコン
デンサの第１の端子は入力に接続されて、クロック信号
を受ける。このコンデンサの別の端子は、分離ダイオー
ドを介して出力に接続されている。通常、クロック信号
は、第１の入力端子に受けた基準電位と第２の入力端子
で受けた電源電位（実際には、グラウンド電圧及び例え
ば約５Ｖの正の電圧ＶＣＣ）との間で振動する。
回路と呼ばれる昇圧回路が知られている。この型の回路
は、１つまたは複数の直列接続された段を有する。各段
は、１つの入力と１つのコンデンサとを備え、そのコン
デンサの第１の端子は入力に接続されて、クロック信号
を受ける。このコンデンサの別の端子は、分離ダイオー
ドを介して出力に接続されている。通常、クロック信号
は、第１の入力端子に受けた基準電位と第２の入力端子
で受けた電源電位（実際には、グラウンド電圧及び例え
ば約５Ｖの正の電圧ＶＣＣ）との間で振動する。
【０００４】第１の段のコンデンサは、その第２の入力
端子が、もう１つのダイオードを介して第２の入力端子
に接続されている。従って、第１の段のクロックがグラ
ウンド電位にある時、コンデンサは、この入力端子の電
位から（実際には制御ゲートがソースに接続されたＭＯ
Ｓトランジスタで形成されている）ダイオードでの基板
効果及び閾値効果Ｖｔによる損失を差し引いた電圧に、
充電される。そのあと、制御信号が電位Ｖccである時、
コンデンサの端子での電圧は２×ＶＣＣ−Ｖtに上が
り、次に、このコンデンサは、クロック信号がグラウン
ド電位になるように確保されている次の段のコンデンサ
を充電する。クロック信号の電位が電位ＶＣＣになる
と、第２の段のコンデンサの端子での電圧はその時３×
ＶＣＣ−２Ｖｔ（トランスファダイオード等による）に
上がる。従って、各段ごとに、コンデンサの端子の電圧
は、（ＶＣＣ−Ｖｔ）×１だけ大きくなる。最後の段
は、その出力に出力電圧を与える。この出力は容量性ノ
ードであり、給電される回路は、この出力とグラウンド
との間に接続されたコンデンサにりモデル化できる。電
荷転送によって、出力電位は、より小さい段によって除
々に上昇して、（ｎ＋１）×（ＶＣＣ−Ｖｔ）（但し、
ｎは、ｎ個の直列接続段として整数とする）に達する。
この増加の速度は、コンデンサの容量値及びそこから生
じる転送利得によって大きくなったり、小さくなったり
する。
端子が、もう１つのダイオードを介して第２の入力端子
に接続されている。従って、第１の段のクロックがグラ
ウンド電位にある時、コンデンサは、この入力端子の電
位から（実際には制御ゲートがソースに接続されたＭＯ
Ｓトランジスタで形成されている）ダイオードでの基板
効果及び閾値効果Ｖｔによる損失を差し引いた電圧に、
充電される。そのあと、制御信号が電位Ｖccである時、
コンデンサの端子での電圧は２×ＶＣＣ−Ｖtに上が
り、次に、このコンデンサは、クロック信号がグラウン
ド電位になるように確保されている次の段のコンデンサ
を充電する。クロック信号の電位が電位ＶＣＣになる
と、第２の段のコンデンサの端子での電圧はその時３×
ＶＣＣ−２Ｖｔ（トランスファダイオード等による）に
上がる。従って、各段ごとに、コンデンサの端子の電圧
は、（ＶＣＣ−Ｖｔ）×１だけ大きくなる。最後の段
は、その出力に出力電圧を与える。この出力は容量性ノ
ードであり、給電される回路は、この出力とグラウンド
との間に接続されたコンデンサにりモデル化できる。電
荷転送によって、出力電位は、より小さい段によって除
々に上昇して、（ｎ＋１）×（ＶＣＣ−Ｖｔ）（但し、
ｎは、ｎ個の直列接続段として整数とする）に達する。
この増加の速度は、コンデンサの容量値及びそこから生
じる転送利得によって大きくなったり、小さくなったり
する。
【０００５】この種の回路は、下記の２つの欠点を有す
る。第１に、各段の間に接続された分離ダイオードによ
る損失によって、出力電圧値は（ｎ＋１）×〔ＶＣＣ−
Ｖｔ〕に制限される。集積回路による電力消費を制限す
るために、より低い電源電圧（例えば約３Ｖ）で給電さ
れる回路を開発することが望ましいので、出力電圧のこ
の制限は有害なファクタである。実際、ダイオードの閾
値電圧は通常1.2 〜1.5 Ｖに等しく、従って、その制限
は１つの段と次の段の間で最悪の場合でも電源電圧の値
に半分に等しい。第２に、これらの損失は、各段の間で
転送される電荷の量を制限し、そこから出力電圧の立ち
上がり時間が増大する。
る。第１に、各段の間に接続された分離ダイオードによ
る損失によって、出力電圧値は（ｎ＋１）×〔ＶＣＣ−
Ｖｔ〕に制限される。集積回路による電力消費を制限す
るために、より低い電源電圧（例えば約３Ｖ）で給電さ
れる回路を開発することが望ましいので、出力電圧のこ
の制限は有害なファクタである。実際、ダイオードの閾
値電圧は通常1.2 〜1.5 Ｖに等しく、従って、その制限
は１つの段と次の段の間で最悪の場合でも電源電圧の値
に半分に等しい。第２に、これらの損失は、各段の間で
転送される電荷の量を制限し、そこから出力電圧の立ち
上がり時間が増大する。
【０００６】例えば、電源電圧を２倍にし、従って、３
Ｖから６Ｖにすることが所望の時、理論的には１つの段
だけで十分である。実際には、その時、出力電圧は4.5
〜５Ｖの範囲に制限される。従って、少なくとも１つの
追加段を付け加えることが必要だが、それは占有空間の
量に関して不利益を伴う。さらに、追加段のためのクロ
ック信号を生成し、クロック信号のタイミングを互いに
調整するための制御回路が必要であり、その制御回路の
ための追加空間を考慮しなければならない。
Ｖから６Ｖにすることが所望の時、理論的には１つの段
だけで十分である。実際には、その時、出力電圧は4.5
〜５Ｖの範囲に制限される。従って、少なくとも１つの
追加段を付け加えることが必要だが、それは占有空間の
量に関して不利益を伴う。さらに、追加段のためのクロ
ック信号を生成し、クロック信号のタイミングを互いに
調整するための制御回路が必要であり、その制御回路の
ための追加空間を考慮しなければならない。
【０００７】また、いわゆるネーティブトランジスタ、
すなわち、不純物がドープされていないトランジスタに
よってダイオードを製造することを考えることもでき
る。これらのトランジスタは、約 0.2〜0.4 Ｖの低い閾
値電圧を有する。しかし、これらの方法は、製造技術を
限定する必要があり、特に時間がかかり、コストの高い
プロセスとなる。
すなわち、不純物がドープされていないトランジスタに
よってダイオードを製造することを考えることもでき
る。これらのトランジスタは、約 0.2〜0.4 Ｖの低い閾
値電圧を有する。しかし、これらの方法は、製造技術を
限定する必要があり、特に時間がかかり、コストの高い
プロセスとなる。
【０００８】
【発明が解決しようとする課題】上記の観点から、本発
明の目的は、分離ダイオードの存在による欠点（これら
の欠点は、電圧降下、立ち上がり時間の増大及びこれら
の欠点を解消するために段数を増加させる必要によって
生じる追加空間要求である）を解消する昇圧回路を提案
することにある。
明の目的は、分離ダイオードの存在による欠点（これら
の欠点は、電圧降下、立ち上がり時間の増大及びこれら
の欠点を解消するために段数を増加させる必要によって
生じる追加空間要求である）を解消する昇圧回路を提案
することにある。
【０００９】
【課題を解決するための手段】本発明によると、この目
的は、少なくとも入力電源電圧（ＶＣＣ）を受ける第１
の入力端子と、昇圧した出力電源電圧（ＶＢＳＴ）を出
力する出力端子と、出力からクロック信号（ＣＬＫ）を
出力する発振器と、上記発振器の出力に接続された第１
の端子を有する第１のコンデンサとを少なくとも備える
昇圧回路であって、上記コンデンサの第２の端子と上記
第１の入力端子との間に直列接続されており、プリチャ
ージ２値信号（ＳＥＴＵＰ）がアクティブの時、上記コ
ンデンサの第２の端子を上記第１の入力端子に接続する
第１のプリチャージトランジスタと、上記コンデンサの
第２の端子と上記出力端子との間に直列接続されてお
り、放電２値信号（ＧＢＳＴ）がアクティブの時、上記
コンデンサの第２の端子を出力端子に接続する分離トラ
ンジスタとを少なくとも備えることを特徴とする昇圧回
路によって達成される。
的は、少なくとも入力電源電圧（ＶＣＣ）を受ける第１
の入力端子と、昇圧した出力電源電圧（ＶＢＳＴ）を出
力する出力端子と、出力からクロック信号（ＣＬＫ）を
出力する発振器と、上記発振器の出力に接続された第１
の端子を有する第１のコンデンサとを少なくとも備える
昇圧回路であって、上記コンデンサの第２の端子と上記
第１の入力端子との間に直列接続されており、プリチャ
ージ２値信号（ＳＥＴＵＰ）がアクティブの時、上記コ
ンデンサの第２の端子を上記第１の入力端子に接続する
第１のプリチャージトランジスタと、上記コンデンサの
第２の端子と上記出力端子との間に直列接続されてお
り、放電２値信号（ＧＢＳＴ）がアクティブの時、上記
コンデンサの第２の端子を出力端子に接続する分離トラ
ンジスタとを少なくとも備えることを特徴とする昇圧回
路によって達成される。
【００１０】従って、本発明は、ダイオードをトランジ
スタに取り替えることを提案するものである。例えば、
ＮＭＯＳ形電界効果トランジスタを使用することによっ
て、ＮＭＯＳ形電界効果トランジスタがアクティブであ
る時に、転送されるべき電位（段をプリチャージするた
めの電源電圧の電位、１つの段からもう１つの段に電荷
を転送するための前段の出力の電位）より大きい電圧の
２値制御信号を、それらのＮＭＯＳ形電界効果トランジ
スタの制御ゲートに印加することにより、ダイオードの
存在する場合の電圧降下を解消することができる。ここ
で、「アクティブ」という語は、その電位がトランジス
タをオンにするような制御信号の状態を意味するものと
する。
スタに取り替えることを提案するものである。例えば、
ＮＭＯＳ形電界効果トランジスタを使用することによっ
て、ＮＭＯＳ形電界効果トランジスタがアクティブであ
る時に、転送されるべき電位（段をプリチャージするた
めの電源電圧の電位、１つの段からもう１つの段に電荷
を転送するための前段の出力の電位）より大きい電圧の
２値制御信号を、それらのＮＭＯＳ形電界効果トランジ
スタの制御ゲートに印加することにより、ダイオードの
存在する場合の電圧降下を解消することができる。ここ
で、「アクティブ」という語は、その電位がトランジス
タをオンにするような制御信号の状態を意味するものと
する。
【００１１】一時的には、コンデンサはプリチャージト
ランジスタによって電源電位に充電され、その時クロッ
ク信号は低いまたは非アクティブ状態（実際には、グラ
ウンド電位にある）である。同様に、出力端子も等価な
方法でプリチャージされる。その時、クロック信号が電
源電位（アクティブ状態）にあると、分離トランジスタ
はオンになり、出力端子が容量性ノードであると理解す
るならば、出力電位は電荷転送によって増大する。出力
端子のプリチャージによって出力電位の立ち上がり時間
を減少することが可能なので、そのプリチャージは特に
有効である。本発明のその他の特徴及び利点は、添付図
面を参照して行なう下記の好ましい実施例の説明からよ
り明らかになろう。但し、この説明は、本発明を何ら限
定するものではない。
ランジスタによって電源電位に充電され、その時クロッ
ク信号は低いまたは非アクティブ状態（実際には、グラ
ウンド電位にある）である。同様に、出力端子も等価な
方法でプリチャージされる。その時、クロック信号が電
源電位（アクティブ状態）にあると、分離トランジスタ
はオンになり、出力端子が容量性ノードであると理解す
るならば、出力電位は電荷転送によって増大する。出力
端子のプリチャージによって出力電位の立ち上がり時間
を減少することが可能なので、そのプリチャージは特に
有効である。本発明のその他の特徴及び利点は、添付図
面を参照して行なう下記の好ましい実施例の説明からよ
り明らかになろう。但し、この説明は、本発明を何ら限
定するものではない。
【００１２】
【実施例】図１は、昇圧回路１を図示したものである。
この昇圧回路１は、入力電源電圧ＶＣＣを受ける第１の
入力端子２と、基準電圧ＧＮＤを受ける第２の入力端子
３と、初期化信号ＥＮＡＢＬＥを受ける第３の入力端子
４と、上昇した電源電圧ＶＢＳＴを出力する出力端子５
とを備える。
この昇圧回路１は、入力電源電圧ＶＣＣを受ける第１の
入力端子２と、基準電圧ＧＮＤを受ける第２の入力端子
３と、初期化信号ＥＮＡＢＬＥを受ける第３の入力端子
４と、上昇した電源電圧ＶＢＳＴを出力する出力端子５
とを備える。
【００１３】実際、第２の入力端子３はグラウンドであ
る（図３及び図４のタイミングチャートでは０電位であ
る）。１実施例では、ＶＣＣは例えば３Ｖである。出力
端子５は、容量性ノードであり、この出力端子５と基準
端子３（グラウンドの印によって図示した）との間に接
続された出力コンデンサ６によって象徴的に図示された
回路に給電する。昇圧回路１は更に、出力８からクロッ
ク信号ＣＬＫを出力する発振器７を有する。図３ｅに図
示したこのクロック信号ＣＬＫは、グラウンド電位０
（非アクティブ状態）と電源電位ＶＣＣ（いわゆるアク
ティブ状態）との間で振動する。
る（図３及び図４のタイミングチャートでは０電位であ
る）。１実施例では、ＶＣＣは例えば３Ｖである。出力
端子５は、容量性ノードであり、この出力端子５と基準
端子３（グラウンドの印によって図示した）との間に接
続された出力コンデンサ６によって象徴的に図示された
回路に給電する。昇圧回路１は更に、出力８からクロッ
ク信号ＣＬＫを出力する発振器７を有する。図３ｅに図
示したこのクロック信号ＣＬＫは、グラウンド電位０
（非アクティブ状態）と電源電位ＶＣＣ（いわゆるアク
ティブ状態）との間で振動する。
【００１４】発振器７は、発振器を可能化させる２値
（バイナリー）制御信号ＥＮＯＳＣが論理状態１（いわ
ゆるアクティブ信号）である時クロック信号ＣＬＫを出
力し、この制御信号ＥＮＯＳＣが論理状態０（いわゆる
非アクティブ信号）である時出力８から出力される信号
は電位０である。発振器７の出力８は、第１のコンデン
サ９の一方の端子に接続されている。このコンデンサ９
の第２の端子は、プリチャージトランジスタ10のドレイ
ンに接続され、プリチャージトランジスタ10のソースは
電源端子２（ＶＣＣ）に接続されている。ここで、コン
デンサのこの第２の端子の電位をＭＢＳＴで表す（図４
ａに図示）。
（バイナリー）制御信号ＥＮＯＳＣが論理状態１（いわ
ゆるアクティブ信号）である時クロック信号ＣＬＫを出
力し、この制御信号ＥＮＯＳＣが論理状態０（いわゆる
非アクティブ信号）である時出力８から出力される信号
は電位０である。発振器７の出力８は、第１のコンデン
サ９の一方の端子に接続されている。このコンデンサ９
の第２の端子は、プリチャージトランジスタ10のドレイ
ンに接続され、プリチャージトランジスタ10のソースは
電源端子２（ＶＣＣ）に接続されている。ここで、コン
デンサのこの第２の端子の電位をＭＢＳＴで表す（図４
ａに図示）。
【００１５】上記の実施例では、トランジスタはＭＯＳ
（金属−酸化物−半導体）型電界効果トランジスタであ
る。このプリチャージトランジスタ10は、クロック信号
ＣＬＫが非アクティブ（電位０）である時、電位ＭＢＳ
ＴをＶＣＣにするために使用される。コンデンサ９の第
２の端子は更に、分離トランジスタ11のソースに接続さ
れ、その分離トランジスタ11のドレインは出力端子５に
接続されている。
（金属−酸化物−半導体）型電界効果トランジスタであ
る。このプリチャージトランジスタ10は、クロック信号
ＣＬＫが非アクティブ（電位０）である時、電位ＭＢＳ
ＴをＶＣＣにするために使用される。コンデンサ９の第
２の端子は更に、分離トランジスタ11のソースに接続さ
れ、その分離トランジスタ11のドレインは出力端子５に
接続されている。
【００１６】この分離トランジスタ11は、コンデンサ９
から出力端子５に電荷を転送するために、クロック信号
ＣＬＫがアクティブである時オンになる。分離トランジ
スタ11のドレインは、プリチャージトランジスタ12を介
して電源端子２（ＶＣＣ）に接続されている。
から出力端子５に電荷を転送するために、クロック信号
ＣＬＫがアクティブである時オンになる。分離トランジ
スタ11のドレインは、プリチャージトランジスタ12を介
して電源端子２（ＶＣＣ）に接続されている。
【００１７】図３ａは、初期化信号ＥＮＡＢＬＥを図示
したものである。この初期化信号が論理レベル１（電位
ＶＣＣ）である時、非アクティブと呼ばれる。その時、
昇圧回路１は、（出力端子５から給電される回路による
損失にかかわらず）出力端子５の電位ＶＢＳＴ（図４ｅ
に図示）が安定するように組織化されている。初期化信
号ＥＮＢＬＥが論理レベル０（電位０）になると、アク
ティブであると言われ、その時、出力端子５は分離トラ
ンジスタ11を介してコンデンサ９によって充電される。
図示の例では、プリチャージトランジスタ10及び分離ト
ランジスタ11は、Ｎチャネル電界効果トランジスタであ
る。
したものである。この初期化信号が論理レベル１（電位
ＶＣＣ）である時、非アクティブと呼ばれる。その時、
昇圧回路１は、（出力端子５から給電される回路による
損失にかかわらず）出力端子５の電位ＶＢＳＴ（図４ｅ
に図示）が安定するように組織化されている。初期化信
号ＥＮＢＬＥが論理レベル０（電位０）になると、アク
ティブであると言われ、その時、出力端子５は分離トラ
ンジスタ11を介してコンデンサ９によって充電される。
図示の例では、プリチャージトランジスタ10及び分離ト
ランジスタ11は、Ｎチャネル電界効果トランジスタであ
る。
【００１８】プリチャージトランジスタ10の制御ゲート
は、図３ｄに図示した２値プリチャージ信号ＳＥＴＵＰ
を受ける。このプリチャージ信号ＳＥＴＵＰを生成する
ために、２入力ＮＯＲゲート13を使用する。このＮＯＲ
ゲート13は、その入力にクロック信号ＣＬＫ及び初期化
信号ＥＮＡＢＬＥを受ける。このＮＯＲゲートの出力
は、第２のコンデンサ14の第１の端子に接続されてい
る。このコンデンサ14の第２の端子は、ダイオードの形
に接続されたＮチャネル電界効果トランジスタ15を介し
て電源端子２（ＶＣＣ）に接続されている。プリチャー
ジ信号ＳＥＴＵＰを出力するのはコンデンサ14の第２の
端子である。
は、図３ｄに図示した２値プリチャージ信号ＳＥＴＵＰ
を受ける。このプリチャージ信号ＳＥＴＵＰを生成する
ために、２入力ＮＯＲゲート13を使用する。このＮＯＲ
ゲート13は、その入力にクロック信号ＣＬＫ及び初期化
信号ＥＮＡＢＬＥを受ける。このＮＯＲゲートの出力
は、第２のコンデンサ14の第１の端子に接続されてい
る。このコンデンサ14の第２の端子は、ダイオードの形
に接続されたＮチャネル電界効果トランジスタ15を介し
て電源端子２（ＶＣＣ）に接続されている。プリチャー
ジ信号ＳＥＴＵＰを出力するのはコンデンサ14の第２の
端子である。
【００１９】プリチャージ信号ＳＥＴＵＰが非アクティ
ブであるためには、ＮＯＲゲートの出力は論理レベル０
（電位０）であり、トランジスタ15の閾値電圧をＶｔと
すると、信号ＳＥＴＵＰは電位（ＶＣＣ−Ｖｔ）であ
る。この電位（ＶＣＣ−Ｖｔ）は、プリチャージ信号Ｓ
ＥＴＵＰの非アクティブ状態に対応すると言える。その
時、プリチャージトランジスタ10はオフである。
ブであるためには、ＮＯＲゲートの出力は論理レベル０
（電位０）であり、トランジスタ15の閾値電圧をＶｔと
すると、信号ＳＥＴＵＰは電位（ＶＣＣ−Ｖｔ）であ
る。この電位（ＶＣＣ−Ｖｔ）は、プリチャージ信号Ｓ
ＥＴＵＰの非アクティブ状態に対応すると言える。その
時、プリチャージトランジスタ10はオフである。
【００２０】初期化信号ＥＮＡＢＬＥがｔ0 時にアクテ
ィブになると、ＮＯＲゲートの出力は論理レベル１（電
位ＶＣＣ）となり、その時、プリチャージ信号ＳＥＴＵ
Ｐはコンデンサ14によって電位２×ＶＣＣ−Ｖｔにされ
る。従って、プリチャージトランジスタ10はオンにな
り、コンデンサ９の第２の端子は電位ＶＣＣにされる。
従って、プリチャージ電位がＶＣＣ−Ｖｔに制限される
シェンケル(Schenkel)型回路の欠点は取り除かれる。
ィブになると、ＮＯＲゲートの出力は論理レベル１（電
位ＶＣＣ）となり、その時、プリチャージ信号ＳＥＴＵ
Ｐはコンデンサ14によって電位２×ＶＣＣ−Ｖｔにされ
る。従って、プリチャージトランジスタ10はオンにな
り、コンデンサ９の第２の端子は電位ＶＣＣにされる。
従って、プリチャージ電位がＶＣＣ−Ｖｔに制限される
シェンケル(Schenkel)型回路の欠点は取り除かれる。
【００２１】出力電圧ＶＢＳＴを２×ＶＣＣにするため
に回路を使用することができようにするために、もちろ
んクロック信号ＣＬＫがコンデンサ９のプリチャージ中
非アクティブであることが必要である。このために、下
記のプロシージャが使用される。入力端子が単安定回路
17の入力16に接続され、従って、ｔ0 時にこの単安定回
路は出力18に正のパルスを生成する。単安定回路17のこ
の出力18は、図３ｂに図示した出力プリチャージ初期化
信号ＩＮＩＴを生成する。この信号ＩＮＩＴは、２値信
号であり、電位０（非アクティブ状態）または電位ＶＣ
Ｃ（アクティブ状態）のどちらかである。ｔ0 時に、信
号ＩＮＩＴはアクティブ状態になり、次のｔ1 時に非ア
クティブ状態になる。単安定回路17の出力18は、２入力
ＮＯＲゲート19の入力に接続されている。このＮＯＲゲ
ート19のもう１つの入力は、初期化信号ＥＮＡＢＬＥを
受ける。このゲート19の出力は、発振器７の入力20に接
続され、その発振器に制御信号ＥＮＯＳＣを出力する。
従って、初期化信号ＥＮＡＢＬＥ及びＩＮＩＴが電位Ｖ
ＣＣにある限り、クロック信号ＣＬＫは電位０に保持さ
れる。
に回路を使用することができようにするために、もちろ
んクロック信号ＣＬＫがコンデンサ９のプリチャージ中
非アクティブであることが必要である。このために、下
記のプロシージャが使用される。入力端子が単安定回路
17の入力16に接続され、従って、ｔ0 時にこの単安定回
路は出力18に正のパルスを生成する。単安定回路17のこ
の出力18は、図３ｂに図示した出力プリチャージ初期化
信号ＩＮＩＴを生成する。この信号ＩＮＩＴは、２値信
号であり、電位０（非アクティブ状態）または電位ＶＣ
Ｃ（アクティブ状態）のどちらかである。ｔ0 時に、信
号ＩＮＩＴはアクティブ状態になり、次のｔ1 時に非ア
クティブ状態になる。単安定回路17の出力18は、２入力
ＮＯＲゲート19の入力に接続されている。このＮＯＲゲ
ート19のもう１つの入力は、初期化信号ＥＮＡＢＬＥを
受ける。このゲート19の出力は、発振器７の入力20に接
続され、その発振器に制御信号ＥＮＯＳＣを出力する。
従って、初期化信号ＥＮＡＢＬＥ及びＩＮＩＴが電位Ｖ
ＣＣにある限り、クロック信号ＣＬＫは電位０に保持さ
れる。
【００２２】ｔ1 時に、発振器７は作動し、クロック信
号ＣＬＫはプリチャージ信号ＳＥＴＵＰとの逆相関係
で、ＶＣＣと０との間で振動を開始する。プリチャージ
信号ＳＥＴＵＰがアクティブである時、電位ＭＢＳＴは
ＶＣＣになり、次に、クロック信号がアクティブ状態に
なり且つプリチャージトランジスタはオフになる時、２
×ＶＣＣになる。
号ＣＬＫはプリチャージ信号ＳＥＴＵＰとの逆相関係
で、ＶＣＣと０との間で振動を開始する。プリチャージ
信号ＳＥＴＵＰがアクティブである時、電位ＭＢＳＴは
ＶＣＣになり、次に、クロック信号がアクティブ状態に
なり且つプリチャージトランジスタはオフになる時、２
×ＶＣＣになる。
【００２３】電位ＭＢＳＴの立ち上がり時間を短くする
ために、期間ｔ1 −ｔ0 は可能な限り短く、同時にこの
電位が電位ＶＣＣのレベルに達するために十分な期間で
あることが有効である。このため、コンデンサ９の第２
の端子は、ダイオードの形に接続されたＮチャネル電界
効果トランジスタ21を介して電源端子２（ＶＣＣ）に接
続されている。従って、初期化信号ＥＮＡＢＬＥが非ア
クティブである時、電位ＭＢＳＴはＶＣＣ−Ｖｔに等し
い（全トランジスタは同じ閾値電圧を有するものと仮定
する）。実際、期間ｔ1 −ｔ0 は、単安定回路に付属す
る抵抗の値と容量の値の選択によって決定される。
ために、期間ｔ1 −ｔ0 は可能な限り短く、同時にこの
電位が電位ＶＣＣのレベルに達するために十分な期間で
あることが有効である。このため、コンデンサ９の第２
の端子は、ダイオードの形に接続されたＮチャネル電界
効果トランジスタ21を介して電源端子２（ＶＣＣ）に接
続されている。従って、初期化信号ＥＮＡＢＬＥが非ア
クティブである時、電位ＭＢＳＴはＶＣＣ−Ｖｔに等し
い（全トランジスタは同じ閾値電圧を有するものと仮定
する）。実際、期間ｔ1 −ｔ0 は、単安定回路に付属す
る抵抗の値と容量の値の選択によって決定される。
【００２４】出力プリチャージ初期信号ＩＮＩＴは、ま
た出力端子５をプリチャージし、その電位ＶＢＳＴをＶ
ＣＣにするために使用される。このため、信号ＩＮＩＴ
がアクティブである限りプリチャージトランジスタ12が
オンであるように、プリチャージトランジスタ12の制御
ゲートに入力される出力プリチャージ制御信号ＰＲＥＢ
ＯＯＳＴを生成する。
た出力端子５をプリチャージし、その電位ＶＢＳＴをＶ
ＣＣにするために使用される。このため、信号ＩＮＩＴ
がアクティブである限りプリチャージトランジスタ12が
オンであるように、プリチャージトランジスタ12の制御
ゲートに入力される出力プリチャージ制御信号ＰＲＥＢ
ＯＯＳＴを生成する。
【００２５】プリチャージ信号ＳＥＴＵＰの場合と同様
に、出力プリチャージ信号ＰＲＥＢＯＯＳＴ（図３ｃに
図示）は、ｔ0 時とｔ1 時の間に電位２×ＶＣＣ−Ｖｔ
にされる。このため、単安定回路17の出力18はコンデン
サ22の第１の端子に接続されている。このコンデンサ22
の第２の端子は、Ｎチャネル電界効果トランジスタ23を
介して電源端子（ＶＣＣ）に接続されている。その制御
ゲートは、初期化信号ＥＮＡＢＬＥを受ける。出力プリ
チャージ信号ＰＲＥＢＯＯＳＴは、コンデンサ22の第２
の端子に存在する信号である。初期化信号ＥＮＡＢＬＥ
が非アクティブである限り、信号ＰＲＥＢＯＯＳＴは電
位ＶＣＣ−Ｖｔにある。ｔ0 時には、信号ＩＮＩＴは電
位ＶＣＣになり、従って、信号ＰＲＥＢＯＯＳＴの電位
は２×ＶＣＣ−Ｖｔにされる。
に、出力プリチャージ信号ＰＲＥＢＯＯＳＴ（図３ｃに
図示）は、ｔ0 時とｔ1 時の間に電位２×ＶＣＣ−Ｖｔ
にされる。このため、単安定回路17の出力18はコンデン
サ22の第１の端子に接続されている。このコンデンサ22
の第２の端子は、Ｎチャネル電界効果トランジスタ23を
介して電源端子（ＶＣＣ）に接続されている。その制御
ゲートは、初期化信号ＥＮＡＢＬＥを受ける。出力プリ
チャージ信号ＰＲＥＢＯＯＳＴは、コンデンサ22の第２
の端子に存在する信号である。初期化信号ＥＮＡＢＬＥ
が非アクティブである限り、信号ＰＲＥＢＯＯＳＴは電
位ＶＣＣ−Ｖｔにある。ｔ0 時には、信号ＩＮＩＴは電
位ＶＣＣになり、従って、信号ＰＲＥＢＯＯＳＴの電位
は２×ＶＣＣ−Ｖｔにされる。
【００２６】ｔ1 時にはプリチャージトランジスタ12は
オフであり、これは出力端子５を電源端子２から分離
し、電位ＶＢＳＴを２×ＶＣＣに立ち上げることを可能
にする。そのためには、信号ＰＲＥＢＯＯＳＴを電位０
に下げることが考えられる。このためには、Ｎチャネル
電界効果トランジスタ25によってコンデンサ22の第２の
端子をグラウンドに接続すれば十分である。このトラン
ジスタ25の制御ゲートは、その入力に初期化信号ＥＮＡ
ＢＬＥ及び出力プリチャージ初期信号ＩＮＩＴを受ける
２入力ＮＯＲゲート24の出力に接続されている。トラン
ジスタ23（ＥＮＡＢＬＥが非アクティブである時ダイオ
ードに等価である）によって、電位ＶＢＳＴのＶＣＣへ
の立ち上がり時間は、（トランジスタ21による) 電位Ｍ
ＢＳＴのＶＣＣへの立ち上がり時間の減少と同様に、減
少されることが注目されたい。
オフであり、これは出力端子５を電源端子２から分離
し、電位ＶＢＳＴを２×ＶＣＣに立ち上げることを可能
にする。そのためには、信号ＰＲＥＢＯＯＳＴを電位０
に下げることが考えられる。このためには、Ｎチャネル
電界効果トランジスタ25によってコンデンサ22の第２の
端子をグラウンドに接続すれば十分である。このトラン
ジスタ25の制御ゲートは、その入力に初期化信号ＥＮＡ
ＢＬＥ及び出力プリチャージ初期信号ＩＮＩＴを受ける
２入力ＮＯＲゲート24の出力に接続されている。トラン
ジスタ23（ＥＮＡＢＬＥが非アクティブである時ダイオ
ードに等価である）によって、電位ＶＢＳＴのＶＣＣへ
の立ち上がり時間は、（トランジスタ21による) 電位Ｍ
ＢＳＴのＶＣＣへの立ち上がり時間の減少と同様に、減
少されることが注目されたい。
【００２７】コンデンサ９及び出力端子５（または結局
同じことであるコンデンサ６）のプリチャージについて
記載したが、電位ＶＢＳＴがコンデンサ９と出力端子５
との間の電荷転送によって大きくなる態様を以下に説明
する。出力端子５でコンデンサ９を放電するためには、
電位ＭＢＳＴが２×ＶＣＣに立ち上がり次第、分離トラ
ンジスタ11がオンにされる。放電がなされると、このト
ランジスタ11はオフになり、コンデンサ９は再度充電さ
れる。分離トランジスタ11をオンまたはオフにするため
に、２値チャージ制御信号ＧＢＳＴ（図４ｄに図示）が
その制御ゲートに入力される。
同じことであるコンデンサ６）のプリチャージについて
記載したが、電位ＶＢＳＴがコンデンサ９と出力端子５
との間の電荷転送によって大きくなる態様を以下に説明
する。出力端子５でコンデンサ９を放電するためには、
電位ＭＢＳＴが２×ＶＣＣに立ち上がり次第、分離トラ
ンジスタ11がオンにされる。放電がなされると、このト
ランジスタ11はオフになり、コンデンサ９は再度充電さ
れる。分離トランジスタ11をオンまたはオフにするため
に、２値チャージ制御信号ＧＢＳＴ（図４ｄに図示）が
その制御ゲートに入力される。
【００２８】損失なく電荷転送を実現するためには、分
離トランジスタ11をオンにすることが望ましい時、チャ
ージ制御信号ＧＢＳＴは２×ＶＣＣより大きくなければ
ならない。このために、チャージ制御回路26及び27が使
用される。チャージ制御回路26及び27は、コンデンサを
使用する上記したプリチャージ／チャージ回路と同じ動
作原理を実施している。
離トランジスタ11をオンにすることが望ましい時、チャ
ージ制御信号ＧＢＳＴは２×ＶＣＣより大きくなければ
ならない。このために、チャージ制御回路26及び27が使
用される。チャージ制御回路26及び27は、コンデンサを
使用する上記したプリチャージ／チャージ回路と同じ動
作原理を実施している。
【００２９】その原理は、入力で受けた信号より大きい
電位に達することがある出力信号の生成を可能にするチ
ャージ制御回路を使用することにある。従って、一般的
に入力信号と出力信号との間にＶＣＣの電位差が生じ
る。第１のチャージ制御回路26は入力にクロック信号Ｃ
ＬＫを受け、出力に０と２×ＶＣＣとの間で変化するク
ロック信号を生成する。その後者のクロック信号は、チ
ャージ制御回路27に供給される。このチャージ制御回路
27は、第１の回路26と直列接続され、３×ＶＣＣにまで
上昇することがあるチャージ制御信号ＧＢＳＴを生成す
る。
電位に達することがある出力信号の生成を可能にするチ
ャージ制御回路を使用することにある。従って、一般的
に入力信号と出力信号との間にＶＣＣの電位差が生じ
る。第１のチャージ制御回路26は入力にクロック信号Ｃ
ＬＫを受け、出力に０と２×ＶＣＣとの間で変化するク
ロック信号を生成する。その後者のクロック信号は、チ
ャージ制御回路27に供給される。このチャージ制御回路
27は、第１の回路26と直列接続され、３×ＶＣＣにまで
上昇することがあるチャージ制御信号ＧＢＳＴを生成す
る。
【００３０】チャージ制御回路は、図２に図示されてい
る。図示のチャージ制御回路は、第１の入力クロック信
号Ｈ１を受けるための第１の入力28と、第２の入力クロ
ック信号Ｈ２を受けるための第２の入力29と、第１の出
力クロック信号Ｈ３を出力する第１の出力30と、第２の
出力クロック信号Ｈ４を出力する第２の出力31とを有す
る。
る。図示のチャージ制御回路は、第１の入力クロック信
号Ｈ１を受けるための第１の入力28と、第２の入力クロ
ック信号Ｈ２を受けるための第２の入力29と、第１の出
力クロック信号Ｈ３を出力する第１の出力30と、第２の
出力クロック信号Ｈ４を出力する第２の出力31とを有す
る。
【００３１】実際には、第１及び第２の入力クロック信
号は、２つの値をとることができる。すなわら、基準電
位０（非アクティブ状態）かまたはＶＣＣの倍数である
電位（アクティブ状態）である。例えば、入力クロック
信号Ｈ１は、０とｍ×ＶＣＣ（但し、ｍは整数）との範
囲にあるものと仮定する。入力28は、コンデンサ32の第
１の端子に接続されている。このコンデンサ32の第２の
端子は、制御ゲートにプリチャージ信号ＳＥＴＵＰを受
けるＮチャネル電界効果プリチャージトランジスタ33を
介して電源端子２（ＶＣＣ）に接続されている。
号は、２つの値をとることができる。すなわら、基準電
位０（非アクティブ状態）かまたはＶＣＣの倍数である
電位（アクティブ状態）である。例えば、入力クロック
信号Ｈ１は、０とｍ×ＶＣＣ（但し、ｍは整数）との範
囲にあるものと仮定する。入力28は、コンデンサ32の第
１の端子に接続されている。このコンデンサ32の第２の
端子は、制御ゲートにプリチャージ信号ＳＥＴＵＰを受
けるＮチャネル電界効果プリチャージトランジスタ33を
介して電源端子２（ＶＣＣ）に接続されている。
【００３２】ここで、コンデンサ32の第２の端子の電位
をＢＳＴで表す。電位ＢＳＴは、昇圧された内部電源電
圧である（「内部」とは、出力に現れる電圧ＶＢＳＴと
区別するためである）。プリチャージ信号ＳＥＴＵＰが
アクティブである期間の間に第１の入力クロック信号Ｈ
１を非アクティブにすることによって、コンデンサをＢ
ＳＴ＝ＶＣＣにプリチャージすることができる。次に、
信号Ｈ１がアクティブである時、コンデンサは充電さ
れ、ＢＳＴは（ｍ＋１）×ＶＣＣに上昇する。
をＢＳＴで表す。電位ＢＳＴは、昇圧された内部電源電
圧である（「内部」とは、出力に現れる電圧ＶＢＳＴと
区別するためである）。プリチャージ信号ＳＥＴＵＰが
アクティブである期間の間に第１の入力クロック信号Ｈ
１を非アクティブにすることによって、コンデンサをＢ
ＳＴ＝ＶＣＣにプリチャージすることができる。次に、
信号Ｈ１がアクティブである時、コンデンサは充電さ
れ、ＢＳＴは（ｍ＋１）×ＶＣＣに上昇する。
【００３３】さらに、スイッチ34を使用して、第１の出
力クロック信号Ｈ３を０と（ｍ＋１）×ＶＣＣとの間で
振動するように生成する。このため、このスイッチ34
は、入力35に第２の出力クロック信号Ｈ４を受ける。こ
の信号Ｈ４は、電位０と電位ＶＣＣとの間を変化する。
力クロック信号Ｈ３を０と（ｍ＋１）×ＶＣＣとの間で
振動するように生成する。このため、このスイッチ34
は、入力35に第２の出力クロック信号Ｈ４を受ける。こ
の信号Ｈ４は、電位０と電位ＶＣＣとの間を変化する。
【００３４】このクロック信号Ｈ４は、電源端子２と基
準端子３との間に直列接続された各々Ｐチャネル及びＮ
チャネルの電界効果トランジスタである２つのトランジ
スタによって形成されるインバータの入力に入力され
る。従って、その出力では、このインバータは、第２の
出力クロック信号Ｈ４と逆相関係で、０とＶＣＣとの間
で振動する信号を生成する。
準端子３との間に直列接続された各々Ｐチャネル及びＮ
チャネルの電界効果トランジスタである２つのトランジ
スタによって形成されるインバータの入力に入力され
る。従って、その出力では、このインバータは、第２の
出力クロック信号Ｈ４と逆相関係で、０とＶＣＣとの間
で振動する信号を生成する。
【００３５】スイッチ34は、さらに、入力36と基準端子
３との間に直列接続されたＰチャネル電界効果トランジ
スタ及びＮチャネル電界効果トランジスタによって各々
形成された２つのアームを有する。入力36は、コンデン
サ32の第２の端子に接続されており、従って、電位ＢＳ
Ｔである。
３との間に直列接続されたＰチャネル電界効果トランジ
スタ及びＮチャネル電界効果トランジスタによって各々
形成された２つのアームを有する。入力36は、コンデン
サ32の第２の端子に接続されており、従って、電位ＢＳ
Ｔである。
【００３６】第１のアーム37のＮチャネル電界効果トラ
ンジスタの制御ゲートはインバータの入力に接続され、
第２のアーム38のＮチャネル電界効果トランジスタの制
御ゲートはインバータの出力に接続されている。第１の
アーム37のＰチャネル電界効果トランジスタの制御ゲー
トは、第２のアーム38の２つのトランジスタの間の接続
中点に接続されている。第２のアーム38のＰチャネル電
界効果トランジスタの制御ゲートは、第１のアーム37の
２つのトランジスタの間の接続中点に接続されている。
ンジスタの制御ゲートはインバータの入力に接続され、
第２のアーム38のＮチャネル電界効果トランジスタの制
御ゲートはインバータの出力に接続されている。第１の
アーム37のＰチャネル電界効果トランジスタの制御ゲー
トは、第２のアーム38の２つのトランジスタの間の接続
中点に接続されている。第２のアーム38のＰチャネル電
界効果トランジスタの制御ゲートは、第１のアーム37の
２つのトランジスタの間の接続中点に接続されている。
【００３７】スイッチ34は、第２のアーム38の２つのト
ランジスタの間の接続中点に接続された出力39を有し、
この出力39は、チャージ制御回路の出力30に接続されて
いる。第１の入力クロック信号Ｈ１が非アクティブ（電
位０）である時非アクティブ（電位０）である第２の出
力クロック信号Ｈ４を受けると、スイッチ34は電位０で
ある出力信号（チャージ制御回路の第１の出力クロック
信号Ｈ３）を生成する。第１の入力クロック信号Ｈ１が
アクティブである時、第２の出力クロック信号Ｈ４がア
クティブ状態になると、第１の出力クロック信号Ｈ３は
（ｍ＋１）×ＶＣＣの電位に上昇する。
ランジスタの間の接続中点に接続された出力39を有し、
この出力39は、チャージ制御回路の出力30に接続されて
いる。第１の入力クロック信号Ｈ１が非アクティブ（電
位０）である時非アクティブ（電位０）である第２の出
力クロック信号Ｈ４を受けると、スイッチ34は電位０で
ある出力信号（チャージ制御回路の第１の出力クロック
信号Ｈ３）を生成する。第１の入力クロック信号Ｈ１が
アクティブである時、第２の出力クロック信号Ｈ４がア
クティブ状態になると、第１の出力クロック信号Ｈ３は
（ｍ＋１）×ＶＣＣの電位に上昇する。
【００３８】同一であるクロック信号Ｈ１及びＨ４を使
用することが可能である。実際には、コンデンサが電位
ＶＢＳＴを（ｍ＋1 ）×ＶＣＣにするに要する時間（そ
れは瞬時ではない）を与えるために、第２の出力クロッ
ク信号Ｈ４のアクティブ状態への変化を遅延させること
が好ましい。このため、第２の出力クロック信号Ｈ４
は、以下に記載の方法で第１の入力クロック信号Ｈ２か
ら生成される。クロック信号Ｈ２を受ける入力29は、遅
延回路40の入力41に接続されており、この回路の出力42
は、第２の出力クロック信号Ｈ４を出力する。遅延回路
40の入力41は、インバータ43に接続されており、その出
力はコンデンサ44の一方の端子に接続され、そのもう一
方の端子は基準端子３に接続されている。
用することが可能である。実際には、コンデンサが電位
ＶＢＳＴを（ｍ＋1 ）×ＶＣＣにするに要する時間（そ
れは瞬時ではない）を与えるために、第２の出力クロッ
ク信号Ｈ４のアクティブ状態への変化を遅延させること
が好ましい。このため、第２の出力クロック信号Ｈ４
は、以下に記載の方法で第１の入力クロック信号Ｈ２か
ら生成される。クロック信号Ｈ２を受ける入力29は、遅
延回路40の入力41に接続されており、この回路の出力42
は、第２の出力クロック信号Ｈ４を出力する。遅延回路
40の入力41は、インバータ43に接続されており、その出
力はコンデンサ44の一方の端子に接続され、そのもう一
方の端子は基準端子３に接続されている。
【００３９】インバータ43の出力は、さらにインバータ
45の入力に接続されている。このインバータ45の出力
は、２入力ＮＡＮＤゲート46の１つの入力に接続されて
いる。このＮＡＮＤゲート46のもう一方の入力は遅延回
路40の入力41に接続され、その出力はインバータ47を介
してこの遅延回路40の出力42に接続されている。従っ
て、入力クロック信号Ｈ２が非アクティブ状態からアク
ティブ状態になる時、出力クロック信号Ｈ４は、コンデ
ンサ44の漸進的な放電によって或る期間の間非アクティ
ブ状態のままである。
45の入力に接続されている。このインバータ45の出力
は、２入力ＮＡＮＤゲート46の１つの入力に接続されて
いる。このＮＡＮＤゲート46のもう一方の入力は遅延回
路40の入力41に接続され、その出力はインバータ47を介
してこの遅延回路40の出力42に接続されている。従っ
て、入力クロック信号Ｈ２が非アクティブ状態からアク
ティブ状態になる時、出力クロック信号Ｈ４は、コンデ
ンサ44の漸進的な放電によって或る期間の間非アクティ
ブ状態のままである。
【００４０】入力クロック信号Ｈ２がアクティブ状態か
ら非アクティブ状態に反転した時、第４の出力クロック
信号Ｈ４はＮＡＮＤゲート46によって同時に非アクティ
ブ状態になることが注目される。入力クロック信号Ｈ１
及びＨ２が同期しており、同時に同じ状態（アクティブ
または非アクティブである時）である時、出力クロック
信号Ｈ３及びＨ４は、同期しており、同時に同じ状態で
ある。入力クロック信号のアクティブ状態への変化を遅
延させるために、出力クロック信号のデューティ比を入
力クロック信号のデューティ比に対して単に変更されて
いる。
ら非アクティブ状態に反転した時、第４の出力クロック
信号Ｈ４はＮＡＮＤゲート46によって同時に非アクティ
ブ状態になることが注目される。入力クロック信号Ｈ１
及びＨ２が同期しており、同時に同じ状態（アクティブ
または非アクティブである時）である時、出力クロック
信号Ｈ３及びＨ４は、同期しており、同時に同じ状態で
ある。入力クロック信号のアクティブ状態への変化を遅
延させるために、出力クロック信号のデューティ比を入
力クロック信号のデューティ比に対して単に変更されて
いる。
【００４１】第２の出力クロック信号Ｈ４が０とＶＣＣ
との間で振動することを述べたが、同じことが第２の入
力クロック信号Ｈ２についても言える。遅延回路40の論
理回路は電源端子２と基準端子３との間で給電される。
コンデンサ32の第２の端子を、ダイオードの形に接続さ
れたＮチャネル電界効果トランジスタ48を介して電源端
子２（ＶＣＣ）に接続することができることが注目され
る。これによって、このコンデンサ32のプリチャージ時
間を短くするために電位ＢＳＴを（ＶＣＣ−Ｖｔ）以下
にしないことができる。
との間で振動することを述べたが、同じことが第２の入
力クロック信号Ｈ２についても言える。遅延回路40の論
理回路は電源端子２と基準端子３との間で給電される。
コンデンサ32の第２の端子を、ダイオードの形に接続さ
れたＮチャネル電界効果トランジスタ48を介して電源端
子２（ＶＣＣ）に接続することができることが注目され
る。これによって、このコンデンサ32のプリチャージ時
間を短くするために電位ＢＳＴを（ＶＣＣ−Ｖｔ）以下
にしないことができる。
【００４２】本発明によって構成された昇圧回路１で
は、２つの直列接続されたチャージ制御回路26及び27が
使用されている。第１のチャージ制御回路26は、その２
つの入力にクロック信号ＣＬＫを受ける。この第１のチ
ャージ制御回路26の第１の出力は、第２のチャージ制御
回路27の第１の入力に接続されている。第２のチャージ
制御回路27の第２の入力は第１のチャージ制御回路26の
第２の出力に接続され、その第２のチャージ制御回路27
の出力は分離トランジスタ11の制御ゲートに接続されて
いる。
は、２つの直列接続されたチャージ制御回路26及び27が
使用されている。第１のチャージ制御回路26は、その２
つの入力にクロック信号ＣＬＫを受ける。この第１のチ
ャージ制御回路26の第１の出力は、第２のチャージ制御
回路27の第１の入力に接続されている。第２のチャージ
制御回路27の第２の入力は第１のチャージ制御回路26の
第２の出力に接続され、その第２のチャージ制御回路27
の出力は分離トランジスタ11の制御ゲートに接続されて
いる。
【００４３】図３ｆは、第１のチャージ制御回路26の第
２の出力クロック信号ＣＬＫ１のタイミングチャートを
図示したものである。図３ｈは、第２のチャージ制御回
路27の第２の出力クロック信号ＣＬＫ２のタイミングチ
ャートを図示したものである。図４ｂは、第１のチャー
ジ制御回路26のコンデンサの第２の端子の電位ＢＳＴ１
のタイミングチャートを図示したものである。図４ｃ
は、第２のチャージ制御回路27のコンデンサの第２の端
子の電位ＢＳＴ２のタイミングチャートを図示したもの
である。
２の出力クロック信号ＣＬＫ１のタイミングチャートを
図示したものである。図３ｈは、第２のチャージ制御回
路27の第２の出力クロック信号ＣＬＫ２のタイミングチ
ャートを図示したものである。図４ｂは、第１のチャー
ジ制御回路26のコンデンサの第２の端子の電位ＢＳＴ１
のタイミングチャートを図示したものである。図４ｃ
は、第２のチャージ制御回路27のコンデンサの第２の端
子の電位ＢＳＴ２のタイミングチャートを図示したもの
である。
【００４４】ｔ0 時まで、電位ＢＳＴ１及びＢＳＴ２
は、（ＶＣＣ−Ｖｔ）である。ｔ0 時に、プリチャージ
信号ＳＥＴＵＰがアクティブにされ、これらの電位はＶ
ＣＣにされる。ｔ1 時に、クロック信号ＣＬＫがアクテ
ィブにされる。その後のｔ3 時に、クロック信号ＣＬＫ
１は、クロック信号ＣＬＫに対して時間ｄ1 ＝ｔ3 −ｔ
1 だけ遅延してアクティブにされる。従って、このｔ3
時に、電位ＢＳＴ１は、２×ＶＣＣに上昇される。ｔ3
の後のｔ4 時に、クロック信号ＣＬＫ２は、クロック信
号ＣＬＫ２に対して時間ｄ2 ＝ｔ4 −ｔ3 だけ遅延して
アクティブにされる。
は、（ＶＣＣ−Ｖｔ）である。ｔ0 時に、プリチャージ
信号ＳＥＴＵＰがアクティブにされ、これらの電位はＶ
ＣＣにされる。ｔ1 時に、クロック信号ＣＬＫがアクテ
ィブにされる。その後のｔ3 時に、クロック信号ＣＬＫ
１は、クロック信号ＣＬＫに対して時間ｄ1 ＝ｔ3 −ｔ
1 だけ遅延してアクティブにされる。従って、このｔ3
時に、電位ＢＳＴ１は、２×ＶＣＣに上昇される。ｔ3
の後のｔ4 時に、クロック信号ＣＬＫ２は、クロック信
号ＣＬＫ２に対して時間ｄ2 ＝ｔ4 −ｔ3 だけ遅延して
アクティブにされる。
【００４５】クロック信号ＣＬＫが非アクティブ状態に
戻る時（ｔ2 時）、クロック信号ＣＬＫ１及びＣＬＫ２
は同時に非アクティブになる。従って、初期に電位０で
あるチャージ制御信号ＧＢＳＴは、ｔ4 時に３×ＶＣＣ
に上昇し、ｔ2 時までこの電位のままである。もちろ
ん、ｔ2 時はｔ4 時の後でなければならず、そうでなけ
れば、チャージ制御信号は常に電位０であり、チャージ
トランジスタ11は常にオフであり、それは意味がない。
戻る時（ｔ2 時）、クロック信号ＣＬＫ１及びＣＬＫ２
は同時に非アクティブになる。従って、初期に電位０で
あるチャージ制御信号ＧＢＳＴは、ｔ4 時に３×ＶＣＣ
に上昇し、ｔ2 時までこの電位のままである。もちろ
ん、ｔ2 時はｔ4 時の後でなければならず、そうでなけ
れば、チャージ制御信号は常に電位０であり、チャージ
トランジスタ11は常にオフであり、それは意味がない。
【００４６】一例では、デューティ比が１／２であり、
周期が100 ナノ秒であるクロック信号ＣＬＫを考察す
る。もちろん、遅延量は、使用するコンデンサの容量値
を考慮して決定する。チャージ制御回路26及び27のコン
デンサの場合、これらのコンデンサが、電圧制御信号
(トランジスタ11のバイアスのため) を生成するために
使用され、かなり高い値の電流を出力することを目的と
しないので、その値は数ピコファラッドに制限される。
数ナノ秒の遅延ｄ1 及びｄ2 を生成するば十分である。
しかし、直列接続チャージ制御回路間の電荷転送を考慮
する必要がある。
周期が100 ナノ秒であるクロック信号ＣＬＫを考察す
る。もちろん、遅延量は、使用するコンデンサの容量値
を考慮して決定する。チャージ制御回路26及び27のコン
デンサの場合、これらのコンデンサが、電圧制御信号
(トランジスタ11のバイアスのため) を生成するために
使用され、かなり高い値の電流を出力することを目的と
しないので、その値は数ピコファラッドに制限される。
数ナノ秒の遅延ｄ1 及びｄ2 を生成するば十分である。
しかし、直列接続チャージ制御回路間の電荷転送を考慮
する必要がある。
【００４７】初期にｔ0 時に電位ＶＣＣにされる出力電
源電圧ＶＢＳＴは、ＶＣＣからｔ4時にＶＣＣ＋ΔＶ１
（ΔＶ１＞０）に上昇し、その時分離トランジスタはオ
ンになる。実際、その時電位ＭＢＳＴは２×ＶＣＣであ
り、コンデンサ９は出力端子で放電され、等価コンデン
サ６を充電する。従って、ＭＢＳＴはＶＣＣ＋ΔＶ１に
下降する。好ましくは、遅延ｄ1 及びｄ2 は、コンデン
サ９が２×ＶＣＣに充電される時間を有するように決定
されることが注目される。そうななければ、出力電圧Ｖ
ＢＳＴの蓄積時間が短くなる。
源電圧ＶＢＳＴは、ＶＣＣからｔ4時にＶＣＣ＋ΔＶ１
（ΔＶ１＞０）に上昇し、その時分離トランジスタはオ
ンになる。実際、その時電位ＭＢＳＴは２×ＶＣＣであ
り、コンデンサ９は出力端子で放電され、等価コンデン
サ６を充電する。従って、ＭＢＳＴはＶＣＣ＋ΔＶ１に
下降する。好ましくは、遅延ｄ1 及びｄ2 は、コンデン
サ９が２×ＶＣＣに充電される時間を有するように決定
されることが注目される。そうななければ、出力電圧Ｖ
ＢＳＴの蓄積時間が短くなる。
【００４８】その方法を繰り返すことによって、出力電
圧ＶＢＳＴは、ｎ番目のクロック周期ごと値ΔＶn だけ
大きくなって除々に上昇し、従って、漸近線的に２×Ｖ
ＣＣに向かう傾向がある。ΔＶn の値は、除々に幅が減
少する。所定の期間内に達したい値に応じて、一方、等
価コンデンサの容量の近似値は知られているので、コン
デンサ９の容量値及び必要なクロック周期数を決定する
ことができる。出力電圧を所望の値にするために必要な
時間を短くするためにかなりの容量を有するコンデンサ
９を使用することが可能な限り求められる。実際、動作
は、回路のサイズによって制限され、コンデンサ６は従
来数百ピコファラドに達するので、コンデンサ９及び６
の容量値を等しくすることは困難である。
圧ＶＢＳＴは、ｎ番目のクロック周期ごと値ΔＶn だけ
大きくなって除々に上昇し、従って、漸近線的に２×Ｖ
ＣＣに向かう傾向がある。ΔＶn の値は、除々に幅が減
少する。所定の期間内に達したい値に応じて、一方、等
価コンデンサの容量の近似値は知られているので、コン
デンサ９の容量値及び必要なクロック周期数を決定する
ことができる。出力電圧を所望の値にするために必要な
時間を短くするためにかなりの容量を有するコンデンサ
９を使用することが可能な限り求められる。実際、動作
は、回路のサイズによって制限され、コンデンサ６は従
来数百ピコファラドに達するので、コンデンサ９及び６
の容量値を等しくすることは困難である。
【００４９】問題とするプリチャージ信号ＳＥＴＵＰ
は、クロック信号ＣＬＫの逆相の信号であるが、それは
必須ではない。使用したプリチャージ信号ＳＥＴＵＰ
は、クロック信号ＣＬＫがアクティブの時アクティブで
ないならば、アクティブ期間が短い信号でもよい。この
場合、コンデンサは電源端子２に放電される。
は、クロック信号ＣＬＫの逆相の信号であるが、それは
必須ではない。使用したプリチャージ信号ＳＥＴＵＰ
は、クロック信号ＣＬＫがアクティブの時アクティブで
ないならば、アクティブ期間が短い信号でもよい。この
場合、コンデンサは電源端子２に放電される。
【００５０】チャージ制御回路26及び27の回路数は偶数
であると理解されるので、これらの回路をそれらの出力
とそれらのＮＡＮＤゲートの出力との間にインバータを
備えずに使用することもできる。これによって、回路の
全体の占有空間要求を小さくすることもできる。さら
に、この占有空間要求を小さくためには使用するトラン
ジスタはＰチャネル電界効果トランジスタよりもむしろ
Ｎチャネル電界効果トランジスタが好ましい。
であると理解されるので、これらの回路をそれらの出力
とそれらのＮＡＮＤゲートの出力との間にインバータを
備えずに使用することもできる。これによって、回路の
全体の占有空間要求を小さくすることもできる。さら
に、この占有空間要求を小さくためには使用するトラン
ジスタはＰチャネル電界効果トランジスタよりもむしろ
Ｎチャネル電界効果トランジスタが好ましい。
【００５１】より一般的な観点から、本発明によって提
案される方法は、多段階シェンケル(Schenkel)型チャー
ジポンプに容易に適用できる。同様に、チャージ制御回
路に実行した原理と同様な方法で複数の直列接続コンデ
ンサを備える昇圧回路の製造を考えることができる。し
かしながら、このような回路は、段が追加されるにつれ
て回路の全体の利得すなわち転送される電荷の総量が減
少し、生成する出力電圧の立ち上がり時間を大きくする
という欠点がある。
案される方法は、多段階シェンケル(Schenkel)型チャー
ジポンプに容易に適用できる。同様に、チャージ制御回
路に実行した原理と同様な方法で複数の直列接続コンデ
ンサを備える昇圧回路の製造を考えることができる。し
かしながら、このような回路は、段が追加されるにつれ
て回路の全体の利得すなわち転送される電荷の総量が減
少し、生成する出力電圧の立ち上がり時間を大きくする
という欠点がある。
【図１】 本発明による昇圧回路を図示したものであ
る。
る。
【図２】 放電信号を生成するために使用される放電回
路を図示したものである。
路を図示したものである。
【図３】 本発明を実施した回路が受けるまたは生成す
る制御信号のタイミングチャートである。
る制御信号のタイミングチャートである。
【図４】 昇圧回路によって生成したアナログ信号のタ
イミングチャートである。
イミングチャートである。
１ 昇圧回路 ２、３、４ 入力端子 ５ 出力端子 ６ 出力コンデンサ ７ 発振器 ８、18 出力 ９、14、22 コンデンサ 10、12 プリチャージトランジスタ 11 分離トランジスタ 13、19、24 ２入力ＮＯＲゲート 15、21、23、25 Ｎチャネル電界効果トランジスタ 16、20 入力 17 単安定回路 18 出力 26、27 チャージ制御回路 28、29、35、36、41 入力 30、31、39、42 出力 32、44 コンデンサ 34 スイッチ 37、38 アーム 40 遅延回路 43、45、47インバータ 46 ２入力ＮＡＮＤゲート 48 Ｎチャネル電界効果トランジスタ
Claims (16)
- 【請求項１】 入力電源電圧（ＶＣＣ）を受ける第１の
入力端子と、 昇圧した出力電源電圧（ＶＢＳＴ）を出力する出力端子
と、 出力からクロック信号（ＣＬＫ）を出力する発振器と、 上記発振器の出力に接続された第１の端子を有する第１
のコンデンサとを少なくとも備える昇圧回路であって、 上記コンデンサの第２の端子と上記第１の入力端子との
間に直列接続されており、プリチャージ２値信号（ＳＥ
ＴＵＰ）がアクティブの時、上記コンデンサの第２の端
子を上記第１の入力端子に接続する第１のプリチャージ
トランジスタと、 上記コンデンサの第２の端子と上記出力端子との間に直
列接続されており、放電２値信号（ＧＢＳＴ）がアクテ
ィブの時、上記コンデンサの第２の端子を出力端子に接
続する分離トランジスタとを少なくとも備えることを特
徴とする昇圧回路。 - 【請求項２】 上記クロック信号が非アクティブである
時上記プリチャージ信号がアクティブであり、上記クロ
ック信号がアクティブである時プリチャージ信号が上記
非アクティブであるように上記プリチャージ信号を生成
するプリチャージ制御手段を備えることを特徴とする請
求項１に記載の昇圧回路。 - 【請求項３】 昇圧回路は更に、２値初期化信号（ＥＮ
ＡＢＬＥ）を受ける第２の入力端子を備えており、 上記プリチャージ制御手段は、２入力ＮＯＲゲートと第
２のコンデンサとを備え、 上記ＮＯＲゲートは、その第１の入力に上記クロック信
号を、その第２の入力に上記２値初期化信号を受け、上
記ＮＯＲゲートの出力は、上記第２のコンデンサの第１
の端子に接続され、 上記コンデンサの第２の端子は、上記第１の入力端子に
アノードが接続されたダイオードのカソードと、第１の
プリチャージトランジスタの制御ゲートとに接続されて
いることを特徴とする請求項２に記載の昇圧回路。 - 【請求項４】 上記クロック信号がアクティブである時
上記放電信号がアクティブであり、上記クロック信号が
非アクティブである時上記放電信号が非アクティブであ
るように上記放電信号を生成する放電制御手段を備える
ことを特徴とする請求項１〜３のいずれか１項に記載の
昇圧回路。 - 【請求項５】 上記放電制御手段は放電回路を備え、上
記放電回路は、 第１の入力クロック信号を受ける第１の入力と、 第２の入力クロック信号を受ける第２の入力と、 第１の出力クロック信号を出力する第１の出力と、 第２の出力クロック信号を出力する第２の出力とを備
え、 上記放電回路は、上記第１の入力クロック信号から、昇
圧された内部電源電圧（ＢＳＴ）を生成し、 上記第２の出力クロック信号は、上記第２の入力クロッ
ク信号が非アクティブである時非アクティブであり、上
記第２の入力クロック信号がアクティブ状態になった
後、遅延してアクティブ状態になり、 上記第１の出力クロック信号は、上記第２の出力クロッ
ク信号がアクティブの時、上記昇圧された内部電源電圧
の電位であり、上記第２の出力クロック信号が非アクテ
ィブである時、第３の入力端子によって与えられた基準
電位（ＧＮＤ）にあることを特徴とする請求項４に記載
の昇圧回路。 - 【請求項６】 上記放電回路は、 一方の端子が上記放電回路の上記第１の入力に接続され
ており、制御ゲートにプリチャージ制御信号を受ける第
２のプリチャージ電界効果トランジスタを介して上記第
１の入力端子に他方の端子が接続されている第３のコン
デンサと、 上記第２の出力クロック信号を受ける入力と、上記放電
回路の上記第１の出力を上記第３のコンデンサの上記他
方の端子または上記第３の入力端子に選択的に接続する
ための出力を備えるスイッチとを備えることを特徴とす
る請求項５に記載の昇圧回路。 - 【請求項７】 直列接続された少なくとも２つの放電回
路を備え、 上記少なくとも２つの放電回路の内の第１の放電回路
は、その２つの入力に上記クロック信号を受け、 上記少なくとも２つの放電回路の内の第２の放電回路の
第１の入力は、上記第１の放電回路の第１の出力に接続
され、 上記第２の放電回路の第２の入力は、上記第１の放電回
路の第２の出力に接続されており、上記第２の放電回路
の上記第１の出力は、上記分離トランジスタの制御ゲー
トに接続されていることを特徴とする請求項５または６
に記載の昇圧回路。 - 【請求項８】 出力プリチャージ初期化信号（ＩＮＩ
Ｔ）がアクティブである時、上記出力端子を上記第１の
入力端子に接続する出力プリチャージトランジスタを備
えることを特徴とする請求項１〜７のいずれか１項記載
の昇圧回路。 - 【請求項９】 上記２値初期化信号が非アクティブ状態
からアクティブ状態になるとき上記出力プリチャージ初
期化信号が非アクティブ状態からアクティブ状態にな
り、或る期間の後、上記出力プリチャージ信号が非アク
ティブ状態となるように上記出力プリチャージ信号を生
成する出力プリチャージ制御手段を有し、上記２値初期
化信号が非アクティブである限りまたは上記出力プリチ
ャージ信号がアクティブである限り、上記発振器の制御
信号は非アクティブであることを特徴とする請求項８に
記載の昇圧回路。 - 【請求項１０】 上記出力プリチャージ制御手段は、上
記第２の入力端子に接続される入力と、第４のコンデン
サの第１の端子に接続される出力とを備える単安定回路
を備え、上記第４のコンデンサの第２の端子は、 その制御端子に上記２値初期化信号を受ける第３のプリ
チャージトランジスタを介して上記第１の入力端子に接
続され、更に、 その入力に上記２値初期化信号と上記出力プリチャージ
初期化信号とを受ける２入力ＮＯＲゲートの出力に制御
ゲートが接続されたトランジスタを介して第３の入力端
子にに接続され、そして、 上記出力プリチャージトランジスタの制御ゲートにも接
続されていることを特徴とする請求項９に記載の昇圧回
路。 - 【請求項１１】 上記発振器は、その入力に上記２値初
期化信号及び上記出力プリチャージ初期化信号を受ける
２入力ＮＯＲゲートから与えられる発振器制御信号（Ｅ
ＮＯＳＣ）を受け、上記発振器は、上記発振器制御信号
がアクティブである時、上記クロック信号を出力するこ
とを特徴とする請求項９または10に記載の昇圧回路。 - 【請求項１２】 上記プリチャージトランジスタはＮチ
ャネル電界効果トランジスタであることを特徴とする請
求項１〜11のいずれか１項記載の昇圧回路。 - 【請求項１３】 上記２値プリチャージ信号は、アクテ
ィブである時、上記第１の入力端子の電位より高い電位
にあることを特徴とする請求項１〜12のいずれか１項に
記載の昇圧回路。 - 【請求項１４】 上記２値放電信号は、アクティブであ
る時、上記第１の入力端子の電位と上記クロック信号の
最も高い電位との合計より大きい電位にあることを特徴
とする請求項１〜13のいずれか１項に記載の昇圧回路。 - 【請求項１５】 上記プリチャージトランジスタと並列
接続された、ダイオードとして機能するように接続され
たトランジスタを備えることを特徴とする請求項１〜14
のいずれか１項に記載の昇圧回路。 - 【請求項１６】 請求項１〜15のいずれか１項に記載の
昇圧回路を備える電気的にプログラム可能なメモリ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| FR9404985 | 1994-04-21 | ||
| FR9404985A FR2719148B1 (fr) | 1994-04-21 | 1994-04-21 | Circuit multiplicateur de tension. |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0898511A true JPH0898511A (ja) | 1996-04-12 |
Family
ID=9462498
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7139854A Withdrawn JPH0898511A (ja) | 1994-04-21 | 1995-04-21 | 昇圧回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5636115A (ja) |
| EP (1) | EP0678868B1 (ja) |
| JP (1) | JPH0898511A (ja) |
| DE (1) | DE69500360T2 (ja) |
| FR (1) | FR2719148B1 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5811990A (en) * | 1993-10-15 | 1998-09-22 | Micron Technology, Inc. | Voltage pump and a level translator circuit |
| US5751158A (en) * | 1995-11-07 | 1998-05-12 | Micron Technology, Inc. | Method and apparatus for selectively deriving a boosted voltage exceeding an internal voltage |
| US5920225A (en) * | 1995-12-20 | 1999-07-06 | Hyundai Electronic Industries, Co., Ltd. | Negative voltage drive circuit |
| US7470356B2 (en) * | 2004-03-17 | 2008-12-30 | Kennecott Utah Copper Corporation | Wireless monitoring of two or more electrolytic cells using one monitoring device |
| WO2005090639A2 (en) * | 2004-03-17 | 2005-09-29 | Kennecott Utah Copper Corporation | Monitoring electrolytic cell currents |
| US20070284262A1 (en) * | 2006-06-09 | 2007-12-13 | Eugene Yanjun You | Method of Detecting Shorts and Bad Contacts in an Electrolytic Cell |
| US8068356B2 (en) * | 2008-05-28 | 2011-11-29 | Taiwan Semiconductor Manufacturing Co., Ltd. | Low power one-shot boost circuit |
| US11381164B1 (en) * | 2021-03-19 | 2022-07-05 | Sandisk Technologies Llc | Pre-charge technique for improved charge pump efficiency |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4621315A (en) * | 1985-09-03 | 1986-11-04 | Motorola, Inc. | Recirculating MOS charge pump |
| US4794278A (en) * | 1987-12-30 | 1988-12-27 | Intel Corporation | Stable substrate bias generator for MOS circuits |
| US5003197A (en) * | 1989-01-19 | 1991-03-26 | Xicor, Inc. | Substrate bias voltage generating and regulating apparatus |
| US5038325A (en) * | 1990-03-26 | 1991-08-06 | Micron Technology Inc. | High efficiency charge pump circuit |
| IT1258242B (it) * | 1991-11-07 | 1996-02-22 | Samsung Electronics Co Ltd | Dispositivo di memoria a semiconduttore includente circuiteria di pompaggio della tensione di alimentazione |
-
1994
- 1994-04-21 FR FR9404985A patent/FR2719148B1/fr not_active Expired - Fee Related
-
1995
- 1995-04-14 EP EP95470013A patent/EP0678868B1/fr not_active Expired - Lifetime
- 1995-04-14 DE DE69500360T patent/DE69500360T2/de not_active Expired - Fee Related
- 1995-04-19 US US08/423,396 patent/US5636115A/en not_active Expired - Lifetime
- 1995-04-21 JP JP7139854A patent/JPH0898511A/ja not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| FR2719148B1 (fr) | 1996-06-14 |
| US5636115A (en) | 1997-06-03 |
| EP0678868A1 (fr) | 1995-10-25 |
| DE69500360T2 (de) | 1997-12-18 |
| EP0678868B1 (fr) | 1997-06-18 |
| FR2719148A1 (fr) | 1995-10-27 |
| DE69500360D1 (de) | 1997-07-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100347144B1 (ko) | 고전압 발생회로 | |
| US6154088A (en) | Clocking scheme and charge transfer switch for increasing the efficiency of a charge pump or other circuit | |
| US7023260B2 (en) | Charge pump circuit incorporating corresponding parallel charge pump stages and method therefor | |
| EP0030813B1 (en) | Boosting circuits | |
| KR100725380B1 (ko) | 반도체 메모리 장치의 전압 발생 회로, 이를 포함하는반도체 메모리 장치 및 반도체 메모리 장치의 전압 발생방법 | |
| US6525949B1 (en) | Charge pump circuit | |
| US6359798B1 (en) | Charge pump voltage converter | |
| US5436587A (en) | Charge pump circuit with exponetral multiplication | |
| US5786711A (en) | Data output buffer for use in a semiconductor memory device | |
| US20020014908A1 (en) | Device for voltage multiplication with high efficiency, combination of the device with a battery-operated apparatus, and low-power loss generation of a programming voltage | |
| JPH09198887A (ja) | 高電圧発生回路 | |
| US20060028266A1 (en) | Voltage generating circuit | |
| JP2001025237A (ja) | 昇圧回路 | |
| JPH06311732A (ja) | 昇圧回路 | |
| US10038372B2 (en) | Method and device for controlling a charge pump circuit | |
| WO2001017097A1 (en) | Split clock buffers for a negative charge pump | |
| JPH0898511A (ja) | 昇圧回路 | |
| US6831500B2 (en) | Noise-reduced voltage boosting circuit | |
| KR100347355B1 (ko) | 승압회로및그구동방법 | |
| US6191963B1 (en) | Charge pump with no diode drop at output stage | |
| JP3698550B2 (ja) | ブースト回路及びこれを用いた半導体装置 | |
| US20040021504A1 (en) | Boosting circuit configured with plurality of boosting circuit units in series | |
| US5175448A (en) | Booster circuit | |
| JP3601901B2 (ja) | 昇圧回路 | |
| US6226206B1 (en) | Semiconductor memory device including boost circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020702 |