JP3153538B2 - 不揮発性半導体メモリ装置 - Google Patents
不揮発性半導体メモリ装置Info
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Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、浮遊ゲートと制御ゲートを有するMOSトラ
ンジスタ構造のメモリセルを用いて構成された電気的書
替え可能な不揮発性半導体メモリ装置（EEPROM）に関す
る。
ンジスタ構造のメモリセルを用いて構成された電気的書
替え可能な不揮発性半導体メモリ装置（EEPROM）に関す
る。
（従来の技術） EEPROMの分野で、浮遊ゲートと制御ゲートを持つMOS
トランジスタ構造のメモリセルが広く知られている。こ
のEEPROMのメモリアレイは、互いに交差する行線と列線
の各交点位置にメモリセルを配置して構成される。実際
のパターン上では、二つのメモリセルのドレインを共通
にしてここに列線が接続されるようにしている。しかし
これでも、二つのメモリセルの共通ドレイン毎に列線と
のコンタクトを必要とし、このコンタクト部がセル占有
面積の大きい部分を占めている。
トランジスタ構造のメモリセルが広く知られている。こ
のEEPROMのメモリアレイは、互いに交差する行線と列線
の各交点位置にメモリセルを配置して構成される。実際
のパターン上では、二つのメモリセルのドレインを共通
にしてここに列線が接続されるようにしている。しかし
これでも、二つのメモリセルの共通ドレイン毎に列線と
のコンタクトを必要とし、このコンタクト部がセル占有
面積の大きい部分を占めている。
これを解決する有望なものとして本出願人は、先にNA
NDセル構成のEEPROMを提案している（特願昭62−233944
号）。このNANDセルは、浮遊ゲートと制御ゲートを有す
るメモリセルを、ソース，ドレインを共有する形で複数
個直列接続して構成される。このNANDセルのデータ消去
および書込みは、浮遊ゲートとドレイン層または基板間
の電子のトンネリングを利用する。具体的に書込み，消
去の動作を説明する。データ消去は、NANDセルを構成す
るメモリセルの全てのワード線に17V程度の“H"レベル
電位を与え、ビット線に“L"レベル電位例えば0Vを与え
る。これにより全てのメモリセルは導通し、その基板か
ら浮遊ゲートに電子がトンネリングにより注入されて、
しきい値が正方向に移動した消去状態（例えばしきい値
2V）となる。データ書込みは、NANDのうちビット線から
遠いほうのメモリセルから順に行う。このときビット線
には例えば22V程度の“H"レベル電位を与え、選択され
たメモリセルのワード線に0Vを与え、非選択のワード線
に22Vを与える。既に書き込みが行われたメモリセルに
つながるワード線は0Vとする。これにより、ビット線の
電位は選択メモリセルのドレインまで伝達され、この選
択メモリセルでは浮遊ゲートの電子がドレインに放出さ
れて、しきい値が負方向に移動した“1"書込み状態（例
えばしきい値−2V）が得られる。選択メモリセルよりビ
ット線側にあるメモリセルではこのとき、制御ゲートと
基板間に電圧がかからず、書込みは行われない。“0"書
き込みの場合はビット線に中間電位例えば、11Vを与え
る。この時選択メモリセルよりビット線側の非選択メモ
リセルは弱い消去モードになるが、電界が弱いため過剰
消去になることはない。データ読出しは、選択ワード線
を“L"レベル（例えば0V）とし、残りのワード線を中間
レベル（例えば電源電圧Vcc）として、NANDセルに電流
が流れるか否かを判定することにより行う。
NDセル構成のEEPROMを提案している（特願昭62−233944
号）。このNANDセルは、浮遊ゲートと制御ゲートを有す
るメモリセルを、ソース，ドレインを共有する形で複数
個直列接続して構成される。このNANDセルのデータ消去
および書込みは、浮遊ゲートとドレイン層または基板間
の電子のトンネリングを利用する。具体的に書込み，消
去の動作を説明する。データ消去は、NANDセルを構成す
るメモリセルの全てのワード線に17V程度の“H"レベル
電位を与え、ビット線に“L"レベル電位例えば0Vを与え
る。これにより全てのメモリセルは導通し、その基板か
ら浮遊ゲートに電子がトンネリングにより注入されて、
しきい値が正方向に移動した消去状態（例えばしきい値
2V）となる。データ書込みは、NANDのうちビット線から
遠いほうのメモリセルから順に行う。このときビット線
には例えば22V程度の“H"レベル電位を与え、選択され
たメモリセルのワード線に0Vを与え、非選択のワード線
に22Vを与える。既に書き込みが行われたメモリセルに
つながるワード線は0Vとする。これにより、ビット線の
電位は選択メモリセルのドレインまで伝達され、この選
択メモリセルでは浮遊ゲートの電子がドレインに放出さ
れて、しきい値が負方向に移動した“1"書込み状態（例
えばしきい値−2V）が得られる。選択メモリセルよりビ
ット線側にあるメモリセルではこのとき、制御ゲートと
基板間に電圧がかからず、書込みは行われない。“0"書
き込みの場合はビット線に中間電位例えば、11Vを与え
る。この時選択メモリセルよりビット線側の非選択メモ
リセルは弱い消去モードになるが、電界が弱いため過剰
消去になることはない。データ読出しは、選択ワード線
を“L"レベル（例えば0V）とし、残りのワード線を中間
レベル（例えば電源電圧Vcc）として、NANDセルに電流
が流れるか否かを判定することにより行う。
この様なNANDセル方式のEEPROMは、極めて高密度集積
化できるものとして注目されるが、周辺回路の最適化は
まだなされていない。
化できるものとして注目されるが、周辺回路の最適化は
まだなされていない。
（発明が解決しようとする課題） 以上のように新しいNANDセル方式のEEPROMでは、まだ
周辺回路の最適化が残されている。
周辺回路の最適化が残されている。
本発明はこの様な点に鑑みなされたもので、ワード線
昇圧回路部を改良したNANDセル方式のEEPROMを提供する
ことを目的とする。
昇圧回路部を改良したNANDセル方式のEEPROMを提供する
ことを目的とする。
［発明の構成］ （課題を解決するための手段） 本発明に係るNANDセル方式のEEPROMは、ワード線昇圧
回路部の構成として、選択ゲート線に高電圧を供給する
第１の昇圧回路と、この第１の昇圧回路により制御され
て選択されたワード線に高電圧を供給する第２の昇圧回
路を設ける。
回路部の構成として、選択ゲート線に高電圧を供給する
第１の昇圧回路と、この第１の昇圧回路により制御され
て選択されたワード線に高電圧を供給する第２の昇圧回
路を設ける。
（作 用） NANDセル方式のEEPROMでは、ロウ・デコーダには、ワ
ード線を選択する出力の他に選択ゲート線を選択するた
めの１ビット（或いは２ビット）のデコーダ出力があ
る。そして、ワード線を選択する出力線は複数のセル・
ブロックの対応するワード線に共通に配設され、セル・
ブロックの選択は選択ゲート線を選択する出力線によっ
て行われる。従ってあるセル・ブロックが選択されてい
るときに同時に他のセル・ブロックのワード線にもデコ
ーダ出力の選択信号が供給されるから、選択ゲート線に
供給する第１の昇圧回路の出力を優先させ、その出力に
よってワード線に高電圧を供給する第２の昇圧回路と制
御するように構成することによって、ロウ・デコーダに
よってワード線が選ばれているが非選択であるセル・ブ
ロックのワード線の昇圧を防止することができる。
ード線を選択する出力の他に選択ゲート線を選択するた
めの１ビット（或いは２ビット）のデコーダ出力があ
る。そして、ワード線を選択する出力線は複数のセル・
ブロックの対応するワード線に共通に配設され、セル・
ブロックの選択は選択ゲート線を選択する出力線によっ
て行われる。従ってあるセル・ブロックが選択されてい
るときに同時に他のセル・ブロックのワード線にもデコ
ーダ出力の選択信号が供給されるから、選択ゲート線に
供給する第１の昇圧回路の出力を優先させ、その出力に
よってワード線に高電圧を供給する第２の昇圧回路と制
御するように構成することによって、ロウ・デコーダに
よってワード線が選ばれているが非選択であるセル・ブ
ロックのワード線の昇圧を防止することができる。
（実施例） 以下、本発明の実施例を図面を参照して説明する。
第１図は、一実施例のNANDセル型EEPROMの要部構成を
示す等価回路である。11はメモリセルアレイであり、こ
こでは隣接する二つのセル・ブロック111,112を示して
いる。メモリセルアレイは、複数のメモリセル，図では
８個のメモリセルM1,M2,…,M8が直列接続されたNANDセ
ルがマトリクス配列され、各NANDセルの一端部は選択ゲ
ートS1を介してビット線BLに接続され、制御ゲートCGは
一方向のNANDセルについて共通にワード線WLに接続され
ている。12はメモリセルの制御ゲートCGを共通接続する
ワード線WLおよび選択ゲート線SGを選択するロウ・デコ
ーダ、14はビット線BLを選択するカラム・デコーダ、13
はビット線のデータを増幅するセンスアンプである。各
セル・ブロック毎にそれぞれ、書き替え時に選択ゲート
線SGおよびワード線WLに高電圧を供給するための第１の
昇圧回路15（151,152）と第２の昇圧回路16（161,162）
を有する。第２の昇圧回路16は、後に詳述するように第
１の昇圧回路15の出力により制御されて高電圧を出力す
るように構成されている。
示す等価回路である。11はメモリセルアレイであり、こ
こでは隣接する二つのセル・ブロック111,112を示して
いる。メモリセルアレイは、複数のメモリセル，図では
８個のメモリセルM1,M2,…,M8が直列接続されたNANDセ
ルがマトリクス配列され、各NANDセルの一端部は選択ゲ
ートS1を介してビット線BLに接続され、制御ゲートCGは
一方向のNANDセルについて共通にワード線WLに接続され
ている。12はメモリセルの制御ゲートCGを共通接続する
ワード線WLおよび選択ゲート線SGを選択するロウ・デコ
ーダ、14はビット線BLを選択するカラム・デコーダ、13
はビット線のデータを増幅するセンスアンプである。各
セル・ブロック毎にそれぞれ、書き替え時に選択ゲート
線SGおよびワード線WLに高電圧を供給するための第１の
昇圧回路15（151,152）と第２の昇圧回路16（161,162）
を有する。第２の昇圧回路16は、後に詳述するように第
１の昇圧回路15の出力により制御されて高電圧を出力す
るように構成されている。
第５図は、メモリセルアレイ11の一つのNANDセルを具
体的に示す平面図であり、第６図（ａ）（ｂ）はそのＡ
−Ａ′,B−Ｂ′断面図である。この一つのNANDセルに着
目してその構成を説明すると、p-型シリコン基板１の素
子分離絶縁膜２で区画された領域に、この実施例では８
個のメモリセルM1〜M8と２個の選択ゲートS1,S2が形成
されている。各メモリセルは、基板１上に熱酸化膜から
なる第１ゲート絶縁膜３を介して第１層多結晶シリコン
膜による浮遊ゲート４（41〜48）が形成され、この上に
第２ゲート絶縁膜５を介して第２層多結晶シリコン膜に
よる制御ゲート６（61〜68）が形成されている。各メモ
リセルの制御ゲート６はそれぞれワード線WL（WL1〜W
L8）を構成している。メモリセルのソース，ドレインと
なるn+型層９は隣接するもの同士で共用する形で８個の
メモリセルが直列接続されている。そしてこの実施例で
は、ドレイン側，ソース側に選択ゲートS1,S2が接続さ
れて一つのNANDセルを構成している。選択ゲートS1,S2
のゲート電極49,69および410,610はメモリセルの浮遊ゲ
ートおよび制御ゲートを構成する第１層，第２層多結晶
シリコン膜を同時にパターニングして得られ、電極49と
69の間および410と610の間はワード線方向の所定間隔で
コンタクトしている。全体はCVD絶縁膜７で覆われ、メ
モリセルに対して選択ゲートS1のドレインであるn+型層
にコンタクトするビット線BLとしてAl配線８が配設され
ている。このコンタクト部には、第６図（ａ）に破線で
示すように重ねてｎ型不純物がドープされている。
体的に示す平面図であり、第６図（ａ）（ｂ）はそのＡ
−Ａ′,B−Ｂ′断面図である。この一つのNANDセルに着
目してその構成を説明すると、p-型シリコン基板１の素
子分離絶縁膜２で区画された領域に、この実施例では８
個のメモリセルM1〜M8と２個の選択ゲートS1,S2が形成
されている。各メモリセルは、基板１上に熱酸化膜から
なる第１ゲート絶縁膜３を介して第１層多結晶シリコン
膜による浮遊ゲート４（41〜48）が形成され、この上に
第２ゲート絶縁膜５を介して第２層多結晶シリコン膜に
よる制御ゲート６（61〜68）が形成されている。各メモ
リセルの制御ゲート６はそれぞれワード線WL（WL1〜W
L8）を構成している。メモリセルのソース，ドレインと
なるn+型層９は隣接するもの同士で共用する形で８個の
メモリセルが直列接続されている。そしてこの実施例で
は、ドレイン側，ソース側に選択ゲートS1,S2が接続さ
れて一つのNANDセルを構成している。選択ゲートS1,S2
のゲート電極49,69および410,610はメモリセルの浮遊ゲ
ートおよび制御ゲートを構成する第１層，第２層多結晶
シリコン膜を同時にパターニングして得られ、電極49と
69の間および410と610の間はワード線方向の所定間隔で
コンタクトしている。全体はCVD絶縁膜７で覆われ、メ
モリセルに対して選択ゲートS1のドレインであるn+型層
にコンタクトするビット線BLとしてAl配線８が配設され
ている。このコンタクト部には、第６図（ａ）に破線で
示すように重ねてｎ型不純物がドープされている。
各メモリセルでの浮遊ゲート４と基板１間の結合容量
C1は、浮遊ゲート４と制御ゲート６間の結合容量C2に比
べて小さく設定されている。具体的な形状寸法を説明す
れば、浮遊ゲート４および制御ゲート６は共にパターン
幅１μｍ、従ってメモリセルのチャネル長が１μｍであ
り、浮遊ゲート４は第６図（ｂ）に示すようにフィール
ド領域上両側にそれぞれ１μｍずつ延在させている。第
１ゲート絶縁膜３は110Åの熱酸化膜であり、第２ゲー
ト絶縁膜５は350Åの熱酸化膜である。
C1は、浮遊ゲート４と制御ゲート６間の結合容量C2に比
べて小さく設定されている。具体的な形状寸法を説明す
れば、浮遊ゲート４および制御ゲート６は共にパターン
幅１μｍ、従ってメモリセルのチャネル長が１μｍであ
り、浮遊ゲート４は第６図（ｂ）に示すようにフィール
ド領域上両側にそれぞれ１μｍずつ延在させている。第
１ゲート絶縁膜３は110Åの熱酸化膜であり、第２ゲー
ト絶縁膜５は350Åの熱酸化膜である。
選択ゲートS1,S2については、ドレイン側（すなわち
ビット線側）の選択ゲートS1のチャネル長をソース側の
選択ゲートS2のそれより長く設定している。これは、選
択ゲートS1のパンチスルー防止のためである。また、接
地電位が印加されるソース拡散層はワード線方向に共通
に形成されている。
ビット線側）の選択ゲートS1のチャネル長をソース側の
選択ゲートS2のそれより長く設定している。これは、選
択ゲートS1のパンチスルー防止のためである。また、接
地電位が印加されるソース拡散層はワード線方向に共通
に形成されている。
この様なNANDセルは、ビット線コンタクト，ソース拡
散層を共用しながらビット線方向に折り返し配列されて
メモリアレイが構成されている。
散層を共用しながらビット線方向に折り返し配列されて
メモリアレイが構成されている。
第２図は、第１図の要部構成をより具体的に示したも
のである。第１の昇圧回路15および第２の昇圧回路16は
共に、選択ゲート制御線またはワード線に高電圧をそれ
ぞれ供給するための、キャパシタＣとMOSトランジスタQ
1,Q2により構成されたチャージポンプ回路を基本とす
る。選択ゲートに高電圧を供給するための第１の昇圧回
路15の前段には、書き込み制御信号φＷが“H"レベルに
なったときにのみリングオシレータ（図示せず）からの
繰り返しクロックφＲをチャージポンプ回路に送るゲー
ト回路G1が設けられている。ワード線に高電圧を供給す
るための第２の昇圧回路16の前段には、書き込み制御信
号φＷまたは消去制御信号φＥが“H"レベルになったと
きにのみリングオシレータ（図示せず）からの繰り返し
クロックφＲをチャージポンプ回路に送るゲート回路G2
が設けられている。また、第２の昇圧回路16側には、第
１の昇圧回路15の出力が高電圧を出力した場合にのみク
ロックφＲをチャージポンプ回路に送るためのNANDゲー
トG3が設けられている。即ちゲートG2の出力は、第１の
昇圧回路15の出力が高電圧になった場合に始めてこれが
NANDゲートG3に制御信号として入り、ワード線昇圧用の
チャージポンプ回路に送られるようになっている。
のである。第１の昇圧回路15および第２の昇圧回路16は
共に、選択ゲート制御線またはワード線に高電圧をそれ
ぞれ供給するための、キャパシタＣとMOSトランジスタQ
1,Q2により構成されたチャージポンプ回路を基本とす
る。選択ゲートに高電圧を供給するための第１の昇圧回
路15の前段には、書き込み制御信号φＷが“H"レベルに
なったときにのみリングオシレータ（図示せず）からの
繰り返しクロックφＲをチャージポンプ回路に送るゲー
ト回路G1が設けられている。ワード線に高電圧を供給す
るための第２の昇圧回路16の前段には、書き込み制御信
号φＷまたは消去制御信号φＥが“H"レベルになったと
きにのみリングオシレータ（図示せず）からの繰り返し
クロックφＲをチャージポンプ回路に送るゲート回路G2
が設けられている。また、第２の昇圧回路16側には、第
１の昇圧回路15の出力が高電圧を出力した場合にのみク
ロックφＲをチャージポンプ回路に送るためのNANDゲー
トG3が設けられている。即ちゲートG2の出力は、第１の
昇圧回路15の出力が高電圧になった場合に始めてこれが
NANDゲートG3に制御信号として入り、ワード線昇圧用の
チャージポンプ回路に送られるようになっている。
この様に選択ゲート用の第１の昇圧回路15を優先さ
せ、これにより制御してワード線昇圧用の第２の昇圧回
路16を働かせるようにしているのは、次のような理由に
よる。第１図に示すようにロウ・デコーダ12は、ワード
線選択の出力を出すと同時に、選択ゲート制御線を選択
する出力を出す。つまり第１図の例では、ロウ・デコー
ダ12は８本のワード線WL1〜WL8を選択する部分と、隣接
するセル・ブロック111,112の選択ゲート線SG1,SG2を選
択する２ビット・デコーダを含む。そして８本のワード
線WL1〜WL8を選択する出力はこれら隣接する・セルブロ
ック111,112の各対応するワード線に共通に供給される
ようになっている。つまりデータ書き替え時、ある選択
されたワード線に“H"レベル出力を供給する場合に、セ
ル・ブロック111,112内で同時に対応するワード線に
“H"レベル出力が供給される。そしてこの場合、セル・
ブロック111,112のいずれか一方の選択ゲート線SG1にの
み“H"レベルが供給されて、セル・ブロックが選択され
るようにしているのである。ところが、ロウ・デコーダ
12の出力によって非選択のセル・ブロックでもあるワー
ド線が“H"レベルになると、もしワード線昇圧用の第２
の昇圧回路16が何等の制限なく“H"レベルになったワー
ド線を昇圧してしまうと、非選択のセル・ブロックでの
データ書き替えも同時に行われてしまう。そこで選択ゲ
ート線SG1を昇圧する第１の昇圧回路15を、ワード線を
昇圧する第２の昇圧回路16とは別々にして、第１の昇圧
回路15の出力が“H"レベルになったときのみ、即ち選択
されたセル・ブロックについてのみ第２の昇圧回路16が
働くようにすることにより、この様な誤動作を防止しよ
うというものである。
せ、これにより制御してワード線昇圧用の第２の昇圧回
路16を働かせるようにしているのは、次のような理由に
よる。第１図に示すようにロウ・デコーダ12は、ワード
線選択の出力を出すと同時に、選択ゲート制御線を選択
する出力を出す。つまり第１図の例では、ロウ・デコー
ダ12は８本のワード線WL1〜WL8を選択する部分と、隣接
するセル・ブロック111,112の選択ゲート線SG1,SG2を選
択する２ビット・デコーダを含む。そして８本のワード
線WL1〜WL8を選択する出力はこれら隣接する・セルブロ
ック111,112の各対応するワード線に共通に供給される
ようになっている。つまりデータ書き替え時、ある選択
されたワード線に“H"レベル出力を供給する場合に、セ
ル・ブロック111,112内で同時に対応するワード線に
“H"レベル出力が供給される。そしてこの場合、セル・
ブロック111,112のいずれか一方の選択ゲート線SG1にの
み“H"レベルが供給されて、セル・ブロックが選択され
るようにしているのである。ところが、ロウ・デコーダ
12の出力によって非選択のセル・ブロックでもあるワー
ド線が“H"レベルになると、もしワード線昇圧用の第２
の昇圧回路16が何等の制限なく“H"レベルになったワー
ド線を昇圧してしまうと、非選択のセル・ブロックでの
データ書き替えも同時に行われてしまう。そこで選択ゲ
ート線SG1を昇圧する第１の昇圧回路15を、ワード線を
昇圧する第２の昇圧回路16とは別々にして、第１の昇圧
回路15の出力が“H"レベルになったときのみ、即ち選択
されたセル・ブロックについてのみ第２の昇圧回路16が
働くようにすることにより、この様な誤動作を防止しよ
うというものである。
また、一本のワード線は枝別れして二つのセル・ブロ
ック111,112に配設されているから、例えば第２の昇圧
回路162で昇圧された電圧を選択されたセル・ブロック1
12に供給する場合にこれが同時に非選択のセル・ブロッ
ク111に供給されることを防止する必要がある。そのた
めロウ・デコーダ12とセル・ブロックの間のワード線上
にはＤタイプMOSトランジスタを介在させている。ま
た、第１の昇圧回路151,152の昇圧された電圧がロウ・
デコーダ12に直接入力されるのを防止するため、選択ゲ
ート線SG1,SG2にも同様にロウ・デコーダ12側にＤタイ
プMOSトランジスタを介在させることが望ましく、第１
図ではその様な構成を示している。
ック111,112に配設されているから、例えば第２の昇圧
回路162で昇圧された電圧を選択されたセル・ブロック1
12に供給する場合にこれが同時に非選択のセル・ブロッ
ク111に供給されることを防止する必要がある。そのた
めロウ・デコーダ12とセル・ブロックの間のワード線上
にはＤタイプMOSトランジスタを介在させている。ま
た、第１の昇圧回路151,152の昇圧された電圧がロウ・
デコーダ12に直接入力されるのを防止するため、選択ゲ
ート線SG1,SG2にも同様にロウ・デコーダ12側にＤタイ
プMOSトランジスタを介在させることが望ましく、第１
図ではその様な構成を示している。
次にこの実施例のEEPROMでの具体的な動作を説明す
る。
る。
まずデータ消去時、ロウ・デコーダ12により８本のワ
ード線WL1〜WL8すべてに“H"レベル出力として例えば5V
が出される。ロウ・デコーダ12のなかの選択ゲートを制
御する出力部は例えば、SG1,SG2が“H"レベル（5V）、
▲▼，▲▼が“L"レベル（0V）とする。こ
のとき二つのセル・ブロック111,112のうちセル・ブロ
ック111において、選択ゲート線SG1が“H"レベルである
ため、第１の昇圧回路151のMOSトランジスタQ1がオン状
態になる。そしてこの第１の昇圧回路151にはゲート回
路G1を介してリングオシレータの出力クロックφＲ（振
幅5Vの方形波）が入るため、キャパシタＣによるチャー
ジポンプの作用により、選択ゲート線SG1は昇圧電位Vpp
（例えば17V）まで昇圧される。この昇圧出力によりゲ
ートにVcc＝5Vが印加されたMOSトランジスタQ3を介して
NANDゲートG3の一方の入力にVcc−Vth（例えば4V）が入
り、またこのNANDゲートG3のもう一方の入力にはリング
オシレータ出力φＲが入るから、第２の昇圧回路16にお
いても“H"レベルが与えられている各ワード線用のチャ
ージポンプ回路が働き、８本のワード線WL1〜WL8即ち制
御ゲートCG1〜CG8もVppまで昇圧される。この状態が第
４図（ａ）であり、これによりセル・ブロック111内の
全てメモリセルでデータ消去が行われる。
ード線WL1〜WL8すべてに“H"レベル出力として例えば5V
が出される。ロウ・デコーダ12のなかの選択ゲートを制
御する出力部は例えば、SG1,SG2が“H"レベル（5V）、
▲▼，▲▼が“L"レベル（0V）とする。こ
のとき二つのセル・ブロック111,112のうちセル・ブロ
ック111において、選択ゲート線SG1が“H"レベルである
ため、第１の昇圧回路151のMOSトランジスタQ1がオン状
態になる。そしてこの第１の昇圧回路151にはゲート回
路G1を介してリングオシレータの出力クロックφＲ（振
幅5Vの方形波）が入るため、キャパシタＣによるチャー
ジポンプの作用により、選択ゲート線SG1は昇圧電位Vpp
（例えば17V）まで昇圧される。この昇圧出力によりゲ
ートにVcc＝5Vが印加されたMOSトランジスタQ3を介して
NANDゲートG3の一方の入力にVcc−Vth（例えば4V）が入
り、またこのNANDゲートG3のもう一方の入力にはリング
オシレータ出力φＲが入るから、第２の昇圧回路16にお
いても“H"レベルが与えられている各ワード線用のチャ
ージポンプ回路が働き、８本のワード線WL1〜WL8即ち制
御ゲートCG1〜CG8もVppまで昇圧される。この状態が第
４図（ａ）であり、これによりセル・ブロック111内の
全てメモリセルでデータ消去が行われる。
この時、もう一方のセル・ブロック112についてみる
と、選択ゲート線SG1は“L"レベルである。従ってこの
セル・ブロック112側の第１の昇圧回路152は、昇圧電位
Vppに接続されるMOSトランジスタ（第２図のMOSトラン
ジスタQ1に対応）がオフであるから、リングオレシータ
出力φＲが入ってもチャージポンプ作用をしない。そし
てこの第１の昇圧回路152が高電圧を出力しなければ、
第２の昇圧回路162にはリングオシレータ出力φＲが供
給されないから、ワード線が“H"レベルになっていても
ワード線の昇圧はない。従ってこのセル・ブロック112
でのデータ消去は起こらない。
と、選択ゲート線SG1は“L"レベルである。従ってこの
セル・ブロック112側の第１の昇圧回路152は、昇圧電位
Vppに接続されるMOSトランジスタ（第２図のMOSトラン
ジスタQ1に対応）がオフであるから、リングオレシータ
出力φＲが入ってもチャージポンプ作用をしない。そし
てこの第１の昇圧回路152が高電圧を出力しなければ、
第２の昇圧回路162にはリングオシレータ出力φＲが供
給されないから、ワード線が“H"レベルになっていても
ワード線の昇圧はない。従ってこのセル・ブロック112
でのデータ消去は起こらない。
データ書き込み時、例えばセル・ブロック111内のワ
ード線WL7のメモリセルに書き込む場合を考えると、ロ
ウ・デコーダ12の出力は、CG1〜CG6までを“H"レベル、
CG7,CG8を“L"レベルとし、選択ゲート線SG1を“H"レベ
ル,SG2を“L"レベルとする。非選択のセル・ブロック11
2側の選択ゲート出力▲▼，▲▼は共に
“L"レベルとする。この時セル・ブロック111側の第１
の昇圧回路151はデータ消去の場合と同様にチャージポ
ンプ作用をし、Vppを例えば22Vに切替えておけば、選択
ゲート線SG1に昇圧電位22Vが与えられる。そしてこの出
力により制御されて、第２の昇圧回路161も働き、ワー
ド線が“H"レベルになっている部分に22Vの昇圧電位22V
が与えられる。この昇圧の様子を示すと第３図のように
なり、この書き込み時の状態は一つのNANDセルについて
示すと第４図（ｂ）のようになる。これにより、ワード
線WL7に沿うメモリセルでのみ、ビット線に与えられた
データに応じたデータ書き込みが行われる。
ード線WL7のメモリセルに書き込む場合を考えると、ロ
ウ・デコーダ12の出力は、CG1〜CG6までを“H"レベル、
CG7,CG8を“L"レベルとし、選択ゲート線SG1を“H"レベ
ル,SG2を“L"レベルとする。非選択のセル・ブロック11
2側の選択ゲート出力▲▼，▲▼は共に
“L"レベルとする。この時セル・ブロック111側の第１
の昇圧回路151はデータ消去の場合と同様にチャージポ
ンプ作用をし、Vppを例えば22Vに切替えておけば、選択
ゲート線SG1に昇圧電位22Vが与えられる。そしてこの出
力により制御されて、第２の昇圧回路161も働き、ワー
ド線が“H"レベルになっている部分に22Vの昇圧電位22V
が与えられる。この昇圧の様子を示すと第３図のように
なり、この書き込み時の状態は一つのNANDセルについて
示すと第４図（ｂ）のようになる。これにより、ワード
線WL7に沿うメモリセルでのみ、ビット線に与えられた
データに応じたデータ書き込みが行われる。
非選択のセル・ブロック112では先のデータ消去の場
合と同様、選択ゲートSG1が“L"レベルであるため、第
１の昇圧回路152は働かず、従って第２の昇圧回路162も
働かない。これにより、隣接するセル・ブロックでワー
ド線は共通に選択されているが、選択ゲートの選択によ
って一方のセル・ブロックでのみデータ書き込みが行わ
れることになる。
合と同様、選択ゲートSG1が“L"レベルであるため、第
１の昇圧回路152は働かず、従って第２の昇圧回路162も
働かない。これにより、隣接するセル・ブロックでワー
ド線は共通に選択されているが、選択ゲートの選択によ
って一方のセル・ブロックでのみデータ書き込みが行わ
れることになる。
こうしてこの実施例によれば、選択ゲート用の第１の
昇圧回路を優先させてその出力を利用してワード線用の
第２の昇圧回路を制御することにより、セル・ブロック
のワード線に共通にロウ・デコーダ出力線につながる方
式のNANDセル型EEPROMにおいて、セル・ブロック単位の
データ書き替えを簡単に行うことができる。
昇圧回路を優先させてその出力を利用してワード線用の
第２の昇圧回路を制御することにより、セル・ブロック
のワード線に共通にロウ・デコーダ出力線につながる方
式のNANDセル型EEPROMにおいて、セル・ブロック単位の
データ書き替えを簡単に行うことができる。
本発明は上記実施例に限られるものではない。例えば
実施例では８個のメモリセルでNANDセルを構成したが、
この個数は任意であり、例えば４個とすることもでき
る。その他本発明はその趣旨を逸脱しない範囲で種々変
形して実施することができる。
実施例では８個のメモリセルでNANDセルを構成したが、
この個数は任意であり、例えば４個とすることもでき
る。その他本発明はその趣旨を逸脱しない範囲で種々変
形して実施することができる。
［発明の効果］ 以上述べたように本発明によれば、ロウ・デコーダ出
力線をセル・ブロック間で共通にするNANDセル型のEEPR
OMであって、データ書き替え用の昇圧回路部を最適化し
たEEPROMを提供することができる。
力線をセル・ブロック間で共通にするNANDセル型のEEPR
OMであって、データ書き替え用の昇圧回路部を最適化し
たEEPROMを提供することができる。
第１図は本発明の一実施例のEEPROMの要部構成を示す等
価回路図、 第２図はさらにその要部を具体的に示す等価回路図、 第３図はデータ書き込み時の昇圧の様子を示す図、 第４図（ａ）（ｂ）は、データ書き替え時のNANDセルの
電位状態を示す図、 第５図は一つのNANDセルの構成を示す平面図、 第６図（ａ）（ｂ）は第５図のＡ−Ａ′およびＢ−Ｂ′
断面図である。 11（111,112）……セル・ブロック、12……ロウ・デコ
ーダ、13……センスアンプ、14……カラム・デコーダ、
15（151,152）……第１の昇圧回路、16（161,162）……
第２の昇圧回路、M1〜M8……メモリセル、S1,S2……選
択ゲート、CG1〜CG8……制御ゲート、WL1〜WL8……ワー
ド線、BL1〜BL1024……ビット線、１……Si基板、２…
…フィールド絶縁膜、 3,5……ゲート絶縁膜、４……浮遊ゲート、６……制御
ゲート、７……CVD絶縁膜、８……Al配線（ビット
線）、９……n+型層。
価回路図、 第２図はさらにその要部を具体的に示す等価回路図、 第３図はデータ書き込み時の昇圧の様子を示す図、 第４図（ａ）（ｂ）は、データ書き替え時のNANDセルの
電位状態を示す図、 第５図は一つのNANDセルの構成を示す平面図、 第６図（ａ）（ｂ）は第５図のＡ−Ａ′およびＢ−Ｂ′
断面図である。 11（111,112）……セル・ブロック、12……ロウ・デコ
ーダ、13……センスアンプ、14……カラム・デコーダ、
15（151,152）……第１の昇圧回路、16（161,162）……
第２の昇圧回路、M1〜M8……メモリセル、S1,S2……選
択ゲート、CG1〜CG8……制御ゲート、WL1〜WL8……ワー
ド線、BL1〜BL1024……ビット線、１……Si基板、２…
…フィールド絶縁膜、 3,5……ゲート絶縁膜、４……浮遊ゲート、６……制御
ゲート、７……CVD絶縁膜、８……Al配線（ビット
線）、９……n+型層。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 舛岡 富士雄 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝総合研究所内 合議体 審判長 斎藤 操 審判官 飯田 清司 審判官 馬場 清 (56)参考文献 特開 昭64−5072（ＪＰ，Ａ) 特開 昭62−99997（ＪＰ，Ａ) 特開 平１−192093（ＪＰ，Ａ)
Claims (4)
- 【請求項１】直列接続されたメモリセルと選択ゲートか
ら構成されるメモリセルユニットを備える第１及び第２
ブロックと、前記第１ブロック内のメモリセルに接続さ
れる第１ワード線と、前記第２ブロック内のメモリセル
に接続されると共に前記第１ワード線に接続される第２
ワード線と、前記第１及び第２ブロック内の選択ゲート
に共通に接続されるビット線と、データの消去又は書き
込み時に前記第１及び第２ワード線に第１又は第２電位
を供給するロウデコーダと、前記第１ブロック内の選択
ゲートに接続される第１選択ゲート線と、前記第１選択
ゲート線に接続される第１昇圧回路と、前記第１ワード
線及び前記第１昇圧回路に接続される第２昇圧回路と、
前記第２ブロック内の選択ゲートに接続される第２選択
ゲート線と、前記第２選択ゲート線に接続される第３昇
圧回路と、前記第２ワード線及び前記第３昇圧回路に接
続される第４昇圧回路とを具備し、 前記第１昇圧回路は、前記第１ブロック内の選択ゲート
が選択されているか否かを判断し、前記第１ブロック内
の選択ゲートが選択されている場合に、前記第１ブロッ
ク内の選択ゲートが選択されていることを示す信号を前
記第２昇圧回路に与え、前記第３昇圧回路は、前記第２
ブロック内の選択ゲートが選択されているか否かを判断
し、前記第２ブロック内の選択ゲートが選択されている
場合に、前記第２ブロック内の選択ゲートが選択されて
いることを示す信号を前記第４昇圧回路に与え、 前記第２昇圧回路は、前記第１ブロック内の選択ゲート
が選択され、かつ、前記第１ワード線が前記第１電位の
場合に、前記第１ワード線を第３電位に上昇させ、前記
第１ブロック内の選択ゲートが選択されているが前記第
１ワード線が前記第２電位の場合に、前記第１ワード線
を前記第２電位のままとし、前記第１ブロック内の選択
ゲートが選択されていない場合に、前記第１ワード線を
前記第１又は第２電位のままとし、前記第４昇圧回路
は、前記第２ブロック内の選択ゲートが選択され、か
つ、前記第２ワード線が前記第１電位の場合に、前記第
２ワード線を前記第３電位に上昇させ、前記第２ブロッ
ク内の選択ゲートが選択されているが前記第２ワード線
が前記第２電位の場合に、前記第２ワード線を前記第２
電位のままとし、前記第２ブロック内の選択ゲートが選
択されていない場合に、前記第２ワード線を前記第１又
は第２電位のままとする ことを特徴とする不揮発性半導体メモリ装置。 - 【請求項２】前記メモリセルユニットは、NANDセルユニ
ットであり、前記第１ブロック内のメモリセルに対して
書き込みを実行する場合に、前記第１ブロック内の選択
ゲートを選択し、かつ、選択されたメモリセルよりも前
記ビット線側に存在するメモリセルに接続されるワード
線に前記第１電位を与え、前記選択されたメモリセル及
びそれよりも前記ビット線と反対側に存在するメモリセ
ルに接続されるワード線に前記第２電位を与えることを
特徴とする請求項１記載の不揮発性半導体メモリ装置。 - 【請求項３】前記メモリセルユニットは、NANDセルユニ
ットであり、前記第１ブロック内のメモリセルに対して
消去を実行する場合に、前記第１ブロック内の選択ゲー
トを選択し、かつ、前記第１ブロック内のメモリセルに
接続される全てのワード線に前記第２電位を与えること
を特徴とする請求項１記載の不揮発性半導体メモリ装
置。 - 【請求項４】前記第２電位は、前記第１電位よりも高
く、前記第３電位は、前記第２電位よりも高いことを特
徴とする請求項１又は２又は３記載の不揮発性半導体メ
モリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23989689A JP3153538B2 (ja) | 1989-05-02 | 1989-09-18 | 不揮発性半導体メモリ装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1-113315 | 1989-05-02 | ||
| JP11331589 | 1989-05-02 | ||
| JP23989689A JP3153538B2 (ja) | 1989-05-02 | 1989-09-18 | 不揮発性半導体メモリ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0373497A JPH0373497A (ja) | 1991-03-28 |
| JP3153538B2 true JP3153538B2 (ja) | 2001-04-09 |
Family
ID=26452314
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23989689A Expired - Lifetime JP3153538B2 (ja) | 1989-05-02 | 1989-09-18 | 不揮発性半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3153538B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7886561B2 (en) | 2002-06-19 | 2011-02-15 | Sumitomo Electric Industries, Ltd. | Method for drawing glass parent material and drawing machine for use therein |
| CN103425176A (zh) * | 2012-05-21 | 2013-12-04 | 富士通半导体股份有限公司 | 电压生成电路 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR960000619B1 (ko) * | 1991-12-27 | 1996-01-10 | 후지쓰 가부시끼가이샤 | 일괄소거형의 불휘발성 반도체 기억장치 및 그의 구동제어회로 |
| JPH0729386A (ja) * | 1993-07-13 | 1995-01-31 | Hitachi Ltd | フラッシュメモリ及びマイクロコンピュータ |
| KR0145224B1 (ko) * | 1995-05-27 | 1998-08-17 | 김광호 | 불휘발성 반도체 메모리의 분리된 기입 및 독출 경로를 가지는 워드라인 구동회로 |
| JP4388274B2 (ja) | 2002-12-24 | 2009-12-24 | 株式会社ルネサステクノロジ | 半導体記憶装置 |
| JP5011352B2 (ja) * | 2009-07-06 | 2012-08-29 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
-
1989
- 1989-09-18 JP JP23989689A patent/JP3153538B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7886561B2 (en) | 2002-06-19 | 2011-02-15 | Sumitomo Electric Industries, Ltd. | Method for drawing glass parent material and drawing machine for use therein |
| CN103425176A (zh) * | 2012-05-21 | 2013-12-04 | 富士通半导体股份有限公司 | 电压生成电路 |
| KR101492717B1 (ko) * | 2012-05-21 | 2015-02-11 | 후지쯔 세미컨덕터 가부시키가이샤 | 전압 생성 회로 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0373497A (ja) | 1991-03-28 |
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Legal Events
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