JP2000151379A5

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Publication number: JP2000151379A5
Application number: JP1998327058A
Authority: JP
Filing date: 1998-11-17
Publication date: 2005-12-22
Anticipated expiration: 2018-11-17

Description

この発明のもう１つの局面に従うと、アクティブ状態およびスタンバイ状態を有する半導体回路装置は、メイン電源線と、サブ電源線と、スイッチングＰチャネルＭＯＳトランジスタと、メイン接地線と、サブ接地線と、スイッチングＮチャネルＭＯＳトランジスタと、第１の論理回路と、第２の論理回路と、第１のバックゲート電圧供給手段と、第２のバックゲート電圧供給手段とを備える。メイン電源線は、電源電圧を受ける。スイッチングＰチャネルＭＯＳトランジスタは、メイン電源線とサブ電源線との間に接続され、アクティブ状態でオンになりかつスタンバイ状態でオフになる。メイン接地線は、接地電圧を受ける。スイッチングＮチャネルＭＯＳトランジスタは、メイン接地線とサブ接地線との間に接続され、アクティブ状態でオンになりかつスタンバイ状態でオフになる。第１の論理回路は、メイン電源線およびサブ接地線の間に接続され、スタンバイ状態で論理ハイレベルを出力する。第２の論理回路は、サブ電源線およびメイン接地線の間に接続され、スタンバイ状態で論理ローレベルを出力する。第１のバックゲート電圧供給手段は、アクティブ状態でスイッチングＰチャネルＭＯＳトランジスタのバックゲートに電源電圧を供給し、スタンバイ状態でスイッチングＰチャネルＭＯＳトランジスタのバックゲートに電源電圧よりも高い電圧を供給する。第２のバックゲート電圧供給手段は、アクティブ状態でスイッチングＮチャネルＭＯＳトランジスタのバックゲートに接地電圧を供給し、スタンバイ状態でスイッチングＮチャネルＭＯＳトランジスタのバックゲートに接地電圧よりも低い電圧を供給する。

また、この半導体回路装置においては、スタンバイ時に、Ｈレベルの短絡信号／ＳＴ、つまり外部電源電圧ＥＶＣＣがＰチャネルＭＯＳトランジスタ１８のゲートに与えられ、Ｌレベルの短絡信号ＳＴ、つまり外部接地電圧ＥＶＳＳがＮチャネルＭＯＳトランジスタ２０のゲートに与えられる。したがって、トランジスタ１８においてはゲート電圧（ＥＶＣＣ）がソース電圧（ＩＶＣＣ）よりも高くなるので、トランジスタ１８中にサブスレッショルドリーク電流はほとんど流れない。また、トランジスタ２０においてはゲート電圧（ＥＶＳＳ）がソース電圧（ＩＶＳＳ）よりも低くなるので、トランジスタ２０中にサブスレッショルドリーク電流はほとんど流れない。その結果、スタンバイ時にサブ電源線１２またはサブ接地線１６に流れるリーク電流Ｉｌｅａｋは、内部回路２２中に流れるサブスレッショルドリーク電流だけから形成される。

一方、最小値回路６４は、メイン接地線１４およびＮチャネルＭＯＳトランジスタ２０のゲートに接続され、メイン接地線１４の内部接地電圧ＩＶＳＳおよびトランジスタ２０のゲート電圧のうち低い方の電圧を選択してトランジスタ２０のバックゲートに供給する。アクティブ状態では外部電源電圧ＥＶＣＣがトランジスタ２０のゲートに与えられるので、最小値回路６４は内部接地電圧ＩＶＳＳをトランジスタ２０のバックゲートに供給する。一方、スタンバイ状態では外部接地電圧ＥＶＳＳがトランジスタ２０のゲートに与えられるので、最小値回路６４は内部接地電圧ＩＶＳＳよりも低い、この外部接地電圧ＥＶＳＳをトランジスタ２０のバックゲートに供給する。

［最大値回路の例］
図５は、図１に示された最大値回路６２の一例を示す回路図である。図５を参照して、この最大値回路６２は、ＰチャネルＭＯＳトランジスタ６２１，６２２およびＮチャネルＭＯＳトランジスタ６２３〜６２５からなる差動増幅器と、差動増幅器の一方の入力トランジスタ６２３と並列に接続されたＮチャネルＭＯＳトランジスタ６２６とを含む。この一方の入力トランジスタ６２３のゲートはメイン電源線１０に接続され、もう一方の入力トランジスタ６２４のゲートはこの最大値回路６２の出力ノード６２７に接続される。また、トランジスタ６２６のゲートはトランジスタ１８のゲートに接続される。なお、トランジスタ６２５のゲートにはチップイネーブル信号ＥＮが与えられる。

［最小値回路のさらに他の例］
図１０は、図１に示された最小値回路６４のさらに他の例を示す回路図である。図１０を参照して、この最小値回路６４は、上記図６に示されたトランジスタ６４６を備えておらず、その代わり短絡用のＮチャネルＭＯＳトランジスタ６５０を備える。差動増幅器（６４１〜６４５）の一方の入力トランジスタ６４３のゲートはトランジスタ２０のゲートに接続される。また、トランジスタ６５０は最小値回路６４の出力ノード６４７とメイン接地線１４との間に接続される。このトランジスタ６５０のゲートはトランジスタ２０のゲートに接続される。

［実施の形態３］
図１２は、この発明の実施の形態３による半導体回路装置の構成を示す回路図である。図１２を参照して、この半導体回路装置は、図１１に示された差動増幅器６６の代わりにオフセット差動増幅器７８と、図１１に示された差動増幅器６８の代わりにオフセット差動増幅器８０とを備える。差動増幅器７８の反転増幅端子（−）には、図１１のような基準電圧Ｖｒｅｆ１ではなくメイン電源線１０の内部電源電圧ＩＶＣＣが供給される。また、差動増幅器８０の反転入力端子（−）には、図１１のような基準電圧Ｖｒｅｆ２ではなくメイン接地線１４の内部接地電圧ＩＶＳＳが供給される。したがって、差動増幅器７８はメイン電源線１０およびサブ電源線１２間の電位差がそのオフセット電圧と等しくなるようトランジスタ７０を制御する。また、差動増幅器８０は、メイン接地線１４およびサブ接地線１６間の電位差がそのオフセット電圧と等しくなるようトランジスタ７２を制御する。

ＤＲＡＭユニット１０４は、入出力制御回路１１０と、複数のダイナミックメモリセルアレイ１１２とを含む。入出力制御回路１１０は、ＣＰＵ１０２からのコマンド信号ＣＭＤに応答してＣＰＵ１０２からのデータ信号ＤＡＴを処理し、その結果、コマンド信号ＣＭＤおよびデータ信号ＤＡＴをメモリセルアレイ１１２に供給する。入出力制御回路１１０はまた、メモリセルアレイ１１２からのコマンド信号ＣＭＤに応答してメモリセルアレイ１１２からのデータ信号ＤＡＴを処理し、その結果、コマンド信号ＣＭＤおよびデータ信号ＤＡＴをＣＰＵ１０２に供給する。

受信回路１３４がアクセス要求信号ＲＥＱを受信すると電源系１３２を活性化し、電源系１３２が活性化されると、応答信号ＲＥＳを送信回路１２６に返信する。送信回路１２６が応答信号ＲＥＳを受信すると、ＣＰＵ１０２は外部から入力されたコマンド信号ＣＭＤまたは内部的に生成されたコマンド信号ＣＭＤを入出力制御回路１１０に供給するとともに、外部から入力されたデータＤＡＴまたは演算処理結果のデータ信号ＤＡＴを入出力制御回路１１０に供給する。入出力制御回路１１０はコマンド信号ＣＭＤをデコードし、そのデコード結果に従っていずれかの送信器１３６がアクセス要求信号ＲＥＱを対応するメモリセルアレイ１１２に送信する。

入出力制御回路の内部回路１８８はその動作を完了すると終了信号ＦＮを出力する。この終了信号ＦＮは遅延回路１７２に供給されるとともに、リセット信号ＲＳＴとしてフリップフロップ回路１５８にも供給される。遅延回路１７２はこの終了信号ＦＮを所定期間だけ遅延させてパルス発生回路１７４に供給する。パルス発生回路１７４はこの遅延された終了信号に応答して所定の幅を有するパルス信号を発生する。このパルス信号はリセット信号ＲＳＴとしてフリップフロップ回路１６０に供給される。

フリップフロップ回路１６０がセットされると、電源系１３２が活性化される。より具体的には、階層電源回路１７８、内部電源回路１７９、内部電源回路１８０、および昇圧電源回路１８１が活性化される。階層電源回路１７８において、サブ電源線の電圧が内部電源電圧ＩＶＣＣに達するとＨレベルの出力信号が差動増幅器１６１からＡＮＤゲート１７０に与えられる。内部電源回路１７９において、内部電源電圧ＩＶＣＣが基準電圧Ｖｒｅｆｃに達するとＨレベルの出力信号が差動増幅器１６２からＡＮＤゲート１７０に与えられる。内部電源回路１８０において、内部接地電圧ＩＶＳＳが基準電圧Ｖｒｅｆｓに達するとＨレベルの出力信号が差動増幅器１６３からＡＮＤゲート１７０に与えられる。昇圧電源回路１８１において、昇圧電圧ＶＰＰが基準電圧Ｖｒｅｆｐに達するとＨレベルの信号が差動増幅器１６４からＡＮＤゲート１７０に与えられる。

［電源系の詳細］
上記実施の形態６および７における電源系１３２には、図１８に示されるように階層電源回路１７８、内部電源回路１７９と内部電源回路１８０、および昇圧電源回路１８１が含まれる。