KR100234386B1 - 반도체 메모리 장치의 내부 전압 변환기 제어회로 - Google Patents

반도체 메모리 장치의 내부 전압 변환기 제어회로 Download PDF

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Abstract

본 발명은 반도체 메모리 장치의 내부 전압 변환기 제어 회로를 개시한다. 본 발명은 RASB 신호를 버퍼링하여 제1 제어 신호를 발생하는 RASB 버퍼에 연결되며 메모리 셀의 데이터를 감지하는 센스 증폭기에 내부 전압을 공급하는 내부 전압 변환기를 제어하는 반도체 메모리 장치의 내부 전압 변환기 제어 회로에 있어서, 상기 제1 제어 신호가 지연되어 발생되는 제2 제어 신호를 소정 지연 및 반전시키는 홀수개의 인버터들로 구성된 인버터 체인, 및 상기 제1 제어 신호와 상기 인버터 체인의 출력을 부정 논리곱하여 내부 전압 변환기 제어 신호를 발생하는 낸드 게이트를 구비하고, 상기 내부 전압 변환기 제어 신호는 상기 내부 전압 변환기에 공급되며 상기 내부 전압 변환기는 상기 내부 전압 변환기 제어 신호가 인에이블되면 활성화되어 상기 센스 증폭기에 상기 내부 전압을 공급하고 상기 내부 전압 변환기 제어 신호가 디세이블되면 비활성화되어 상기 센스 증폭기에 상기 내부 전압을 공급하지 않으며 상기 내부 전압 변환기 제어 신호는 상기 RASB 신호가 인에이블되면 감지 시간동안 인에이블되었다가 감지 시간이 경과하면 디세이블되며 상기 감지 시간동안 상기 센스 증폭기는 상기 메모리 셀의 데이터를 감지하므로써 반도체 메모리 장치의 불필요한 전력 소모가 방지된다.

Description

반도체 메모리 장치의 내부 전압 변환기 제어 회로{Control circuit of lnternal voltage converter in semiconductor memory device}
본 발명은 내부 전압 변환기 제어 회로에 관한 것으로서, 특히 반도체 메모리 장치의 메모리 셀 어레이용 내부 전압 변환기의 제어 회로에 관한 것이다.
메모리 용량이 증가하여 집적도가 높아지고 또한 반도체 칩의 크기가 커지면서 외부에서 공급되는 전압은 내부 회로에 도달하는 과정에서 여러 가지 소자들에 의하여 손실이 발생하므로 원하는 전압을 얻을 수가 없게 되었다. 그래서 내부에서 전압을 승압 및 강압시킬 수 있는 여러 가지 회로가 개발되었다. 그 중에서 고집적 메모리 장치에서 고전압을 얻기 위하여 주로 이용되는 것이 내부 전압 변환기(Internal Voltage Contoller)이고, 내부 전압 변환기 중에서도 메모리 셀 어레이에 고전압을 인가하는데 이용되는 회로가 내부 전압 변환기이다.
도 1은 반도체 메모리 장치의 일반적인 내부 전압 발생기의 회로도이다. 도 1은 공지된 내부 전압 변환기 회로이기 때문에 그에 대한 구성 및 자세한 설명은 생략하고 본 발명에 필요한 동작에 대해 간략히 설명하기로 한다. 도 1의 동작으로서 내부 전압 변환기 제어 신호(PVINTAEB)가 인에이블(enable)되면 즉, 논리 하이(logic high) 레벨이 되면 내부 전압(VINTA)이 출력되고, 내부 전압 변환기 제어 신호(PVNITAEB)가 디세이블(disable)되면 즉, 논리 로우(low) 레벨이 되면 내부 전압(VNITA)은 0볼트가 된다.
도 2는 반도체 메모리 장치의 일반적인 메모리 셀 및 센스 증폭기의 회로도이다. 어드레스 신호에 의해 메모리 셀(21)의 워드라인(WL)이 인에이블되면 메모리 셀(21)의 전하가 비트라인(BL)으로 분배된다. 센스 증폭기(23)는 상기 비트라인(BL)의 전압을 감지하는데 이 때 메모리 셀(21)에 데이터가 저장되어있으면 비트라인(BL)의 전압은 내부 전압(VINTA)으로 승압되고 상보 비트라인(BLB)의 전압은 0볼트로 강하된다. 상기 센스 증폭기(23)가 비트라인(BL)의 전압을 감지하고 증폭하여 증폭된 전압 내부 전압(VINTA)을 출력시킬 때까지의 시간을 센스 증폭기(23)의 감지 시간(tSENSING)이라 한다.
도 3은 상기 도 1에 도시된 내부 전압 변환기 제어 신호(PVINTAEB)를 발생하는 회로도이다. 도 3에서 RASB 버퍼(31)는 RASB 신호를 버퍼링(bufering)한다. 인버터(33)는 RASB 버퍼(31)에서 출력되는 제어 신호(PR)를 인버팅(inverting)하여 내부 전압 변환기를 제어하는 내부 전압 변환기 제어 신호(PVNITAEB)를 출력한다.
도 4는 상기 도 3의 신호들의 타이밍도이다. RASB 신호가 인에이블되면 즉, 논리 하이 레벨에서 논리 로우 레벨로 변환되면 제어 신호(PR)가 논리 로우 레벨에서 논리 하이 레벨로 인에이블된다. 제어 신호(PR)가 인버팅되어 내부 전압 변환기 제어 신호(PVINTAEB)로 출력된다. 그러다가 RASB 신호가 디세이블되면 즉 논리 로우 레벨에서 논리 하이 레벨로 변환되면 제어 신호(PR)와 내부 전압 변환기 제어 신호(PVINTAEB)는 디세이블된다. 내부 전압 변환기 제어 신호(PVINTAEB)가 인에이블된 시간 즉 논리 로우 레벨인 시간동안 센스 증폭기(도 2의 23)는 메모리 셀(도 2의 21)의 데이터를 감지하게 된다.
내부 전압 변환기(도 1)는 메모리 셀(도 2의 21)의 데이터를 정확하게 감지하기 위하여 비트라인(도 2의 BL)의 전압을 승압시키는데 필요한 내부 전압(VINTA)을 제공하기 위하여 사용된다. 그런데 센스 증폭기(도 2의 23)는 감지 시간(tSENSING) 동안에 메모리 셀(도 2의 21)의 데이터를 감지하는 것을 완료하고 t1시간에는 아무 동작도 하지않는다. 하지만 내부 전압 변환기(도 1)는 t1시간동안에도 계속해서 내부 전압(VINTA)을 발생하기 때문에 불필요한 전류가 흘러서 전력을 소모하게 된다.
상술한 바와 같이 메모리 셀의 데이터를 감지하고 난 후에도 내부 전압 변환기는 일정 시간동안 내부 전압(VINTA)을 발생시켜서 반도체 메모리 장치는 불필요하게 전력을 소모한다.
본 발명이 이루고자 하는 기술적 과제는 센스 증폭기가 메모리 셀의 데이터를 감지하는 동안에만 내부 전압을 발생하게 하는 내부 전압 변환기 제어 회로를 제공하는데 있다.
도 1은 반도체 메모리 장치의 일반적인 내부 전압 변환기의 회로도.
도 2는 반도체 메모리 장치의 일반적인 메모리 셀 및 센스 증폭기 회로도.
도 3은 상기 도 1에 도시된 내부 전압 변환기 제어 신호(PVINTAEB)를 발생하는 회로도.
도 4는 상기 도 3의 신호들의 타이밍도.
도 5는 RASB 버퍼 및 본 발명의 반도체 메모리 장치의 내부 전압 변환기 제어 회로의 회로도.
도 6은 상기 도 5의 신호들의 타이밍도.
상기 과제를 달성하기 위하여 본 발명은,
RASB 신호를 버퍼링하여 제1 제어 신호를 발생하는 RASB 버퍼에 연결되며 메모리 셀의 데이터를 감지하는 센스 증폭기에 내부 전압을 공급하는 내부 전압 변환기를 제어하는 반도체 메모리 장치의 내부 전압 변환기 제어 회로에 있어서,
상기 제1 제어 신호가 지연되어 발생되는 제2 제어 신호를 소정 지연 및 반전시키는 홀수개의 인버터들로 구성된 인버터 체인, 및 상기 제1 제어 신호와 상기 인버터 체인의 출력을 부정 논리곱하여 내부 전압 변환기 제어 신호를 발생하는 낸드 게이트를 구비하고, 상기 내부 전압 변환기 제어 신호는 상기 내부 전압 변환기에 공급되며 상기 내부 전압 변환기는 상기 내부 전압 변환기 제어 신호가 인에이블되면 활성화되어 상기 센스 증폭기에 상기 내부 전압을 공급하고 상기 내부 전압 변환기 제어 신호가 디세이블되면 비활성화되어 상기 센스 증폭기에 상기 내부 전압을 공급하지 않으며 상기 내부 전압 변환기 제어 신호는 상기 RASB 신호가 인에이블되면 감지 시간동안 인에이블되었다가 감지 시간이 경과하면 디세이블되며 상기 감지 시간동안 상기 센스 증폭기는 상기 메모리 셀의 데이터를 감지하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 변환기 제어 회로를 제공한다.
상기 본 발명에 의하여 반도체 메모리 장치의 불필요한 전력 소모가 방지된다.
이하. 실시예를 통하여 본 발명을 상세히 설명하기로 한다.
도 5는 RASB 버퍼 및 본 발명의 반도체 메모리 장치의 내부 전압 변환기 제어 회로의 회로도이다. RASB 버퍼(51)는 RASB 신호를 버퍼링하여 제1 제어 신호(PR)를 출력한다. 본 발명의 내부 전압 변환기 제어 회로(53)는 제1 제어 신호(PR)와 제1 제어 신호(PR)가 지연되어 발생되는 제2 제어 신호(PSE)를 입력하고 내부 전압 변환기(도 1)를 제어하는 내부 전압 변환기 제어 신호(PVINTAEB)를 출력한다.
내부 전압 변환기 제어 회로(53)는 제2 제어 신호(PSE)를 입력하는 제1 인버터(61), 제1인버터(61)의 출력단에 연결된 제2 인버터(63), 제2 인버터(63)의 출력단에 연결된 제3 인버터(65), 제3 인버터(65)의 출력단에 연결된 제4 인버터(67) 및 제4 인버터(67)의 출력단에 연결된 제5 인버터(69)로 구성된 인버터 체인의 출력과 제1 제어 신호(PR)를 입력하는 낸드 게이트(55)로 구성된다. 제5 인버터(69)로부터 제2 제어 신호(PSE)가 소정 시간(도 6의 t2) 지연되고 반전되어 발생되는 신호(PSEB)가 출력된다. 제1 내지 제5 인버터들(61,63,65,67,69)의 수를 조절함으로써 소정 시간(도 6의 t2)의 길이를 조정할 수 있다.
도 6은 상기 도 5의 신호들의 타이밍도이다. RASB 신호가 인에이블 즉, 논리 하이 레벨에서 논리 로우 레벨로 변환되면 제1 제어 신호(PR)가 논리 로우 레벨에서 논리 하이 레벨로 인에이블된다. 제1 제어 신호(PR)가 인에이블되면 제2 제어 신호(PSE)는 논리 하이 레벨로 인에이블되고 내부 전압 변환기 제어 신호(PVINTAEB)는 논리 로우 레벨로써 감지 시간(tSENSING)동안 인에이블된다. 그러다가 소정 시간(t2)이 경과한 후에 신호(PSEB)가 논리 하이 레벨에서 논리 로우 레벨로 변환된다. 신호(PSEB)가 논리 로우 레벨로 됨에 따라 인에이블되어있던 내부 전압 변환기 제어 신호(PVINTAEB)가 논리 하이 레벨로 디세이블된다.
내부 전압 변환기 제어 신호(PVINTAEB)가 논리 로우로써 인에이블되어있는 동안 즉 감지 시간(tSENSING)동안에 센스 증폭기(도 2의 23)는 메모리 셀(도 2의 21)의 데이터를 감지하고 증폭하여 출력시킨다. 감지 시간(tSENSING)이 지나면 내부 전압 변환기 제어 신호(PVINTAEB)는 디세이블되고 그에 따라 내부 전압 변환기(도 1)도 비활성화된다. 따라서, 내부 전압(VINTA)은 0볼트로 다운되어 내부 전압 변환기(도 1)에는 전류가 흐르지 않게 된다. 이와 같이, 센스 증폭기(도 2의 23)가 메모리 셀(도 2의 21)의 데이터의 감지를 완료한 후에는 반도체 메모리 장치에서 불필요한 전력이 소모되지 않는다.
본 발명은 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.
상술한 바와 같이 본 발명에 따르면 센스 증폭기(도 2의 23)가 메모리 셀(도 2의 21)의 데이터를 감지하는 동안에만 내부 전압 변환기 제어 회로(53)에 의해 내부 전압 변환기(도 1)로부터 내부 전압(VINTA)이 발생되고 센스 증폭기(도 2의 23)에 의한 메모리 셀(도 2의 21)의 데이터 감지가 완료되면 내부 전압 변환기(도 1)로부터 내부 전압(VINTA)은 발생하지 않게 되어 반도체 메모리 장치의 불필요한 전력 소모가 방지된다.

Claims (1)

  1. RASB 신호를 버퍼링하여 제1 제어 신호를 발생하는 RASB 버퍼에 연결되며 메모리 셀의 데이터를 감지하는 센스 증폭기에 내부 전압을 공급하는 내부 전압 변환기를 제어하는 반도체 메모리 장치의 내부 전압 변환기 제어 회로에 있어서,
    상기 제1 제어 신호가 지연되어 발생되는 제2 제어 신호를 소정 지연 및 반전시키는 홀수개의 인버터들로 구성된 인버터 체인; 및
    상기 제1 제어 신호와 상기 인버터 체인의 출력을 부정 논리곱하여 내부 전압 변환기 제어 신호를 발생하는 낸드 게이트를 구비하고,
    상기 내부 전압 변환기 제어 신호는 상기 내부 전압 변환기에 공급되며 상기 내부 전압 변환기는 상기 내부 전압 변환기 제어 신호가 인에이블되면 활성화되어 상기 센스 증폭기에 상기 내부 전압을 공급하고 상기 내부 전압 변환기 제어 신호가 디세이블되면 비활성화되어 상기 센스 증폭기에 상기 내부 전압을 공급하지 않으며 상기 내부 전압 변환기 제어 신호는 상기 RASB 신호가 인에이블되면 감지 시간동안 인에이블되었다가 감지 시간이 경과하면 디세이블되며 상기 감지 시간동안 상기 센스 증폭기는 상기 메모리 셀의 데이터를 감지하는 것을 특징으로 하는 반도체 메모리 장치의 내부 전압 변환기 제어 회로.
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