JPH03222185A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH03222185A JPH03222185A JP2016845A JP1684590A JPH03222185A JP H03222185 A JPH03222185 A JP H03222185A JP 2016845 A JP2016845 A JP 2016845A JP 1684590 A JP1684590 A JP 1684590A JP H03222185 A JPH03222185 A JP H03222185A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶装置に関し、特にセンス増幅器等に
供給する電源電圧を外部から供給される電源電圧より低
くして供給する構成の半導体記憶装置に関する。
供給する電源電圧を外部から供給される電源電圧より低
くして供給する構成の半導体記憶装置に関する。
近年、大容量ＤＲＡＭにおいては、サブミクロン化され
つつあるＭＩＳ）ランジスタの信頼性劣化を防ぐために
、メモリチップ上に外部から供給される電源の電圧より
低い内部電源電圧を発生する電源電圧変換回路を搭載す
る傾向がある。
つつあるＭＩＳ）ランジスタの信頼性劣化を防ぐために
、メモリチップ上に外部から供給される電源の電圧より
低い内部電源電圧を発生する電源電圧変換回路を搭載す
る傾向がある。
この回路には、例えば１９８６年のエイティーンス コ
ンファレンス オフ ソリッド ステート デバイシズ
アンド マテリアルス（１８ｔｈＣｏｎｆｅｒｅｎｃ
ｅ ｏｆ ５ｏｌｉｄ ５ｔａｔｅ Ｄｅｖｉｃｅｓ
ａｎｄ Ｍａｔｅｒｉａｌｓ）における「オンチップ
サプライ ボルテージ コンバージョン システム ア
ンド イック アプリケーション ツー ア フォーメ
ガビット デイラム（Ｏｎ−ｃｈｉｐ ５ｕｐｐｌｙ
Ｖｏｌｔａｇｅ Ｃｏｎｖｅｒｓｉｏｎ Ｓｙｓｔｅｍ
ｓ ａｎｄλ Ｉｔｓ Ａｐｐｌｉｃａｔｉｏｎ ｔｏ ａ ４Ｍｂ
ＤＲＡＭ） Ｊのアブｌトラクト（Ａｂｓｔｒａｃｔ）
３０７〜３１０頁に記載された回路がある。
ンファレンス オフ ソリッド ステート デバイシズ
アンド マテリアルス（１８ｔｈＣｏｎｆｅｒｅｎｃ
ｅ ｏｆ ５ｏｌｉｄ ５ｔａｔｅ Ｄｅｖｉｃｅｓ
ａｎｄ Ｍａｔｅｒｉａｌｓ）における「オンチップ
サプライ ボルテージ コンバージョン システム ア
ンド イック アプリケーション ツー ア フォーメ
ガビット デイラム（Ｏｎ−ｃｈｉｐ ５ｕｐｐｌｙ
Ｖｏｌｔａｇｅ Ｃｏｎｖｅｒｓｉｏｎ Ｓｙｓｔｅｍ
ｓ ａｎｄλ Ｉｔｓ Ａｐｐｌｉｃａｔｉｏｎ ｔｏ ａ ４Ｍｂ
ＤＲＡＭ） Ｊのアブｌトラクト（Ａｂｓｔｒａｃｔ）
３０７〜３１０頁に記載された回路がある。
この回路を第４図に示し、従来の技術について説明する
。
。
この回路は、ビット線対（ＢＬＩ、ＢＬＩ）〜（ＢＬｎ
、ＢＬｎ）の信号をそれぞれ対応して増幅するセンス増
幅器２１〜２ｎと、これらセンス増幅器２１〜２ｎの高
電位側及び低電位側の電源供給端とそれぞれ対応して接
続する高電位側及び低電位側のセンス増幅器駆動線ＳＡ
Ｐ、ＳＡＮと、これらセンス増幅器駆動線ＳＡＰ、ＳＡ
Ｎと接続するプリチャージ回路４と、ドレインをセンス
増幅器駆動線ＳＡＰと接続しセンス増幅器活性化信号側
によりオン・オフするＰチャネルＭＩＳ型のトランジス
タＱ３と、ソースを接地しドレインし をセンス増幅器駆動線５ＡＮＩ接続してセンス端型のト
ランジスタＱ２と、第１の入力端に外部から供給される
電源（以下一次電源という）の電圧ＶＣＣより低い基準
電圧ＶＲＥＦを入力し第２の入力端をトランジスタＱ３
のソースと接続する差動増幅器１１及びゲートにこの差
動増幅器１１の出力電圧を入力しソースを一次電源の電
源供給端子（電圧■。。）と接続しドレインをトランジ
スタＱ３のソースと接続するＰチャネルＭＩＳ型のトラ
ンジスタＱ１を備え内部電源電圧ＶＩＮＴを発生する電
源電圧変換回路５とを有する構成となっている。
、ＢＬｎ）の信号をそれぞれ対応して増幅するセンス増
幅器２１〜２ｎと、これらセンス増幅器２１〜２ｎの高
電位側及び低電位側の電源供給端とそれぞれ対応して接
続する高電位側及び低電位側のセンス増幅器駆動線ＳＡ
Ｐ、ＳＡＮと、これらセンス増幅器駆動線ＳＡＰ、ＳＡ
Ｎと接続するプリチャージ回路４と、ドレインをセンス
増幅器駆動線ＳＡＰと接続しセンス増幅器活性化信号側
によりオン・オフするＰチャネルＭＩＳ型のトランジス
タＱ３と、ソースを接地しドレインし をセンス増幅器駆動線５ＡＮＩ接続してセンス端型のト
ランジスタＱ２と、第１の入力端に外部から供給される
電源（以下一次電源という）の電圧ＶＣＣより低い基準
電圧ＶＲＥＦを入力し第２の入力端をトランジスタＱ３
のソースと接続する差動増幅器１１及びゲートにこの差
動増幅器１１の出力電圧を入力しソースを一次電源の電
源供給端子（電圧■。。）と接続しドレインをトランジ
スタＱ３のソースと接続するＰチャネルＭＩＳ型のトラ
ンジスタＱ１を備え内部電源電圧ＶＩＮＴを発生する電
源電圧変換回路５とを有する構成となっている。
次に、この回路の動作について説明する。
この回路は、センス増幅器２１〜２ｎによるビット線対
（ＢＬｌ、ＢＬｌ） 〜（ＢＬｎ、ＢＬｎ）の信号増幅
開始以前においては、センス増幅器駆動線ＳＡＰ、ＳＡ
Ｎ及びビット線対（ＢＬＩ、ｉ「Ｄ〜（ＢＬｎ、ＢＬｎ
）は同電位、例えばＶｉｚｙ／２にプリチャージされて
いる。又、センス増幅器活性化信号Φ８．肩はそれぞれ
低電位、高電位にあり、トランジスタＱ２．Ｑ３はいず
れもオフしている。
（ＢＬｌ、ＢＬｌ） 〜（ＢＬｎ、ＢＬｎ）の信号増幅
開始以前においては、センス増幅器駆動線ＳＡＰ、ＳＡ
Ｎ及びビット線対（ＢＬＩ、ｉ「Ｄ〜（ＢＬｎ、ＢＬｎ
）は同電位、例えばＶｉｚｙ／２にプリチャージされて
いる。又、センス増幅器活性化信号Φ８．肩はそれぞれ
低電位、高電位にあり、トランジスタＱ２．Ｑ３はいず
れもオフしている。
ビット線対（ＢＬＩ、丁ＬＥＴ） 〜（Ｂ Ｌ ｎ 、
■「Ｄの増幅はセンス増幅器活性化信号Φ３．肩がそ
れぞれ高電位、／低電位となり、トランジスタＱ２゜Ｑ
３がオンし、センス増幅器駆動線ＳＡＰが電位上昇、セ
ンス増幅器駆動線ＳＡＮが電位下降することで開始され
る。
■「Ｄの増幅はセンス増幅器活性化信号Φ３．肩がそ
れぞれ高電位、／低電位となり、トランジスタＱ２゜Ｑ
３がオンし、センス増幅器駆動線ＳＡＰが電位上昇、セ
ンス増幅器駆動線ＳＡＮが電位下降することで開始され
る。
そして増幅終了時には、各ビット線対（ＢＬＩ。
ＢＬｌ） 〜（ＢＬｎ、ＢＬｎ）の高電位側は基準電位
Ｖ、、、に到達する。
Ｖ、、、に到達する。
センス増幅器駆動線ＳＡＰ及び高電位側のビット線が一
次電源の電圧ＶＣＣの値にかかわらず基準電圧Ｖ■ア迄
しか上昇しないのは電源電圧変換回路５によるもので、
これよりセンス増幅器２１〜２ｎを構成するトランジス
タやビット線対（ＢＬＩ。
次電源の電圧ＶＣＣの値にかかわらず基準電圧Ｖ■ア迄
しか上昇しないのは電源電圧変換回路５によるもので、
これよりセンス増幅器２１〜２ｎを構成するトランジス
タやビット線対（ＢＬＩ。
ＢＬｌ） 〜（ＢＬｎ、ＢＬｎ）上に存在するスイッチ
ングトランジスタのンース、ドレインに高電圧が印加さ
れることなく、特性の劣化を抑えることができる。
ングトランジスタのンース、ドレインに高電圧が印加さ
れることなく、特性の劣化を抑えることができる。
上述した従来の半導体記憶装置は、電源電圧変換回路５
で発生した内部電源電圧ＶＩＮＴを、トランジスタＱ３
を介してセンス増幅器駆動線ＳＡＰへ供給する構成とな
っているので、センス増幅器駆動線ＳＡＰの電位上昇に
時間がかかり、ビット線の高電位側が基準電位■ＲＥＦ
に達するまでの時間が長くなるという欠点がある。
で発生した内部電源電圧ＶＩＮＴを、トランジスタＱ３
を介してセンス増幅器駆動線ＳＡＰへ供給する構成とな
っているので、センス増幅器駆動線ＳＡＰの電位上昇に
時間がかかり、ビット線の高電位側が基準電位■ＲＥＦ
に達するまでの時間が長くなるという欠点がある。
これは、１つは、トランジスタＱ１をオンさせるには内
部電源電圧Ｖ、Ｎ、の下降によって差動増幅器１１の出
力が低電位になる必要があり、内部電源電圧■１．７の
下降中はセンス増幅器駆動線ＳＡＰの電位上昇は行われ
ないためであり、また、センス増幅器駆動線ＳＡＰの電
位上昇が内部電源電圧Ｖｒｓｒの上昇につれて緩慢にな
るためである。
部電源電圧Ｖ、Ｎ、の下降によって差動増幅器１１の出
力が低電位になる必要があり、内部電源電圧■１．７の
下降中はセンス増幅器駆動線ＳＡＰの電位上昇は行われ
ないためであり、また、センス増幅器駆動線ＳＡＰの電
位上昇が内部電源電圧Ｖｒｓｒの上昇につれて緩慢にな
るためである。
尚、後者は内部電源電圧■工ＮＴの上昇につれて差動増
幅器１１の出力が上昇し、トランジスタＱ１の電流供給
能力が下るためである。
幅器１１の出力が上昇し、トランジスタＱ１の電流供給
能力が下るためである。
本発明の目的は、ビット線の高電位側が基準電圧に達す
るまでの時間を短縮することができる半導体記憶装置を
提供することにある。
るまでの時間を短縮することができる半導体記憶装置を
提供することにある。
本発明の半導体記憶装置は、ビット線対の信号を増幅す
るためのセンス増幅器と、このセンス増幅器の第１及び
第２の電源供給端とそれぞれ対応して接続する第１及び
第２のセンス増幅器駆動線と、第１の入力端を前記第１
のセンス増幅器駆動線と接続し第２の入力端に一次電源
の第１の電源出力端の電圧より低いレベルの基準電圧を
入力してこれら第１及び第２の入力端の電圧を差動増幅
する差動増幅回路、ソースを前記一次電源の第１の電源
出力端と接続しドレインを前記第１のセンス増幅器駆動
線と接続するトランジスタ、及びセンス増幅器活性化信
号が能動レベルになると前記トランジスタをオンにし前
記第１のセンス増幅器駆動線の電圧が前記基準電圧を越
えると前記差動増幅回路の出力電圧により前記トランジ
スタをオフにしこのトランジスタのドレインの電圧を前
記基準電圧とほぼ等しくするゲート回路を備えた電源電
圧変換駆動回路とを有している。
るためのセンス増幅器と、このセンス増幅器の第１及び
第２の電源供給端とそれぞれ対応して接続する第１及び
第２のセンス増幅器駆動線と、第１の入力端を前記第１
のセンス増幅器駆動線と接続し第２の入力端に一次電源
の第１の電源出力端の電圧より低いレベルの基準電圧を
入力してこれら第１及び第２の入力端の電圧を差動増幅
する差動増幅回路、ソースを前記一次電源の第１の電源
出力端と接続しドレインを前記第１のセンス増幅器駆動
線と接続するトランジスタ、及びセンス増幅器活性化信
号が能動レベルになると前記トランジスタをオンにし前
記第１のセンス増幅器駆動線の電圧が前記基準電圧を越
えると前記差動増幅回路の出力電圧により前記トランジ
スタをオフにしこのトランジスタのドレインの電圧を前
記基準電圧とほぼ等しくするゲート回路を備えた電源電
圧変換駆動回路とを有している。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例を示す回路図である。
この実施例は、ビット線対（ＢＬＩ、ＢＬＩ）〜ＢＬｎ
、ＢＬｎ）の信号をそれぞれ対応して増幅するためのセ
ンス増幅器２１〜２ｎと、このセンス増幅器２１〜２ｎ
の高電位側及び低電位側の電源供給端とそれぞれ対応し
て接続する高電位側及び低電位側のセンス増幅器駆動線
ＳＡＰ、ＳＡＮと、これらセンス増幅器駆動線ＳＡＰ、
ＳＡＮと接続するプリチャージ回路４と、第１の入力端
をセンス増幅器駆動線ＳＡＰと接続し第２の入力端に一
次電源の高電位側の電源出力端の電圧■。。より低いレ
ベルの基準電圧■８８）、を入力してこれら第１及び第
２の入力端の電圧を差動増幅する差動増幅回路１１、ソ
ースを一次電源の高電位側の電源出力端と接続しドレイ
ンをセンス増幅器駆動線ＳＡＰと接続するＰチャネルＭ
ＩＳ型のトランジスタＱ１．及びセンス増幅器活性化信
号Φ６が能動レベルになるとトランジスタＱ１をオンに
しセンス増幅器駆動線ＳＡＰの電圧が基準電圧ＶＲＥア
越えると差動増幅回路１１の出力電圧によりトランジス
タＱｌをオフにし、このトランジスタＱ１のドレインの
電圧、すなわち内部電源電圧をほぼ基準電圧ＶＲＥＦと
する反転回路１２．ＮＡＮＤ回路１３より成るゲート回
路を備えた電源電圧変換センス増幅器駆動線ＳＡＮと接
続してセンス増幅器活性化信号Φ、によりオン・オフす
るＮチャネルＭＩＳ？ランジスタＱ２とを有する構成と
なっている。
、ＢＬｎ）の信号をそれぞれ対応して増幅するためのセ
ンス増幅器２１〜２ｎと、このセンス増幅器２１〜２ｎ
の高電位側及び低電位側の電源供給端とそれぞれ対応し
て接続する高電位側及び低電位側のセンス増幅器駆動線
ＳＡＰ、ＳＡＮと、これらセンス増幅器駆動線ＳＡＰ、
ＳＡＮと接続するプリチャージ回路４と、第１の入力端
をセンス増幅器駆動線ＳＡＰと接続し第２の入力端に一
次電源の高電位側の電源出力端の電圧■。。より低いレ
ベルの基準電圧■８８）、を入力してこれら第１及び第
２の入力端の電圧を差動増幅する差動増幅回路１１、ソ
ースを一次電源の高電位側の電源出力端と接続しドレイ
ンをセンス増幅器駆動線ＳＡＰと接続するＰチャネルＭ
ＩＳ型のトランジスタＱ１．及びセンス増幅器活性化信
号Φ６が能動レベルになるとトランジスタＱ１をオンに
しセンス増幅器駆動線ＳＡＰの電圧が基準電圧ＶＲＥア
越えると差動増幅回路１１の出力電圧によりトランジス
タＱｌをオフにし、このトランジスタＱ１のドレインの
電圧、すなわち内部電源電圧をほぼ基準電圧ＶＲＥＦと
する反転回路１２．ＮＡＮＤ回路１３より成るゲート回
路を備えた電源電圧変換センス増幅器駆動線ＳＡＮと接
続してセンス増幅器活性化信号Φ、によりオン・オフす
るＮチャネルＭＩＳ？ランジスタＱ２とを有する構成と
なっている。
この実施例においては、センス増幅器Φ、が能動レベル
の高レベルになると、ＮＡＮＤ回路１３の出力が低レベ
ルになるのでトランジスタＱ１はオンとなり、センス増
幅器駆動線ＳＡＰに直ちに一次電源（を圧■。。）から
電源が供給され電位が上昇する。
の高レベルになると、ＮＡＮＤ回路１３の出力が低レベ
ルになるのでトランジスタＱ１はオンとなり、センス増
幅器駆動線ＳＡＰに直ちに一次電源（を圧■。。）から
電源が供給され電位が上昇する。
センス増幅器駆動線ＳＡＰの電位が上昇し基準電圧ＶＲ
ＥＦを越えると差動増幅器１１の出力は高レベルとなり
、従ってＮＡＮＤ回路１３の出力は高レベルとなってト
ランジスタＱ１はオフとなる。
ＥＦを越えると差動増幅器１１の出力は高レベルとなり
、従ってＮＡＮＤ回路１３の出力は高レベルとなってト
ランジスタＱ１はオフとなる。
従って、トランジスタＱ１のドレイン及びセンス増幅器
駆動線ＳＡＰの電圧、すなわち内部電源電圧ＶＩＮＴは
ほぼ基準電圧Ｖゎ、と等しくなる。
駆動線ＳＡＰの電圧、すなわち内部電源電圧ＶＩＮＴは
ほぼ基準電圧Ｖゎ、と等しくなる。
従って、センス増幅器駆動線ＳＡＰ及びビット線高電位
側の電位が基準電圧ＶＲオに達するまでの時間を従来例
より短かくすることができる。
側の電位が基準電圧ＶＲオに達するまでの時間を従来例
より短かくすることができる。
この効果を確認するため、第１図及び第４図の回路につ
いて計算機シミュレーションを行った。
いて計算機シミュレーションを行った。
その条件及び結果を次に示す。
センス増幅器２１〜２ｎの数を４０９０とし、その１個
当りのトランジスタのチャネル長り及びチャネル幅Ｗは
、ＰチャネルＭＩＳ型に関してはＬ＝１．８μｍ、Ｗ＝
１８ｐｍ、ＮチャネルＭＩＳ型に関してはＬ＝１．８
μｍ、Ｗ＝７ μｍ、ビット線ＢＬＩ、／ ＢＬｎ、Ｂ
ＬＩ〜ＢＬｎの容量は２００ｆＦ’、電源電圧変換駆動
回路ｌのトランジスタＱ１はＬ＝１．４μｍ、Ｗ＝２０
００μｍ、電源電圧変換回路５のトランジスタＱ１はＬ
＝１．４μｍ。
当りのトランジスタのチャネル長り及びチャネル幅Ｗは
、ＰチャネルＭＩＳ型に関してはＬ＝１．８μｍ、Ｗ＝
１８ｐｍ、ＮチャネルＭＩＳ型に関してはＬ＝１．８
μｍ、Ｗ＝７ μｍ、ビット線ＢＬＩ、／ ＢＬｎ、Ｂ
ＬＩ〜ＢＬｎの容量は２００ｆＦ’、電源電圧変換駆動
回路ｌのトランジスタＱ１はＬ＝１．４μｍ、Ｗ＝２０
００μｍ、電源電圧変換回路５のトランジスタＱ１はＬ
＝１．４μｍ。
Ｗ＝４０００μｍ、トランジスタＱ３はＬ＝１４μｍ。
Ｗ＝４０００μｍとした。又、コンダクタンス定数β、
及びしきい値電圧■１についてはＰチャネルＭＴＳ型の
トランジスタはβ＝２００μｓ ／ Ｖ 。
及びしきい値電圧■１についてはＰチャネルＭＴＳ型の
トランジスタはβ＝２００μｓ ／ Ｖ 。
ＶＴ＝ ０．８Ｖ％ＮチャネルＭＩＳ型トランジスタ
はβ＝４００ μｓ／Ｖ、ＶＴ＝０．８Ｖとした。
はβ＝４００ μｓ／Ｖ、ＶＴ＝０．８Ｖとした。
以上の様な回路定数を用いて■。ｃ ＝ ５ Ｖ 、
ＶＲＥＦ ＝４．４■、ビット線対の差電位２０ｍＶの
条件で高電位側のビット線２■から４Ｖに達する迄の時
間を両者について算出した。その結果は第１図の回路で
は１８ｎｓ、第４図の回路では３４ｎｓであった。
ＶＲＥＦ ＝４．４■、ビット線対の差電位２０ｍＶの
条件で高電位側のビット線２■から４Ｖに達する迄の時
間を両者について算出した。その結果は第１図の回路で
は１８ｎｓ、第４図の回路では３４ｎｓであった。
第２図は本発明の第２の実施例を示す回路図である。
この実施例は、第１図のトランジスタＱ２に換えて第２
の電源電圧変換駆動回路ＩＡを設けたものである。
の電源電圧変換駆動回路ＩＡを設けたものである。
第２の電源電圧変換駆動回路１Ａは、第１の入力端を低
電位側のセンス増幅器駆動線ＳＡＮと接続し第２の入力
端に第２の基準電圧ＶＲＥＰＬを入力してこれら第１及
び第２の入力端の電圧を差動増幅する第２の差動増幅回
路１１Ａと、ソースを一次電源の低電位の電源出力端、
すなわち接地端子と接続しドレインをセンス増幅器駆動
線ＳＡＮと接続するＮチャネルＭＩＳ型のトランジスタ
Ｑ２と、センス増幅器活性化信号Φ、が能動レベルにな
ると差動増幅回路１１Ａの出力電圧によりトランジスタ
Ｑ２をオン・オフしてこのトランジスタＱ２のドレイン
の電圧を第２の基準電圧ＶＲＥＦＬとほぼ等しくし、セ
ンス増幅器ｌ活性化信号ΦＳが非能動レベルのときトラ
ンジスタＱ２をオフにする第２のゲート回路のＮＯＲ回
路１４とを備えた構成となっている。
電位側のセンス増幅器駆動線ＳＡＮと接続し第２の入力
端に第２の基準電圧ＶＲＥＰＬを入力してこれら第１及
び第２の入力端の電圧を差動増幅する第２の差動増幅回
路１１Ａと、ソースを一次電源の低電位の電源出力端、
すなわち接地端子と接続しドレインをセンス増幅器駆動
線ＳＡＮと接続するＮチャネルＭＩＳ型のトランジスタ
Ｑ２と、センス増幅器活性化信号Φ、が能動レベルにな
ると差動増幅回路１１Ａの出力電圧によりトランジスタ
Ｑ２をオン・オフしてこのトランジスタＱ２のドレイン
の電圧を第２の基準電圧ＶＲＥＦＬとほぼ等しくし、セ
ンス増幅器ｌ活性化信号ΦＳが非能動レベルのときトラ
ンジスタＱ２をオフにする第２のゲート回路のＮＯＲ回
路１４とを備えた構成となっている。
この実施例においては、ビット線の高電位側だけではな
く、低電位側も基準電圧Ｖｉｐｙｚに抑えることができ
るので、ビット線の充放電電荷量をより少なく抑えるこ
とができるという利点がある。
く、低電位側も基準電圧Ｖｉｐｙｚに抑えることができ
るので、ビット線の充放電電荷量をより少なく抑えるこ
とができるという利点がある。
第３図は本発明の第３の実施例を説明するための基準電
圧ＶＲＥＦＬと内部電源電圧Ｖ工ＮＴＬの波形図である
。
圧ＶＲＥＦＬと内部電源電圧Ｖ工ＮＴＬの波形図である
。
この実施例は、第２図に示された第２の実施例において
、基準電圧ＶＲＥＦＬを時間と共に変化するようにした
ものである。
、基準電圧ＶＲＥＦＬを時間と共に変化するようにした
ものである。
ビット線増幅開始時ｔ０においては、センス増幅器駆動
線ＳＡＮは初期電位ｖ０にあり、センス増幅器活性化信
号側が低電位になることでセンス増幅器駆動線ＳＡＨの
電位はＶＲＥＰＬの最初の電位ｖ１に向って降下し始め
る。
線ＳＡＮは初期電位ｖ０にあり、センス増幅器活性化信
号側が低電位になることでセンス増幅器駆動線ＳＡＨの
電位はＶＲＥＰＬの最初の電位ｖ１に向って降下し始め
る。
次に時刻ｔ１において基準電圧ＶＲＥＰＬが電圧■１よ
り低い電圧■２に変化することで、センス増幅器駆動線
ＳＡＮの電位は電圧Ｖ２に向って更に降下し始める。
り低い電圧■２に変化することで、センス増幅器駆動線
ＳＡＮの電位は電圧Ｖ２に向って更に降下し始める。
これは従来からダイナミックメモリにおいて用いられて
きた２段階センスに対応する動作である。
きた２段階センスに対応する動作である。
２段階センスとは、第４図のトランジスタＱ２をチャネ
ル幅の異なる２つのトランジスタにより構成しこの２つ
のトランジスタを順次オンさせてセンス増幅器駆動線Ｓ
ＡＮを降下させる方法である。
ル幅の異なる２つのトランジスタにより構成しこの２つ
のトランジスタを順次オンさせてセンス増幅器駆動線Ｓ
ＡＮを降下させる方法である。
これはセンス増幅器の感度がセンス増幅器の共通ソース
、すなわちセンス増幅器駆動線ＳＡＮの電位の降下速度
がゆるやかな程向上する為に、まずチャネル幅の小さい
トランジスタで降下させ、ある程度ヒツト線に差電位が
ついた頃にチャネル幅の大きいトランジスタで所望の電
位迄すばやく降下させる方法である。
、すなわちセンス増幅器駆動線ＳＡＮの電位の降下速度
がゆるやかな程向上する為に、まずチャネル幅の小さい
トランジスタで降下させ、ある程度ヒツト線に差電位が
ついた頃にチャネル幅の大きいトランジスタで所望の電
位迄すばやく降下させる方法である。
この第３の実施例では、基準電圧ＶＲＥＦＬの設定のし
かたにより任意にセンス増幅器駆動線ＳＡＮの電位を設
定することができるという利点がある。
かたにより任意にセンス増幅器駆動線ＳＡＮの電位を設
定することができるという利点がある。
以上説明したように本発明は、第１のセンス増幅器駆動
線と一次電源との間に１つのトランジスタを設け、この
トランジスタのオン・オフをゲート回路を介してセンス
増幅器活性化信号及び差動増幅回路の出力信号で制御す
る構成とすることにより、センス増幅器駆動線及びビッ
ト線の高電位側の電位が基準電圧（ＶＲＥＦ）に達する
までの時間を短縮することができる効果がある。
線と一次電源との間に１つのトランジスタを設け、この
トランジスタのオン・オフをゲート回路を介してセンス
増幅器活性化信号及び差動増幅回路の出力信号で制御す
る構成とすることにより、センス増幅器駆動線及びビッ
ト線の高電位側の電位が基準電圧（ＶＲＥＦ）に達する
までの時間を短縮することができる効果がある。
第１図及び第２図はそれぞれ本発明の第１及び第２の実
施例を示す回路図、第３図は本発明の第３の実施例を説
明するための第２の基準電圧及び内部電源電圧の波形図
、第４図は従来の半導体記憶回路の一例を示す回路図で
ある。
施例を示す回路図、第３図は本発明の第３の実施例を説
明するための第２の基準電圧及び内部電源電圧の波形図
、第４図は従来の半導体記憶回路の一例を示す回路図で
ある。
１、ＩＡ・・・・・電源電圧変換駆動回路、４・・・・
・・フリチャージ回路、５・・・・・・電源電圧変換回
路、１１゜ｌＩＡ・・・・・・差動増幅器、１２・・・
・・・反転回路、１３・・・ＮＡＮＤ回路、１４・・・
・・・ＮＯＲ回路、２１〜２ ｎ−センス増幅器、ＢＬ
Ｉ−ＢＬｎ、ＢＬＩ〜ＢＬｎ・・・・・ビットＬ ＳＡ
Ｎ、ＳＡＰ・・・・・・センス増幅器駆動線、Ｑ１〜Ｑ
３・・・・・・トランジスタ。
・・フリチャージ回路、５・・・・・・電源電圧変換回
路、１１゜ｌＩＡ・・・・・・差動増幅器、１２・・・
・・・反転回路、１３・・・ＮＡＮＤ回路、１４・・・
・・・ＮＯＲ回路、２１〜２ ｎ−センス増幅器、ＢＬ
Ｉ−ＢＬｎ、ＢＬＩ〜ＢＬｎ・・・・・ビットＬ ＳＡ
Ｎ、ＳＡＰ・・・・・・センス増幅器駆動線、Ｑ１〜Ｑ
３・・・・・・トランジスタ。
Claims (1)
- 【特許請求の範囲】 １、ビット線対の信号を増幅するためのセンス増幅器と
、このセンス増幅器の第１及び第２の電源供給端とそれ
ぞれ対応して接続する第１及び第２のセンス増幅器駆動
線と、第１の入力端を前記第１のセンス増幅器駆動線と
接続し第２の入力端に一次電源の第１の電源出力端の電
圧より低いレベルの基準電圧を入力してこれら第１及び
第２の入力端の電圧を差動増幅する差動増幅回路、ソー
スを前記一次電源の第１の電源出力端と接続しドレイン
を前記第１のセンス増幅器駆動線と接続するトランジス
タ、及びセンス増幅器活性化信号が能動レベルになると
前記トランジスタをオンにし前記第１のセンス増幅器駆
動線の電圧が前記基準電圧を越えると前記差動増幅回路
の出力電圧により前記トランジスタをオフにしこのトラ
ンジスタのドレインの電圧を前記基準電圧とほぼ等しく
するゲート回路を備えた電源電圧変換駆動回路とを有す
ることを特徴とする半導体記憶装置。 ２、第１の入力端を第２のセンス増幅器駆動線と接続し
第２の入力端に第２の基準電圧を入力してこれら第１及
び第２の入力端の電圧を差動増幅する第２の差動増幅回
路と、ソースを一次電源の第２の電源出力端と接続しド
レインを前記第２のセンス増幅器駆動線と接続する第２
のトランジスタと、センス増幅器活性化信号が能動レベ
ルになると前記第２の差動増幅回路の出力電圧により前
記第２のトランジスタをオン・オフしてこの第２のトラ
ンジスタのドレインの電圧を前記第２の基準電圧とほぼ
等しくし、前記センス増幅器活性化信号が非能動レベル
のとき前記第２のトランジスタをオフにする第２のゲー
ト回路とを備えた第２の電源電圧変換駆動回路を設けた
請求項１記載の半導体記憶装置。 ３、第２の基準電圧を所定のタイミングで変化するよう
にした請求項２記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2016845A JP2906518B2 (ja) | 1990-01-25 | 1990-01-25 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2016845A JP2906518B2 (ja) | 1990-01-25 | 1990-01-25 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03222185A true JPH03222185A (ja) | 1991-10-01 |
| JP2906518B2 JP2906518B2 (ja) | 1999-06-21 |
Family
ID=11927548
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2016845A Expired - Lifetime JP2906518B2 (ja) | 1990-01-25 | 1990-01-25 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2906518B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06236686A (ja) * | 1993-01-22 | 1994-08-23 | Nec Corp | 半導体装置 |
| KR100234386B1 (ko) * | 1996-08-30 | 1999-12-15 | 윤종용 | 반도체 메모리 장치의 내부 전압 변환기 제어회로 |
-
1990
- 1990-01-25 JP JP2016845A patent/JP2906518B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06236686A (ja) * | 1993-01-22 | 1994-08-23 | Nec Corp | 半導体装置 |
| KR100234386B1 (ko) * | 1996-08-30 | 1999-12-15 | 윤종용 | 반도체 메모리 장치의 내부 전압 변환기 제어회로 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2906518B2 (ja) | 1999-06-21 |
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