JP2595769B2 - 電圧変換回路 - Google Patents
電圧変換回路Info
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- JP2595769B2 JP2595769B2 JP2137379A JP13737990A JP2595769B2 JP 2595769 B2 JP2595769 B2 JP 2595769B2 JP 2137379 A JP2137379 A JP 2137379A JP 13737990 A JP13737990 A JP 13737990A JP 2595769 B2 JP2595769 B2 JP 2595769B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体回路に関し、特に駆動対象の内部回路
に外部電源電圧より降圧したレベルの内部電圧を供給す
る電圧変換回路に関する。
に外部電源電圧より降圧したレベルの内部電圧を供給す
る電圧変換回路に関する。
［従来の技術］ 半導体デバイスの集積度向上のため、素子の微細化が
進んでいる。トランジスタのゲート長がサブミクロン領
域のトランジスタに対して、電源電圧として外部電源電
圧ＶExt（以下、ＶExtと称し、5V程度）を印加すると、
ソース／ドレイン間に大電界を生じ、ホットエレクトロ
ン効果などの問題を引き起こす。そこでメガビット級の
大容量のDRAMにおいて、特に最小サイズのトランジスタ
が用いられるメモリセルでは、そのスイッチングトラン
ジスタの信頼性を維持するため、メモリセルに書き込ま
れる高レベルを低電圧化する必要があり、その１つの手
段として電圧変換回路が用いられる。従来の電圧変換回
路の１例を第４図に示す。基本構成は基準電圧発生回路
部（Ａ），差動増幅回路部（Ｂ），負荷駆動回路部
（Ｃ）より成る。基準電圧発生回路部（Ａ）は複数のＰ
チャネルMOSトランジスタを直列に配して、ＶExTより降
圧したレベルの基準電圧ＶREF（以下、ＶREFと称す）を
出力する。差動増幅回路部（Ｂ）はＶREFがゲート入力
されるＮチャネルMOSトランジスタT3、出力電圧たる内
部電圧ＶINT（以下、ＶINTと称す）がゲート入力される
ＮチャネルMOSトランジスタT4、負荷用のＰチャネルMOS
トランジスタT1,T2及び制御用のＮチャネルMOSトランジ
スタT5を備えており、特にＮチャネルMOSトランジスタT
5は、そのゲートに与えられるコントロール信号φ１
（以下、信号φ１）により電圧変換回路のアクティブ状
態とスタンバイ状態との切り替え制御を行うと共に、ス
タンバイ状態での同回路に流れる電流をカットオフする
電流リミッターの役割も果たしている。負荷駆動回路部
（Ｃ）は差動増幅回路部（Ｂ）の出力電圧ＶOUTがゲー
ト入力されるＰチャネルMOSトランジスタT6を備え、こ
のＶOUTに基づいてＶINTにＶExTを供給する。
進んでいる。トランジスタのゲート長がサブミクロン領
域のトランジスタに対して、電源電圧として外部電源電
圧ＶExt（以下、ＶExtと称し、5V程度）を印加すると、
ソース／ドレイン間に大電界を生じ、ホットエレクトロ
ン効果などの問題を引き起こす。そこでメガビット級の
大容量のDRAMにおいて、特に最小サイズのトランジスタ
が用いられるメモリセルでは、そのスイッチングトラン
ジスタの信頼性を維持するため、メモリセルに書き込ま
れる高レベルを低電圧化する必要があり、その１つの手
段として電圧変換回路が用いられる。従来の電圧変換回
路の１例を第４図に示す。基本構成は基準電圧発生回路
部（Ａ），差動増幅回路部（Ｂ），負荷駆動回路部
（Ｃ）より成る。基準電圧発生回路部（Ａ）は複数のＰ
チャネルMOSトランジスタを直列に配して、ＶExTより降
圧したレベルの基準電圧ＶREF（以下、ＶREFと称す）を
出力する。差動増幅回路部（Ｂ）はＶREFがゲート入力
されるＮチャネルMOSトランジスタT3、出力電圧たる内
部電圧ＶINT（以下、ＶINTと称す）がゲート入力される
ＮチャネルMOSトランジスタT4、負荷用のＰチャネルMOS
トランジスタT1,T2及び制御用のＮチャネルMOSトランジ
スタT5を備えており、特にＮチャネルMOSトランジスタT
5は、そのゲートに与えられるコントロール信号φ１
（以下、信号φ１）により電圧変換回路のアクティブ状
態とスタンバイ状態との切り替え制御を行うと共に、ス
タンバイ状態での同回路に流れる電流をカットオフする
電流リミッターの役割も果たしている。負荷駆動回路部
（Ｃ）は差動増幅回路部（Ｂ）の出力電圧ＶOUTがゲー
ト入力されるＰチャネルMOSトランジスタT6を備え、こ
のＶOUTに基づいてＶINTにＶExTを供給する。
次に、第４図に示す同回路の動作を説明する。まず、
VExTが投入され、基準電圧発生回路の出力電圧ＶREF
と、電圧変換回路から出力される内部電圧ＶINTとがＶR
EF＜ＶINTの初期状態において、信号φ１がトランジス
タT5のしきい値電圧ＶT以下の電圧（以下、低レベルと
称す）から、しきい値電圧ＶTを十分に超える電圧（以
下、高レベルと称す）となり、トランジスタT5が活性化
する（以下、オン状態と称す）と、電圧変換回路は、ア
クティブ状態となり差動増幅回路部（Ｂ）を流れる電流
はI1＜I2となり、差動増幅回路部（Ｂ）の出力電圧ＶOU
Tは上昇し、ＶINTは下降して最終的にＶINTＶREFとな
るべく制御動作を行う。その結果、ＶExTはＶOUTに基づ
くトランジスタT6で、所望の電圧ＶINTまで内部的に降
圧され、内部電圧ＶINTとして駆動対象の内部回路に与
えられる。また初期状態がＶREF＞ＶINTの場合でも、同
様の制御動作を行い、ＶOUTに基づきトランジスタT6で
ＶINTが昇圧され、ＶREFＶINTとなる。
VExTが投入され、基準電圧発生回路の出力電圧ＶREF
と、電圧変換回路から出力される内部電圧ＶINTとがＶR
EF＜ＶINTの初期状態において、信号φ１がトランジス
タT5のしきい値電圧ＶT以下の電圧（以下、低レベルと
称す）から、しきい値電圧ＶTを十分に超える電圧（以
下、高レベルと称す）となり、トランジスタT5が活性化
する（以下、オン状態と称す）と、電圧変換回路は、ア
クティブ状態となり差動増幅回路部（Ｂ）を流れる電流
はI1＜I2となり、差動増幅回路部（Ｂ）の出力電圧ＶOU
Tは上昇し、ＶINTは下降して最終的にＶINTＶREFとな
るべく制御動作を行う。その結果、ＶExTはＶOUTに基づ
くトランジスタT6で、所望の電圧ＶINTまで内部的に降
圧され、内部電圧ＶINTとして駆動対象の内部回路に与
えられる。また初期状態がＶREF＞ＶINTの場合でも、同
様の制御動作を行い、ＶOUTに基づきトランジスタT6で
ＶINTが昇圧され、ＶREFＶINTとなる。
［発明が解決しようとする課題］ 上述した従来の電圧変換回路を用いて、第３図に示す
ように、センスアンプのフリップフロップSA、ビット線
BL、ワード線WL、メモリセルMCを備えた内部回路にＶIN
Tを提供してセンス動作を行わせる。まず、信号φ１を
高レベルにして、電圧変換回路をアクティブ状態にして
ＶINTＶREFとした状態で、センス動作開始信号φSE
（以下、信号φSE）が低レベルから高レベルになると、
ＰチャネルMOSトランジスタＴP及びＮチャネルMOSトラ
ンジスタＴNがオン状態となり、トランジスタＴPを介し
て電圧変換回路が充電すべきビット線の総容量ＣBが見
えてくる。しかしながら、メガビット級の大容量DRAMに
おいては、その総容量が数千PFを超えるため、第５図に
示すようにＶINTが大きくレベル・ダウンを起こし、そ
れに追従する形で、センスアンプのフリップフロップSA
を構成するＰチャネルMOSトランジスタの活性化信号SAP
（以下、信号SAPと称す）もレベルダウンを起こして、
そのレベルダウンが大きく遅れる。その結果、ビット線
の充電と膨大な時間がかかることになり、センス感度の
悪化及びセンススピードの遅れを招くことになるという
問題があった。
ように、センスアンプのフリップフロップSA、ビット線
BL、ワード線WL、メモリセルMCを備えた内部回路にＶIN
Tを提供してセンス動作を行わせる。まず、信号φ１を
高レベルにして、電圧変換回路をアクティブ状態にして
ＶINTＶREFとした状態で、センス動作開始信号φSE
（以下、信号φSE）が低レベルから高レベルになると、
ＰチャネルMOSトランジスタＴP及びＮチャネルMOSトラ
ンジスタＴNがオン状態となり、トランジスタＴPを介し
て電圧変換回路が充電すべきビット線の総容量ＣBが見
えてくる。しかしながら、メガビット級の大容量DRAMに
おいては、その総容量が数千PFを超えるため、第５図に
示すようにＶINTが大きくレベル・ダウンを起こし、そ
れに追従する形で、センスアンプのフリップフロップSA
を構成するＰチャネルMOSトランジスタの活性化信号SAP
（以下、信号SAPと称す）もレベルダウンを起こして、
そのレベルダウンが大きく遅れる。その結果、ビット線
の充電と膨大な時間がかかることになり、センス感度の
悪化及びセンススピードの遅れを招くことになるという
問題があった。
［課題を解決するための手段］ 本発明の電圧変換回路は、外部電源電圧から基準電圧
レベルを作り出す基準電圧発生回路部と、前記基準電圧
レベルと駆動対象の内部回路に供給する内部電圧との差
電圧を検出して増幅する差動増幅回路部と、前記差動増
幅回路部の出力に基づいて前記内部電圧のレベル制御を
行う負荷駆動回路部とを備えた電圧変換回路において、
駆動対象の内部回路がスタンバイ状態であるときには出
力する内部電圧を外部電源電圧レベルに保持し、該内部
回路の活性化に同期して出力する内部電圧を外部電源電
圧より降圧した所定レベルに制御手段を備えたことを特
徴とする。
レベルを作り出す基準電圧発生回路部と、前記基準電圧
レベルと駆動対象の内部回路に供給する内部電圧との差
電圧を検出して増幅する差動増幅回路部と、前記差動増
幅回路部の出力に基づいて前記内部電圧のレベル制御を
行う負荷駆動回路部とを備えた電圧変換回路において、
駆動対象の内部回路がスタンバイ状態であるときには出
力する内部電圧を外部電源電圧レベルに保持し、該内部
回路の活性化に同期して出力する内部電圧を外部電源電
圧より降圧した所定レベルに制御手段を備えたことを特
徴とする。
また、上記発明において、制御手段は、駆動対象の内
部回路がスタンバイ状態であるときには差動増幅回路部
をスタンバイ状態にすると共に負荷駆動回路部で出力す
る内部電圧に外部電源電圧レベルを供給し、該内部回路
の活性化に同期して差動増幅回路部を活性化させると共
に負荷駆動回路部で差動増幅回路部の出力に基づいて内
部電圧を外部電源電圧より降圧した所定レベルにするこ
とを特徴とする。
部回路がスタンバイ状態であるときには差動増幅回路部
をスタンバイ状態にすると共に負荷駆動回路部で出力す
る内部電圧に外部電源電圧レベルを供給し、該内部回路
の活性化に同期して差動増幅回路部を活性化させると共
に負荷駆動回路部で差動増幅回路部の出力に基づいて内
部電圧を外部電源電圧より降圧した所定レベルにするこ
とを特徴とする。
［実施例］ 次に本発明について、第１図，第２図を参照して説明
する。
する。
第１図は本発明の一実施例を示す回路図である。尚、
前述した従来例と同一部分には同一符号を付して重複す
る説明は省略する。
前述した従来例と同一部分には同一符号を付して重複す
る説明は省略する。
本実施例では制御手段としてＮチャネルMOSトランジ
スタT7を備え、そのソース側を接地電位GNDに、そのド
レイン側を差動増幅回路部（Ｂ）の出力ＶOUTに接続
し、そのゲートにインバータINTを通した信号φSEの反
転信号が入力されている。第１図に示す本発明の電圧変
換回路を用いて、第３図に示す内部回路にＶINTを供給
し、センス動作を行わせる。まず、第１図において、信
号φSEが低レベルでは、第３図に示す内部回路はスタン
バイ状態にあり、またＮチャネルMOSトランジスタT5は
オフ状態にあるため、電圧変換回路もスタンバイ状態に
あり、同回路を流れる電流はカットされている。一方、
ＮチャネルMOSトランジスタT7はオン状態でＰチャネルM
OSトランジスタT6もオン状態にあるため、ＶINTはＶExT
に保持されている。この状態から信号φSEが高レベルに
なると、ＮチャネルMOSトランジスタT7はオフ状態、Ｎ
チャネルMOSトランジスタT5はオン状態となり、電圧変
換回路はアクティブ状態となって前述した従来例と同様
の制御動作が始まる。また、これと同時に、内部回路も
活性化してセンス動作が開始され、トランジスタＴPが
オン状態となるため、トランジスタＴPを介して電圧変
換回路が充電すべき総ビット線の大容量が見えてくる。
このため、電圧変換回路の出力電圧ＶINTは、従来例と
同程度のレベルダウンを起こすが、センス動作開始直前
において、ＶINTをＶExTまでレベルアップさせているた
め、センサ動作開始後のＶINTのレベルダウンが信号SAP
のレベルアップに与える影響を極めて小さくすることが
でき、また |VINT−ＶREF｜も小さくなるため、ＶINT
→ＶREFへの収束も速まる。
スタT7を備え、そのソース側を接地電位GNDに、そのド
レイン側を差動増幅回路部（Ｂ）の出力ＶOUTに接続
し、そのゲートにインバータINTを通した信号φSEの反
転信号が入力されている。第１図に示す本発明の電圧変
換回路を用いて、第３図に示す内部回路にＶINTを供給
し、センス動作を行わせる。まず、第１図において、信
号φSEが低レベルでは、第３図に示す内部回路はスタン
バイ状態にあり、またＮチャネルMOSトランジスタT5は
オフ状態にあるため、電圧変換回路もスタンバイ状態に
あり、同回路を流れる電流はカットされている。一方、
ＮチャネルMOSトランジスタT7はオン状態でＰチャネルM
OSトランジスタT6もオン状態にあるため、ＶINTはＶExT
に保持されている。この状態から信号φSEが高レベルに
なると、ＮチャネルMOSトランジスタT7はオフ状態、Ｎ
チャネルMOSトランジスタT5はオン状態となり、電圧変
換回路はアクティブ状態となって前述した従来例と同様
の制御動作が始まる。また、これと同時に、内部回路も
活性化してセンス動作が開始され、トランジスタＴPが
オン状態となるため、トランジスタＴPを介して電圧変
換回路が充電すべき総ビット線の大容量が見えてくる。
このため、電圧変換回路の出力電圧ＶINTは、従来例と
同程度のレベルダウンを起こすが、センス動作開始直前
において、ＶINTをＶExTまでレベルアップさせているた
め、センサ動作開始後のＶINTのレベルダウンが信号SAP
のレベルアップに与える影響を極めて小さくすることが
でき、また |VINT−ＶREF｜も小さくなるため、ＶINT
→ＶREFへの収束も速まる。
これによりセンス感度の悪化及びセンススピードの遅
れを招くことなく、ビット線の充電を高速に行うことが
できる。
れを招くことなく、ビット線の充電を高速に行うことが
できる。
［発明の効果］ 以上説明したように本発明による電圧変換回路は、電
圧変換回路が駆動する内部回路がスタンバイ状態にある
場合、その出力電圧を外部電源電圧に保持し、内部回路
が活性化する時刻に同期させて電圧変換回路をアクティ
ブ状態にする制御手段を具備することにより、電圧変換
回路の出力部に駆動すべき内部回路が接続された場合に
起こる電圧変換回路の出力電圧のレベルダウンの影響を
低減させて安定かつ高速に回路駆動を行うことができる
という効果がある。
圧変換回路が駆動する内部回路がスタンバイ状態にある
場合、その出力電圧を外部電源電圧に保持し、内部回路
が活性化する時刻に同期させて電圧変換回路をアクティ
ブ状態にする制御手段を具備することにより、電圧変換
回路の出力部に駆動すべき内部回路が接続された場合に
起こる電圧変換回路の出力電圧のレベルダウンの影響を
低減させて安定かつ高速に回路駆動を行うことができる
という効果がある。
第１図は本発明の一実施例に係る電圧変換回路の回路
図、第２図はその動作波形図、第３図は駆動対象の内部
回路の回路図、第４図は従来の電圧変換回路の回路図、
第５図はその動作波形図である。 ＶExT……外部電源電圧、 ＶINT……基準電圧発生回路の出力電圧、 ＶOUT……差動増幅回路の出力電圧、 ＶREF……内部電源電圧、 GND……接地電位、 φSE……センス動作開始信号、 SAP……センスアンプのフリップフロップのＰチャネルM
OSトランジスタの活性化信号、 SAN……センスアンプのフリップフロップのＮチャネルM
OSトランジスタの活性化信号、 φ１……電圧変換回路の制御信号、 ＣB……ビット線の容量、 ＣD……メモリセル容量、 I1,I2……トランジスタT1,T2側を流れる電流。
図、第２図はその動作波形図、第３図は駆動対象の内部
回路の回路図、第４図は従来の電圧変換回路の回路図、
第５図はその動作波形図である。 ＶExT……外部電源電圧、 ＶINT……基準電圧発生回路の出力電圧、 ＶOUT……差動増幅回路の出力電圧、 ＶREF……内部電源電圧、 GND……接地電位、 φSE……センス動作開始信号、 SAP……センスアンプのフリップフロップのＰチャネルM
OSトランジスタの活性化信号、 SAN……センスアンプのフリップフロップのＮチャネルM
OSトランジスタの活性化信号、 φ１……電圧変換回路の制御信号、 ＣB……ビット線の容量、 ＣD……メモリセル容量、 I1,I2……トランジスタT1,T2側を流れる電流。
Claims (2)
- 【請求項１】外部電源電圧から基準電圧レベルを作り出
す基準電圧発生回路部と、前記基準電圧レベルと駆動対
象の内部回路に供給する内部電圧との差電圧を検出して
増幅する差動増幅回路部と、前記差動増幅回路部の出力
に基づいて前記内部電圧のレベル制御を行う負荷駆動回
路部とを備えた電圧変換回路において、駆動対象の内部
回路がスタンバイ状態であるときには出力する内部電圧
を外部電源電圧レベルに保持し、該内部回路の活性化に
同期して出力する内部電圧を外部電源電圧より降圧した
所定レベルに制御手段を備えたことを特徴とする電圧変
換回路。 - 【請求項２】制御手段は、駆動対象の内部回路がスタン
バイ状態であるときには差動増幅回路部をスタンバイ状
態にすると共に負荷駆動回路部で出力する内部電圧に外
部電源電圧レベルを供給し、該内部回路の活性化に同期
して差動増幅回路部を活性化させると共に負荷駆動回路
部で差動増幅回路部の出力に基づいて内部電圧を外部電
源電圧より降圧した所定レベルにすることを特徴とする
請求項１に記載の電圧変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2137379A JP2595769B2 (ja) | 1990-05-28 | 1990-05-28 | 電圧変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2137379A JP2595769B2 (ja) | 1990-05-28 | 1990-05-28 | 電圧変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0432088A JPH0432088A (ja) | 1992-02-04 |
| JP2595769B2 true JP2595769B2 (ja) | 1997-04-02 |
Family
ID=15197313
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2137379A Expired - Fee Related JP2595769B2 (ja) | 1990-05-28 | 1990-05-28 | 電圧変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2595769B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3768659B2 (ja) * | 1997-10-17 | 2006-04-19 | 富士通株式会社 | 半導体集積回路装置 |
-
1990
- 1990-05-28 JP JP2137379A patent/JP2595769B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0432088A (ja) | 1992-02-04 |
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|---|---|---|---|
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