JP2003059260A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】内部電源電圧発生回路で発生される内部電源電
圧が供給される内部回路が動作しない期間における消費
電力を極めて少なくすることができ、かつ内部回路が動
作しないモードから動作するモードに移行する際に内部
電源電圧を速やかに所望の値に設定する。 【解決手段】待機用の降圧回路１０、動作用の降圧回路
１１、電圧出力回路１２、電流回路１３、制御信号発生
回路１４及びバイアス電圧発生回路１５とを有し、電圧
出力回路１２は、待機用及び動作用の降圧回路１０、１
１が動作しない動作休止期間に動作して外部電源電圧Ｖ
DDに応じた値の電圧を内部電源電圧のノードに出力し、
電流回路１３は動作休止期間に動作して内部電源電圧の
ノードから微小な電流を流す。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は、外部電源電圧か
らチップ内部で使用される内部電源電圧を発生する内部
電源電圧発生回路を有する半導体集積回路に係り、特に
低消費電力の要求が強い携帯用機器に使用される半導体
メモリなどの半導体集積回路に関する。

【０００２】

【従来の技術】半導体メモリ、なかでもＤＲＡＭ、フラ
ッシュメモリ、ＦｅＲＡＭ（強誘電体メモリ）等の半導
体メモリでは、デバイスの要求から、外部電源電圧とは
異なる種々の内部電源電圧が必要とされている。例え
ば、ＦｅＲＡＭでは、ワード線には外部電源電圧よりも
高い昇圧電圧、周辺回路には周辺回路用の内部電源電
圧、プレート線、ビット線、ダミーセルの参照電圧など
には外部電源電圧よりも低い降圧電圧がそれぞれ必要に
なる。

【０００３】図１５は、ＦｅＲＡＭにおけるセルアレイ
部とセンスアンプ部の構成を示している。このＦｅＲＡ
Ｍに供給される外部電源電圧ＶDDは例えば3.3Ｖである
とする。

【０００４】セルアレイ部ＣＡには、選択トランジスタ
ＳＴ、強誘電体メモリ用のキャパシタＣＣ、ダミーセル
用のキャパシタＤＣ及びダミーセル選択トランジスタＤ
Ｔが設けられている。選択トランジスタＳＴのゲートは
ワード線ＷＬに接続されている。このワード線ＷＬに
は、選択駆動時に例えば4.0Ｖの昇圧電圧ＶPPが供給さ
れる。選択トランジスタＳＴのソース・ドレインの一方
はビット線対ＢＬ、／ＢＬのうち一方のビット線ＢＬに
接続されている。選択トランジスタＳＴのソース・ドレ
インの他方にはキャパシタＣＣの一端が接続されてい
る。キャパシタＣＣの他端はセルプレート線ＰＬに接続
されている。セルプレート線ＰＬにはセルプレート電圧
ＶPLが供給される。このセルプレート電圧ＶPLとして例
えば2.5Ｖの内部降圧電圧ＶINT2が供給される。ダミー
セル用のキャパシタＤＣには例えば1.5Ｖの内部降圧電
圧ＶDCが供給される。

【０００５】センスアンプ部Ｓ／Ａには、２個のＰチャ
ネルＭＯＳトランジスタからなるＰチャネル側センスア
ンプＳ／Ａ−Ｐと、２個のＮチャネルＭＯＳトランジス
タからなるＮチャネル側センスアンプＳ／Ａ−Ｎとが設
けられている。Ｐチャネル側センスアンプＳ／Ａ−Ｐは
制御信号ＳＡＰによって制御される。この制御信号ＳＡ
Ｐは内部降圧電圧ＶINT2を用いて生成される。Ｎチャネ
ル側センスアンプＳ／Ａ−Ｎは制御信号／ＳＡＮによっ
て制御される。この制御信号／ＳＡＮは０Ｖの接地電圧
ＶSSを用いて生成される。ビット線対ＢＬ、／ＢＬとＩ
／Ｏ線対Ｉ／Ｏ、／（Ｉ／Ｏ）との間には、カラム選択
線ＣＳＬの信号で制御される一対のカラム選択用トラン
ジスタＣＳＴが接続されている。なお、ここでは図示し
ないが、ＦｅＲＡＭチップ内部の周辺回路には内部電源
電圧として例えば2.0Ｖの電圧ＶINT1が供給される。

【０００６】図１６は、図１５のＦｅＲＡＭで使用され
る種々の内部電源電圧を外部電源電圧ＶDDから発生する
電源回路の概略的な構成を示している。昇圧回路１１１
は、3.3Ｖの外部電源電圧ＶDDから4.0Ｖの昇圧電圧ＶPP
を発生する。降圧回路１１２は、3.3Ｖの外部電源電圧
ＶDDから2.0Ｖの降圧電圧ＶINT1を発生する。降圧回路
１１３は、3.3Ｖの外部電源電圧ＶDDから2.5Ｖの降圧電
圧ＶINT2を発生する。降圧回路１１４は、3.3Ｖの外部
電源電圧ＶDDから1.5Ｖの降圧電圧ＶDCを発生する。

【０００７】一般にメモリには、待機モードと動作モー
ドの２つの動作モードがある。待機モードはチップイネ
ーブル信号／ＣＥが“Ｈ”の状態で、チップが選択され
ていない状態である。このとき、全ての内部回路の動作
が停止でき、内部電圧を０Ｖの接地電圧にすることがで
きれば、消費電流をゼロにすることができ、理想的な動
作が得られる。

【０００８】しかし、待機モード期間に全ての内部電源
電圧を０Ｖの接地電圧にすると、待機モードから動作モ
ードに移行する際、内部電源電圧を０Ｖから所望の値に
立ち上げる時に、大きな電源線容量や配線抵抗に起因す
る動作遅延などにより、立ち上げに時間がかかり、結果
としてデータの読み出しや書き込み時のアクセス時間を
仕様内に収めることが困難になる。

【０００９】これを回避する一つの方法として、従来か
ら次のような方法が提案されている。すなわち、待機モ
ード期間に内部電源電圧として所望の電圧を負荷キャパ
シタに保持させておく方法である。

【００１０】図１７は、待機モード期間に所望の電圧を
負荷キャパシタに保持させておく方法を採用した従来の
内部電源電圧発生回路の構成を示している。この内部電
源電圧発生回路は、外部電源電圧ＶDDからＶDDよりも低
い内部電源電圧ＶINTを発生するものである。

【００１１】この回路は、高抵抗を使用した消費電流が
少ない抵抗分圧回路を用いて内部電源電圧ＶINTを生成
する待機用の降圧回路１２１と、低抵抗を使用した消費
電流が比較的多い抵抗分圧回路を用いて内部電源電圧Ｖ
INTを生成する動作用の降圧回路１２２とからなる。両
降圧回路１２１、１２２で生成された内部電源電圧ＶIN
Tは負荷キャパシタＣＬを介して内部回路に供給され
る。

【００１２】待機用及び動作用の降圧回路１２１、１２
２は共に同様な回路構成を有する。すなわち、内部電源
電圧ＶINTが一対の抵抗ＲS1とＲS2あるいはＲA1とＲA2
からなる抵抗分圧回路によって分圧され、この分圧され
た電圧がオペアンプ１２３で基準電圧ＶREFと比較増幅
され、このオペアンプ１２３の出力でＰチャネルのＭＯ
Ｓトランジスタ１２４のゲートが制御されることで内部
電源電圧ＶINTが一定値となるようにフィードバック制
御される。なお、ＮＭＯＳトランジスタ１２５は制御信
号ＳWSまたはＳWAによって制御され、このトランジスタ
１２５が導通状態の時に先の抵抗分圧回路による分圧動
作が可能になる。

【００１３】ここで、両降圧回路１２１、１２２におけ
る抵抗分圧回路の抵抗比がＲS2／ＲS1＝ＲA2／ＲA1とな
るように設定しておけば、内部電源電圧ＶINTの値は待
機モード期間と動作モード期間とで等しくなる。抵抗の
絶対値は、ＲS2＞ＲA2、ＲS1＞ＲA1となるように設定す
る。この理由は、動作モード期間では、抵抗ＲA2とＲA2
に流れる電流を比較的大きくとることによって、内部電
源電圧ＶINTによる電流駆動能力を十分に大きく取るた
めと、動作モード期間に外部電源電圧ＶDDが変動した場
合にその変動の影響が内部電源電圧ＶINTに与えられ難
くするためである。

【００１４】動作モード期間では、制御信号ＳWS、ＳWA
が共に“Ｈ”となり、待機用及び動作用の降圧回路１２
１、１２２内のＭＯＳトランジスタ１２４が共に導通す
る。この時、待機用及び動作用の降圧回路１２１、１２
２は共に動作する。待機モード期間では、制御信号ＳWS
が“Ｈ”、ＳWAが“Ｌ”となり、待機用の降圧回路１２
１内のＭＯＳトランジスタ１２４が導通する。この時、
待機用の降圧回路１２１のみが動作する。

【００１５】動作モード期間における内部電源電圧ＶIM
Tの値は下記の式で与えられる。

【００１６】 ＶINT＝［１＋（ＲA2／ＲA1）］・ＶREF……（１） また、待機モード期間における内部電源電圧ＶINTの値
は下記の式で与えられる。

【００１７】 ＶINT＝［１＋（ＲS2／ＲS1）］・ＶREF……（２） ここで、先に述べたように、ＲS2／ＲS1＝ＲA2／ＲA1と
なるように設定されているので、動作モード期間及び待
機モード期間における内部電源電圧ＶINTの値は等しく
なる。

【００１８】動作モードと待機モードのモード切換はチ
ップイネーブル信号／ＣＥに基づいて行われる。すなわ
ち、／ＣＥが“Ｌ”ならば動作モードとなり、制御信号
ＳWS、ＳWAが共に“Ｈ”にされ、動作用の降圧回路１２
２で生成された内部電源電圧ＶINTが内部回路に供給さ
れ、データの読み出しと書き込み動作が行われる。／Ｃ
Ｅが“Ｈ”ならば待機モードとなり、制御信号ＳWSのみ
が“Ｈ”にされ、待機用の降圧回路１２１で生成された
内部電源電圧ＶINTが負荷キャパシタＣＬで保持され
る。

【００１９】このように待機モード期間では、待機用の
降圧回路１２１で生成された内部電源電圧ＶINTが負荷
キャパシタＣＬで保持されているので、この後、チップ
イネーブル信号／ＣＥが“Ｌ”になって動作モードに移
行する際に、内部電源電圧を０Ｖから所望の値に立ち上
げる必要がなくなり、データの読み出しや書き込み時の
アクセス時間を仕様内に収めることが可能になる。

【００２０】図１８は、待機モード期間に所望の電圧を
負荷キャパシタに保持させておく方法を採用した従来の
他の内部電源電圧発生回路の構成を示している。この内
部電源電圧発生回路は、外部電源電圧ＶDDからＶDDより
も高い内部電源電圧ＶPPを発生するものである。

【００２１】この回路は、ＯＲ回路９１と、このＯＲ回
路９１の出力に応じて動作が制御される発振回路（ＯＳ
Ｃ）９２と、この発振回路９２の出力を受けて外部電源
電圧ＶDDよりも高い内部電源電圧ＶPPを出力するチャー
ジポンプ回路（ＣＰ）９３と、内部電源電圧ＶPPの値を
検出して上記発振回路９２の動作を制御する待機用及び
動作用の昇圧制御回路９４、９５とからなる。そして、
チャージポンプ回路９３から出力される内部電源電圧Ｖ
PPが負荷キャパシタＣＬを介して内部回路に供給され
る。

【００２２】上記待機用及び動作用の昇圧制御回路９
４、９５は共に同様な回路構成を有する。すなわち、内
部電源電圧ＶPPが一対の抵抗ＲS1とＲS2あるいはＲA1と
ＲA2からなる抵抗分圧回路１３１によって分圧され、こ
の分圧された電圧がオペアンプ１３２で基準電圧ＶREF
と比較増幅され、オペアンプ１３２の出力がＯＲ回路９
１に供給されることで内部電源電圧ＶPPの値が一定値に
なるようにフィードバック制御される。なお、Ｐチャネ
ルのＭＯＳトランジスタ１３３は制御信号／ＳWSまたは
／ＳWAによって、ＮチャネルのＭＯＳトランジスタ１３
４は制御信号ＳWSまたはＳWAによってそれぞれ導通制御
され、Ｐチャネル及びＮチャネルのＭＯＳトランジスタ
１３３、１３４が共に導通状態の時に先の抵抗分圧回路
１３１による分圧動作が可能になる。

【００２３】ここで、昇圧制御回路９４、９５における
抵抗分圧回路１３１の抵抗比をＲS2／ＲS1＝ＲA2／ＲA1
となるように設定しておけば、内部電源電圧ＶPPの値は
待機モード期間と動作モード期間で等しくなる。抵抗の
絶対値は、ＲS2＞ＲA2、ＲS1＞ＲA1となるように設定す
る。この理由は、動作モード期間では、抵抗ＲA2とＲA1
に流れる電流を比較的大きくとることによって、内部電
源電圧ＶPPによる電流駆動能力を十分に大きく取るため
と、動作モード期間に外部電源電圧ＶDDが変動した場合
にその変動の影響が内部電源電圧ＶPPに与えられ難くす
るためである。

【００２４】動作モード期間では、制御信号／ＳWS、／
ＳWAが共に“Ｌ”かつＳWS、ＳWAが共に“Ｈ”となり、
待機用及び動作用の降圧回路９４、９５内のＭＯＳトラ
ンジスタ１３３と１３４がそれぞれ共に導通する。この
時、待機用及び動作用の昇圧制御回路９４、９５が共に
動作する。待機モード期間では、制御信号／ＳWSが
“Ｌ”、／ＳWAが“Ｈ”、ＳWSが“Ｈ”、ＳWAが“Ｌ”
となり、待機用の昇圧制御回路９４内のＭＯＳトランジ
スタ１３３、１３４が導通する。この時、待機用の降圧
回路９４のみが動作する。

【００２５】動作モード期間における内部電源電圧ＶPP
の値は下記の式で与えられる。

【００２６】 ＶPP＝［１＋（ＲA2／ＲA1）］・ＶREF……（３） また、待機モード期間における内部電源電圧ＶPPの値は
下記の式で与えられる。

【００２７】 ＶPP＝［１＋（ＲS2／ＲS1）］・ＶREF……（４） ここで、先に述べたように、ＲS2／ＲS1＝ＲA2／ＲA1と
なるように設定されているので、動作モード期間及び待
機モード期間における内部電源電圧ＶPPの値は等しくな
る。

【００２８】この場合、例えば、ＲS2が2.75（ＭΩ）、
ＲS1が1.25（ＭΩ）、ＲA2が2.75（ＫΩ）、ＲA1が1.25
（ＫΩ）、ＶREFが1.25（Ｖ）にそれぞれ設定されてい
ると、内部電源電圧ＶPPの値は4.0（Ｖ）となる。な
お、1.25Ｖの基準電圧ＶREFの値は、バンドギャップ型
基準電圧発生回路で得られる典型的な電圧である。

【００２９】この場合にも、動作モードと待機モードの
モード切換はチップイネーブル信号／ＣＥに基づいて行
われる。そして、／ＣＥが“Ｈ”ならば待機モードとな
り、待機用の昇圧制御回路９４のみが動作することによ
って生成された内部電源電圧ＶPPが負荷キャパシタＣＬ
で保持される。

【００３０】待機モード期間では、待機用の昇圧制御回
路９４が動作することによって生成された内部電源電圧
ＶPPが負荷キャパシタＣＬで保持されているので、この
後、チップイネーブル信号／ＣＥが“Ｌ”になって動作
モードに移行する際に、内部電源電圧を０Ｖから所望の
値に立ち上げる必要がなくなり、データの読み出しや書
き込み時のアクセス時間を仕様内に収めることが可能に
なる。

【００３１】ところで、図１７及び図１８に示した従来
の内部電源電圧発生回路では、待機モード期間における
内部電源電圧の検知は、オペアンプ１３２と抵抗分圧回
路１３１とを組み合わせた回路で行われている。そこ
で、オペアンプに流れる電流を極力少なくしたり、高抵
抗を用いた抵抗分圧回路を使用するが、それでもわずか
にＤＣ電流が流れる。さらに内部電源電圧が所望の値か
ら低下した場合、待機用の降圧回路や昇圧制御回路を動
作させ、所望の電圧に充電することが必要となるため、
待機用の降圧回路や昇圧制御回路でＡＣ電流が発生す
る。

【００３２】このように従来の内部電源電圧発生回路を
有する半導体集積回路では、待機モード期間では、待機
用の低消費電流の回路を動作させて内部電源電圧を生成
しているが、それでもＤＣ電流やＡＣ電流が流れ、待機
モード期間における消費電流をゼロ近くに押さえること
が困難となっている。

【００３３】

【発明が解決しようとする課題】この発明は上記のよう
な事情を考慮してなされたものであり、その目的は、内
部電源電圧発生回路を有し、この内部電源電圧発生回路
で発生される内部電源電圧が供給される内部回路が動作
しない期間における消費電力を極めて少なくすることが
でき、かつ内部回路が動作しないモードから動作するモ
ードに移行する際に内部電源電圧を速やかに所望の値に
設定することができる半導体集積回路を提供することで
ある。

【００３４】

【課題を解決するための手段】この発明の半導体集積回
路は、動作休止モードを有する内部回路に供給される内
部電源電圧のノードと、上記内部回路の動作休止モード
期間に、外部電源電圧に応じた第１の電圧を上記内部電
源電圧のノードに出力する電圧出力回路と、上記内部回
路の動作休止モード期間に、上記内部電源電圧のノード
から電流を流す電流回路とを具備したことを特徴とす
る。

【００３５】この発明の半導体集積回路は、動作休止モ
ードを有する内部回路に供給される内部電源電圧のノー
ドと、上記内部回路の動作休止モード期間に、上記内部
電源電圧のノードから電流を流す電流回路とを具備した
ことを特徴とする。

【００３６】この発明の半導体集積回路は、動作モー
ド、待機モード及び動作休止モードを有する内部回路に
供給される内部電源電圧のノードと、上記内部回路の動
作モード期間に、外部電源電圧から第１の電圧を発生
し、この第１の電圧を上記内部電源電圧のノードに出力
する第１の内部電源電圧発生回路と、上記内部回路の待
機モード期間に、外部電源電圧から第２の電圧を発生
し、この第２の電圧を上記内部電源電圧のノードに出力
する上記第１の内部電源電圧発生回路よりも消費電流が
少ない第２の内部電源電圧発生回路と、上記内部回路の
動作休止モード期間に、外部電源電圧に応じた第３の電
圧を上記内部電源電圧のノードに出力する電圧出力回路
と、上記内部回路の動作休止モード期間に、上記内部電
源電圧のノードから電流を流す電流回路とを具備したこ
とを特徴とする。

【００３７】この発明の半導体集積回路は、動作モー
ド、待機モード及び動作休止モードを有する内部回路に
供給される内部電源電圧のノードと、上記内部回路の動
作モード期間に、外部電源電圧から第１の電圧を発生
し、この第１の電圧を上記内部電源電圧のノードに出力
する第１の内部電源電圧発生回路と、上記内部回路の待
機モード期間に、外部電源電圧から第２の電圧を発生
し、この第２の電圧を上記内部電源電圧のノードに出力
する上記第１の内部電源電圧発生回路よりも消費電流が
少ない第２の内部電源電圧発生回路と、上記内部回路の
動作休止モード期間に、上記内部電源電圧のノードから
電流を流す電流回路とを具備したことを特徴とする。

【００３８】この発明の半導体集積回路は、動作モー
ド、待機モード及び動作休止モードを有する内部回路に
供給される内部電源電圧のノードと、第１の出力ノー
ド、この第１の出力ノードにおける出力電圧を分圧する
第１の抵抗分圧回路、この第１の抵抗分圧回路で得られ
る分圧電圧を第１の基準電圧と比較しその大小関係に応
じて第１の制御信号を出力する第１の電圧比較回路、上
記第１の制御信号によってゲート制御される第１の降圧
電圧出力用トランジスタ、この第１の降圧電源電圧出力
用トランジスタに流れる電流に比例した電圧がゲートに
供給されて外部電源電圧から第１の電圧を発生する第１
の内部電源電圧出力用トランジスタを有し、上記内部回
路の動作モード期間に、上記第１の電圧を上記内部電源
電圧のノードに出力する第１の内部電源電圧発生回路
と、第２の出力ノード、この第２の出力ノードにおける
出力電圧を分圧する第２の抵抗分圧回路、この第２の抵
抗分圧回路で得られる分圧電圧を第２の基準電圧と比較
しその大小関係に応じて第２の制御信号を出力する第２
の電圧比較回路、上記第２の制御信号によってゲート制
御される第２の降圧電圧出力用トランジスタ、この第２
の降圧電源電圧出力用トランジスタに流れる電流に比例
した電圧がゲートに供給されて外部電源電圧から第２の
電圧を発生する第２の内部電源電圧出力用トランジスタ
を有し、上記内部回路の待機モード期間に、上記第２の
電圧を上記内部電源電圧のノードに出力する第２の内部
電源電圧発生回路と、上記内部回路の動作休止モード期
間に、外部電源電圧から生成された第３の電圧を上記内
部電源電圧のノードに出力する電圧出力回路と、少なく
とも上記内部回路の動作休止モード期間に、上記内部電
源電圧のノードから電流を流す電流回路とを具備したこ
とを特徴とする。

【００３９】この発明の半導体集積回路は、動作モー
ド、待機モード及び動作休止モードを有する内部回路に
供給される内部電源電圧のノードと、制御信号に応じて
動作が制御され、外部電源電圧を昇圧して上記内部電源
電圧のノードに出力する電圧昇圧回路と、上記内部回路
の動作モード期間に、上記内部電源電圧のノードの電圧
を検出し、この検出結果に応じて上記制御信号を発生
し、上記電圧昇圧回路に供給する第１の昇圧制御回路
と、上記内部回路の待機モード期間に、上記内部電源電
圧のノードの電圧を検出し、この検出結果に応じて上記
制御信号を発生し、上記電圧昇圧回路に供給する上記第
１の昇圧制御回路よりも消費電流が少ない第２の昇圧制
御回路と、上記内部回路の動作休止モード期間に、外部
電源電圧から生成された第１の電圧を上記内部電源電圧
のノードに出力する電圧出力回路と、上記内部回路の動
作休止モード期間に、上記内部電源電圧のノードから電
流を流す電流回路とを具備したことを特徴とする。

【００４０】

【発明の実施の形態】以下、図面を参照してこの発明の
実施の形態を詳細に説明する。

【００４１】＜第１の実施の形態＞図１は、この発明の
第１の実施の形態に係る半導体集積回路に設けられた内
部電源電圧発生回路の構成を示している。この内部電源
電圧発生回路は、外部電源電圧ＶDDからＶDDよりも低い
内部電源電圧ＶINTを発生する。

【００４２】この内部電源電圧発生回路には、待機用の
降圧回路１０、動作用の降圧回路１１、電圧出力回路１
２、電流回路１３、制御信号発生回路１４及びバイアス
電圧発生回路１５とが設けられている。

【００４３】待機用の降圧回路１０は、高抵抗を使用し
た消費電流が少ない抵抗分圧回路を用いて内部電源電圧
ＶINTを生成する。動作用の降圧回路１１は、低抵抗を
使用した消費電流が比較的多い抵抗分圧回路を用いて内
部電源電圧ＶINTを生成する。そして、上記両降圧回路
１０、１１で生成された内部電源電圧ＶINTは負荷キャ
パシタＣＬを介して内部回路に供給される。電圧出力回
路１２は、内部電源電圧ＶINTが供給される図示しない
内部回路が動作を休止する動作休止モード期間に動作
し、内部電源電圧ＶINTのノードに所定の電圧を出力す
る。電流回路１３は、内部回路の動作休止モード期間に
動作し、内部電源電圧ＶINTのノードから微少な電流を
流して、動作休止モード期間に内部電源電圧ＶINTのノ
ードの電圧を安定化させる。

【００４４】上記待機用及び動作用の降圧回路１０、１
１は共に同様な回路構成を有する。すなわち、外部電源
電圧ＶDDのノードには降圧用のＰチャネルＭＯＳトラン
ジスタ２１のソースが接続されている。上記トランジス
タ２１のドレインには、動作制御用のＰチャネルＭＯＳ
トランジスタ２２のソースが接続されている。また、上
記トランジスタ２２のドレインには、一対の抵抗ＲS1と
ＲS2あるいはＲA1とＲA2からなる抵抗分圧回路２３の一
端が接続されている。上記抵抗分圧回路２３の他端に
は、動作制御用のＮチャネルＭＯＳトランジスタ２４の
ドレインが接続されている。上記トランジスタ２４のソ
ースは０Ｖの接地電圧のノードに接続されている。

【００４５】上記抵抗分圧回路２３の各一対の抵抗ＲS1
とＲS2あるいはＲA1とＲA2の直列接続ノードＴＳあるい
はＴＡで得られる分圧電圧は、オペアンプ２５の非反転
入力端子（＋）に供給される。上記オペアンプ２５の反
転入力端子（−）には基準電圧ＶREFが供給される。

【００４６】待機用の降圧回路１０では、トランジスタ
２２のゲートに制御信号／ＳWSが、トランジスタ２４の
ゲートには制御信号ＳWSがそれそれ供給される。動作用
の降圧回路１１では、トランジスタ２２のゲートに制御
信号／ＳWAが、トランジスタ２４のゲートには制御信号
ＳWAがそれぞれ供給される。

【００４７】電圧出力回路１２は、外部電源電圧ＶDDの
ノードにソースが接続され、ゲートに制御信号／ＤＳＴ
が供給されるＰチャネルのＭＯＳトランジスタ２７と、
このトランジスタ２７のドレインにソース、ドレインの
一方とゲートとが接続され、０Ｖ近傍の閾値電圧を有す
るＩ（イントリンシック：Intrinsic）型のＮチャネル
ＭＯＳトランジスタ２８と、このトランジスタ２８のソ
ース、ドレインの他方にドレインとゲートとが接続され
たＥ（エンハンスメント）型でＮチャネルのＭＯＳトラ
ンジスタ２９とから構成されており、上記トランジスタ
２９のソースは内部電源電圧ＶINTのノードに接続され
ている。

【００４８】なお、内部電源電圧ＶINTが供給される図
示しない内部回路は、通常の動作が行われる動作モー
ド、動作が行われない待機モードの他に、待機状態が長
期間に渡って継続するような動作休止モードの３つの動
作モードを有しているものとする。

【００４９】電流回路１３は、ドレインが内部電源電圧
ＶINTのノードに接続され、ゲートに制御信号ＤＳＴが
供給されるＮチャネルのＭＯＳトランジスタ３０と、こ
のトランジスタ３０のソースと０Ｖの接地電圧のノード
との間にドレイン、ソース間が直列に挿入され、各ゲー
トにバイアス電圧ＶBIASがそれぞれ供給されるｎ個（ｎ
は少なくとも２）のＮチャネルのＭＯＳトランジスタ３
１とから構成されている。

【００５０】制御信号発生回路１４は、チップイネーブ
ル信号／ＣＥから上記制御信号ＳWS、／ＳWS、ＳWA、／
ＳWA及びＤＳＴ、／ＤＳＴを発生する。また、バイアス
電圧発生回路１５は、外部電源電圧ＶDDから一定値のバ
イアス電圧ＶBIASを発生する。

【００５１】なお、上記両降圧回路１０、１１における
抵抗分圧回路２３の抵抗比は、ＲS2／ＲS1＝ＲA2／ＲA1
となるように設定されている。また、抵抗の絶対値は、
ＲS2＞ＲA2、ＲS1＞ＲA1の関係を満たすように設定され
ている。この理由は、動作モード期間では、抵抗ＲA2と
ＲA1に流れる電流を比較的大きくとることによって、内
部電源電圧ＶINTによる電流駆動能力を十分に大きく取
るためと、動作モード期間に外部電源電圧ＶDDが変動し
た場合にその変動の影響が内部電源電圧ＶINTに与えら
れ難くするためである。なお、特に型を示していないＭ
ＯＳトランジスタは全てＥ型であるとする。

【００５２】次に、上記構成でなる回路の動作を説明す
る。

【００５３】まず、動作モード期間では、制御信号ＳW
S、ＳWAが共に“Ｈ”、／ＳWS、／ＳWAが共に“Ｌ”と
なり、待機用及び動作用の降圧回路１０、１１内のＭＯ
Ｓトランジスタ２２、２４がそれぞれ共に導通する。こ
の時、待機用及び動作用の降圧回路１０、１１が共に動
作する。

【００５４】待機用及び動作用の降圧回路１０、１１が
動作すると、内部電源電圧ＶINTが一対の抵抗ＲS1とＲS
2あるいはＲA1とＲA2からなる抵抗分圧回路２３によっ
て分圧され、この分圧された電圧がオペアンプ２５で基
準電圧ＶREFと比較増幅され、このオペアンプ２５の出
力でＰチャネルのＭＯＳトランジスタ２１のゲートが制
御されることで内部電源電圧ＶINTが一定値になるよう
にフィードバック制御される。

【００５５】待機モード期間では、制御信号ＳWSが
“Ｈ”、／ＳWSが“Ｌ”でＳWAが“Ｌ”、／ＳWAが
“Ｈ”となり、待機用の降圧回路１０内のＭＯＳトラン
ジスタ２２、２４が導通する。この時、待機用の降圧回
路１０のみが動作する。

【００５６】ここで、先の動作モード期間における内部
電源電圧ＶINTの値は下記の式で与えられる。

【００５７】 ＶINT＝［１＋（ＲA2／ＲA1）］・ＶREF……（５） また、待機モード期間における内部電源電圧ＶINTの値
は下記の式で与えられる。

【００５８】 ＶINT＝［１＋（ＲS2／ＲS1）］・ＶREF……（６） ここで、先に述べたように、ＲS2／ＲS1＝ＲA2／ＲA1と
なるように設定されているので、動作モード期間及び待
機モード期間における内部電源電圧ＶINTの値は等しく
なる。

【００５９】例えば、ＲS2、ＲS2が共に1.25（ＭΩ）、
ＲA2、ＲA1が共に1.75（ＫΩ）、ＶREFが1.25（Ｖ）に
それぞれ設定されていると、内部電源電圧ＶINTとして
2.5（Ｖ）の電圧が得られる。なお、1.25Ｖの基準電圧
ＶREFの値は、バンドギャップ型基準電圧発生回路で得
られる典型的な電圧である。

【００６０】動作モードと待機モードのモード切換はチ
ップイネーブル信号／ＣＥに基づいて行われる。すなわ
ち、／ＣＥが“Ｌ”ならば動作モードとなり、制御信号
発生回路１４から出力される制御信号ＳWS、ＳWAが共に
“Ｈ”、／ＳWS、／ＳWAが共に“Ｌ”とされ、動作用の
降圧回路１１で生成された内部電源電圧ＶINTが内部回
路に供給され、データの読み出しと書き込み動作が行わ
れる。／ＣＥが“Ｈ”ならば待機モードとなり、制御信
号発生回路１４から出力される制御信号ＳWS、／ＳWSが
“Ｈ”、“Ｌ”、ＳWA、／ＳWAが“Ｌ”、“Ｈ”にさ
れ、待機用の降圧回路１０で生成された内部電源電圧Ｖ
INTが負荷キャパシタＣＬで保持される。

【００６１】ところで、上記動作休止モードは待機モー
ドよりも低消費電力のモードであり、この動作休止モー
ド期間では、制御信号発生回路１４から出力される制御
信号ＳWS、ＳWAが共に“Ｌ”に、／ＳWS、／ＳWAが共に
“Ｈ”にされる。この期間では、待機用及び動作用の降
圧回路１０、１１は共に動作しない。すなわち、待機用
及び動作用の降圧回路１０、１１内の抵抗分圧回路２３
には電流が流れず、待機用及び動作用の降圧回路１０、
１１における消費電力はほぼゼロの状態になる。

【００６２】一方、この動作休止モード期間に、内部電
源電圧ＶINTのノードに対し、電圧出力回路１２から電
圧が供給される。すなわち、この期間、制御信号発生回
路１４から出力される制御信号ＤＳＴが“Ｈ”に、／Ｄ
ＳＴが“Ｌ”になる。制御信号／ＤＳＴが“Ｌ”になる
と、電圧出力回路１２内のＰチャネルのトランジスタ２
７が導通し、トランジスタ２８、２９に電流が流れて、
内部電源電圧ＶINTのノードには外部電源電圧ＶDDに応
じた値の電圧が出力される。この出力電圧をＶOUTとす
ると、ＶOUTは次の式で与えられる。

【００６３】 ＶOUT＝ＶDD−ＶTHI（ＶOUT）−ＶTHE（ＶOUT）……（７） ここで、ＶTHI（ＶOUT）は電圧ＶOUT分の基板バイアス
効果があるときのＩ型のトランジスタ２８の閾値電圧で
あり、ＶTHE（ＶOUT）は同じく電圧ＶOUT分の基板バイ
アス効果があるときのＥ型のトランジスタ２９の閾値電
圧である。例えば、ＶDD＝3.3Ｖ、ＶTHI（ＶOUT）＝0.3
Ｖ、ＶTHE（ＶOUT）＝1.0Ｖとすると、ＶOUTは3.3Ｖ−
0.3Ｖ−1.0Ｖ＝2.0Ｖとなる。

【００６４】すなわち、動作休止モード期間では電圧出
力回路１２が動作し、この電圧出力回路１２から出力さ
れる例えば2.0Ｖの電圧ＶOUTが内部電源電圧ＶINTのノ
ードに供給される。ここで、上記電圧ＶOUTの値は外部
電源電圧ＶDDの値及びトランジスタ２８、２９の閾値電
圧に依存して変動する。しかし、電圧出力回路１２に
は、待機用及び動作用の降圧回路１０、１１などのよう
に、ある程度の電力を消費するフィードバック回路は設
けられておらず、３個のトランジスタ（２７、２８、２
９）を直列に介して外部電源電圧ＶDDから出力電圧ＶOU
Tが取り出されるので、電圧出力回路１２を介して外部
電源電圧ＶDDから流れ出る貫通電流はゼロとなる。

【００６５】なお、動作休止モード期間に電圧出力回路
１２から出力される電圧ＶOUTの値は上記した2.0Ｖに限
定されるものではなく、2.0Ｖ以外の所望する値に設定
することができる。2.0Ｖ以外の所望値に設定するため
には、電圧出力回路１２内で、外部電源電圧ＶDDのノー
ドと内部電源電圧ＶINTのノードとの間に接続されてい
るトランジスタ２８や２９の数を増減したり、トランジ
スタ２８、２９の閾値電圧を変えることで実現できる。
また、トランジスタ２８、２９の代わりに、直列接続さ
れた複数個のダイオードを用いて電圧出力回路１２を構
成してもよい。

【００６６】ところで、電圧出力回路１２内のトランジ
スタ２８、２９としてＮチャネルのものを用いると、サ
ブスレッショルド領域で動作しているトランジスタは完
全にはオフ状態でないため、内部電源電圧ＶINTのノー
ドから負荷電流が全く流れないと、内部電源電圧ＶINT
のノードの電圧が時間と共に順次上昇するような現象が
起こる。

【００６７】図２は、ＮチャネルのＭＯＳトランジスタ
ＱＮのソースに負荷抵抗Ｒを接続した回路を示してお
り、図３は、図２の回路において、トランジスタＱＮの
ドレインに3.3Ｖ、ゲートに2.6Ｖの電圧をそれぞれ供給
した時の出力電圧ＶOUTと、トランジスタＱＮの単位ゲ
ート幅当りの負荷電流ＩLとの関係を示している。

【００６８】図３からわかるように、Ｎチャネルトラン
ジスタを介して電圧ＶOUTを出力する際に、この電圧ＶO
UTのノードから微小な負荷電流ＩLを流すことにより、
電圧ＶOUTの値をある値に設定できる。図３の例では、
負荷電流ＩLの値を100ｎＡとすることにより、電圧ＶOU
Tの値を2.0Ｖに設定することができる。

【００６９】図１の回路では電流回路１３を設け、この
電流回路１３を介して内部電源電圧ＶINTのノードから
微小な電流を流すことによって、動作休止モード期間に
おける内部電源電圧ＶINTのノードの電圧を安定化させ
ている。この電流回路１３を介して流れる負荷電流の値
は、大きすぎるとチップ全体の消費電流が増え、消費電
流がほぼゼロという休止モードの目的にそぐわなくな
る。従って、待機モード期間に降圧回路１０で消費され
る電流よりも少なくする必要がある。

【００７０】本例では、動作休止モード期間に、制御信
号発生回路１４から出力される制御信号ＤＳＴが“Ｈ”
となり、電流回路１３内のトランジスタ３０が導通す
る。電流回路１３内で直列接続されているｎ個のトラン
ジスタ３１の各ゲートにはバイアス電圧ＶBIASが供給さ
れる。ここでバイアス電圧ＶBIASが供給された際に１個
のトランジスタ３１にＩBの電流が流れるとすると、直
列接続されたｎ個のトランジスタ全体では（ＩB／ｎ）
の電流が流れる。例えばＩBの値が0.1μＡで、ｎが100
であると、電流回路１３には１ｐＡという微小な負荷電
流が流れる。この微小な負荷電流によって、動作休止モ
ード期間における内部電源電圧ＶINTのノードの電圧の
安定化が図られる。

【００７１】しかも、電流回路１３に流れる電流は微少
なので、この電流回路１３を構成する各トランジスタと
して小さな面積のものを用いることができ、電流回路１
３自体を比較的小面積で実現することができる。

【００７２】このように、この実施の形態の内部電源電
圧発生回路では、動作休止モード期間に内部電源電圧Ｖ
INTのノードを所定の電圧に設定する際の消費電力を極
めて少なくすることができる。そして、次に動作モード
に移行する際は、内部電源電圧ＶINTのノートが０Ｖ以
上のある電圧に設定されているので、動作休止モードか
ら動作モードに移行する際に内部電源電圧ＶINTを速や
かに所望の値に設定することができる。

【００７３】図４は、図１中のバイアス電圧発生回路１
５の具体的な回路構成の一例を示している。この回路は
ダイオードと抵抗などを用いた良く知られているもので
あり、ダイオード４１の順方向電圧ＶBを抵抗４２の値
で割った電流ＩBがダイオード４１と抵抗４２とに流
れ、この電流ＩBをＰチャネルのＭＯＳトランジスタ４
３、４４、４５からなるカレントミラー回路で受けて、
ＮチャネルのＭＯＳトランジスタ４６に流すことで、ト
ランジスタ４６のドレインから電流ＩBに応じたバイア
ス電圧ＶBIASが出力される。

【００７４】ここで、例えばダイオード４１の順方向電
圧ＶBを0.7（Ｖ）、抵抗４２の値を７（ＭΩ）とする
と、電流ＩBの値は0.1μＡとなる。そして、この電流Ｉ
Bが流れることによって生じるＮチャネルのＭＯＳトラ
ンジスタ４６のドレインに得られるバイアス電圧ＶBIAS
を、他のＮチャネルのＭＯＳトランジスタのゲートに供
給すれば、ミラー効果によってそのＮチャネルのＭＯＳ
トランジスタにも電流ＩBが流れる。

【００７５】図５（ａ）は、図４の回路で発生されたバ
イアス電圧ＶBIASを１個のＮチャネルのＭＯＳトランジ
スタのゲートに供給するようにしたものであり、このト
ランジスタには電流ＩBが流れる。

【００７６】図５（ｂ）は、直列接続されたｎ個のＮチ
ャネルのＭＯＳトランジスタの各ゲートに、図４の回路
で発生されたバイアス電圧ＶBIASを供給するようにした
ものであり、図１中の電流回路１３に対応している。こ
の場合には、先に説明したように直列接続されたｎ個の
トランジスタには（ＩB／ｎ）の電流が流れる。

【００７７】図５（ｃ）は、並列接続されたｎ個のＮチ
ャネルのＭＯＳトランジスタの各ゲートに、図４の回路
で発生されたバイアス電圧ＶBIASを供給するようにした
ものであり、この場合には並列接続されたｎ個のトラン
ジスタ全体でｎ・ＩBの電流が流れる。

【００７８】すなわち、図１中の電流回路１３では、図
５（ｂ）に示すようにｎ個のＮチャネルのＭＯＳトラン
ジスタを直列接続し、直列接続されたＮチャネルのＭＯ
Ｓトランジスタの数を変えることで任意の値の負荷電流
を流すことができる。また、ＮチャネルのＭＯＳトラン
ジスタを直列接続するばかりではなく、図５（ｃ）に示
すように並列接続することよっても電流回路１３を構成
することができる。ｎ個のトランジスタを並列接続する
場合には、並列接続されるトランジスタの数を変えるこ
とで任意の値の負荷電流を流すことができる。また、図
５（ａ）に示すように１個のＮチャネルのＭＯＳトラン
ジスタを使用してもよい。

【００７９】図６は、図１中の制御信号発生回路１４の
具体的な回路構成の一例を示し、図７はその信号波形図
を示している。

【００８０】図６の回路では、チップイネーブル信号／
ＣＥが反転回路５１で反転されることにより制御信号Ｓ
WAが得られる。さらに、反転回路５１の出力が反転回路
５２で反転されることにより制御信号／ＳWAが得られ
る。反転回路５１の出力は反転回路５３を介してＮＡＮ
Ｄ回路５４の一方入力端子に供給される。このＮＡＮＤ
回路５４の他方入力端子には後述する制御信号／ＤＳＴ
が供給される。上記ＮＡＮＤ回路５４の出力が反転回路
５５で反転されることにより制御信号ＳWSが得られる。
さらに、反転回路５５の出力が反転回路５６で反転され
ることにより制御信号／ＳWSが得られる。

【００８１】上記反転回路５５の出力はさらに遅延回路
５７に供給されると共にＮＡＮＤ回路５８の一方入力端
子に供給される。遅延回路５７は、抵抗と容量及び反転
回路などを用いて構成され、反転回路５５の出力をτの
時間だけ遅延するものであり、その遅延出力は上記ＮＡ
ＮＤ回路５８の他方入力端子に供給される。そして、上
記ＮＡＮＤ回路５８から制御信号ＤＳＴが得られると共
に、このＮＡＮＤ回路５８の出力が反転回路５９で反転
されることにより制御信号／ＤＳＴが得られる。

【００８２】図６に示すような構成の制御信号発生回路
において、チップイネーブル信号／ＣＥが“Ｌ”になる
と動作モードとなり、制御信号ＳWAが“Ｈ”、／ＳWAが
“Ｌ”となる。また、／ＣＥが“Ｈ”になると待機モー
ドとなり、制御信号ＳWSが“Ｈ”、／ＳWSが“Ｌ”とな
る。すなわち、この例では、動作モード期間には動作用
の降圧回路１０のみが動作し、待機モード期間には待機
用の降圧回路１１が動作するような制御信号ＳWA、／Ｓ
WA及びＳWS、／ＳWSが出力される。

【００８３】待機モード期間が遅延回路５７における遅
延時間τ以上継続した場合には動作休止モードとなる。
すなわち、反転回路５５の出力として得られる制御信号
ＳWAがτの時間以上“Ｈ”を維持すると、ＮＡＮＤ回路
５８の出力が“Ｌ”となり、制御信号ＤＳＴが“Ｈ”、
／ＤＳＴが“Ｌ”となり、図１中の電圧出力回路１２及
び電流回路１３がそれぞれ動作する。すなわち、待機モ
ード期間が長時間続くと自動的に動作休止モード期間に
入り、消費電流の極めて少ない電圧出力回路１２から出
力される電圧が内部電源電圧ノードに供給される。

【００８４】一方、動作休止モード期間に入り、制御信
号／ＤＳＴが“Ｌ”になると、制御信号ＳWSが“Ｌ”、
／ＳWSが“Ｈ”になり、図１中の待機用の降圧回路１０
は動作しなくなる。なお、／ＣＥが“Ｈ”になった後
は、制御信号ＳWAが“Ｌ”、／ＳWAが“Ｈ”になり、図
１中の動作用の降圧回路１１も動作しなくなるので、動
作休止モード期間では消費電流が極めて少なくなる。

【００８５】なお、図７において、ｔ０，ｔ２，ｔ４，
ｔ７の各期間が待機モード期間であり、ｔ１，ｔ３，ｔ
６，ｔ８の各期間が動作モード期間であり、ｔ５の期間
が動作休止モード期間である。

【００８６】図８は、図１中の制御信号発生回路１４の
具体的な回路構成の他の例を示し、図９はその信号波形
図を示している。

【００８７】図８の回路では、チップイネーブル信号／
ＣＥと共に制御信号ＤＳＴも外部から入力される。チッ
プイネーブル信号／ＣＥが反転回路６１で反転されるこ
とにより制御信号ＳWAが得られる。さらに、反転回路６
１の出力が反転回路６２で反転されることにより制御信
号／ＳWAが得られる。反転回路６１の出力は反転回路６
３を介してＮＡＮＤ回路６４の一方入力端子に供給され
る。

【００８８】一方、制御信号ＤＳＴが２段の反転回路６
５、６６で順次反転されることにより内部の制御信号Ｄ
ＳＴが得られる。さらに、反転回路６６の出力が反転回
路６７で反転されることにより制御信号／ＤＳＴが得ら
れる。また、制御信号／ＤＳＴは上記ＮＡＮＤ回路６４
の他方入力端子に供給される。このＮＡＮＤ回路６４の
出力が反転回路６８で反転されることにより制御信号Ｓ
WSが得られる。さらに、反転回路６８の出力が反転回路
６９で反転されることにより制御信号／ＳWSが得られ
る。

【００８９】図８に示すような構成の制御信号発生回路
において、チップイネーブル信号／ＣＥが“Ｌ”になる
と動作モードとなり、制御信号ＳWAが“Ｈ”、／ＳWAが
“Ｌ”となる。また、／ＣＥが“Ｈ”になると待機モー
ドとなり、制御信号ＳWAが“Ｌ”、／ＳWAが“Ｈ”とな
る。すなわち、この例でも、動作モード期間には動作用
の降圧回路１０のみが動作し、待機モード期間には待機
用の降圧回路１１が動作するような制御信号ＳWA、／Ｓ
WA及びＳWS、／ＳWSが出力される。

【００９０】制御信号ＤＳＴはチップを動作休止モード
に設定するための信号であり、チップを動作休止モード
に設定しない期間ではＤＳＴが“Ｌ”となり、この期間
では反転回路６７の出力として得られる制御信号／ＤＳ
Ｔが“Ｈ”となる。／ＤＳＴが“Ｈ”の時に、／ＣＥが
“Ｌ”になると制御信号ＳWSが“Ｌ”、／ＳWSが“Ｈ”
となり、／ＣＥが“Ｈ”になると制御信号ＳWSが
“Ｈ”、／ＳWSが“Ｌ”となる。

【００９１】チップを動作休止モードに設定する時、外
部から制御信号ＤＳＴが“Ｈ”にされる。この後、内部
の制御信号ＤＳＴが“Ｈ”、制御信号／ＤＳＴが“Ｌ”
となり、図１中の電圧出力回路１２及び電流回路１３が
動作する。すなわち、外部からの制御信号ＤＳＴに基づ
いて動作休止モード期間に入り、消費電流の極めて少な
い電圧出力回路１２から出力される電圧が内部電源電圧
のノードに供給される。

【００９２】一方、動作休止モード期間に入ると、制御
信号ＳWSが“Ｌ”、／ＳWSが“Ｈ”になり、図１中の待
機用の降圧回路１０は動作しなくなる。なお、／ＣＥが
“Ｈ”になった後に、制御信号ＳWAが“Ｌ”、／ＳWAが
“Ｈ”になり、図１中の動作用の降圧回路１１も動作し
ないので、動作休止モード期間では消費電流が極めて少
なくなる。

【００９３】なお、図９において、ｔ０，ｔ２，ｔ４，
ｔ７の各期間が待機モード期間であり、ｔ１，ｔ３，ｔ
６，ｔ８の各期間が動作モード期間であり、ｔ５の期間
が動作休止モード期間である。

【００９４】図１０は、図１中の制御信号発生回路１４
の具体的な回路構成のさらに他の例を示し、図１１はそ
の信号波形図を示している。

【００９５】図１０の回路では、外部電源電圧ＶDDの値
がある一定値よりも低下した場合に動作休止モードに入
る。

【００９６】すなわち、チップイネーブル信号／ＣＥが
反転回路７１で反転されることにより制御信号ＳWAが得
られる。さらに、反転回路７１の出力が反転回路７２で
反転されることにより制御信号／ＳWAが得られる。反転
回路７１の出力は反転回路７３を介してＮＡＮＤ回路７
４の一方入力端子に供給される。

【００９７】一方、外部電源電圧ＶDDのノードと接地電
圧ＶSSのノードとの間には、ＶDDを分圧するための一対
の抵抗Ｒ10とＲ20からなる抵抗分圧回路７５が接続され
ている。この抵抗分圧回路７５で得られた分圧電圧は反
転回路７６に供給され、この反転回路７６から制御信号
ＤＳＴが出力される。さらに、反転回路７６の出力が反
転回路７７６で反転されることにより制御信号／ＤＳＴ
が得られる。また、制御信号／ＤＳＴは上記ＮＡＮＤ回
路７４の他方入力端子に供給される。このＮＡＮＤ回路
７４の出力が反転回路７８で反転されることにより制御
信号ＳWSが得られる。さらに、反転回路７８の出力が反
転回路７９で反転されることにより制御信号／ＳWSが得
られる。

【００９８】図１０に示すような構成の制御信号発生回
路において、チップイネーブル信号／ＣＥが“Ｌ”にな
ると動作モードとなり、制御信号ＳWAが“Ｈ”、／ＳWA
が“Ｌ”となる。また、／ＣＥが“Ｈ”になると待機モ
ードとなり、制御信号ＳWAが“Ｌ”、／ＳWAが“Ｈ”と
なる。すなわち、この例でも、動作モード期間には動作
用の降圧回路１０のみが動作し、待機モード期間には待
機用の降圧回路１１が動作するような制御信号ＳWA、／
ＳWA及びＳWS、／ＳWSが出力される。

【００９９】外部電源電圧ＶDDの値が低下し、抵抗分圧
回路７５における一対の抵抗Ｒ10、Ｒ20による分圧電圧
が反転回路７６の回路閾値電圧よりも低下すると、制御
信号ＤＳＴが“Ｈ”となり、この後、制御信号／ＤＳＴ
が“Ｌ”となる。制御信号ＤＳＴが“Ｈ”、制御信号／
ＤＳＴが“Ｌ”になると、図１中の電圧出力回路１２及
び電流回路１３が動作する。すなわち、外部電源電圧Ｖ
DDの値が抵抗Ｒ10とＲ20の比で決まる電圧よりも低くな
ると、動作休止モード期間に入り、消費電流の極めて少
ない電圧出力回路１２から出力される電圧が内部電源電
圧のノードに供給される。

【０１００】一方、動作休止モード期間に入り、制御信
号／ＤＳＴが“Ｌ”になると、制御信号ＳWSが“Ｌ”、
／ＳWSが“Ｈ”になり、図１中の待機用の降圧回路１０
は動作しなくなる。なお、／ＣＥが“Ｈ”になった後
に、制御信号ＳWAが“Ｌ”、／ＳWAが“Ｈ”になり、図
１中の動作用の降圧回路１１も動作しないので、動作休
止モード期間では消費電流が極めて少なくなる。

【０１０１】また、外部電源電圧ＶDDの値が再び上昇
し、一対の抵抗Ｒ10、Ｒ20による分圧電圧が反転回路７
６の回路閾値電圧よりも上昇すると、制御信号ＤＳＴが
“Ｌ”、／ＤＳＴが“Ｈ”となり、図１中の電圧出力回
路１２及び電流回路１３の動作が停止する。

【０１０２】図１１に示す制御信号発生回路を用いれ
ば、外部電源電圧がある一定の電圧よりも低下した際に
動作休止モードに入り、電池などによって動作している
場合に、これ以上電池を消耗させないようにすることが
できる。

【０１０３】なお、図９において、ｔ０，ｔ２，ｔ４，
ｔ７の各期間が待機モード期間であり、ｔ１，ｔ３，ｔ
６，ｔ８の各期間が動作モード期間であり、ｔ５の期間
が動作休止モード期間である。

【０１０４】＜第２の実施の形態＞図１２は、この発明
の第２の実施の形態に係る半導体集積回路に設けられた
内部電源電圧発生回路の構成を示している。この内部電
源電圧発生回路も、図１のものと同様に外部電源電圧Ｖ
DDからＶDDよりも低い内部電源電圧ＶINTを発生するよ
うにしたものであり、図１のものと異なっている点は電
圧出力回路１２が省略されていることである。従って、
図１と対応する箇所には同じ符号を付してその説明は省
略し、図１と異なる箇所のみを説明する。

【０１０５】図１２に示す内部電源電圧発生回路では、
図１中の電圧出力回路１２が省略されているので、動作
休止モード期間に内部電源電圧ＶINTのノードには電圧
は供給されない。すなわち、図１２に示した内部電源電
圧発生回路は、動作休止モード期間に、内部電源電圧Ｖ
INTのノードに０Ｖの接地電圧ＶSSを供給するようにし
たものである。

【０１０６】動作休止モード期間に、内部電源電圧ＶIN
Tのノードを直接、０Ｖの接地電圧ＶSSにすると、負荷
キャパシタＣＬから電流が接地電圧のノードに急激に流
れ、接地電圧ＶSSのノードの電圧が浮いてしまい、他の
回路やデバイスに悪影響を与える。

【０１０７】これを防ぐため、この実施の形態の内部電
源電圧発生回路では、図１と同様の電流回路１３を設け
ている。そして動作休止モード期間に、この電流回路１
３を介して内部電源電圧ＶINTのノードから微少な電流
を流すことにより、負荷キャパシタＣＬから電流を急激
に流すことなく、内部電源電圧ＶINTのノードを０Ｖの
接地電圧ＶSSに設定することができる。この結果、接地
電圧ＶSSのノードの電圧が浮くことを防止することがで
き、他の回路やデバイスに悪影響を与える恐れは生じな
い。

【０１０８】なお、図１２の内部電源電圧発生回路で
は、電圧出力回路１２が設けられていないので、制御信
号発生回路１４は、制御信号ＤＳＴ、／ＤＳＴのうちの
一方の制御信号ＤＳＴのみを発生するような構成に変更
してもよい。

【０１０９】＜第３の実施の形態＞図１３は、この発明
の第３の実施の形態に係る半導体集積回路に設けられた
内部電源電圧発生回路の構成を示している。この内部電
源電圧発生回路も、図１のものと同様に外部電源電圧Ｖ
DDからＶDDよりも低い内部電源電圧ＶINTを発生するも
のである。

【０１１０】この実施の形態の内部電源電圧発生回路で
は、待機用及び動作用の降圧回路１０、１１の最終段
に、ドレインが外部電源電圧ＶDDのノードに接続され、
ソースが内部電源電圧ＶINTのノードに接続された駈動
用のＮチャネルのＭＯＳトランジスタ８１を追加して、
内部電源電圧ＶINTのノードが十分な電流で駆動できる
ようにしたものである。また、トランジスタ８１の追加
に伴い、待機用及び動作用の降圧回路１０、１１内のＰ
チャネルのＭＯＳトランジスタ２１と２２との間に、ソ
ース・ドレイン間が挿入されたＮチャネルのＭＯＳトラ
ンジスタ８２が追加されており、このトランジスタ８２
と先のトランジスタ８１とはゲートが共通に接続されて
カレントミラー回路を構成している。

【０１１１】図１３の内部電源電圧発生回路では、待機
用及び動作用の降圧回路１０、１１の最終段にそれぞれ
設けられた駈動用のＮチャネルのＭＯＳトランジスタ８
１をサブシレショルド領域で動作させて内部電源電圧Ｖ
INTのノードを充電させる。このため、図１の内部電源
電圧発生回路に比べて、内部電源電圧ＶINTの消費電流
の変化に対する追随性が向上し、常に安定した内部電源
電圧ＶINTを発生することができるという効果も得られ
る。

【０１１２】また、上記のように、トランジスタ８１を
サブシレショルド領域で動作させて内部電源電圧ＶINT
のノードを充電するために、この実施の形態では電流回
路１３として図１３に示すような構成のものが用いられ
る。すなわち、この電流回路１３では、動作休止モード
期間に動作して内部電源電圧ＶINTのノードから微少な
電流を流すトランジスタ３０、３１、３２からなる回路
の他に、動作モード期間に動作して内部電源電圧ＶINT
のノードから微少な電流を流すＮチャネルのＭＯＳトラ
ンジスタ８３と抵抗８４からなる回路と、待機モード期
間に動作して内部電源電圧ＶINTのノードから微少な電
流を流すＮチャネルのＭＯＳトランジスタ８５、８６か
らなる回路とが設けられている。

【０１１３】上記トランジスタ８３のソースは内部電源
電圧ＶINTのノードに接続され、ゲートには制御信号ＳW
Aが供給される。そしてこのトランジスタ８３のドレイ
ンと接地電圧ＶSSのノードとの間には抵抗８４が接続さ
れている。

【０１１４】上記トランジスタ８５のソースは内部電源
電圧ＶINTのノードに接続され、ゲートには制御信号ＳW
Sが供給される。そしてこのトランジスタ８５のドレイ
ンと接地電圧ＶSSのノードとの間にはトランジスタ８６
のドレイン・ソース間が接続され、このトランジスタ８
６のゲートにはバイアス電圧ＶBIASが供給される。

【０１１５】このような構成の電流回路１３において、
制御信号ＤＳＴが“Ｈ”のときは、図１の場合と同様に
トランジスタ３０が導通し、直列接続されたｎ個のトラ
ンジスタ３１のドレイン・ソース間を介してＩB／ｎな
る微小な電流が内部電源電圧ＶINTのノードから接地電
圧のノードに流れ、電圧出力回路１２から内部電源電圧
ＶINTのノードに出力される電圧の安定化が図られる。

【０１１６】動作モード期間では、制御信号ＳWAが
“Ｈ”となり、トランジスタ８３が導通し、抵抗８４を
介して内部電源電圧ＶINTのノードから接地電圧のノー
ドに流れ、動作用の降圧回路１１から出力される内部電
源電圧ＶINTの安定化が図られる。動作モード期間で
は、負荷キャパシタＣＬに比較的大きな電流を流す必要
があり、動作用の降圧回路１０内のトランジスタ８１と
して、チャネル幅が比較的大きなもの、例えば10000μ
ｍ程度のものが使用される。従って、この動作モード期
間に内部電源電圧ＶINTを安定に保つためには、トラン
ジスタ８３と抵抗８４からなる回路にはそれに見合った
程度の電流を流す必要があり、それに応じて抵抗８４の
抵抗値が設定される。例えばトランジスタ８３と抵抗８
４からなる回路には10〜100μＡ程度の電流が流され
る。

【０１１７】待機モード期間では、制御信号ＳWSが
“Ｈ”となり、トランジスタ８５が導通する。この場
合、トランジスタ８６のゲートにはバイアス電圧ＶBIAS
が供給されているので、このトランジスタ８６には先の
電流ＩBと等しい電流が流れ、待機用の降圧回路１０か
ら出力される内部電源電圧ＶINTの安定化が図られる。

【０１１８】＜第４の実施の形態＞図１４は、この発明
の第４の実施の形態に係る半導体集積回路に設けられた
内部電源電圧発生回路の構成を示している。この内部電
源電圧発生回路は、図１８に示す従来の内部電源電圧発
生回路と同様に外部電源電圧ＶDDからＶDDよりも高い昇
圧された内部電源電圧ＶPPを発生する。

【０１１９】この回路は、図１８に示す従来の内部電源
電圧発生回路と同様に、ＯＲ回路９１、発振回路（ＯＳ
Ｃ）９２、チャージポンプ回路（ＣＰ）９３、待機用の
昇圧制御回路９４、動作用の昇圧制御回路９５が設けら
れていると共に、さらに電圧出力回路９７、図１の実施
の形態と同様の電流回路１３、制御信号発生回路１４及
びバイアス電圧発生回路１５とが設けられている。

【０１２０】電圧出力回路９７は、動作休止モード期間
に動作し、内部電源電圧ＶPPのノードに外部電源電圧Ｖ
DDに応じた電圧を出力するものであり、ソースが外部電
源電圧ＶDDのノードに接続され、ゲートに制御信号／Ｄ
ＳＴが供給されるＰチャネルのＭＯＳトランジスタ１０
１と、上記トランジスタ１０１のドレインと内部電源電
圧ＶPPのノードとの間にソース・ドレイン間が挿入さ
れ、ゲートに制御信号ＤＳＴが供給されるＮチャネルで
Ｉ型のＭＯＳトランジスタ１０２とから構成されいる。

【０１２１】電流回路１３は、図１中ものと同様に、ゲ
ートに制御信号ＤＳＴが供給されるＮチャネルのＭＯＳ
トランジスタ３０と、それぞれのゲートにバイアス電圧
ＶBIASが供給される直列接続されたｎ個のＮチャネルの
ＭＯＳトランジスタ３１とから構成されている。

【０１２２】なお、バイアス電圧発生回路１５は先の図
４に示すように構成されており、制御信号発生回路１４
は先の図６または図８あるいは図１０に示すように構成
されている。

【０１２３】次に上記構成でなる回路の動作を説明す
る。

【０１２４】動作モード期間では、制御信号ＳWAが
“Ｈ”、／ＳWAが“Ｌ”となり、動作用の昇圧制御回路
９５内のトランジスタ１３３と１３４が導通して、この
動作用の昇圧制御回路９５が動作する。つまり、内部電
源電圧ＶPPが一対の抵抗ＲA1とＲA2からなる抵抗分圧回
路１３１によって分圧され、この分圧された電圧がオペ
アンプ１３２で基準電圧ＶREFと比較増幅され、オペア
ンプ１３２の出力がＯＲ回路９１に供給されることで内
部電源電圧ＶPPの値が一定値となるようにフィードバッ
ク制御される。

【０１２５】待機期間では、制御信号ＳWSが“Ｈ”、／
ＳWSが“Ｌ”となり、待機用の昇圧制御回路９４内のト
ランジスタ１３３と１３４が導通して、この待機用の昇
圧制御回路９４が動作する。つまり、内部電源電圧ＶPP
が一対の抵抗ＲS1とＲS2からなる抵抗分圧回路１３１に
よって分圧され、この分圧された電圧がオペアンプ１３
２で基準電圧ＶREFと比較増幅され、オペアンプ１３２
の出力がＯＲ回路９１に供給されることで内部電源電圧
ＶPPの値が一定値となるようにフィードバック制御され
る。

【０１２６】ここで、昇圧制御回路９４、９５における
抵抗分圧回路１３１の抵抗比がＲS2／ＲS1＝ＲA2／ＲA1
となるように設定しておけば、内部電源電圧ＶPPの値は
待機モード期間と動作モード期間とで等しくなる。抵抗
の絶対値は、ＲS2＞ＲA2、ＲS1＞ＲA1となるように設定
する。この理由は、動作モード期間では、抵抗ＲA2とＲ
A1に流れる電流を比較的大きくとることによって、内部
電源電圧ＶPPによる電流駆動能力を十分に大きく取るた
めと、動作モード期間に外部電源電圧ＶDDが変動した場
合にその変動の影響が内部電源電圧ＶPPに与えられ難く
するためである。

【０１２７】動作モード期間における内部電源電圧ＶPP
の値は前記（３）式と同じ式で与えられ、待機モード期
間における内部電源電圧ＶPPの値は前記（４）式と同じ
式で与えられる。

【０１２８】ここで、先に述べたように、ＲS2／ＲS1＝
ＲA2／ＲA1となるように設定されているので、動作モー
ド期間及び待機モード期間における内部電源電圧ＶPPの
値は等しくなる。

【０１２９】この場合、例えば、ＲS2が2.75（ＭΩ）、
ＲS1が1.25（ＭΩ）、ＲA2が2.75（ＫΩ）、ＲA1が1.25
（ＫΩ）、ＶREFが1.25（Ｖ）にそれぞれ設定されてい
ると、内部電源電圧ＶPPの値は4.0（Ｖ）となる。な
お、1.25Ｖの基準電圧ＶREFの値は、バンドギャップ型
基準電圧発生回路で得られる典型的な電圧である。

【０１３０】動作休止モードは待機モードよりも低消費
電力のモードであり、この動作休止モード期間では、制
御信号発生回路１４から出力される制御信号ＳWS、ＳWA
が共に“Ｌ”に、／ＳWS、／ＳWAが共に“Ｈ”にされ
る。この期間では、待機用及び動作用の昇圧制御回路９
４、９５は共に動作しない。すなわち、待機用及び動作
用の昇圧制御回路９４、９５内の抵抗分圧回路１３１に
は電流が流れず、待機用及び動作用の昇圧制御回路９
４、９５における消費電力はほぼゼロの状態になる。

【０１３１】一方、この動作休止モード期間に、内部電
源電圧ＶPPのノードに対し、電圧出力回路９６から電圧
が供給される。すなわち、この期間、制御信号発生回路
１４から出力される制御信号ＤＳＴが“Ｈ”に、／ＤＳ
Ｔが“Ｌ”になる。この時、、電圧出力回路９６内のト
ランジスタ１０１、１０２が導通し、トランジスタ１０
１、１０２に電流が流れて、内部電源電圧ＶPPのノード
には外部電源電圧ＶDDに応じた値の電圧が出力される。
この出力電圧をＶOUTとすると、ＶOUTは次の式で与えら
れる。

【０１３２】 ＶOUT＝ＶDD−ＶTHI（ＶOUT）……（８） ここで、ＶTHI（ＶOUT）は電圧ＶOUT分の基板バイアス
効果があるときのＩ型のトランジスタ１０２の閾値電圧
である。例えば、ＶDD＝3.3Ｖ、ＶTHI（ＶOUT）＝0.3Ｖ
とすると、ＶOUTは3.3Ｖ−0.3Ｖ＝3.0Ｖとなる。

【０１３３】すなわち、動作休止モード期間では電圧出
力回路９６が動作し、この電圧出力回路９６から出力さ
れる例えば3.0Ｖの電圧ＶOUTが内部電源電圧ＶPPのノー
ドに供給される。ここで、上記電圧ＶOUTの値は外部電
源電圧ＶDDの値及びトランジスタ１０２の閾値電圧に依
存して変動する。しかし、電圧出力回路９６には、待機
用及び動作用の昇圧制御回路９４、９５などのように、
ある程度の電力を消費するフィードバック回路は設けら
れておらず、２個のトランジスタ（１０１、１０２）を
直列に介して外部電源電圧ＶDDから出力電圧ＶOUTが取
り出されるので、電圧出力回路９６を介して外部電源電
圧ＶDDから流れ出る貫通電流はゼロとなる。

【０１３４】このように、この実施の形態の内部電源電
圧発生回路では、動作休止モード期間に内部電源電圧Ｖ
PPのノードを所定の電圧に設定する際の消費電力を極め
て少なくすることができる。そして、次に動作モードに
移行する際は、内部電源電圧ＶPPのノートが０Ｖ以上の
ある電圧に予め設定されているので、動作休止モードか
ら動作モードに移行する際に内部電源電圧ＶPPを速やか
に所望の値に設定することができる。

【０１３５】なお、動作休止モード期間に電圧出力回路
９６から出力される電圧ＶOUTの値は上記した3.0Ｖに限
定されるものではなく、3.0Ｖ以外の所望する値に設定
することができる。3.0Ｖ以外の所望値に設定するため
には、電圧出力回路９６内で、外部電源電圧ＶDDのノー
ドと内部電源電圧ＶPPのノードとの間に接続されている
トランジスタ１０２の数を増加させたり、トランジスタ
１０２の閾値電圧を変えることで実現できる。また、ト
ランジスタ１０２の代わりにダイオードを用いて電圧出
力回路９６を構成してもよい。

【０１３６】電流回路１３は、電圧出力回路９６から内
部電源電圧ＶPPのノードに電圧を出力している際に、内
部電源電圧ＶPPのノードから負荷電流が全く流れず、内
部電源電圧ＶINTのノードの電圧が時間と共に順次上昇
することを防止するため設けられている。すなわち、動
作休止モード期間に、制御信号発生回路１４から出力さ
れる制御信号ＤＳＴが“Ｈ”になると、電流回路１３内
のトランジスタ３０が導通し、先に説明した場合と同様
に、直列接続されたｎ個のトランジスタ３１全体で（Ｉ
B／ｎ）の電流が流れる。例えばＩBの値が0.1μＡで、
ｎが100であると、電流回路１３には１ｐＡという微小
な負荷電流が流れる。この微小な負荷電流によって、動
作休止モード期間における内部電源電圧ＶPPのノードの
電圧の安定化が図られる。

【０１３７】しかも、電流回路１３に流れる電流は微少
なので、この電流回路１３を構成する各トランジスタと
して小さな面積のものを用いることができ、電流回路１
３自体を比較的小面積で実現することができる。

【０１３８】なお、電流回路１３として図１４中に示し
た構成の他に、図５（ａ）に示すようにバイアス電圧Ｖ
BIASがゲートに供給される１個のＮチャネルのＭＯＳト
ランジスタをトランジスタ３０に対して直列接続した回
路や、図５（ｃ）に示すように、各ゲートにバイアス電
圧ＶBIASを供給される、並列接続されたｎ個のＮチャネ
ルのＭＯＳトランジスタをトランジスタ３０に対して直
列接続した回路などが使用できる。

【０１３９】

【発明の効果】以上説明したようにこの発明によれば、
内部電源電圧発生回路を有し、この内部電源電圧発生回
路で発生される内部電源電圧が供給される内部回路が動
作しない期間における消費電力を極めて少なくすること
ができ、かつ内部回路が動作しないモード期間から動作
するモード期間に移行する際に内部電源電圧を速やかに
所望の値に設定することができる半導体集積回路を提供
することができる。

【図面の簡単な説明】

【図１】この発明の第１の実施の形態に係る半導体集積
回路に設けられた内部電源電圧発生回路の回路図。

【図２】ＮチャネルのＭＯＳトランジスタのソースに負
荷抵抗を接続した回路の回路図。

【図３】図２の回路においてトランジスタのドレイン、
ゲートに電圧を供給した時の出力電圧ＶOUTと単位ゲー
ト幅当りの負荷電流ＩLとの関係を示す特性図。

【図４】図１中のバイアス電圧発生回路１５の具体的な
回路構成の一例を示す図。

【図５】図１中のバイアス電圧発生回路１５の他の具体
的な回路構成を示す図。

【図６】図１中の制御信号発生回路１４の具体的な回路
構成の一例を示す図。

【図７】図６に示される制御信号発生回路１４の信号波
形図。

【図８】図１中の制御信号発生回路１４の具体的な回路
構成の他の例を示す図。

【図９】図８に示される制御信号発生回路１４の信号波
形図。

【図１０】図１中の制御信号発生回路１４の具体的な回
路構成のさらに他の例を示す図。

【図１１】図１０に示される制御信号発生回路１４の信
号波形図。

【図１２】この発明の第２の実施の形態に係る半導体集
積回路に設けられた内部電源電圧発生回路の構成を示す
回路図。

【図１３】この発明の第３の実施の形態に係る半導体集
積回路に設けられた内部電源電圧発生回路の構成を示す
回路図。

【図１４】この発明の第４の実施の形態に係る半導体集
積回路に設けられた内部電源電圧発生回路の構成を示す
回路図。

【図１５】ＦｅＲＡＭにおけるセルアレイ部とセンスア
ンプ部の構成を示す回路図。

【図１６】図１５のＦｅＲＡＭで使用される種々の内部
電源電圧を外部電源電圧ＶDDから発生する電源回路の概
略的な構成を示す回路図。

【図１７】従来の内部電源電圧発生回路の構成を示す回
路図。

【図１８】図１７とは異なる従来の内部電源電圧発生回
路の構成を示す回路図。

【符号の説明】

１０…待機用の降圧回路、 １１…動作用の降圧回路、 １２…電圧出力回路、 １３…電流回路、 １４…制御信号発生回路、 １５…バイアス電圧発生回路、 ２１…降圧用のＰチャネルＭＯＳトランジスタ、 ２２…動作制御用のＰチャネルＭＯＳトランジスタ、 ２３…抵抗分圧回路、 ２４…動作制御用のＮチャネルＭＯＳトランジスタ、 ２５…オペアンプ、 ２７…ＰチャネルＭＯＳトランジスタ、 ２８…Ｉ型のＮチャネルＭＯＳトランジスタ２８ ２９…ＮチャネルＭＯＳトランジスタ、 ３０…ＮチャネルＭＯＳトランジスタ、 ３１…ＮチャネルＭＯＳトランジスタ、 ８１…駈動用のＮチャネルＭＯＳトランジスタ、 ８２…ＮチャネルＭＯＳトランジスタ、 ８３…ＮチャネルＭＯＳトランジスタ、 ８４…抵抗、 ８５…ＮチャネルＭＯＳトランジスタ、 ８６…ＮチャネルＭＯＳトランジスタ、 ＣＬ…負荷キャパシタ。

フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｇ１１Ｃ 17/00 ６３２Ｚ (72)発明者 荻原 隆 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 (72)発明者 大脇 幸人 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝マイクロエレクトロニクスセン ター内 Ｆターム(参考） 5B025 AD09 AD10 AE06 5H420 NA03 NA36 NB02 NB22 NB25 NB26 NC02 NE26 5M024 AA04 AA20 BB29 BB37 BB40 FF02 FF03 FF12 FF13 FF23 FF26 GG01 HH11 PP01 PP02 PP03 PP07 PP09

Claims (22)

【特許請求の範囲】
1. 【請求項１】 動作休止モードを有する内部回路に供給
   される内部電源電圧のノードと、 上記内部回路の動作休止モード期間に、外部電源電圧に
   応じた第１の電圧を上記内部電源電圧のノードに出力す
   る電圧出力回路と、 上記内部回路の動作休止モード期間に、上記内部電源電
   圧のノードから電流を流す電流回路とを具備したことを
   特徴とする半導体集積回路。
2. 【請求項２】 動作休止モードを有する内部回路に供給
   される内部電源電圧のノードと、 上記内部回路の動作休止モード期間に、上記内部電源電
   圧のノードから電流を流す電流回路とを具備したことを
   特徴とする半導体集積回路。
3. 【請求項３】 前記電圧出力回路は、動作休止モード期
   間に、前記外部電源電圧から少なくとも１個のトランジ
   スタを介して取り出される電圧を前記第１の電圧として
   出力することを特徴とする請求項１記載の半導体集積回
   路。
4. 【請求項４】 前記電流回路は、 前記内部電源電圧のノードと基準電位ノードとの間に接
   続され、前記内部回路の動作休止モード期間に導通する
   ように制御されるスイッチと、 電流通路が上記スイッチに対して直列に接続され、バイ
   アス電圧発生回路で発生されるバイアス電圧がゲートに
   供給される１個のＭＯＳトランジスタとを有して構成さ
   れることを特徴とする請求項１または２記載の半導体集
   積回路。
5. 【請求項５】 前記電流回路は、 前記内部電源電圧のノードと基準電位ノードとの間に接
   続され、前記内部回路の動作休止モード期間に導通する
   ように制御されるスイッチと、 上記スイッチに対して直列に接続され、バイアス電圧発
   生回路で発生されるバイアス電圧が各ゲートに供給され
   る電流通路が直列接続された少なくとも２個のＭＯＳト
   ランジスタとを有して構成されることを特徴とする請求
   項１または２記載の半導体集積回路。
6. 【請求項６】 前記電流回路は、 前記内部電源電圧のノードと基準電位ノードとの間に接
   続され、前記内部回路の動作休止モード期間に導通する
   ように制御されるスイッチと、 上記スイッチに対して直列に接続され、バイアス電圧発
   生回路で発生されるバイアス電圧が各ゲートに供給され
   る電流通路が並列接続された少なくとも２個のＭＯＳト
   ランジスタとを有して構成されることを特徴とする請求
   項１または２記載の半導体集積回路。
7. 【請求項７】 動作モード、待機モード及び動作休止モ
   ードを有する内部回路に供給される内部電源電圧のノー
   ドと、 上記内部回路の動作モード期間に、外部電源電圧から第
   １の電圧を発生し、この第１の電圧を上記内部電源電圧
   のノードに出力する第１の内部電源電圧発生回路と、 上記内部回路の待機モード期間に、外部電源電圧から第
   ２の電圧を発生し、この第２の電圧を上記内部電源電圧
   のノードに出力する上記第１の内部電源電圧発生回路よ
   りも消費電流が少ない第２の内部電源電圧発生回路と、 上記内部回路の動作休止モード期間に、外部電源電圧に
   応じた第３の電圧を上記内部電源電圧のノードに出力す
   る電圧出力回路と、 上記内部回路の動作休止モード期間に、上記内部電源電
   圧のノードから電流を流す電流回路とを具備したことを
   特徴とする半導体集積回路。
8. 【請求項８】 動作モード、待機モード及び動作休止モ
   ードを有する内部回路に供給される内部電源電圧のノー
   ドと、 上記内部回路の動作モード期間に、外部電源電圧から第
   １の電圧を発生し、この第１の電圧を上記内部電源電圧
   のノードに出力する第１の内部電源電圧発生回路と、 上記内部回路の待機モード期間に、外部電源電圧から第
   ２の電圧を発生し、この第２の電圧を上記内部電源電圧
   のノードに出力する上記第１の内部電源電圧発生回路よ
   りも消費電流が少ない第２の内部電源電圧発生回路と、 上記内部回路の動作休止モード期間に、上記内部電源電
   圧のノードから電流を流す電流回路とを具備したことを
   特徴とする半導体集積回路。
9. 【請求項９】 前記電圧出力回路は、動作休止モード期
   間に、前記外部電源電圧から少なくとも１個のトランジ
   スタを介して取り出される電圧を前記第３の電圧として
   出力することを特徴とする請求項７記載の半導体集積回
   路。
10. 【請求項１０】 前記第１、第２の電圧の値がそれぞ
    れ、前記外部電源電圧の値よりも小さいことを特徴とす
    る請求項７または８記載の半導体集積回路。
11. 【請求項１１】 前記電流回路は、前記内部電源電圧の
    ノードと基準電位のノードとの間に接続され、前記内部
    回路の動作休止モード期間に導通するように制御される
    スイッチと、 電流通路が上記スイッチに対して直列に接続され、バイ
    アス電圧発生回路で発生されるバイアス電圧がゲートに
    供給される１個のＭＯＳトランジスタとを有して構成さ
    れることを特徴とする請求項７または８記載の半導体集
    積回路。
12. 【請求項１２】 前記電流回路は、 前記内部電源電圧のノードと基準電位のノードとの間に
    接続され、前記内部回路の動作休止モード期間に導通す
    るように制御されるスイッチと、 上記スイッチに対して直列に接続され、バイアス電圧発
    生回路で発生されるバイアス電圧が各ゲートに供給され
    る電流通路が直列接続された少なくとも２個のＭＯＳト
    ランジスタとを有して構成されることを特徴とする請求
    項７または８記載の半導体集積回路。
13. 【請求項１３】 前記電流回路は、 前記内部電源電圧のノードと基準電位のノードとの間に
    接続され、前記内部回路の動作休止モード期間に導通す
    るように制御されるスイッチと、 上記スイッチに対して直列に接続され、バイアス電圧発
    生回路で発生されるバイアス電圧が各ゲートに供給され
    る電流通路が並列接続された少なくとも２個のＭＯＳト
    ランジスタとを有して構成されることを特徴とする請求
    項７または８記載の半導体集積回路。
14. 【請求項１４】 動作モード、待機モード及び動作休止
    モードを有する内部回路に供給される内部電源電圧のノ
    ードと、 第１の出力ノード、この第１の出力ノードにおける出力
    電圧を分圧する第１の抵抗分圧回路、この第１の抵抗分
    圧回路で得られる分圧電圧を第１の基準電圧と比較しそ
    の大小関係に応じて第１の制御信号を出力する第１の電
    圧比較回路、上記第１の制御信号によってゲート制御さ
    れる第１の降圧電圧出力用トランジスタ、この第１の降
    圧電源電圧出力用トランジスタに流れる電流に比例した
    電圧がゲートに供給されて外部電源電圧から第１の電圧
    を発生する第１の内部電源電圧出力用トランジスタを有
    し、上記内部回路の動作モード期間に、上記第１の電圧
    を上記内部電源電圧のノードに出力する第１の内部電源
    電圧発生回路と、 第２の出力ノード、この第２の出力ノードにおける出力
    電圧を分圧する第２の抵抗分圧回路、この第２の抵抗分
    圧回路で得られる分圧電圧を第２の基準電圧と比較しそ
    の大小関係に応じて第２の制御信号を出力する第２の電
    圧比較回路、上記第２の制御信号によってゲート制御さ
    れる第２の降圧電圧出力用トランジスタ、この第２の降
    圧電源電圧出力用トランジスタに流れる電流に比例した
    電圧がゲートに供給されて外部電源電圧から第２の電圧
    を発生する第２の内部電源電圧出力用トランジスタを有
    し、上記内部回路の待機モード期間に、上記第２の電圧
    を上記内部電源電圧のノードに出力する第２の内部電源
    電圧発生回路と、 上記内部回路の動作休止モード期間に、外部電源電圧か
    ら生成された第３の電圧を上記内部電源電圧のノードに
    出力する電圧出力回路と、 少なくとも上記内部回路の動作休止モード期間に、上記
    内部電源電圧のノードから電流を流す電流回路とを具備
    したことを特徴とする半導体集積回路。
15. 【請求項１５】 前記電圧出力回路は、動作休止モード
    期間に、前記外部電源電圧から少なくとも１個のトラン
    ジスタを介して取り出される電圧を前記第３の電圧とし
    て出力することを特徴とする請求項１４記載の半導体集
    積回路。
16. 【請求項１６】 前記電流回路は、 前記内部回路の動作モード期間に、前記内部電源電圧の
    ノードから第１の電流を流す第１の電流回路と、 前記内部回路の待機モード期間に、前記内部電源電圧の
    ノードから上記第１の電流よりも小さい第２の電流を流
    す第２の電流回路と、 前記内部回路の動作休止モード期間に、前記内部電源電
    圧のノードから上記第２の電流よりも小さい第３の電流
    を流す第３の電流回路とを有して構成されることを特徴
    とする請求項１４記載の半導体集積回路。
17. 【請求項１７】 前記第１の電流回路は、 前記内部電源電圧のノードと基準電位のノードとの間に
    接続され、前記内部回路の動作モード期間に導通するよ
    うに制御されるスイッチと、 上記スイッチに対して直列に接続された抵抗素子とを有
    して構成されることを特徴とする請求項１４記載の半導
    体集積回路。
18. 【請求項１８】 前記第２の電流回路は、 前記内部電源電圧のノードと基準電位のノードとの間に
    接続され、前記内部回路の待機モード期間に導通するよ
    うに制御されるスイッチと、 上記スイッチに対して直列に接続され、バイアス電圧発
    生回路で発生されるバイアス電圧がゲートに供給される
    １個のＭＯＳトランジスタとを有して構成されることを
    特徴とする請求項１４記載の半導体集積回路。
19. 【請求項１９】 前記第３の電流回路は、 前記内部電源電圧のノードと基準電位のノードとの間に
    接続され、前記内部回路の動作休止モード期間に導通す
    るように制御されるスイッチと、 上記スイッチに対して直列に接続され、バイアス電圧発
    生回路で発生されるバイアス電圧が各ゲートに供給され
    る電流通路が直列接続された少なくとも２個のＭＯＳト
    ランジスタとを有して構成されることを特徴とする請求
    項１４記載の半導体集積回路。
20. 【請求項２０】 動作モード、待機モード及び動作休止
    モードを有する内部回路に供給される内部電源電圧のノ
    ードと、 制御信号に応じて動作が制御され、外部電源電圧を昇圧
    して上記内部電源電圧のノードに出力する電圧昇圧回路
    と、 上記内部回路の動作モード期間に、上記内部電源電圧の
    ノードの電圧を検出し、この検出結果に応じて上記制御
    信号を発生し、上記電圧昇圧回路に供給する第１の昇圧
    制御回路と、 上記内部回路の待機モード期間に、上記内部電源電圧の
    ノードの電圧を検出し、この検出結果に応じて上記制御
    信号を発生し、上記電圧昇圧回路に供給する上記第１の
    昇圧制御回路よりも消費電流が少ない第２の昇圧制御回
    路と、 上記内部回路の動作休止モード期間に、外部電源電圧か
    ら生成された第１の電圧を上記内部電源電圧のノードに
    出力する電圧出力回路と、 上記内部回路の動作休止モード期間に、上記内部電源電
    圧のノードから電流を流す電流回路とを具備したことを
    特徴とする半導体集積回路。
21. 【請求項２１】 前記電圧出力回路は、動作休止モード
    期間に、前記外部電源電圧から少なくとも１個のトラン
    ジスタを介して取り出される電圧を前記第１の電圧とし
    て出力することを特徴とする請求項２０記載の半導体集
    積回路。
22. 【請求項２２】 前記電流回路は、 前記内部電源電圧のノードと基準電位のノードとの間に
    接続され、前記内部回路の動作休止モード期間に導通す
    るように制御されるスイッチと、 上記スイッチに対して直列に接続され、バイアス電圧発
    生回路で発生されるバイアス電圧が各ゲートに供給され
    る電流通路が直列接続された少なくとも２個のＭＯＳト
    ランジスタとを有して構成されることを特徴とする請求
    項２０記載の半導体集積回路。