JP2017054340A

JP2017054340A - 分圧バッファ回路

Info

Publication number: JP2017054340A
Application number: JP2015178346A
Authority: JP
Inventors: 賢一松永; Kenichi Matsunaga; 浩季森村; Hiroki Morimura; 晃基染谷; Teruki Someya; 裕司更田; Yuji Koda; 真高宮; Makoto Takamiya; 貴康桜井; Takayasu Sakurai
Original assignee: Nippon Telegraph and Telephone Corp; University of Tokyo NUC
Current assignee: Nippon Telegraph and Telephone Corp; University of Tokyo NUC
Priority date: 2015-09-10
Filing date: 2015-09-10
Publication date: 2017-03-16
Anticipated expiration: 2035-09-10
Also published as: JP6422060B2

Abstract

【課題】分圧バッファ回路を構成する多段ダイオードに流す電流を小さくする。
【解決手段】電圧入力端子αと負電源Ｖ_ＳＳとの間に直列に接続されるダイオード接続された複数のＰＭＯＳトランジスタで構成される多段ダイオード１０と、多段ダイオード１０の各々の分圧電圧をインピーダンス変換して出力するインピーダンス変換部２０と、インピーダンス変換部２０が出力する分圧電圧を選択して出力するマルチプレクサ３０とを具備する。
【選択図】図１

Description

本発明は、複数の分圧電圧を出力する分圧バッファ回路に関する。

分圧バッファ回路には、電源電圧をラダー抵抗で分圧する方法が用いられる。但し、ラダー抵抗には比較的大きな電流を流す必要である。

例えば、周りの環境から微小なエネルギーを収穫（ハーベスト）して電力に変換するエネルギーハーベストデバイスから給電を受けるシステムに用いる分圧バッファ回路に、消費電力の大きなラダー抵抗を用いることは出来ない。そこで、低消費電力で複数の分圧電圧を得る方法として、ダイオード接続された複数のＰＭＯＳトランジスタを、直列に接続した多段ダイオードを用いる方法が知られている（非特許文献１）。

T.Shimamura, M.Ugajin, K Suzuki, K.Ono, N. Sato, K. Kuwabara, H. Morimura, and S. Mutoh, "Nano-watt power management and vibration sensing on a dust-size batteryless sensor node for ambient intelligence application," IEEE International Solid-State Circuits Conference Dig. Tech. Papers, pp. 501-505, Feb. 2010.

しかしながら、従来の多段ダイオードを用いる方法は、その負荷に流れる電流も含めて多く供給する必要があり、多段ダイオードに流す電流を十分に小さくすることが出来ないという課題がある。

本発明は、この課題に鑑みてなされたものであり、多段ダイオードに流す電流を小さく出来る分圧バッファ回路を提供することを目的とする。

本発明の分圧バッファ回路は、電圧入力端子と負電源との間に直列に接続されるダイオード接続された複数のＰＭＯＳトランジスタで構成される多段ダイオードと、前記多段ダイオードの各々の分圧電圧をインピーダンス変換するインピーダンス変換部と、前記インピーダンス変換部が出力する前記分圧電圧を選択するマルチプレクサとを具備する。

本発明の分圧バッファ回路によれば、多段ダイオードの分圧電圧をインピーダンス変換して出力するので、多段ダイオードに流す電流を小さくすることができる。

本発明の実施形態の分圧バッファ回路１の機能構成例を示す図である。インピーダンス変換を説明する図である。分圧バッファ回路１のマルチプレクサ３０が出力する分圧電圧の例を示すグラフである。マルチプレクサ３０のトランスファーゲートを全てＰＭＯＳトランジスタで構成した例を示す図である。

以下、この発明の実施の形態を図面を参照して説明する。複数の図面中同一のものには
同じ参照符号を付し、説明は繰り返さない。

図１に、本実施形態の分圧バッファ回路１の機能構成例を示す。本実施形態の分圧バッファ回路１は、多段ダイオード１０と、インピーダンス変換部２０と、マルチプレクサ３０とを具備する。

多段ダイオード１０は、電圧入力端子αと負電源Ｖ_ＳＳとの間に接続されるダイオード接続された複数のＰＭＯＳトランジスタで構成される。ダイオード接続とは、ＰＭＯＳトランジスタのバックゲート電極をソース電極に接続し、ゲート電極をドレイン電極に接続することである。

電圧入力端子αにソース電極を接続したＰＭＯＳトランジスタ１０ａのバックゲート電極は、ソース電極に接続される。ＰＭＯＳトランジスタ１０ａのゲート電極は、ＰＭＯＳトランジスタ１０ａのドレイン電極に接続される。

以降、同様にダイオード接続された１６個のＰＭＯＳトランジスタ１０ｂ〜１０ｑが、ソース電極を高電位側にする向きで直列に接続される。ＰＭＯＳトランジスタ１０ａ〜１０ｑのサイズを全て同じにすることで、電圧入力端子αに入力される電圧Ｖ_αを、温度の影響を受けずに等分割できる。以降、各端子の電圧は、単にＶ_αと表記する場合がある。他の電圧の表記も同様である。

電圧入力端子αに最も近いＰＭＯＳトランジスタ１０ａのドレイン電極ｄ１には、15/16×Ｖ_ａの分圧電圧Ｖ_ｄ１が発生する。電圧入力端子αから２個目のＰＭＯＳトランジスタ１０ｂのドレイン電極ｄ２には、14/16×Ｖ_ａの分圧電圧Ｖ_ｄ２が発生する。電圧入力端子αから１５個目のＰＭＯＳトランジスタ１０ｏのドレイン電極ｄ１５には、1/16×Ｖ_ａの分圧電圧Ｖ_ｄ１５が発生する。以降、ｄ１〜ｄ１５は分割番号と称する場合もある。

インピーダンス変換部２０は、電圧入力端子αに入力される電圧Ｖ_αと、各々の分圧電圧Ｖ_ｄ１〜Ｖ_ｄ１５とをインピーダンス変換する。インピーダンス変換は、ＰＭＯＳトランジスタのソースフォロワを応用することで行う。

インピーダンス変換部２０は、正電源Ｖ_ＤＤにソース電極とゲート電極とを接続する第１ＰＭＯＳトランジスタ２１と、第１ＰＭＯＳトランジスタ２１のドレイン電極にソース電極を接続し、ゲート電極に電圧入力端子αが接続され当該ソース電極に電圧入力端子αの電圧Ｖαをインピーダンス変換する第２ＰＭＯＳトランジスタ２２と、第２ＰＭＯＳトランジスタ２２のドレイン電極と負電源Ｖ_ＳＳとの間に、ソース電極を高電位側、ドレイン電極を低電位側の向きで直列に接続され、ゲート電極に正電源側から順に分圧電圧が接続され、当該分圧電圧をインピーダンス変換するｎ（n≧１）個の第３ＰＭＯＳトランジスタ２３ａ〜２３oとを具備する。この例は、ｎ＝１５で示す。

第１ＰＭＯＳトランジスタ２１の閾値電圧は、第２ＰＭＯＳトランジスタ２２の閾値電圧より低いか同等である。また、ｎ個の第３ＰＭＯＳトランジスタ２３ａ〜２３oのそれぞれの閾値電圧は、第２ＰＭＯＳトランジスタ２２の閾値電圧と等しい。インピーダンス変換部２０が行うインピーダンス変換について詳しくは後述する。

マルチプレクサ３０は、インピーダンス変換部２０が出力する各々の分圧電圧Ｖ_ｄ１〜Ｖ_ｄ１５を選択する。選択は、外部から入力される選択信号Ｓによって行う。この例では、選択する電圧の数が１６個であるので、選択信号Ｓは例えば4ｂｉｔのディジタル信号である。

選択信号Ｓが、例えば０（0000）の場合、マルチプレクサ３０はＶ_αを選択して分圧電圧として、マルチプレクサ３０の出力端子ＲＥＦに出力する。選択信号Ｓ＝１（0001）の場合はＶ_ｄ１を、選択信号Ｓ＝１５（1111）の場合はＶ_ｄ１５を選択する。

以上説明したように分圧バッファ回路１は、多段ダイオード１０の分圧電圧をインピーダンス変換して出力するので、多段ダイオード１０に流す電流を十分に小さくすることができる。よって、分圧バッファ回路１は、少ない消費電力で複数の分圧電圧を生成できる。

なお、分圧バッファ回路１の電圧入力端子αに入力する電圧Ｖ_αは、電源電圧の範囲内であればどのような電圧であってもよい。図１では、基準電圧部４０が出力する基準電圧Ｖ_ＲＥＦを入力する例を示す。

基準電圧部４０は、２個のＰＭＯＳトランジスタ４１，４２で構成される。ＰＭＯＳトランジスタ４１の閾値電圧Ｖ_ＴＨ４１は、ＰＭＯＳトランジスタ４２の閾値電圧Ｖ_ＴＨ４２より高い。ＰＭＯＳトランジスタ４１とＰＭＯＳトランジスタ４２のサイズを適切に設計することで、基準電圧Ｖ_ＲＥＦの温度依存性をキャンセルすることができる。その場合の基準電圧Ｖ_ＲＥＦは次式で近似することができる。ここで、ｍはＭＯＳトランジスタのサブスレッショルド係数である。

次に、図２を参照して更に詳しく分圧バッファ回路１の動作を説明する。図２は、インピーダンス変換部２０が行うインピーダンス変換の原理を説明するため、第３ＰＭＯＳトランジスタ２３ａが１個（ｎ＝１）の例を示す図である。

説明の都合により、電圧入力端子αに入力されるＶ_αをＶ_１（Ｖ_１＝Ｖ_α）、多段ダイオード１０の分圧電圧Ｖ_ｄ１をＶ_２（Ｖ_２＝Ｖ_ｄ１）と表記する。また、第１ＰＭＯＳトランジスタをＭ１、第２ＰＭＯＳトランジスタをＭ２、第３ＰＭＯＳトランジスタをＭ３、として説明する。

Ｍ２とＭ３とは閾値電圧が等しくサイズも同じである。Ｍ１、Ｍ２、Ｍ３のリーク電流Ｉ_１，Ｉ_２，Ｉ_３は、それぞれ次式で表せる。

ここで、添え字の１は第１ＰＭＯＳトランジスタのパラメータであることを意味する。添え字の２は第２ＰＭＯＳトランジスタ２２のパラメータであることを意味する。また、μはキャリアの移動度、Ｃはゲート容量、Ｗはゲート幅、Ｌはゲート長、及びＶ_Ｔは熱電圧（ｋＴ/ｑ）である。ｋはボルツマン定数、Ｔは絶対温度、ｑは素電荷である。

式（３）と式（４）を連立することで式（５）を得る。また、Ｍ１とＭ２の電流式を連立すると式（６）を得る。

Ｍ１とＭ２を適切なサイズ比とすることで式（７）を得る。また、式（４）よりＭ３のソース電極の電圧Ｖ_ＲＥＦ２は式（８）で表せる。

このようにインピーダンス変換部２０は、ＰＭＯＳトランジスタのゲート電極に入力された電圧であるＶ_ＲＥＦ１をＶ_１、Ｖ_ＲＥＦ２をＶ_２としてそのまま出力することになる。つまり、インピーダンス変換部２０は、多段ダイオード１０の分圧電圧Ｖ_ｄＸをインピーダンス変換してそのままの電圧で出力する。

図３に、マルチプレクサ３０の出力する分圧電圧の例を示す。図３の横軸は、多段ダイオード１０の分割番号ｄＸ、縦軸はマルチプレクサ３０が選択して出力する分圧電圧である。図３に示す例は、分割番号ｄ１〜ｄ１２の範囲の分圧電圧を示す。

多段ダイオード１０からインピーダンス変換部２０側を見たインピーダンスは、ＰＭＯＳトランジスタのゲート電極であるのでインピーダンスは無限大である。よって、多段ダイオード１０からインピーダンス変換部２０側に流れる電流は0である。

したがって、電圧入力端子αから多段ダイオード１０に流れる電流は、10ｐＡ以下の大きさに抑制できる。よって、電圧入力端子αの電圧Ｖ_αを生成する基準電圧部４０の電源間に流れる電流は、10ｐＡの10倍程度の大きさにすれば良く、余裕を見て150ｐＡも流せば十分である。

インピーダンス変換部２０を具備しない場合、基準電圧部４０の電源間に流す電流は、本実施形態の10倍以上の大きさにする必要がある。その理由は、多段ダイオード１０の各ノードからマルチプレクサ３０へ流れる電流も、基準電圧部４０から供給する必要があるからである。

以上説明したように分圧バッファ１によれば、多段ダイオード１０の各ノードからマルチプレクサ３０へ流れる電流が0のため、多段ダイオード１０に流す電流を小さく出来る。よって、低消費電力で複数の分圧電圧を生成できる分圧バッファ回路を提供することができる。

なお、マルチプレクサ３０の分圧電圧を伝達する部分には、トランスファーゲートが用いられる。トランスファーゲートは、一般的にはＰＭＯＳトランジスタとＮＭＯＳトランジスタのソース電極同士とドレイン電極同士とが接続され、ソース−ドレイン電極間で電流を導通するものである。

このトランスファーゲートを構成する極性の異なるトランジスタの製造バラツキ等を含むグローバルばらつきによるリーク電流が、インピーダンス変換部２０から取り出される分圧電圧の温度特性に影響を与える場合がある。つまり、ＰＭＯＳトランジスタとＮＭＯＳトランジスタのばらつきは、独立に生じる。そのため、インピーダンス変換部２０のＰＭＯＳトランジスタのリーク電流と、トランスファーゲートのＮＭＯＳトランジスタのリーク電流とは同方向に変化しない。

そこで、そのリーク電流の影響を受け難くする方法として、トランスファーゲートを全てＰＭＯＳトランジスタで構成する方法が考えられる。図４に、ＰＭＯＳトランジスタのみで構成したトランファーゲートの構成図を示す。図４は、インピーダンス変換部２０の中の１個の分圧電圧Ｖ_ｄＸを伝達する１個のトランスファーゲート３０_Ｘを示す。

トランスファーゲート３０_Ｘは、３個のＰＭＯＳトランジスタ３１_Ｘ，３２_Ｘ，３３_Ｘ（以降トランジスタの表記は省略）で構成される。ＰＭＯＳ３１_Ｘのソース電極は分圧電圧Ｖ_ｄＸに接続され、そのドレイン電極が分圧バッファ回路１の出力端子ＲＥＦである。ＰＭＯＳ３１_Ｘのソース−ドレイン間に、ＰＭＯＳ３２_Ｘと３３_Ｘとが電極の向きをＰＭＯＳ３１_Ｘと同じ向きに直列に接続される。つまり、ＰＭＯＳ３２_Ｘのソース電極がＰＭＯＳ３１_Ｘのソース電極に接続される。また、ＰＭＯＳ３２_Ｘのドレイン電極とＰＭＯＳ３３_Ｘのソース電極とが接続される。

そして、ＰＭＯＳ３１_Ｘのゲート電極には選択信号Ｓ（実際は選択信号Ｓをデコードした信号）が接続され、ＰＭＯＳ３２_Ｘのゲート電極はＰＭＯＳ３３_Ｘのドレイン電極に接続され、ＰＭＯＳ３３_Ｘのゲート電極はＰＭＯＳ３２_Ｘのソース電極に接続される。

このように全てＰＭＯＳでトランスファーゲートを構成することができる。全てのトランジスタをＰＭＯＳで構成することで、グローバルばらつきによって、インピーダンス変換部２０のリーク電流が増減しても、マルチプレクサ３０のリーク電流も同方向に増減する。したがって、リーク電流が自己整合的に調整され、インピーダンス変換部２０から取り出される分圧電圧の温度依存性を改善することが出来る。

以上説明したように、分圧バッファ１によれば、多段ダイオード１０の各ノードからマルチプレクサ３０へ流れる電流が無いため、多段ダイオード１０に流す電流を小さく出来る。よって、低消費電力で複数の分圧電圧を生成できる分圧バッファ回路を提供することができる。

以上、実施形態に沿って本発明の内容を説明したが、本発明はこれらの記載に限定されるものではなく、種々の変形及び改良が可能であることは、当業者には自明である。例えば、分圧バッファ回路１に入力する電圧を、基準電圧部４０が出力する基準電圧Ｖ_ＲＥＦとする例で説明したが、この例に限定されない。電源電圧の範囲内（Ｖ_ＤＤ−Ｖ_ＳＳ間）の電圧であればどのような電圧であってもよい。また、多段ダイオード１０の分圧電圧の数を１５個で説明したが、この数に限定されない。

以上説明した本発明の実施形態は、例えばエネルギーハーベストデバイス等の電力の小さな電源の電圧を分圧する分圧バッファ回路として広く利用することが可能である。

１，２，３，４，５，６：分圧バッファ回路
１０：多段ダイオード
１０ａ〜１０ｑ：ＰＭＯＳトランジスタ
２０：インピーダンス変換部
２１：第１ＰＭＯＳトランジスタ
２２：第２ＰＭＯＳトランジスタ
２３ａ〜２３ｏ：ｎ個のＰＭＯＳトランジスタ
３０：マルチプレクサ
４０：基準電圧部

Claims

電圧入力端子と負電源との間に直列に接続されるダイオード接続された複数のＰＭＯＳトランジスタで構成される多段ダイオードと、
前記多段ダイオードの各々の分圧電圧をインピーダンス変換するインピーダンス変換部と、
前記インピーダンス変換部が出力する前記分圧電圧を選択するマルチプレクサと
を具備することを特徴とする分圧バッファ回路。
請求項１に記載した分圧バッファ回路において、
前記インピーダンス変換部は、
正電源にソース電極とゲート電極とを接続する第１ＰＭＯＳトランジスタと、
前記第１ＰＭＯＳトランジスタのドレイン電極にソース電極を接続し、ゲート電極に前記電圧入力端子が接続され当該ソース電極に前記電圧入力端子の電圧をインピーダンス変換する第２ＰＭＯＳトランジスタと、
前記第２ＰＭＯＳトランジスタのドレイン電極と負電源との間に、ソース電極を高電位側、ドレイン電極を低電位側の向きで直列に接続され、ゲート電極に高電位側から順に前記分圧電圧が接続され、当該分圧電圧をインピーダンス変換するｎ個のＰＭＯＳトランジスタとを具備し、
前記第１ＰＭＯＳトランジスタの閾値電圧は前記第２ＰＭＯＳトランジスタの閾値電圧より低く、前記ｎ個のＰＭＯＳトランジスタのそれぞれの閾値電圧は前記第２ＰＭＯＳトランジスタの閾値電圧と等しいことを特徴とする分圧バッファ回路。
請求項２に記載した分圧バッファ回路において、
前記マルチプレクサの前記分圧電圧を選択するトランスファーゲートは、全てＰＭＯＳトランジスタで構成されることを特徴とする分圧バッファ回路。